JPH0876973A

JPH0876973A - 演算処理装置及び拡張演算装置

Info

Publication number: JPH0876973A
Application number: JP6213693A
Authority: JP
Inventors: Yosuke Mizutani; 陽介水谷; Yoshikazu Asano; 善和浅野
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1994-09-07
Filing date: 1994-09-07
Publication date: 1996-03-22

Abstract

(57)【要約】【目的】マイクロプロセッサやＤＳＰ等の演算処理装
置において、画像処理のように演算処理量が多くても高
速な演算処理を実現する。【構成】演算処理装置Ｓはハンドシェークによる非同
期処理動作が可能となっており、例えばＤＳＰ（ディジ
タルシグナルプロセッサ）にて構成される。演算処理装
置Ｓには拡張演算装置Ｐと接続するための外部端子ｔ1a
〜ｔ5aが設けられ、拡張演算装置Ｐには演算処理装置Ｓ
と接続するための外部端子ｔ1b〜ｔ5bが設けられてい
る。演算処理装置Ｓと拡張演算装置Ｐは各外部端子ｔ1a
〜ｔ5a，ｔ1b〜ｔ5bを介してデータの転送が可能に接続
されている。拡張演算装置Ｐは拡張演算ユニット１７を
備え、例えば画像処理においてフィルタ演算やマトリク
ス演算等の演算処理量の多い演算実行時には、データが
拡張演算ユニット１７へ送られ、演算処理能力の高い拡
張演算ユニット１７にて演算が実行されるようになって
いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサ、Ｄ
ＳＰ（ディジタルシグナルプロセッサ）などのプログラ
ムにより動作する演算処理装置及び拡張演算装置に関す
るものである。

【０００２】

【従来の技術】画像処理を目的としたアーキテクチャを
持つ演算処理装置として、ドイツＩＴＴ社のＤＳＰ：Da
ta-driven array processor （以下本明細書ではD-D.A.
P.と略記する）がある。そのアーキテクチャ、動作につ
いての詳細は以下の文献に詳細に示されている。

【０００３】「Data-driven array processor for vide
o signal processing 」 Ulrich Schmidt Kunt Caesar Thomas Himmel IEEE Transaction on Consumer Electronics vol.36, n
o.3 p.327-33 1990 若しくは同一題名、同一著者 ICCE Digest of technical papers 1990 EPM-21.3 (p32
6−p327) そのアーキテクチャはデータ駆動形アレイプロセッサ構
成と呼ばれており、以下にその特徴を簡単に説明する。

【０００４】命令発生部（プログラムカウンタ、命令読
み出し、命令デコード）、レジスタファイル、入出力ポ
ート、ＭＡＣ（乗累算器）、ＡＬＵ（算術論理演算器）
で構成されており、それぞれがパイプライン処理構造で
ある。外部データの授受にはハンドシェーク動作の入力
ポート、出力ポートを用いるが、ここでデータの授受に
待ちが生じた場合には全てのパイプライン処理が途中で
停止する方式を用いている。D-D.A.P.ではこの動作をセ
ルフタイムドハンドシェークと表現している。

【０００５】以上の基本構成を持つプロセッサ（D-D.A.
P.ではセルと表現する）を複数個接続し、セル間で個別
のプログラムを動作させ、データの授受を行うが、前記
セルフタイムドハンドシェークを用いることで、セル間
のタイミングを意識せず、プログラムの記述が可能とな
っている。

【０００６】次に、D-D.A.P.の１セル部分を従来方式の
演算処理装置とし、図４にその構成を示す。同図におい
て、１はプログラムカウンタ、２は命令読み出し回路、
３は命令デコード回路、４はレジスタファイル、５〜８
はそれぞれデータバスであり、ここではＡ、Ｂ、Ｃ、Ｄ
バスとそれぞれ表記する。９はＡＬＵ、１０はＭＡＣ、
１１はマルチプレクサ（以下、ＭＵＸと表記する）、１
２，１３はハンドシェーク機能を持つ入力ポート（以
下、ハンドシェーク入力ポートという）、１４はＭＵ
Ｘ、１５はハンドシェーク機能を持つ出力ポート（以
下、ハンドシェーク出力ポートという）である。

【０００７】最初にプログラムカウンタ１、命令読み出
し回路２、命令デコード回路３からなる命令発生部分に
ついて述べる。プログラムカウンタ１は実行するプログ
ラムのアドレスを指示し、０番地から順次カウントアッ
プを行う。命令読み出し回路２ではプログラムカウンタ
１の示すアドレスに対応した命令をＲＡＭ等から読み出
す。更に命令デコード回路３でデコード処理を行い、レ
ジスタファイル４、演算器９，１０、ＭＵＸ１１，１
４、入出力ポート１２，１３，１５、バス５〜８の制御
を行う。

【０００８】次に命令デコード回路３で制御される各部
を順次説明する。レジスタファイル４は複数のレジスタ
で構成されており、書き込みデータの一方はＡＬＵ９、
若しくはＭＡＣ１０の演算結果が出力されるＤバス８上
のデータである。他方はＡバス５かＢバス６をＭＵＸ１
１で選択したデータである。尚、このＡバス５、Ｂバス
６上のデータとしてはレジスタファイル４からの出力デ
ータ、ハンドシェーク入力ポート１２，１３からの出力
データ、命令読み出し回路２から直接出力される定数な
どがある。一方レジスタファイル４の読み出しとしてＡ
バス５とＢバス６の２系統を持つ。以上の様にレジスタ
ファイル４は入力２系統、出力２系統の４ポート構造を
持つ。

【０００９】ＡＬＵ９、ＭＡＣ１０はそれぞれＡバス
５、Ｂバス６上のデータを入力し、その演算結果をＣバ
ス７あるいはＤバス８に選択的に出力する。各ハンドシ
ェーク入力ポート１２，１３はＡバス５及びＢバス６へ
の出力系以外に、ＭＵＸ１４を介してハンドシェーク出
力ポート１５ヘ出力する系を備えている。ハンドシェー
ク出力ポート１５はＣバス７上のデータあるいはＭＵＸ
１４からの出力データを入力する。ハンドシェーク入力
ポート１２，１３及びハンドシェーク出力ポート１５で
は、外部とのデータの授受をハンドシェークで行ってい
る。そのため、いづれかのハンドシェークが待ち状態に
陥ると、全てのパイプラインの駆動クロックが停止され
て図４に示すブロック全体が停止され、そのハンドシェ
ーク動作の復帰を待つようになっている。

【００１０】

【発明が解決しようとする課題】一般に、ＤＳＰ等のよ
うにプログラムにより動作する演算処理装置を用いて画
像処理を行う場合には、その処理の大半が積和演算であ
り、しかもその演算処理を行うべきデータ量は膨大であ
る。そのため、ＭＡＣ１０が行うべき演算処理量が非常
に多くなってその演算処理時間が長くなり、例えばリア
ルタイム処理ができなくなってしまう。

【００１１】上記従来方式のアーキテクチャを持つＤＳ
Ｐ（D-D.A.P.の１セル）では、ＭＡＣが１個のみであ
り、高速動作のためには数倍〜１０倍程度の高速なシス
テムクロックの使用により演算処理速度を速くさせるこ
とが考えられる。しかし、クロックの高速化は回路の場
合では素子、ＩＣの場合ではプロセスにおいて製造上の
困難があり、現状では技術的に実現不可能である。

【００１２】また、複数のＤＳＰ（セル）を設け、演算
処理を各ＤＳＰに分担させて時分割処理を行わせること
により演算処理速度の高速化を図ろうとする試みが実際
に行われている。しかし、複数個のＤＳＰによる時分割
処理では、ＤＳＰの増加に伴うハードウェアの大型化が
避けられないうえ、コスト的な課題も残る。

【００１３】本発明は上記問題点を解決するためになさ
れたものであり、その目的は、画像処理のように演算処
理量が多くても高速な対応ができる演算処理装置及び拡
張演算装置を提供することにある。

【００１４】

【課題を解決するための手段】請求項１に記載の発明で
は、演算処理装置に、拡張演算装置を接続するための外
部端子を備えた。

【００１５】請求項２に記載の発明では、拡張演算装置
に、演算処理装置に接続するための外部端子を備えた。
請求項３に記載の発明では、所定の演算命令を指令する
演算命令部と、前記演算命令部からの演算命令に基づい
て入力されるデータに演算処理を施して出力する演算ユ
ニットと、該演算ユニットから出力される出力データを
記憶する記憶部とを備えた主演算処理装置に対して、前
記演算指令部からの演算命令を入力し、該主演算処理装
置を介して入力される入力データに演算処理を施して該
主演算処理装置に出力する拡張演算装置を外付けした。

【００１６】請求項４に記載の発明では、所定の演算命
令を指令する演算命令部と、該演算命令部からの演算命
令を外部に伝送するための第１の命令バスと、前記演算
命令部からの演算命令に基づいて入力される入力データ
に演算処理を施して出力する演算ユニットと、演算ユニ
ットから出力される出力データを記憶する記憶部と、前
記入力データを外部に対して出力するための第１のデー
タバスと、外部から演算結果を入力するための第２のデ
ータバスとを備えた主演算処理装置に対して、前記主演
算処理装置の第１の命令バスから演算命令を入力するた
めの第２の命令バスと、前記第１のデータバスから入力
データを入力するための入力データバスと、前記第２の
命令バスを介して入力される演算命令に基づき入力デー
タバスを介して入力される入力データに演算処理を施し
て出力する演算ユニットと、前記演算ユニットから出力
される出力データを前記主演算処理装置の第２のデータ
バスに出力するための出力データバスとを備えた拡張演
算装置を外部端子を介して外付けした。

【００１７】請求項５に記載の発明では、演算処理装置
に、所定の演算命令を指令する演算命令部と、該演算命
令部からの演算命令を外部に伝送するための第１の命令
バスと、前記演算命令部からの演算命令に基づいて入力
される入力データに演算処理を施して出力する演算ユニ
ットと、前記演算ユニットから出力される出力データを
記憶する記憶部と、前記入力データを外部に対して出力
するための第１のデータバスと、外部から演算結果を入
力するための第２のデータバスとを備えた。

【００１８】請求項６に記載の発明では、拡張演算装置
に、外部演算処理装置からの演算命令を入力するための
命令バスと、前記外部演算処理装置からの入力データを
入力するための入力データバスと、前記命令バスからの
演算命令に基づき入力データバスから入力される入力デ
ータに演算処理を施して出力する演算ユニットと、前記
演算ユニットから出力される出力データを前記外部演算
処理装置に出力するための出力データバスとを備えた。

【００１９】請求項７に記載の発明では、拡張演算装置
に、外部演算処理装置から演算命令を入力するための命
令バスと、前記命令バスに接続された演算命令デコード
回路と、前記外部演算処理装置から係数データを入力す
るための係数データバスと、前記係数データバスを介し
て入力された係数データを記憶する記憶装置と、前記外
部演算処理装置から入力データを入力するための入力デ
ータバスと、前記命令バスを介して演算命令デコード回
路に入力された演算命令に基づき前記記憶装置に記憶さ
れた係数データと入力データバスから入力される入力デ
ータとに演算処理を施す乗加算器と、前記乗加算器によ
る演算結果を外部演算処理装置に出力するための出力デ
ータバスとを備えた。

【００２０】請求項８に記載の発明では、請求項７に記
載の拡張演算装置において、前記乗加算器を、フィルタ
演算機能とマトリクス演算機能とを選択的に実行可能と
した。

【００２１】

【作用】請求項１に記載の発明によれば、外部端子を介
して演算処理装置に拡張演算装置を接続することが可能
となる。

【００２２】請求項２に記載の発明によれば、外部端子
を介して拡張演算装置を演算処理装置に接続することが
可能となる。請求項３に記載の発明によれば、主演算処
理装置は演算命令部、演算ユニット及び記憶部を備え、
該主演算処理装置を介して拡張演算装置に入力データが
入力され、拡張演算装置は演算命令部からの演算命令に
基づいて入力データに施すべき演算処理を主演算処理装
置に代わって行う。

【００２３】請求項４に記載の発明によれば、主演算処
理装置は演算命令部、演算ユニット及び記憶部を備え、
主演算処理装置から第１のデータバス及び入力データバ
スを介して拡張演算装置内の演算ユニットに入力データ
が入力される。演算ユニットは主演算処理装置の演算命
令部から第１及び第２の命令バスを介して入力された演
算命令に基づき入力データに施すべき演算処理を主演算
処理装置に代わって行う。

【００２４】請求項５に記載の発明によれば、演算処理
装置は演算命令部、演算ユニット及び記憶部を備え、演
算命令部から第１の命令バスを介して演算命令の外部へ
の伝送が可能となり、第１のデータバスを介して入力デ
ータの外部への出力が可能となり、さらに第２のデータ
バスを介して外部からの演算結果の入力が可能となる。
そのため、拡張演算装置の外付けが可能となる。

【００２５】請求項６に記載の発明によれば、命令バス
を介して外部演算処理装置からの演算命令の入力が可能
となり、入力データバスを介して外部演算処理装置から
の入力データの入力が可能となる。さらに演算命令に基
づいて入力データに演算処理を施した演算ユニットの出
力データの外部演算処理装置への出力が出力データバス
を介して可能となる。

【００２６】請求項７に記載の発明によれば、命令バス
を介して外部演算処理装置からの演算命令の演算命令デ
コード回路への入力が可能となり、係数データバスを介
して外部演算処理装置からの係数データの記憶装置への
入力が可能となる。さらに入力データバスを介して外部
演算処理装置からの入力データの入力が可能となる。演
算命令に基づき乗加算器により記憶装置に記憶された係
数データと入力データに演算処理が施される。乗加算器
による演算結果を出力データバスを介して外部演算処理
装置に出力することが可能となる。

【００２７】請求項８に記載の発明によれば、拡張演算
装置に設けられた乗加算器によりフィルタ演算機能とマ
トリクス演算機能とが選択的に実行される。

【００２８】

【実施例】図１に本発明の演算処理装置の構成を示す。
図１における各部１〜１５は従来技術において図４で説
明した構成と同じであるので、同一符号を付して説明を
省略し、特に異なった点についてのみ説明する。

【００２９】図１に示すように、各部１〜１５を備えた
演算処理装置Ｓは一つのチップ上に形成されており、そ
のチップとは別個のチップ上に拡張演算装置Ｐが形成さ
れている。演算処理装置Ｓと拡張演算装置Ｐをそれぞれ
構成する２枚のチップは同一基板上に外部端子ｔ1a，ｔ
1b〜ｔ5a，ｔ5bを介して接続された状態で配置されてい
る。

【００３０】演算処理装置Ｓには、従来の構成に対して
命令読み出し回路２から命令バス１６が新たに付加され
ており、各バス５〜８，１６の末端に外部端子ｔ1a〜ｔ
5aがそれぞれ設けられている。

【００３１】拡張演算装置Ｐには拡張演算ユニット１７
と、演算処理装置Ｓに設けられた各外部端子ｔ1a〜ｔ5a
と接続可能な外部端子ｔ1b〜ｔ5bとが設けられている。
外部端子ｔ1b〜ｔ5bは演算処理装置Ｓ中の各バス５〜
８，１６と対応する各バス５ａ〜８ａ，１６ａに接続さ
れている。

【００３２】演算処理装置Ｓと拡張演算装置Ｐとは外部
端子ｔ1a〜ｔ5aと外部端子ｔ1b〜ｔ5bとの結合により接
続されており、演算処理装置Ｓと拡張演算装置Ｐとの間
でデータの伝送が可能となっている。拡張演算ユニット
１７はＡバス５ａ、Ｂバス６ａ及び命令バス１６ａ上の
データを入力し、その演算結果をＣバス７ａあるいはＤ
バス８ａに選択的に出力するようになっている。

【００３３】図２に拡張演算ユニット１７の構成を示
す。同図に示すように、命令デコード部１８は命令バス
１６，１６ａを介して命令デコーダ３から命令セットを
取り込み、各種のデコード処理を行う。このデコード処
理には、「係数入力」、「Ａバス入力」、「Ｂバス入
力」、「タップ数設定」、「モード設定」、「クリ
ア」、「演算実行」、「Ｃバス出力」、「Ｄバス出力」
の９種類が設定されている。

【００３４】「係数入力」は、演算処理装置Ｓ中のＲＡ
Ｍ（図示せず）に予め記憶された積和演算に使用するた
めの係数データの入力を指令する。「Ａバス入力」は、
係数データをＡバス５ａから入力することを指令する。
「Ｂバス入力」は、係数データをＢバス６ａから入力す
ることを指令する。「タップ数設定」は、実行される積
和演算において積和すべき項数Ｍの読み込みを指令す
る。「モード設定」は、実行される演算処理がフィルタ
演算であるかマトリクス演算であるかを指定する。「ク
リア」は、データのクリアを指令する。「演算実行」
は、演算の実行を指令する。「Ｃバス出力」は、データ
の出力をＣバス７ａに指定する。「Ｄバス出力」は、デ
ータの出力をＤバスに指定する。命令デコード部１８か
らは以上の各指令コードが出力されるようになってい
る。

【００３５】「係数入力」、「Ａバス入力」、「Ｂバス
入力」、「タップ数設定」、「クリア」、「演算実行」
でのデコード結果は、ＲＡＭアドレスカウンタ１９に出
力される。ＲＡＭアドレスカウンタ１９はその入力した
コードに基づきＲＡＭバンクカウンタ２０に係数データ
の書込み先のＲＡＭ２１を指定するバンク信号を出力す
るとともに、各ＲＡＭ２１に対して係数データの書込み
アドレスを指定する歩進信号（以下、アドレス信号とい
う）（ロ）を出力する。ＲＡＭバンクカウンタ２０はバ
ンク信号により指定されたＲＡＭ２１にＡバス５ａある
いはＢバス６ａ上の係数データの書込みを指令する書込
み信号（イ）を出力する。また、ＲＡＭアドレスカウン
タ１９は命令デコード部１８の「演算実行」からの命令
コード「１」の印加に基づき各ＲＡＭ２１に読出し信号
（ニ）を出力する。ＲＡＭ２１は最大次数Ｎ（フィルタ
演算ならタップ数、マトリクス演算なら行列の次元数）
の演算に対応できるようにＮ個設けられている。

【００３６】モード選択回路２２には命令デコード部１
８から「モード設定」及び「演算実行」での各デコード
結果として命令コードが印加されるようになっている。
モード選択回路２２は、各命令コード「１」の印加によ
りＢバス６ａ上からの入力データを入力し、その入力デ
ータをその指定された演算モード、すなわちフィルタ演
算またはマトリクス演算に応じたそれぞれの設定出力タ
イミングで順次にデータを出力するようになっている。

【００３７】モード選択回路２２の構成を図３に示す。
同図に示すように、モード選択回路２２は（Ｎ−１）個
のＤフリップフロップ（以下ＤＦＦと表記する）２９
と、（Ｎ−１）個のマルチプレクサ（以下、「ＭＵＸ」
という）３０とを備えている。命令デコード部１８から
の演算実行命令コード（図３における(a) 矢印）「１」
は、各ＤＦＦ２９に入力される。図３の(f) 矢印から入
力されたＢバス６ａ上の入力データは、図３の(c) から
出力されるとともに、直列に配列された（Ｎ−１）個の
ＤＦＦ２９のうち先頭のＤＦＦ２９から順次に入力され
るとともに、各ＭＵＸ３０に直接入力されるようになっ
ている。ＤＦＦ２９を介して順次に遅延されたデータ
は、それぞれ対応する各ＭＵＸ３０に出力される。この
遅延時間は各ＲＡＭ２１からの係数データの読出しタイ
ミングに同期して設定されている。

【００３８】各ＭＵＸ３０は、図３の(b) 矢印から入力
された命令デコード部１８からのモード指定コードが
「０」のときに同図のデータ信号Ａを、そのモード指定
コードが「１」のときに同図のデータ信号Ｂをそれぞれ
図３の(c) 〜 (e)へ選択出力する。

【００３９】図２に示すように、モード選択回路２２か
らの出力データは、Ｎ個のＭＡＣ（乗累算器）２３にそ
れぞれ出力されるようになっている。ＭＡＣ２３は、各
ＲＡＭ２１からの係数データと、モード選択回路２２か
らの出力データとを順次に積算して累計する乗累演算を
行い、その演算結果をＤフリップフロップ（以下ＤＦＦ
と表記する）２４に出力するようになっている。ＤＦＦ
２４は各ＭＡＣ２３に対応してＮ個設けられ、各ＭＡＣ
２３にて行われた演算結果を同じタイミングでＭＵＸ２
６に出力する機能を有する。出力カウンタ２５は命令デ
コード部１８の「タップ数設定」からのタップ数コード
「Ｍ」と、「Ｃバス出力」及び「Ｄバス出力」からの出
力指定コード「０」，「１」とを入力する。出力カウン
タ２５は出力指定コード「１」の入力時にＭＵＸ２６に
対して出力選択する指定信号を出力するようになってい
る。

【００４０】ＭＵＸ２６は、各ＤＦＦ２４からの入力信
号のうち出力カウンタ２５からの指定信号に基づき指定
されたＤＦＦ２４からの入力データを出力する。ＭＵＸ
２６からの出力データは、ハイインピーダンス出力機能
を有する２つのバッファ２７，２８が入力する。各バッ
ファ２７，２８は、命令デコード部１８の「Ｃバス出
力」及び「Ｄバス出力」から出力指定コード「０」，
「１」を入力し、その出力指定コードとして「１」が印
加された側の指定バスに接続された側が開かれるように
なっている。

【００４１】次に、上記のように構成された演算処理装
置の作用を説明する。拡張演算装置Ｐは演算処理装置Ｓ
側の演算処理能力を越えるフィルタ演算あるいはマトリ
クス演算が必要なときに使用される。拡張演算ユニット
１７は命令デコード回路３から命令バス１６，１６ａを
介して送られる命令に基づき動作し、Ａバス５，５ａあ
るいはＢバス６，６ａを介して送られてくる係数データ
と画像データとの積和演算を行い、その演算結果をＣバ
ス７ａあるいはＤバス８ａ上に出力する。

【００４２】拡張演算ユニット１７による演算処理実行
前の段階では、拡張演算ユニット１７内のＲＡＭアドレ
スカウンタ１９、ＲＡＭバンクカウンタ２０、ＭＡＣ２
３及び出力カウンタ２５は予めリセットされている。

【００４３】拡張演算ユニット１７の動作開始時には、
まず実行される演算モードがフィルタ演算であるかマト
リクス演算であるかが設定される。すなわち、フィルタ
演算である場合にはモード選択回路２２の図２における
(b) にモード設定コード「１」が印加され、マトリクス
演算である場合にはモード選択回路２２の(b) にモード
設定コード「０」が印加される。その結果、モード選択
回路２２から各ＭＡＣ２３への出力タイミングが、これ
から実行される演算モードに合わせて設定される。ま
た、これと同時にタップ数Ｍが設定され、ＲＡＭアドレ
スカウンタ１９、ＲＡＭバンクカウンタ２０及び出力カ
ウンタ２５の分周数がそれぞれＭカウントに設定され、
各カウント範囲の初期化が行われる。

【００４４】次に、演算処理装置Ｓ側から拡張演算ユニ
ット１７にＡバス５，５ａあるいはＢバス６，６ａを介
して係数データが送られてくる。この係数データは拡張
演算ユニット１７内の各ＲＡＭ２１に書き込まれる。こ
の書込みの前に予めＲＡＭアドレスカウンタ１９に係数
データが送られてくるバスがＡバス５ａであるかＢバス
６ａであるかが設定される。例えば、係数データがＡバ
ス５ａから送られてくるとすると、命令デード部１８か
らＡバス入力コードとして「１」が、Ｂバス入力コード
として「０」がＲＡＭアドレスカウンタ１９に印加され
る。

【００４５】こうしてＡバス５，５ａを介して拡張演算
ユニット１７まで係数データが送られてくると、命令デ
コード部１８からＲＡＭアドレスカウンタ１９及びＲＡ
Ｍバンクカウンタ２０に係数入力コード「１」が印加さ
れる。この印加に基づきＲＡＭアドレスカウンタ１９か
ら各ＲＡＭ２１へアドレス信号（ロ）の出力が開始され
るとともに、ＲＡＭバンクカウンタ２０から各ＲＡＭ２
１のうち書込みを行うべきＲＡＭ２１に書込み信号
（イ）が出力される。

【００４６】まず、拡張演算ユニット１７により実行さ
れる演算がフィルタ演算の場合を例として説明する。フ
ィルタ演算の場合、各ＲＡＭ２１に同じ係数データが書
き込まれる。ＲＡＭバンクカウンタ２０から係数データ
の書込みを行うべき各ＲＡＭ２１に書込み信号（イ）が
同時に出力され、Ａバス５から入力された係数データは
各ＲＡＭ２１に同時進行的に並行して書込まれる。この
書込み方法以外に、例えば個々のＲＡＭ２１に順次に書
込み信号（イ）を出力して同一の係数データを各ＲＡＭ
２１に順次に書き込む方法を採用することもできる。各
ＲＡＭ２１には同じデータ値の係数データ（ａ₀，
ａ₁，ａ₂，…，ａ_M）がそれぞれ書き込まれる。

【００４７】こうして各ＲＡＭ２１への係数データの書
込みが完了すると、次にフィルタ処理すべき画像データ
（ｘ₀，ｘ₁，ｘ₂，…，ｘ_M）がＢバス６ａを介して
送られてくる。その際、予め命令デコード部１８から演
算実行コードとして「１」がＲＡＭアドレスカウンタ１
９及びモード選択回路２２に印加される。この印加に基
づきＲＡＭアドレスカウンタ１９から各ＲＡＭ２１に読
出し信号（ニ）が出力され、この読出し信号（ニ）に基
づき各ＲＡＭ２１から係数データが書込まれた順番と同
じ順番で同時並列的にそれぞれ対応する各ＭＡＣ２３に
出力される。

【００４８】一方、モード選択回路２２では印加された
演算実行コード「１」に基づき各ＤＦＦ２９が動作す
る。図３に示すように、(f) から入力されたデータはＭ
ＵＸ３０に直接入力（入力データＡ）されるとともに、
各ＤＦＦ２９を介して順次に遅延されて各ＭＵＸ３０に
入力（入力データＢ）される。各ＭＵＸ３０は(b) から
モード設定コード「１」が印加されているため、２つの
入力データＡ，Ｂのうち各ＤＦＦ２９を介して入力され
たデータＢを選択出力する。こうしてモード選択回路２
２からは(c) から遅延されないデータが出力され、以下
(d) 〜 (e)からは順次に各ＲＡＭ２１からの読出し間隔
に同期して遅延されたデータが出力される。その結果、
各ＭＡＣ２３は対応する各ＲＡＭ２１から所定の読出し
間隔で読み出された係数データ（フィルタ演算では各Ｒ
ＡＭからの係数データは同じデータ値）と、モード選択
回路２２を介して順次に読出し間隔に同期して遅延され
たデータとを入力し、それらの積を順次にＭ回累積して
いく。その積和演算結果は各ＭＡＣ２３から出力され、
各ＤＦＦ２４にラッチされる。

【００４９】ＤＦＦ２４にラッチされた演算結果がＭＵ
Ｘ２６でデータ順（図２の各ＤＦＦ２４の上からの出力
順）に選択され、ＭＵＸ２６からバッファ２７，２８を
介してＣバス７ａあるいはＤバス８ａのいづれかに出力
される。ＭＵＸ２６の選択制御は出力カウンタ２５に従
うが、このカウンタの歩進は命令バス１６ａを介して転
送されてくる拡張演算ユニット１７の演算結果読みだし
命令をデコードした信号（命令デコード部１８中の「Ｃ
バス出力」、「Ｄバス出力」）に従う。演算結果の読み
だし個数は出力カウンタ２５のカウント数に基づきＭ個
毎に行われる。

【００５０】次に、拡張演算ユニット１７によりマトリ
クス演算が実行される場合を説明する。例えばＡバス５
ａを介して係数データ（ａ₁₀，ａ₁₁，ａ₁₂，…，
ａ_1M），（ａ₂₀，ａ₂₁，ａ₂₂，…，ａ_2M），（ａ₃₀，ａ
₃₁，ａ₃₂，…，ａ_3M），… ，（ａ _M0，ａ_M1，ａ_M2，
…，ａ_MM）が送られてくると、その係数データは各Ｒ
ＡＭ２１に順次に書込まれる。各ＲＡＭ２１への係数デ
ータの書込みはアドレス信号（ロ）と書き込み信号
（イ) に基づいて行われる。一つのＲＡＭ２１に最初の
Ｍ個の係数データ（ａ₁₀，ａ₁₁，ａ₁₂，…，ａ_1M）が書
き込まれると、次のバンクのＲＡＭ２１に次のＭ個の係
数データ（ａ₂₀，ａ₂₁，ａ₂₂，…，ａ_2M）が書き込まれ
る。こうして送られてきた係数データの全てが各ＲＡＭ
２１に書き込まれる（図中信号（ハ））。このようにマ
トリクス演算時には各ＲＡＭ２１にそれぞれ異なった係
数データが記憶される。こうして各ＲＡＭ２１に係数デ
ータ（ａ₁₀，ａ ₁₁，ａ₁₂，…，ａ_1M），（ａ₂₀，ａ₂₁，
ａ₂₂，…，ａ_2M），（ａ₃₀，ａ₃₁，ａ₃₂，…，ａ_3M），
… ，（ａ_M0，ａ_M1，ａ_M2，…，ａ_MM）がそれぞれ書き
込まれる。

【００５１】次にマトリクス処理すべき画像データ（ｘ
₀，ｘ₁，ｘ₂，…，ｘ_M）がＢバス６ａを介して送ら
れてくる。この画像データ（ｘ₀，ｘ₁，ｘ₂，…，ｘ
_M）は順次にモード選択回路２２に入力され、モード選
択回路２２から順次に各ＭＡＣ２３に同時並列的に出力
される。このとき、モード選択回路２２内では図３に示
すように、ＭＵＸ３０は遅延されない画像データＡと、
ＤＦＦ２９を介して遅延されたデータＢとを入力し、遅
延されていないデータＡを選択出力する。

【００５２】また、各ＭＡＣ２３には対応する各ＲＡＭ
２１から順次に所定の読出し間隔で読み出された係数デ
ータが入力される。その結果、各ＭＡＣ２３では各係数
データ（ａ₁₀，ａ₁₁，ａ₁₂，…，ａ_1M），（ａ₂₀，
ａ₂₁，ａ₂₂，…，ａ_2M），（ａ₃₀，ａ₃₁，ａ₃₂，…，ａ
_3M），… ，（ａ_M0，ａ_M1，ａ_M2，…，ａ_MM）と、画像
データ（ｘ₀，ｘ₁，ｘ₂，…，ｘ_M）との積和演算が
それぞれ実行される。各ＭＡＣ２３からは演算結果デー
タ（ａ₁₀・ｘ₀＋ａ₁₁・ｘ₁＋ａ₁₂・ｘ₂＋ …＋ａ_1M
・ｘ_M），…，（ａ_M0・ｘ₀＋ａ_M1・ｘ₁＋ａ_M2・ｘ₂
＋ … ＋ａ_MM・ｘ_M）がそれぞれ出力される。このＭ
個の演算結果データは各ＤＦＦ２４にてラッチされ、元
の画像データ（ｘ₀，ｘ₁，ｘ₂，…，ｘ_M）と対応す
る順にＭＵＸ２６から選択出力される。ＭＵＸ２６から
出力された演算結果データはバッファ２７，２８を介し
て指定されたＣバス７ａあるいはＤバス８ａ上に出力さ
れて演算処理装置Ｓ側へ転送される。

【００５３】以上詳述したように本実施例によれば、演
算処理装置Ｓに拡張演算装置Ｐと接続するための外部端
子ｔ1a〜ｔ5aを設けるとともに、拡張演算装置Ｐに演算
処理装置Ｓと接続するための外部端子ｔ1b〜ｔ5bを設け
たので、拡張演算装置Ｐを必要に応じて接続することが
できる。そのため、例えば演算処理量の多い画像処理等
に演算処理装置Ｓを使用する場合でも、拡張演算装置Ｐ
を接続することにより演算処理能力確保のために演算処
理装置Ｓを複数設ける構成をとる必要がなくなる。つま
り、不足する演算器のみを必要に応じて付加することが
できる。

【００５４】その結果、データ待ち状態となっても演算
処理装置Ｓ全体が復帰するまで駆動停止するようなこと
が防止されるので、演算処理を高速に行うことができ
る。また、頭脳をもったＤＳＰやＬＳＩ等のチップを演
算処理能力を補うために付加する必要がなくなるので、
チップの占有面積が小さくて済むうえ、コスト的に安価
で済む。

【００５５】また、拡張演算装置Ｐを構成する拡張演算
ユニット１７に、演算最大次数Ｎに応じた個数ＮのＲＡ
Ｍ２１及びＭＡＣ２３を設け、各積和演算を並列にほぼ
並行に実行する構成としたので、次数に関わらずフィル
タ演算またはマトリクス演算を＜１サンプルの結果出力
／１命令ステップ＞の処理速度で実行することができ
る。そのため、画像処理において、フィルタ演算やマト
リクス演算等のように演算処理量の多い演算を処理させ
ても、高速処理の実現が可能となる。

【００５６】なお、本発明は上記実施例に限定されるも
のではなく、発明の趣旨を逸脱しない範囲で例えば次の
ようにその構成を変更することもできる。（１）拡張演算装置Ｐが行う演算は、フィルタ演算やマ
トリクス演算以外の積和演算でもよい。さらに、積和演
算以外の演算処理を実行させてもよい。

【００５７】（２）一つの演算処理装置Ｓに２つ以上の
拡張演算装置Ｐを接続する構成としてもよい。前記実施例から把握され、特許請求の範囲に記載されて
いない発明を、その効果とともに以下に記載する。

【００５８】（イ）ハンドシェークで非同期動作するＤ
ＳＰに接続するための外部端子を拡張演算器に備えた。
拡張演算器とＤＳＰとを接続した演算処理装置を非同期
動作させることができる。

【００５９】

【発明の効果】以上詳述したように請求項１に記載の発
明によれば、外部端子を介して演算処理装置に拡張演算
装置を接続することができる。

【００６０】請求項２に記載の発明によれば、外部端子
を介して拡張演算器を演算処理装置に接続することがで
きる。請求項３及び請求項４に記載の発明によれば、拡
張演算装置に主演算処理装置に代わって演算処理を行わ
せることができる。

【００６１】請求項５に記載の発明によれば、演算命令
や入力データの外部への出力が可能となり、演算結果の
入力が可能となるため、演算処理装置に拡張演算装置を
外付けすることができる。

【００６２】請求項６及び請求項７に記載の発明によれ
ば、拡張演算装置を外部演算処理装置に接続することが
できる。請求項８に記載の発明によれば、拡張演算装置
に設けられた乗加算器にフィルタ演算機能とマトリクス
演算機能とを選択的に実行させることができる。

【図面の簡単な説明】

【図１】本発明を具体化した一実施例の演算処理装置の
ブロック回路図である。

【図２】拡張演算ユニットのブロック回路図である。

【図３】モード選択回路のブロック回路図である。

【図４】従来の演算処理装置のブロック回路図である。

【符号の説明】

２…演算命令部を構成する命令読み出し回路３…演算命令部を構成する命令デコード回路４…記憶部としてのレジスタファイル５，６…第１のデータバスとしてのデータバス５ａ，６ａ…入力データバス及び係数データバスとして
のデータバス７，８…第２のデータバスとしてのデータバス７ａ，８ａ…出力データバスとしてのデータバス９…演算ユニットを構成するＡＬＵ１０…演算ユニットを構成するＭＡＣ１６…第１の命令バスとしての命令バス１６ａ…第２の命令バスとしての命令バス１７…拡張演算器を構成するとともに、演算ユニットと
しての拡張演算ユニット１８…演算命令デコード回路としての演算デコード部２１…記憶装置としてのＲＡＭ２３…乗加算器としてのＭＡＣｔ1a〜ｔ5a…外部端子ｔ1b〜ｔ5b…外部端子Ｓ…主演算処理装置及び外部演算処理装置としての演算
処理装置Ｐ…拡張演算装置

Claims

【特許請求の範囲】

【請求項１】拡張演算装置を接続するための外部端子
を備えた演算処理装置。
【請求項２】演算処理装置に接続するための外部端子
を備えた拡張演算装置。
【請求項３】所定の演算命令を指令する演算命令部
と、前記演算命令部からの演算命令に基づいて入力され
るデータに演算処理を施して出力する演算ユニットと、
該演算ユニットから出力される出力データを記憶する記
憶部とを備えた主演算処理装置に対して、前記演算指令
部からの演算命令を入力し、該主演算処理装置を介して
入力される入力データに演算処理を施して該主演算処理
装置に出力する拡張演算装置を外付けした演算処理装
置。
【請求項４】所定の演算命令を指令する演算命令部
と、該演算命令部からの演算命令を外部に伝送するための第
１の命令バスと、前記演算命令部からの演算命令に基づいて入力される入
力データに演算処理を施して出力する演算ユニットと、演算ユニットから出力される出力データを記憶する記憶
部と、前記入力データを外部に対して出力するための第１のデ
ータバスと、外部から演算結果を入力するための第２のデータバスと
を備えた主演算処理装置に対して、前記主演算処理装置の第１の命令バスから演算命令を入
力するための第２の命令バスと、前記第１のデータバスから入力データを入力するための
入力データバスと、前記第２の命令バスを介して入力さ
れる演算命令に基づき入力データバスを介して入力され
る入力データに演算処理を施して出力する演算ユニット
と、前記演算ユニットから出力される出力データを前記主演
算処理装置の第２のデータバスに出力するための出力デ
ータバスとを備えた拡張演算装置を外部端子を介して外
付けした演算処理装置。
【請求項５】所定の演算命令を指令する演算命令部
と、該演算命令部からの演算命令を外部に伝送するための第
１の命令バスと、前記演算命令部からの演算命令に基づいて入力される入
力データに演算処理を施して出力する演算ユニットと、前記演算ユニットから出力される出力データを記憶する
記憶部と、前記入力データを外部に対して出力するための第１のデ
ータバスと、外部から演算結果を入力するための第２のデータバスと
を備えた演算処理装置。
【請求項６】外部演算処理装置からの演算命令を入力
するための命令バスと、前記外部演算処理装置からの入力データを入力するため
の入力データバスと、前記命令バスからの演算命令に基づき入力データバスか
ら入力される入力データに演算処理を施して出力する演
算ユニットと、前記演算ユニットから出力される出力データを前記外部
演算処理装置に出力するための出力データバスとを備え
た拡張演算装置。
【請求項７】外部演算処理装置から演算命令を入力す
るための命令バスと、前記命令バスに接続された演算命令デコード回路と、前記外部演算処理装置から係数データを入力するための
係数データバスと、前記係数データバスを介して入力された係数データを記
憶する記憶装置と、前記外部演算処理装置から入力データを入力するための
入力データバスと、前記命令バスを介して演算命令デコード回路に入力され
た演算命令に基づき前記記憶装置に記憶された係数デー
タと入力データバスから入力される入力データとに演算
処理を施す乗加算器と、前記乗加算器による演算結果を外部演算処理装置に出力
するための出力データバスとを備えた拡張演算装置。
【請求項８】前記乗加算器は、フィルタ演算機能とマ
トリクス演算機能とを選択的に実行することができる請
求項７に記載の拡張演算装置。