JPH087697B2 - 制御情報のインテグリティを維持するための装置及び方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に伝達される制
御情報を保護するための装置及び方法に関し、特に、デ
ィスクコントローラ内において制御情報のインテグリテ
ィを検査若しくは確認し、それを記憶装置に送る場合ま
たそれから受け取る場合にこの情報のインテグリティを
維持するための装置及び方法に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】近年、
コンピュータの速度及び一般の能力において著しい進歩
がある。これは、主として、大きくてさらに複雑な問題
を解こうとする要求によって促進されている。これらの
問題及びそれらが必要とする未加工のデータの量のいく
つかの観点によって、パワフルなコンピュータを完全に
利用するために大きな記憶装置のようなコンピュータの
周辺機器のパワーと速度が非常に重要になってきた。こ
れらの記憶装置の速度は伝統的にコンピュータの技術の
水準から著しく立ち遅れていた。これは、主として、
（「ホストコンピュータ」と称する）コンピュータの計
算部分と異なり、記憶装置が移動部分を含むという事実
による。その結果、今日の高速のコンピュータと関連し
て有効に作動するより早い記憶装置が継続して必要にな
る。

【０００３】現代の記憶装置のキー部分はディスクコン
トローラと称される構成要素である。ディスクコントロ
ーラはホストコンピュータと記憶装置との間のインター
フェイス部として作用する。この構成の例を図１に示
す。図１を参照すると、ディスクコントローラ１０４を
介して記憶装置１０６に接続されたホストコンピュータ
１０２が示されている。このディスクコントローラ１０
４は、記憶装置１０６によって受け入れ可能なフォーマ
ットにホストコンピュータ１０２から送られる情報を準
備する作用を実行し、情報を記憶装置１０６に送り、ま
たは記憶装置１０６から受け取る間にエラーが発生しな
いことを保証するエラー検出／修正機能を提供する。

【０００４】図１は１つの記憶装置１０６を伴ったディ
スクコントローラ１０４を示すが、１つのディスクコン
トローラによってディスクアレイを取り扱うことのでき
る構成があることに留意すべきである。このようなディ
スクコントローラを一般にディスクアレイコントローラ
と称する。ディスクアレイコントローラの使用は技術水
準の高い記憶装置のコストによってさらに一般的になっ
た。ディスクアレイコントローラを使用することによっ
て、データを複数の部分に分割し、その分割した部分
を、複数の低コストの記憶装置に送る。ホストコンピュ
ータ１０２からのデータをディスクコントローラ１０４
に送るときに、伝達中にデータ内でエラーが起こらない
ことを確認するためにいくつかのタイプの技術を使用す
ることが望ましい。エラーを検出するための伝統的な１
つの方法は、“パリティ情報”を使用することである。
図１に示した構成において、データに基づくパリティ情
報がデータをディスクコントローラ１０４に送る前にホ
ストコンピュータ１０２によって作られる。

【０００５】ディスクコントローラがデータを受けた時
にパリティ情報がチェックされる。ホストコンピュータ
１０２によって送られたデータとパリティ情報から見て
送られた筈の内容との間に矛盾がある場合には、典型的
にはホストコンピュータ１０２は情報を再送する。ディ
スクコントローラ１０４からホストコンピュータ１０２
にデータを送る場合には逆の操作が生じる。また、ホス
トコンピュータ１０２とディスクコントローラ１０４と
の間を移行するデータのインテグリティを確認すること
に加えて、データをディスクコントローラ１０４自身を
介して送る間にデータのインテグリティを確認すること
が望ましい。

【０００６】純粋な「情報的な」データに加えて、典型
的には、ホストコンピュータ１０２とディスクコントロ
ーラ１０４との間で「制御情報」が送られる。制御情報
は、ディスクコントローラ１０４または記憶装置１０６
のいずれかをある方法で制御する目的を有する情報とし
て定義する。すなわち、それは、記憶装置１０６に単に
記憶するためにホストコンピュータ１０２によって送ら
れる情報ではない。

【０００７】制御情報をディスクコントローラに送るこ
とに関する問題は、制御情報のインテグリティを確認す
るために使用するパリティ法が、情報をディスクコント
ローラ１０４を介して送る時に典型的には制御情報を保
護するためには不十分であることである。これは、標準
的なパリティ装置がエラーを検出しなくなるようにディ
スクコントローラ１０４が故障することがあることによ
る。例えばディスクコントローラのある部分が、制御情
報の連続した部分を伝達する代わりに制御情報の同一部
分を誤って伝達するように処理を行えば、正しいパリテ
ィ情報が各重複部分とともに送られるからエラーは検出
されない。

【０００８】上記した問題は、情報データに関しても起
こり得る。しかしながら、典型的にはディスクコントロ
ーラ１０４内で制御情報をより広範に使用するから、制
御情報に関してこの問題はさらに大きい。その結果、制
御情報のインテグリティを確認するために、パリティ法
に加えていくつかの他の装置を使用し、それによって、
情報をホストコンピュータ１０２からまたはそれに送る
ときに、及び情報をディスクコントローラ１０４を介し
て送るときに、制御情報が適切に保護されていることを
確認することが必要である。

【０００９】可能性のある１つのエラーチェック法は、
周期若しくは巡回冗長検査（ＣＲＣ）として知られる技
術を使用することである。この方法において、ホストコ
ンピュータ１０２または送られるべき情報に基づいてＣ
ＲＣ情報が、ディスクコントローラ１０４によって発生
される。つぎに情報が送られ、上記したパリティ装置に
おいて行うものと同様な方法でチェックされる。繰り返
すが、エラーが検出されると、ホストコンピュータ１０
２またはディスクコントローラ１０４は情報を再送する
ように要求される。さらにディスクコントローラ１０４
自身の内部の種々の点で情報の状態をチェックし、ディ
スクコントローラ１０４自身の内部でデータエラーが起
こっていないことを確認する。

【００１０】ＣＲＣ法は、情報データ及び制御情報のイ
ンテグリティを確認するための優れた方法であると考え
られている。しかしながら、この方法を使用することは
比較的困難である。また、ある状況において、例えば、
高速のハードウエアから受けた及び／またはハードウエ
アに送るＣＲＣを発生し及び／または評価するためにソ
フトウエアを使用するときに、ＣＲＣ情報の発生または
その評価は、特に困難である。この場合において、非常
に迅速にＣＲＣ情報を発生及び／または評価しなければ
ならないから、ソフトウエアは障害を有する。

【００１１】パリティの使用よりも良好にデータのイン
テグリティを確認し得るが、ＣＲＣとして発生するのに
困難な他の変形例は、長手方向／長さ冗長検査（ＬＬＲ
Ｃ）として知られている技術である。この方法の基本的
な考えは、ＬＬＲＣ情報がＣＲＣ情報よりもその発生及
びチェックが容易であるという点を除いて上述したＣＲ
Ｃ法に関するものと同様である。従って、ＬＬＲＣ法を
使用するために必要な時間及び努力を小さくすることが
できる。これにより、ＬＬＲＣ法が、資源が欠乏するこ
と及び／または高速の伝達を含むこととの有益な折衷案
を提供することを可能にする。ＣＲＣ法の使用について
のさらに詳しい情報はジョン・マクナマラ（Ｊｏｈｎ
ＭｃＮａｍａｒａ）による「テレコミュニケーションの
技術的な観点」（ディジタルプレス，バーリントン，マ
サチューセッツ州，ＵＳＡ，１９７７）の１３章に示さ
れている。ＬＬＲＣ法についてのさらに詳しい情報は、
情報システムに関する米国標準規格中の高性能パラレル
インターフェイス規格（資料Ｘ３Ｔ９，１９８９年１１
月１日改訂７版）に示されている。

【００１２】上述したパラグラフから、ホストコンピュ
ータ１０２とディスクコントローラ１０４との間のデー
タ伝達を保護するためにＬＬＲＣエラー検出法を使用す
る重要性は明らかである。さらに情報がディスクコント
ローラ１０４自身を通るときに制御情報のインテグリテ
ィを維持する重要性が明らかになる。しかしながら、Ｌ
ＬＲＣの保護であってもある状況においては不適当であ
る。

【００１３】ＬＬＲＣ保護が適切でない場合の例は制御
情報及び／または情報データのインテグリティをディス
クコントローラ１０４内で確認する必要がある場合及び
ＬＬＲＣ情報をソフトウエアによってディスクコントロ
ーラ１０４上でチェックし、発生させる場合である。こ
れは、ＣＲＣ法を使用するよりもＬＬＲＣ法を使用する
ことによってさらに有効に行うことができるが、それに
もかかわらず、ソフトウエア部分が、情報を送るディス
クコントローラ１０４のハードウエア部分に追随するい
くつかの場合において困難である。その結果、ホストコ
ンピュータ１０２がＬＬＲＣによって保護されている情
報（特に制御情報）を送る状態において、ディスクコン
トローラ１０４のソフトウエア部分によって容易にチェ
ックされ取り扱われるあるものにＬＬＲＣを変換するこ
とが好ましい。

【００１４】情報をディスクコントローラ１０４に送る
時に、制御情報のインテグリティを維持することに加え
て、情報を記憶装置１０６に送り、またはそれから情報
を受けるときに制御情報のデータインテグリティを維持
することは重要である。制御情報が記憶されている情報
とある関連を有するときに制御情報を記憶装置１０６に
送る。例えば、制御情報を情報データとともに送り、そ
の場合に制御情報は情報データに関連したある属性を特
定する。この場合に制御データとその対応する情報デー
タとを合併してこの合成した組み合わせを保護すること
が好ましい。この場合に、この合成した組み合わせを合
併して保護するある方法を実行する必要がある。 した
がって有効な方法でホストコンピュータ１０２とディス
クコントローラ１０４との間に情報を送るときに、及び
ディスクコントローラを通して送るときに必要なもの
は、ＬＬＲＣ保護情報（特に制御情報）のインテグリテ
ィを確認するディスクコントローラ１０４である。さら
に必要となるのは制御情報及び記憶装置１０６からまた
はそれに向かって伝達される関連する情報データの組み
合わせ保護する方法である。

【００１５】

【課題を解決するための手段】現在上述した技術分野に
存在する問題は、本発明によって緩和される。特に、本
発明は、ディスクコントローラ内の制御情報のインテグ
リティを確認し、情報を記憶装置に送るかまたは記憶装
置から受ける時に情報のインテグリティを維持するため
の装置及び方法を提供する。

【００１６】本発明の実施例は、制御情報がホストコン
ピュータ及びディスクコントローラの間で送られる時及
び情報をディスクコントローラそれ自身を通して送ると
きに、有効な方法で、ＬＬＲＣ保護情報のインテグリテ
ィを確認することを意図している。これはＬＬＲＣを使
用してホストコンピュータから受けた制御情報のインテ
グリティを確認することによってまたＬＲＣ（長手方向
冗長性チェック）を形成し使用することによって情報を
本発明を介して伝達するときに制御情報のインテグリテ
ィを確認することによって達成される。

【００１７】本発明の他の実施例は、ホストコンピュー
タから送られた情報データのインテグリティを確認し、
情報を本発明を介して伝達するときに情報のインテグリ
ティを確認することを意図している。またこれらの実施
例は、情報データ及び制御データに基づいたＣＲＣを発
生し、情報データ、制御データ及び対応するＣＲＣを記
憶装置に伝達することを意図している。

【００１８】本発明のさらに他の実施例は、制御情報及
び情報データの組み合わせのインテグリティを確認する
方法を意図している。さらにここに説明した実施例ハー
ドウエア及びソフトウエアの実施例の双方またはその組
み合わせについて意図していることを理解しなければな
らない。

【００１９】

【実施例】本発明は、電気的に伝達される制御情報を保
護するための方法及び装置に関する。さらに、本発明
は、ディスクコントローラ内の制御情報のインテグリテ
ィを確認し、情報を記憶装置に送り及びそこから受ける
時にこの情報のインテグリティを維持するための方法及
び装置の関する。

【００２０】一般に、本発明は、図１に示すようなディ
スクコントローラ１０４に関する。本発明の実施例は、
制御情報をホストコンピュータ１０２から受け、それに
対応するＬＬＲＣとともに送る状況において使用するこ
とを意図している。さらにこのような状況においてこの
制御情報を使用して記憶装置１０６のある範囲を制御す
ることを意図している。しかしながら、制御情報は、デ
ィスクコントローラ１０４の種々の範囲を制御するため
に使用することもできる。

【００２１】さらに本発明は制御情報を情報データと組
み合わせ、この合成情報に基づいたＣＲＣを発生し、そ
れに対応したＣＲＣを有する合成情報を記憶装置１０６
に送ることを可能とする。合成情報が記憶装置１０６か
ら遅れて受け取られたとき、そのインテグリティをＣＲ
Ｃを使用してチェックする。ＣＲＣは、それを使用する
ことが都合がよい場合には本発明の種々の部分で使用す
る。特に、タスクを迅速に実行することができるハード
ウエアを考慮するのに都合のよい場合に、またこのよう
な重要なエラー保護のために明らかに必要な場合に使用
する。

【００２２】ホストコンピュータ１０２及び記憶装置１
０６からの情報またはそれらへ送る制御情報のインテグ
リティを確認することに加えて、本発明は、情報を本発
明の種々の構成要素に送るときに制御情報のインテグリ
ティを確認することを意図する。本発明の実施例は、こ
のインテグリティ確認のいくつかをソフトウエアを使用
して達成することを意図している。 本発明の上述した
使用及び特徴は、以下に詳細に説明するいくつかの新し
い実施例を有する。本発明の実施例は制御情報及びその
対応するＬＬＲＣを受け、それらを処理することに関
し、それを図２に関して最もよく示す本発明の範囲内の
種々の構成要素に伝達するときに制御情報のインテグリ
ティを確認することに関する。

【００２３】図２を参照すると、制御バッファ２０４及
び入力チェッカ／発生器２０２は、ライン２０８及び２
１０を介してホストコンピュータ１０２からの制御情報
を同時に受ける。入力チェッカ／発生器２０２は続いて
ライン２１０を介して制御信号に対応したＬＬＲＣを受
ける。

【００２４】本発明の実施例により考慮されているよう
に、入力チェッカ／発生器２０２の作用の１つは、ホス
トコンピュータ１０２から受けた制御情報に基づいてＬ
ＲＣ（長手方向冗長性チェック情報）を発生することで
ある。ＬＲＣは、ＬＬＲＣが有する「長さ」情報を有し
ていないことに留意すべきである。本発明における実施
例においてＬＬＲＣよりもむしろＬＲＣを使用するが、
それは制御情報を受ける機構より遅い機構を使用するこ
とが都合がよい場合に使用する。本発明の実施例は、主
に、より遅い機構がソフトウエアを使用することを含む
ことを考慮している。ハードウエアが制御情報及び対応
するＬＬＲＣを伝達する場合にＬＬＲＣを使用すれば、
ソフトウエアがより早いハードウエアについていくこと
が困難になる。これは以下に詳述する。

【００２５】ＬＲＣが発生すると、ホストコンピュータ
１０２から受けた制御情報に基づいたＬＬＲＣを発生す
るために入力チェッカ／発生器２０２が使用される。入
力チェッカ／発生器２０２は、この発生したＬＬＲＣと
ホストコンピュータから受けたＬＬＲＣを比較する。こ
れは、情報をホストコンピュータ１０２から本発明に伝
達するときに制御信号のインテグリティが劣化しないこ
とを保証する。２つのＬＬＲＣが同一でないならば、こ
れは、制御情報のインテグリティが悪いことを示し、本
発明の実施例はエラー信号を発生することを考慮する。

【００２６】本発明の実施例は、ＬＬＲＣの発生と比較
と同時に、上述したように発生したＬＲＣをライン２１
２を介して制御バッファ２０４に送ることを考慮してい
る。制御バッファ２０４は、２つのセグメント、すなわ
ち一方を制御情報用に、他方をＬＲＣ用に分割されて示
されている。この目的は、制御バッファ２０４が制御情
報用の領域とＬＲＣ用の他の領域とを分けて置くように
考慮されていることを示すものである。

【００２７】制御情報及びＬＲＣが制御バッファ２０４
に伝達されると、制御情報がライン２１６を介してコン
トローラ２０６に送られ、ＬＲＣがライン２１４を介し
てコントローラ２０６に送られる。それがコントローラ
２０６に送られた後に制御情報のインテグリティをチェ
ックするために、コントローラ２０６は、制御バッファ
２０４から受けた制御情報に基づいてＬＲＣを発生し、
制御バッファ２０４から受けたＬＲＣとそのＬＲＣをチ
ェックする。本発明の実施例は、ソフトウエアを使用し
てそれを達成することを考慮している。上述した実施例
の説明は、構成要素間のコミュニケーションのある「ラ
イン」を考慮していることを示すが、他の「ライン」構
成を使用しることを理解すべきである。

【００２８】本発明の操作の方法の実施例を図３Ａ及び
図３Ｂのフローチャートを使用して説明する。これらの
図面を参照すると、ブロック３０２に示すように、ホス
トコンピュータ１０２から制御情報及び対応したＬＬＲ
Ｃを受ける。ブロック３０４に示すようにこの制御情報
を制御バッファ２０４及び入力チェッカ／発生器２０２
に同時に送る。またホストコンピュータ１０２からのＬ
ＬＲＣをブロック３０６に示すように入力チェッカ／発
生器２０２に伝達する。

【００２９】入力チェッカ／発生器２０２は次にホスト
コンピュータ１０２から送られた制御情報に基づいたＬ
ＲＣを発生する。これをブロック３０７に示す。次に２
つの処理が同時に起こる。また、これらの同時の処理の
うち第１の処理は、入力チェッカ／発生器２０２が制御
情報に基づいた自身のＬＬＲＣを発生することである。
この発生したＬＬＲＣをブロック３０８によって示すよ
うにホストコンピュータ１０２から伝達されたＬＬＲＣ
と比較する。

【００３０】上述したＬＬＲＣの間の比較が成功しない
場合には本発明の実施例は、判断ブロック３１０及びブ
ロック３１４によって示すように、エラー信号を発生す
ることを考慮する。本発明の実施例は、エラー信号の１
つの結果は、ホストコンピュータ１０２に前に送った制
御情報を再送するように信号を送ることであることを考
慮する。もちろん、本発明は、全体の処理が終了したと
いうような他の可能性を有する結果が生じることも考慮
する。同時に起こる第２の処理は、ブロック３１３によ
って示すようにブロック３０７で発生したＬＲＣを制御
バッファ２０４に伝達することである。

【００３１】次にブロック３１６に示すように、制御情
報及びＬＲＣを制御バッファ２０４からコントローラ２
０６へ伝達することである。この伝達の後で、この制御
情報のインテグリティを確認するために、コントローラ
２０６は、制御バッファ２０４から送られたばかりの制
御情報に基づいた自身のＬＲＣを発生し、この新しく発
生したＬＲＣと制御バッファ２０４によって伝達された
ばかりのＬＲＣと比較する。これをブロック３１８に示
す。この比較が成功しない場合には判断ブロック３２０
及びブロック３２４によって示すようにエラー信号を発
生する。

【００３２】しかしながら判断ブロック３２０によって
示す比較が成功した場合には、ブロック３２２に示すよ
うに、制御情報を処理する。本発明とともに使用する環
境によって達成することを考慮されている制御情報のこ
の処理は、多数の機能を有し、１つまたはそれ以上の記
憶装置に、ある方法で、あるタイプの情報を格納するこ
とを容易にすることを含む。

【００３３】本発明の実施例は、情報を本発明を介して
コントローラ２０６からホストコンピュータ１０２に伝
達するときに制御情報を保護することを考慮している。
これらの実施例を図４を参照して説明する。本発明によ
って考慮するいくつかの実施例は、構成要素が同一の機
能を有しているにもかかわらず、図２によって示した別
れた構成要素を使用することを意図する。この理由によ
って、図４において、図２に示すものと異なる参照符号
を有する。しかしながら、本発明の他の実施例は、制御
情報がホストコンピュータ１０２からくる場合、及びそ
の制御情報をホストコンピュータ１０２に送る場合に全
く同一の構成要素を使用することを考慮している。

【００３４】図４を参照すると、コントローラ２０６
は、制御情報をすでに有している。この制御情報から、
コントローラ２０６は１つのＬＲＣを発生する。つぎに
制御情報をライン４１８を介して制御バッファ４０４に
送り、発生したＬＲＣをライン４１４を介して制御バッ
ファ４０４に送る。次に制御バッファ４０４内の制御情
報をライン４１０を介してＬＬＲＣ発生器及びＬＲＣチ
ェッカに送る。

【００３５】ＬＲＣチェッカ４０８で、ＬＲＣを発生す
るために制御情報を使用する。制御バッファ４０４内の
ＬＲＣを、ライン４１２を介してＬＲＣチェッカ４０８
に送り、前に発生したＬＲＣと比較する。これは情報を
コントローラ２０６から制御バッファ４０４に送るとき
に制御情報のインテグリティを確認するために行われ
る。

【００３６】同時に、ＬＲＣはＬＲＣチェッカ４０８に
よってチェックされ、制御情報をライン４１６を介して
ホストコンピュータ１０２に送る。ＬＬＲＣ発生器４０
６は、制御バッファ４０４から送られた制御情報に基づ
いたＬＬＲＣを発生する。次にこのＬＬＲＣをライン４
１６を介してホストコンピュータ１０２に送る。

【００３７】本発明の実施例は、ＬＬＲＣ発生器４０６
がまず制御情報に基づいてＬＲＣを発生し、次にカウン
タを使用してＬＲＣからＬＬＲＣを作るために必要な長
さ情報を決定する。ＬＬＲＣ発生器４０６及びＬＲＣチ
ェッカ４０８の双方は、ＬＲＣを作るための機構を必要
とするから、これらの実施例のいくつかは、ＬＬＲＣ発
生器４０６及びＬＲＣチェッカ４０８の双方のために１
つのＬＲＣ発生器機構を使用する。

【００３８】本発明の操作方法の実施例を図５のフロー
チャートを使用して説明する。図５を参照すると、コン
トローラ２０６は、制御情報に基づいたＬＲＣを発生す
る。これをブロック５０２によって示す。つぎにこの制
御情報及びＬＲＣをブロック５０４に示すように制御バ
ッファ４０４に伝達する。つぎにブロック５０６に示す
ように制御情報を制御バッファ４０４からＬＬＲＣ発生
器４０６に伝達する。

【００３９】本発明の実施例は、３つの処理が同時に起
こることを考慮している。第１に、ブロック５１８に示
すように制御情報をホストコンピュータ１０２に伝達す
ることである。第２にブロック５２０に示すように受け
取った制御情報に基づいてＬＬＲＣを発生することであ
る。その後ブロック５２２に示すように、このＬＬＲＣ
を制御情報の伝達に続いてホストコンピュータ１０２に
伝達する。

【００４０】同時に起こる第３の処理は、ＬＲＣチェッ
カ４０８によって受け取られた制御情報に基づいてＬＲ
Ｃチェッカ４０８によって発生したＬＲＣを含む。これ
をブロック５０８によって示す。制御バッファ４０４内
のＬＲＣをＬＲＣチェッカ４０８に送り新たに発生した
ＬＲＣと比較する。これをブロック５１０に示す。これ
らのＬＲＣの比較が成功しなければ、判断ブロック５１
２及びブロック５１６によって示すようにエラー信号を
発生する。しかしながら、比較が成功すれば、ブロック
５１４に示すように（本発明の環境によって決定される
いくつかの態様で）処理を継続する。

【００４１】ホストコンピュータ１０２及び記憶装置１
０６の間を通るあいだに制御情報及び情報データのイン
テグリティを確認することを考慮する発明の実施例を図
６を参照して説明する。図６を参照すると、コントロー
ラ２０６は、コントローラ２０６内で制御情報に基づい
たＬＲＣを発生し、この制御情報をライン６１８及び６
１６を介して制御バッファ６０４に伝達する。またＬＲ
Ｃ情報をライン６１８を介して制御バッファ６０４に伝
達する。本発明の実施例は、ホストコンピュータ１０２
からの情報データと制御情報とを組み合わせる準備とし
てこれを行うことを考慮している。

【００４２】ライン６０６を介してＣＲＣ発生器６０２
によって、ライン６２０を介して入力チェッカ／発生器
２０２によって、ライン６２０を介して記憶装置１０６
によってデータ及びホストコンピュータ１０２からの情
報データを同時に受ける。また、ライン６０６を介して
ＣＲＣ発生器６０２によって、ライン６２０を介して入
力チェッカ／発生器２０２によって、ホストコンピュー
タ１０２からの対応するＬＬＲＣを同時に受ける。入力
チェッカ／発生器２０２はＬＬＲＣを発生することによ
って情報データのインテグリティを確認し、それを図２
に関して上述したようにホストコンピュータ１０２を介
して送られたＬＬＲＣと比較する。

【００４３】ＣＲＣ発生器６０２は、情報データに基づ
いた「中間の」ＣＲＣを発生する。制御バッファ６０４
内の制御情報は、引き続いてこの中間のＣＲＣとともに
使用され情報データ及び制御情報の組み合わせに基づい
た最後のＣＲＣを発生する。制御情報および情報データ
及び制御情報の組み合わせに対応した最後のＣＲＣはラ
イン６１４及び６１２を介して次にライン６２０を介し
て記憶装置１０６に送られる。

【００４４】本発明の実施例は最後のＣＲＣを発生して
いる間に制御バッファ６０４からの制御情報をライン６
１４を介して入力チェッカ／発生器２０２に送り、入力
チェッカ／発生器２０２は制御情報に基づいたＬＲＣを
発生する。このＬＲＣを制御バッファ６０４内のＬＲＣ
とともにチェックし、制御バッファ内のＬＲＣは、ライ
ン６１０を介して入力チェッカ／発生器２０２によって
受け取られる。

【００４５】本発明の操作の方法の実施例を図７Ａ及び
図７Ｂのフローチャートを使用して説明する。これらの
図面を参照すると、ブロック７０２に示すようにコント
ローラ２０６は、制御情報に基づいたＬＲＣを発生す
る。この制御情報及び発生したＬＲＣは、ブロック７０
４に示したように制御バッファ６０４に伝達される。

【００４６】本発明は、ホストコンピュータ１０２から
情報データ及び対応するＬＬＲＣを受け取り、この情報
データ及び対応するＬＬＲＣをＣＲＣ発生器６０２及び
入力チェッカ／発生器２０２に送る。またそれ自身の情
報を記憶装置１０６に送る。これをブロック７０６によ
って示す。

【００４７】本発明によって考慮されている実施例にお
いて、同時に２つの処理が行われる。１つは、ＣＲＣ発
生器６０２が、ＣＲＣ発生器に送られる情報データに基
づいて中間のＣＲＣを発生することである。これをブロ
ック７１４に示す。従って、本発明によって考慮されて
いる実施例において、ＬＬＲＣはＣＲＣ発生器６０２に
よって無視される。

【００４８】同時に起こる第２番目の処理は、ブロック
７０８によって示すように入力チェッカ／発生器２０２
がホストコンピュータ１０２から受けた情報データに基
づいてＬＬＲＣを発生することである。この新たに発生
したＬＬＲＣをホストコンピュータ１０２から送られた
ＬＬＲＣと比較する。比較が成功しなければ、判断ブロ
ック７１０及びブロック７１２によって示すようにエラ
ー信号を発生する。本発明の実施例において、これによ
って全体の処理を停止させる。またそれは、ホストコン
ピュータ１０２に情報データを再送させる。

【００４９】比較が成功すれば、制御バッファ６０４内
の制御情報をＣＲＣ発生器、入力チェッカ／発生器２０
２及び記憶装置１０６に送る。これをブロック７１６に
よって示す。

【００５０】本発明の実施例は同時に２つの処理が起こ
ることを考慮している。第１にＣＲＣ発生器６０２が中
間ＣＲＣ及び制御情報から最後のＣＲＣを発生すること
である。これをブロック７１８によって示す。同時に起
こる第２番目の処理は、入力チェッカ／発生器２０２が
それに送られた制御情報に基づいてＬＲＣを発生し、こ
の発生したＬＲＣを制御バッファ６０４からのＬＲＣと
比較することである。これをブロック７２０に示す。比
較が成功しない場合には、判断ブロック７２４及びブロ
ック７２６によって示すようにエラー信号を発生する。
しかしながら上述した比較が成功すればブロック７２２
によって示すように記憶装置１０６にＣＲＣを伝達す
る。

【００５１】本発明の実施例はつぎのような状況すなわ
ち情報データ及び制御情報を記憶装置１０６から受けた
場合をも考慮していることを理解すべきである。このよ
うな場合、ＣＲＣをチェックする構成要素が必要にな
る。さらに情報データに基づいてＬＬＲＣを発生し、情
報データとともにホストコンピュータ１０２に送り返す
ことが必要になる。

【００５２】図６と同様な本発明の実施例を図８に示
す。しかしながら図８に示す実施例は、入力データレジ
スタ８０２及び出力データレジスタ８０４を有する。こ
れらのレジスタはホストコンピュータ１０２と記憶装置
１０６との間の情報の流れを制御する助けとなる。本発
明の実施例において、情報データ及び制御情報を記憶装
置１０６から受け取ったときにこのようなレジスタの使
用を考慮していることを理解すべきである。またこのよ
うなレジスタの代わりにＲＡＭバッファのようなバッフ
ァを使用することもできる。

【００５３】図８に示す実施例に関するイベント／シー
ケンスタイミングダイヤグラムを図９に示す。今図８及
び図９を参照すると、第１のタイミングラインは制御情
報（ＣＩによって示す）及び対応するＬＲＣをコントロ
ーラ２０６から制御バッファ６０４に伝達することを示
す。本発明によって考慮している実施例において、制御
情報の伝達は２つのサイクルを必要とし、ＬＲＣは、１
つのサイクルを必要とする。したがって、タイミングラ
インは、３つのサイクルの全体において、「アクティ
ブ」（すなわち、ハイ）である。代表的な１つのサイク
ルを図９に示す。

【００５４】制御情報の伝達において示されているタイ
ミングライン内の破断は、制御情報及びＬＲＣを送った
後、いくつかの任意の時間で残りの活動が起こることを
示している。本発明の実施例は、制御情報及びＬＲＣの
伝達は３つのサイクル全体を占めることを考慮してお
り、サイクルの数は、この伝達のために使用されること
を理解しなければならない。

【００５５】次のタイミングラインは、ホストコンピュ
ータ１０２から本発明への情報データの伝達を示す。こ
の情報データは、その対応するＬＬＲＣの伝達によって
達成されることを示す。図９に示す実施例において、情
報データの伝達は４つのサイクルで起こり対応するＬＬ
ＲＣは１つのサイクルで起こる。しかしながらサイクル
の数は、情報データまたはＬＬＲＣのいずれかにおいて
使用される。

【００５６】入力データレジスタタイミングラインは、
上述した情報データラインと１サイクルずれている点を
除いて同じである。本発明の実施例は、これがクロック
タイミングによるものであることを考慮している。しか
しながら他の実施例はこれらの３つのタイミングライン
は同一であることを考慮している。

【００５７】本発明の実施例は、入力データレジスタ８
０２が、受け取ったデータまたは情報を同じクロックサ
イクルで他の構成要素に送ることを考慮している。これ
はＣＲＣ発生及びＬＬＲＣタイミングラインが入力デー
タタイミングラインと同じ時間でアクティブになること
による。まずＣＲＣ発生タイミングラインを参照する
と、このラインがアクティブである長さは、情報データ
に基づいたＣＲＣの発生と制御情報に基づいたＣＲＣの
発生とを加えたものによる。制御情報のこの特別な長さ
は、以下にしめすように、制御バッファ６０４からＣＲ
Ｃ発生器６０２に伝達されたデータを表す制御情報タイ
ミングラインからわかる。

【００５８】ＬＬＲＣ発生タイミングラインは、情報デ
ータそれ自身がそれに送られたときにのみアクティブと
なる。これはＬＬＲＣが情報データに基づいて発生され
ることによる。ＬＬＲＣが発生した直後、ＬＬＲＣをホ
ストコンピュータ１０２から送られたＬＬＲＣと比較す
るが、従ってＬＬＲＣ比較タイミングラインは、アクテ
ィブになる。

【００５９】次のタイミングラインは、制御バッファ６
０４からＣＲＣ発生器６０２への制御情報の伝達を示
し、また制御バッファ６０４から出力データレジスタ８
０４への制御情報の伝達を表す。さらに、制御情報を伝
達した後、ＬＲＣを制御バッファ６０４から入力チェッ
カ／発生器２０２に伝達する。本発明の実施例において
は、制御情報の伝達は２つのサイクルを必要とし、ＬＲ
Ｃの伝達は１つのサイクルを必要とする。

【００６０】次のタイミングラインは、入力チェッカ／
発生器２０２で起こるＬＲＣ発生を示す。これは上述し
た制御情報の伝達と並行して起こることが考慮されてい
る。したがって制御情報が入力チェッカ／発生器２０２
に送られたときに新しいＬＲＣが発生する。

【００６１】制御情報のすべてが入力チェッカ／発生器
２０２によって受け取られると全体のＬＲＣが発生し、
発生したＬＲＣは、制御バッファ６０４から送られたＬ
ＲＣと比較される。この比較をＬＲＣ比較タイミングラ
インによって示す。

【００６２】本発明の実施例は、ＬＲＣが上述したよう
に比較されているときにＣＲＣを出力データレジスタ８
０４に伝達することを考慮している。これをＣＲＣ伝達
タイミングラインによって示す。

【００６３】図９の最後のタイミングラインはあるデー
タ及び情報を出力データレジスタ８０４から記憶装置１
０６に送る場合を示す。従って、まず情報データを続い
て制御情報をつぎにＣＲＣを送ることがこのタイミング
ラインから分かる。本発明の実施例において、記憶装置
１０６に送られた情報データは、入力データレジスタ８
０２による情報データの授受から１つのサイクル遅れ時
間を有する。

【００６４】本発明の実施例は、上述したコントローラ
２０６が静止ランダムアクセスメモリと共にモトローラ
６８０２０マイクロプロセッサを使用することを考慮し
ている。しかしながら他のタイプのプロセッサを使用す
ることもできる。さらに制御情報及び情報データのイン
テグリティを確認するためのロジックは、ＡＳＩＣＶＬ
ＳＩ技術によって制御する。ＣＲＣ発生は、前述のマク
ナマラの著作のｐ．１５４において説明されているＣＲ
Ｃ−ＣＣＩＴＴ法とともに行うことを考慮している。

【００６５】本発明の実施例は、パリティ情報の使用と
関連してＬＲＣ及びＬＬＲＣ保護を達成することを考慮
している。

【００６６】本発明は、ソフトウエア実施例において実
行し得ることを理解しなければならない。この実施例に
おいて、本発明の作用を実行するために種々の構成要素
及びステップが実行される。現在使用できまたは将来発
達するコンピュータソフトウエア言語をこのような本発
明のソフトウエア実施例において使用することができ
る。

【００６７】

【発明の効果】本発明によれば、制御情報のインテグリ
ティを効率よく維持し且つ検査することができる。

【図面の簡単な説明】

【図１】本発明が実施される環境のブロックダイヤグラ
ムである。

【図２】ホストコンピュータから受け取り且つ伝達する
制御情報のインテグリティを検査するための本発明の実
施例のブロックダイヤグラムである。

【図３Ａ】図２の実施例の動作に関するフローチャート
である。

【図３Ｂ】図２の実施例の動作に関するフローチャート
である。

【図４】ホストコンピュータに送る前の制御情報のイン
テグリティを検査するための本発明の実施例のブロック
ダイヤグラムである。

【図５】図４の実施例の動作に関するフローチャートで
ある。

【図６】ホストコンピュータから受け取る情報データの
インテグリティを検査し、コントローラから伝達される
制御情報のインテグリティを検査し、且つ情報データと
制御情報の組み合わせに関してＣＲＣ保護を行うための
本発明の実施例のブロックダイヤグラムである。

【図７Ａ】図６の実施例の動作に関するフローチャート
である。

【図７Ｂ】図６の実施例の動作に関するフローチャート
である。

【図８】ホストコンピュータから受け取る情報データの
インテグリティを検査し、コントローラから伝達される
制御情報のインテグリティを検査し、且つ情報データと
制御情報の組み合わせに関してＣＲＣ保護を行い、ホス
トコンピュータと記憶装置との間の情報の流れを制御す
るためにデータレジスタを使用する本発明の実施例のブ
ロックダイヤグラムである。

【図９】図８によって考慮した本発明の実施例によって
生じるイベントのシーケンスのタイミングダイヤグラム
である。

【符号の説明】

１０２…ホストコンピュータ １０４…ディスクコントローラ １０６…記憶装置 ２０２…入力チェッカ／発生器 ２０４…制御バッファ ２０６…コントローラ ４０４…制御バッファ ４０６…ＬＬＲＣ発生器 ４０８…ＬＲＣチェッカ ６０２…ＣＲＣ発生器 ６０４…制御バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・シー・ラング アメリカ合衆国13760、ニューヨーク州エ ンドウエル、ロビンソン・ヒル・ロード 1183番地 (72)発明者 アンドリュー・イー・ペテルスキー アメリカ合衆国13760、ニューヨーク州エ ンディコット、アパートメント、イー２ ベスタル・アベニュー、110番地 (72)発明者 マーク・ジェイ・ウォルスキー アメリカ合衆国13850、ニューヨーク州ベ スタル、ハゼル・ドライブ 116番地 (72)発明者 ロバート・ジェイ・ヤグレイ アメリカ合衆国13760、ニューヨーク州エ ンディコット、レオン・ドライブ 580番 地 (56)参考文献 特開 昭59−123918（ＪＰ，Ａ) 特開 昭50−23943（ＪＰ，Ａ) 特開 昭50−119545（ＪＰ，Ａ)

Claims (6)

【特許請求の範囲】
1. 【請求項１】ホストコンピュータ、コントローラ及び記
   憶装置の間でやりとりされる制御情報および情報データ
   のインテグリティを維持する装置であって、 第１のエラー検出コードは情報データに基づいてホスト
   コンピュータによって発生され、ホストコンピュータに
   よって発生される第１のエラー検出コードに基づいてホ
   ストコンピュータによって発生された情報データのイン
   テグリティを検査し、且つ、第２のエラー検出コードは
   第２の制御情報に基づいてコントローラによって発生さ
   れ、コントローラによって発生される第２のエラー検出
   コードに基づいてコントローラによって発生された第２
   の制御情報のインテグリティを検査する入力チェッカ／
   発生手段と、 ホストコンピュータから受け取った情報データおよびコ
   ントローラから受け取った第２の制御情報に基づいて第
   ３のエラー検出コードを発生するためのエラー検出コー
   ド発生手段と、 コントローラによって発生された第２のエラー検出コー
   ドと第２の制御情報をバッファリングするための制御バ
   ッファ手段と、 情報データ、第２の制御情報および第３のエラー検出コ
   ードを記憶装置に伝達するための記憶用伝達手段 を有する装置。
2. 【請求項２】制御情報および情報データのインテグリテ
   ィを維持するための装置であって、 情報データに基づいて発生する第１のエラー検出コード
   と情報データを発生して送出し、且つ第１の制御信号を
   発生して送出するよう企図されたホストコンピュータ
   と、 該情報データを記憶するための記憶装置と、 コントロール手段内の第２の制御情報は上記ホストコン
   ピュータから送出された上記第１の制御情報を変形して
   得られるものであり、コントロール手段内で第２の制御
   情報に基づいて第２のエラー検出コードを発生するため
   のコントロール手段と、 上記ホストコンピュータによって発生された情報データ
   のインテグリティを検査し、且つ、上記コントロール手
   段によって発生された第２の制御信号のインテグリティ
   を検査するための入力チェッカ／発生手段と、 上記ホストコンピュータから受け取った上記情報データ
   と上記コントロール手段から受け取った上記第２の制御
   情報に基づいて第３のエラー検出コードを発生するため
   のエラー検出コード発生手段と、 情報データ、第２の制御情報および第３のエラー検出コ
   ードを記憶装置に伝達するための記憶用伝達手段 を有する装置。
3. 【請求項３】上記請求項２記載の装置において、更に、 上記ホストコンピュータによって発生される上記第１の
   制御情報および上記情報データを一時記憶するための入
   力データレジスタと、 上記記憶装置に送られる上記情報データ、上記第２の制
   御情報および上記第３のエラー検出コードを一時記憶す
   るための出力データレジスタ を有する装置。
4. 【請求項４】ホストコンピュータが情報データに基づい
   て発生する第１のエラー検出コードと第１の制御情報を
   発生して送出し、ホストコンピュータと記憶装置の間で
   やりとりされる情報データのインテグリティを維持する
   ための方法であって、 (1) コントローラ内で第２の制御情報に基づいて第２
   のエラー検出コードを発生するステップと、 (2) 上記コントローラから制御バッファへ上記第２の
   エラー検出コードと第２の制御情報を伝達するステップ
   と、 (3) ホストコンピュータから受け取った情報データを
   エラー検出コード発生器と入力チェッカ／発生器に伝達
   するステップと、 (4) 上記入力チェッカ／発生器を使用して、ホストコ
   ンピュータから受け取った情報データのインテグリティ
   を検査するステップと、 (5) 第２の制御情報を上記制御バッファから上記エラ
   ー検出コード発生器へおよび上記入力チェッカ／発生器
   へ伝達するステップと、 (6) 上記入力チェッカ／発生器を使用して、第２の制
   御情報のインテグリティを検査するステップと、 (7) ホストコンピュータから受け取った情報データお
   よび上記コントローラによって発生された第２の制御情
   報に基づいて第３のエラー検査コードを発生するステッ
   プと、 (8) 情報データ、第２の制御情報および第３のエラー
   検出コードを記憶装置に伝達するステップ を有する方法。
5. 【請求項５】上記請求項４記載の方法において、ステッ
   プ(4)は更に、 (a) ホストコンピュータから受け取った情報データに
   基づいて入力チェッカ／発生器によって第４のエラー検
   出コードを生成するステップと、 (b) ホストコンピュータから受け取った情報データの
   インテグリティを検査するためにホストコンピュータか
   ら送出された第１のエラー検出コードと上記第４のエラ
   ー検出コードとを比較するステップ を有する方法。
6. 【請求項６】上記請求項４記載の方法において、ステッ
   プ(6)は更に、 (a) 上記制御バッファから受け取った第２の制御情報
   に基づいて入力チェッカ／発生器によって第５のエラー
   検出コードを生成するステップと、 (b) 上記コントローラから受け取った第２の制御情報
   のインテグリティを検査するために、上記制御バッファ
   から送出された第２のエラー検出コードと上記第５のエ
   ラー検出コードとを比較するステップ を有する方法。