JPH0877062A - アドレス管理装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のＤＭＡコントローラのためのアドレス
管理を１つの専用のＭＭＵで行うことにより、主記憶装
置内のアドレス管理テーブルのアドレス管理データが変
更された場合等における、ＭＭＵ内でのＴＬＢの管理を
簡便化する。 【構成】 ＣＰＵ３から出力された仮想アドレスを物理
アドレスに変換して共通バス１７上に出力するＭＭＵ４
と、共通バス１７に接続された複数のＤＭＡコントロー
ラ１３、１４と、各ＤＭＡコントローラ１３、１４から
出力された仮想アドレスを物理アドレスに変換して共通
バス１７上に出力する、ＤＭＡコントローラ専用のＭＭ
Ｕ（ＤＭＭＵ）１８とを具備した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアドレス管理装置に係
り、特に、ＤＭＡ転送において仮想アドレスを物理アド
レスに変換するアドレス管理装置に関する。

【０００２】

【従来の技術】ＤＭＡ（ダイレクト・メモリ・アクセ
ス）転送とは、ＣＰＵの介在なしに、周辺機器相互間、
主記憶装置相互間、または周辺機器と主記憶装置との間
で行われるデータ転送であり、ＤＭＡコントローラと
は、このＤＭＡ転送を制御するデバイスである。ＣＰＵ
は、ＤＭＡコントローラがデータ転送を行っている間も
他の処理が行うことができる。ＤＭＡコントローラがデ
ータ転送を行う際の転送先（または転送元）アドレスは
仮想アドレスまたは物理アドレスで表現され、仮想アド
レスを採用する場合には、仮想アドレスを物理アドレス
に変換するためのアドレス管理機構（以下、ＭＭＵと表
現する）が必要となる。

【０００３】仮想アドレスを物理アドレスへ変換する際
に使用されるアドレス管理テーブルは、通常主記憶装置
上に設けられている。ＭＭＵは、アドレスを変換するた
びに主記憶装置上のアドレス管理テーブルをアクセスす
る。しかしながら、ＭＭＵが主記憶装置にアクセスする
と時間がかかるので、一般的には、１度アクセスしたア
ドレス管理テーブルからのアドレス管理データをＭＭＵ
内のＴＬＢ（テーブル・ルックアップ・バッファ）にキ
ャッシュすることにより、主記憶装置へのアクセスを極
力少なくして変換に必要な時間の短縮が図られている。

【０００４】ＣＰＵのために仮想アドレスを物理アドレ
スに変換するＭＭＵと、ＤＭＡコントローラのために仮
想アドレスを物理アドレスに変換するＭＭＵとしては、
従来から以下のような構成が知られている。 １つのＭＭＵをＣＰＵとＤＭＡコントローラとで共用
する構成 例えば特開昭６０−１１４９５３号公報では、ＣＰＵと
ＤＭＡコントローラとが同じＭＭＵを共用し、システム
全体では１つのＭＭＵしか存在しない。しかしながら、
このような構成ではＤＭＡコントローラがアドレス変換
を行った後、次にＤＭＡコントローラがアドレス変換を
行う前にＣＰＵが同じＴＬＢを使用すると、先にＤＭＡ
コントローラが使用してしたアドレス管理データがＴＬ
Ｂ内から消えてしまう場合がある。

【０００５】したがって、次にＤＭＡコントローラがア
ドレス変換を行う際には、ＭＭＵは再び主記憶装置上の
アドレス管理テーブルからＴＬＢ内にアドレス管理デー
タを読み込まなければならない。このため、アドレス変
換に再び時間を費やさなければならず、データ転送時間
が増加してしまうという問題があった。 ＣＰＵおよびＤＭＡコントローラがそれぞれのＭＭＵ
を有する構成 例えば特開平４−３０８９５３号公報では、図２に示し
たように、各ＤＭＡコントローラ６、７自身がそれぞれ
ＭＭＵ９、８を備え、システム全体では、ＣＰＵおよび
ＤＭＡコントローラの個数分だけＭＭＵが存在する構成
が開示されている。

【０００６】このような構成では、ＣＰＵモジュール２
０内のＣＰＵ３が仮想アドレスを物理アドレスに変換す
る際にはＭＭＵ４が使用される。ＭＭＵ４は、ＴＬＢ５
内にＣＰＵ３が要求したアドレス管理データが存在して
いると、直ちに仮想アドレスから物理アドレスに変換を
行う。また、ＴＬＢ５内にアドレス管理データが存在し
ないと、主記憶装置１内のアドレス管理テーブル２から
アドレス管理データをＴＬＢ５内に読み込んだ後、仮想
アドレスを物理アドレスに変換する。

【０００７】一方、ＤＭＡコントローラ６が仮想アドレ
スを物理アドレスに変換する際には、ＤＭＡコントロー
ラ６内のＭＭＵ９が使用される。ＭＭＵ９はＭＭＵ４が
ＣＰＵ３に対してアドレス変換を行う場合と同様の手順
でアドレス変換を行う。同様に、ＤＭＡコントローラ７
も、自身のＭＭＵ８を用いてアドレス管理を行う。

【０００８】このような構成によれば、上記した従来技
術のように、ＤＭＡコントローラの使用していたＴＬＢ
がＣＰＵの使用により消えてしまうことがない。

【０００９】

【発明が解決しようとする課題】上記した従来技術で
は、ＤＭＡコントローラ６，７は自身のＭＭＵ（ＴＬ
Ｂ）を用いてアドレス変換を行うが、ＣＰＵ３が主記憶
装置１内のアドレス管理テーブル２のアドレス管理デー
タを変更すると、ＣＰＵ３はＴＬＢ５，１０，１１内に
キャッシュした全てのアドレス管理データを変更もしく
は無効化しなければならない。したがって、バス１２上
のＤＭＡコントローラ数が増えれば、それに従って各Ｄ
ＭＡコントローラ内のＴＬＢを更新するために必要な時
間が増加してしまうという問題があった。

【００１０】本発明の目的は、上記した従来技術の問題
点を解決し、複数のＤＭＡコントローラのためのアドレ
ス管理を１つの専用のＭＭＵで行い、主記憶装置内のア
ドレス管理テーブルのアドレス管理データを変更した際
のＴＬＢの管理を簡便化することにある。

【００１１】

【課題を解決するための手段】上記した目的を達成する
ために、本発明では、中央処理装置と、中央処理装置か
ら出力された仮想アドレスを物理アドレスに変換する第
１のアドレス管理装置と、複数のＤＭＡコントローラ
と、各ＤＭＡコントローラから出力された仮想アドレス
を物理アドレスに変換して出力する第２のアドレス管理
装置とを設けた点に特徴がある。

【００１２】

【作用】上記した構成によれば、中央処理装置から出力
された仮想アドレスの物理アドレスへの変換は、第１の
アドレス管理装置によって行われ、複数のＤＭＡコント
ローラから出力された仮想アドレスの物理アドレスへの
変換は、第２のアドレス管理装置によって行われる。し
たがって、中央処理装置の動作によって第２のアドレス
管理装置が使用されたり、各ＤＭＡコントローラの動作
によって第１のアドレス管理装置が使用されることがな
い。

【００１３】

【実施例】以下、図面を参照して本発明を詳細に説明す
る。図１は、本発明の一実施例の構成を示したブロック
図であり、前記と同一の符号は同一または同等部分を表
している。

【００１４】バス１７には、ＣＰＵモジュール２０、主
記憶装置１、ＤＭＡコントローラ１３、１４、およびＤ
ＭＡコントローラ専用のアドレス管理機構ＤＭＭＵ１８
が接続されている。バス１７は、物理アドレスストロー
ブ信号（ＰＡＳ）、アドレス／データ信号（ＡＤ）、エ
ラー信号（ＥＲＲ）、レディ信号（ＲＤＹ）、および仮
想アドレスストローブ信号（ＶＡＳ）のラインを含んで
いる。

【００１５】ＤＭＭＵ１８およびＤＭＡコントローラ１
３間では、バス許可信号ＢＧ０およびバス要求信号ＢＲ
０が授受される。ＤＭＭＵ１８およびＣＰＵモジュール
２０間では、バス許可信号ＢＧ１およびバス要求信号Ｂ
Ｒ１が授受される。ＤＭＭＵ１８およびＤＭＡコントロ
ーラ１４間では、バス許可信号ＢＧ２およびバス要求信
号ＢＲ２が授受される。

【００１６】ＤＩＮＱ０は、ＤＭＡコントローラ１３が
ＣＰＵ３に割り込みを知らせるための割り込み信号で、
ＤＩＮＱ２はＤＭＡコントローラ１４に割り込みを知ら
せるための割り込み信号である。

【００１７】このような構成において、ＣＰＵモジュー
ル２０内のＣＰＵ３が仮想アドレスを物理アドレスに変
換する際には、従来どおりＣＰＵモジュール２０内のＭ
ＭＵ４が使用される。一方、ＤＭＡコントローラ１３、
１４でのアドレス変換にはＤＭＭＵ１８が使用される。
ＤＭＭＵ１８は、主記憶装置１上のアドレス管理テーブ
ル２に登録されているアドレス管理データをキャッシュ
するＴＬＢ１５を備えている。ＤＭＡコントローラ１
３、１４からバス１７上に出力された仮想アドレスは、
全てＤＭＭＵ１８によって物理アドレスに変換される。

【００１８】図１１は、ＤＭＡコントローラ１３、１４
の内部レジスタの構造を示している。データサイズレジ
スタ３１には、ＤＭＡ転送されるデータの量が登録され
る。アドレスレジスタ３２には、ＤＭＡコントローラが
データを読み込む際にはデータ転送元の仮想アドレスが
登録され、ＤＭＡコントローラがデータを書き込む際に
はデータ転送先の仮想アドレスが登録される。コントロ
ールレジスタ３３には、ＤＭＡ転送の方向や転送の開始
を指定するための情報が登録される。

【００１９】図１２は、前記コントロールレジスタ３３
の構成を示した図であり、転送方向ビット４０には、Ｄ
ＭＡ転送の方向を示すための情報が登録され、例えば
“１”が登録されているとＤＭＡコントローラがデータ
を読み込むことを意味し、“０”が登録されているとＤ
ＭＡコントローラがデータを書き込むことを意味する。

【００２０】転送開始ビット４１には、ＤＭＡ転送を開
始する際には“１”が登録される。転送終了ビット４２
には、ＤＭＡコントローラがデータ転送を終了すると
“１”が登録される。転送エラービット４３には、ＤＭ
Ａコントローラのデータ転送中にエラーが発生すると
“１”が登録される。

【００２１】図３、４は、ＤＭＡコントローラ１３が主
記憶装置１に対してデータの読み込み、または書き込み
を実行する際の動作を示したフローチャートである。初
めに、ＤＭＡコントローラ１３が主記憶装置１のデータ
を読み込む際の動作について説明する。

【００２２】図３、４には明記していないが、ＤＭＡコ
ントローラ１３がデータ転送を開始する前に、ＣＰＵ３
は、ＤＭＡコントローラ１３内のデータサイズレジスタ
３１には転送データ数を、またアドレスレジスタ３２に
は転送元アドレスを、それぞれ書き込み、最後にコント
ロールレジスタ３３の転送方向ビット４０に“１”、転
送開始ビット４１に“１”を書き込む。

【００２３】ＤＭＡコントローラ１３は、ステップ１に
おいてコントロールレジスタ３３の転送開始ビット４１
に“１”が登録されていることを検出して転送を開始す
る。ステップ２では、データサイズレジスタ３１の値が
“０”か否かを判断し、“０”であればステップ１７へ
進み、“０”でなければステップ３へ進む。ステップ３
では、バス要求信号（ＢＲ０）をアサートし、ステップ
４では、ＤＭＭＵ１８からのバス許可信号（ＢＧ０）が
アサートされるまで待機する。

【００２４】バス許可信号（ＢＧ０）がアサートされる
と、ステップ５ではバス要求信号（ＢＲ０）をネゲート
する。ステップ６では、仮想アドレスストローブ信号
（ＶＡＳ）をアサートし、アドレス／データバス（Ａ
Ｄ）に仮想アドレス、転送サイズ、および転送方向を出
力する。ステップ７では、ＤＭＭＵ１８によってアドレ
ス管理されたことを示す物理アドレスストローブ信号
（ＰＡＳ）がアサートされるまで待機する。

【００２５】ステップ８では、転送が“書き込み”であ
るか否を判断し、ここでは“読み込み”なのでステップ
１０へ進む。ステップ１０では、主記憶装置１からエラ
ー信号（ＥＲＲ）がアサートされているか否かを判断
し、エラー信号（ＥＲＲ）がアサートされていればステ
ップ１６へ進み、アサートされていなければステップ１
１へ進む。ステップ１１では、レディ信号（ＲＤＹ）が
アサートされているか否かを判断し、アサートされてい
るとステップ１２へ進み、アサートされていなければス
テップ１０に戻る。

【００２６】ステップ１２では、１回のデータ転送で転
送するバイト数が転送された否かを判断し、１回分の転
送が終了していればステップ１３へ進み、終了していな
ければステップ８に戻る。ステップ１３では、データサ
イズレジスタ３１に登録されている値から、転送したデ
ータ数を減じ、ステップ１４では、アドレスレジスタ３
２に登録されている値に、転送したデータ数を足す。

【００２７】ステップ１５では、データサイズレジスタ
３１の値が“０”か否かを判断し、“０”であればステ
ップ１７へ進み、“０”以外であればステップ３に戻
る。ステップ１７では、コントロールレジスタ３３の転
送終了ビット４２に“１”を登録し、ＣＰＵに対して割
り込み信号（ＤＩＮＱ０）をアサートして割り込みをか
ける。転送中にエラー信号（ＥＲＲ）がアサートされる
とステップ１６へ進む。ステップ１６では、コントロー
ルレジスタ３３の転送エラービット４３に“１”を登録
し、その後ステップ１７へ進む。以上のフローに従って
ＤＭＡコントローラ１３は主記憶装置１から転送データ
を読み込む。

【００２８】次いで、ＤＭＡコントローラ１３が主記憶
装置１へデータを書き込む際の動作を説明する。図３、
４には明記していないが、ＤＭＡコントローラ１３がデ
ータ転送を開始する前に、ＣＰＵ３はＤＭＡコントロー
ラ１３内のデータサイズレジスタ３１には転送データ数
を、アドレスレジスタ３２には転送先アドレスを書き込
み、最後にコントロールレジスタ３３の転送方向ビット
４０に“０”、転送開始ビット４１に“１”をそれぞれ
書き込む。

【００２９】ＤＭＡコントローラ１３が主記憶装置１に
データを書き込む際の動作は、上記したようにＤＭＡコ
ントローラ１３が主記憶装置１からデータを読み込む際
の動作とほぼ同一であり、その違いは、ステップ８にお
いて転送が“書き込み”であるのでステップ１０ではな
くステップ９へ進み、ライトデータをアドレス／データ
バス（ＡＤ）にドライブし、その後にステップ１０へ進
む点である。

【００３０】次に、ＤＭＭＵ１８の動作を説明する。図
５は、ＤＭＭＵ１８の動作を示したフローチャートであ
る。

【００３１】ステップ１において、ＤＭＡコントローラ
１３からのバス要求信号（ＢＲ０）のアサートを検出す
るとステップ２へ進む。ステップ２では、既にバス許可
信号（ＢＧ０、ＢＧ１、ＢＧ２）のいずれかがアサート
されているとステップ１に戻り、いずれのバス許可信号
もアートされていなければステップ３へ進む。ステップ
３では、アサートされたバス要求信号（ＢＲ０）に対応
するバス許可信号（ＢＧ０）をアサートする。ステップ
４では、ＣＰＵ３がバスを要求したか否かを判断し、バ
スの要求がＤＭＡコントローラ１３またはＤＭＡコント
ローラ１４からであればステップ５へ進む。ＣＰＵ３が
バスを要求している時は、ＤＭＭＵ１８がアドレス管理
する必要がないのでステップ１１へ進む。

【００３２】ステップ５では、ＤＭＡコントローラ１３
から仮想アドレスストローブ信号（ＶＡＳ）がアサート
されるのを待ち、仮想アドレスストローブ信号（ＶＡ
Ｓ）がアサートされるとステップ６へ進む。ステップ６
では、ＤＭＡコントローラ１３がアドレス／データバス
（ＡＤ）上にドライブした仮想アドレス、転送サイズ、
および転送方向を取り込む。ステップ７では、ＤＭＡコ
ントローラ１３から出力された仮想アドレスに対応する
アドレス管理データがＴＬＢ１５内に存在するか否かを
判断し、存在すればステップ９へ進み、存在しなけれ
ば、ステップ８において主記憶装置１内のアドレス管理
テーブル２内からアドレス管理データをＴＬＢ１５内に
ロードする。

【００３３】ステップ９では、ＴＬＢ１５のアドレス管
理データを使って仮想アドレスを物理アドレスに変換す
る。ステップ１０では、アドレス／データバス（ＡＤ）
上に、変換した物理アドレスと、ＤＭＡコントローラ１
３が仮想アドレスをアドレス／データバス（ＡＤ）上に
ドライブした際の転送サイズ、転送方向をドライブす
る。ステップ１１ないしステップ１３では、データ転送
が終了したか否かを判断し、終了していれば、ステップ
１４でバス許可信号（ＢＧ０）をネゲートした後にステ
ップ１へ戻る。

【００３４】図６および図７は、ＤＭＡコントローラ１
３がデータ転送する際のタイミングチャートであり、特
に図６はＤＭＡコントローラ１３が主記憶装置１からデ
ータを読み込む際のタイミングチャートであり、図７は
ＤＭＡコントローラ１３が主記憶装置１へデータを書き
込む際のタイミングチャートである。なお、各信号名の
右上に付した“＊”は、当該信号が負論理であることを
表している。

【００３５】また、図８および図９は、ＣＰＵ３がデー
タ転送する際のタイミングチャートであり、特に図８は
ＣＰＵ３が主記憶装置１からデータを読み込む際のタイ
ミングチャートであり、図９はＣＰＵ３が主記憶装置１
へデータを書き込む際のタイミングチャートである。

【００３６】ＣＰＵ３が主記憶装置１にアクセスする際
には、仮想アドレスから物理アドレスへの変換がＣＰＵ
モジュール２０のＭＭＵ４によって行なわれるので、仮
想アドレスストローブ信号（ＶＡＳ）はアサートされず
に、物理アドレスストローブ信号（ＰＡＳ）のみがアサ
ートされる。

【００３７】本実施例によれば、ＣＰＵ３から出力され
た仮想アドレスの物理アドレスへの変換は、ＣＰＵユニ
ット２０内に設けられＭＭＵ４によって行われ、ＤＭＡ
コントローラ１３、１４から出力された仮想アドレスの
物理アドレスへの変換は、別途に独立的に設けられたＤ
ＭＡコントローラ専用のＭＭＵ（ＤＭＭＵ）１８によっ
て行われる。

【００３８】したがって、各ＤＭＡコントローラごとに
専用のＭＭＵを設ける必要がなくなり、ＤＭＡコントロ
ーラの構成が簡素化される。また、主記憶装置１内のア
ドレス管理テーブル２を変更する場合であっても、ＤＭ
Ａコントローラの数にかかわらずＤＭＭＵ１８のＴＬＢ
１５のみを更新すれば良いので、ＤＭＡコントローラの
数が多い場合であっても、ＴＬＢの更新を短時間で行え
るようになる。

【００３９】図１０は、本発明の変形例の構成を示した
ブロック図であり、前記図１の構成にアドレス／データ
フェーズ信号（ＡＤＰ）を追加した点に特徴がある。

【００４０】アドレス／データフェーズ信号（ＡＤＰ）
を追加することにより、ＤＭＡコントローラ９０、９１
が仮想アドレスをアドレス／データバスにドライブする
アドレスフェーズと、主記憶装置１との間でデータ転送
するデータフェーズとを分けることにより、バスの占有
時間を短くすることができる。また、ＤＭＭＵ１８がア
ドレス変換をしている間はバスが解放されることになる
ので、ＣＰＵ３は主記憶装置１にアクセスすることがで
きるようになる。

【００４１】図１３は、図１０の構成においてＤＭＡコ
ントローラ９０が仮想アドレスをアドレス／データバス
（ＡＤ）にドライブした後に、ＣＰＵ３が主記憶装置１
との間でデータ転送を行い、その後にＤＭＡコントロー
ラ９０が主記憶装置１との間でデータ転送を行う際のタ
イミングチャートである。

【００４２】バス許可信号（ＢＧ０）がアサートされ、
かつアドレス／データフェーズ信号（ＡＤＰ）が“０”
であると、ＤＭＡコントローラ９０は仮想アドレス（Ｖ
Ａ）をアドレス／データバス（ＡＤ）にドライブする。
また、バス許可信号（ＢＧ０）がアサートされ、かつア
ドレス／データフェーズ信号（ＡＤＰ）が“１”である
と、ＤＭＡコントローラ９０は主記憶装置１との間での
データ転送のために動作する。

【００４３】図１４、１５は、図１０に示した変形例の
ＤＭＡコントローラ９０の動作を示したフローチャート
である。図１４、１５のフローチャートでは、前記図
３、４に関して説明したフローチャートのステップ６か
らステップ７へ進む前に、ステップ６−１、６−２の処
理を設け、ＤＭＭＵ１８がアドレス変換を実行でき、デ
ータ転送ができる状態になっているか否かを調べた後に
ステップ７へ進むようにしている。

【００４４】

【発明の効果】上記したように、本発明によれば以下の
ような効果が達成される。 (1) 各ＤＭＡコントローラごとに専用のＭＭＵを設ける
必要がないので、ＤＭＡコントローラの構成が簡素化さ
れる。 (2) 主記憶装置内のアドレス管理テーブルを変更する場
合であっても、ＤＭＡコントローラの数にかかわらずＤ
ＭＭＵのＴＬＢのみを更新すれば良いので、ＤＭＡコン
トローラの数が多い場合であっても、ＴＬＢの更新を短
時間で行えるようになる。

【図面の簡単な説明】

【図１】 本発明の一実施例の構成を示したブロック図
である。

【図２】 従来技術の構成を示したブロック図である。

【図３】 ＤＭＡコントローラの動作を示したフローチ
ャート（その１）である。

【図４】 ＤＭＡコントローラの動作を示したフローチ
ャート（その２）である。

【図５】 ＤＭＭＵの動作を示したフローチャートであ
る。

【図６】 ＤＭＡコントローラが主記憶装置からデータ
を読み込む際のタイミングチャートである。

【図７】 ＤＭＡコントローラが主記憶装置へデータを
書き込む際のタイミングチャートである。

【図８】 ＣＰＵが主記憶装置からデータを読み込む際
のタイミングチャートである。

【図９】 ＣＰＵが主記憶装置へデータを書き込む際の
タイミングチャートである。

【図１０】 本発明の変形例の構成を示したブロック図
である。

【図１１】 ＤＭＡコントローラの内部レジスタ構造を
示した図である。

【図１２】 コントロールレジスタの構成を示した図で
ある。

【図１３】 変形例の動作を示したタイミングチャート
である。

【図１４】 変形例の動作を示したフローチャート（そ
の１）である。

【図１５】 変形例の動作を示したフローチャート（そ
の２）である。

【符号の説明】

１…主記憶装置、２…アドレス管理テーブル ３…ＣＰＵ ４…ＭＭＵ５、１５…ＴＬＢ １３、１４…ＤＭＡコントローラ、１７…バス、１８…
ＤＭＡコントローラ専用のＭＭＵ（ＤＭＭＵ）、２０…
ＣＰＵモジュール

Claims (1)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と、 中央処理装置から出力された仮想アドレスを物理アドレ
   スに変換して共通バス上に出力する第１のアドレス管理
   装置と、 共通バスに接続された複数のＤＭＡコントローラと、 各ＤＭＡコントローラから出力された仮想アドレスを物
   理アドレスに変換して共通バス上に出力する第２のアド
   レス管理装置とを具備したことを特徴とするアドレス管
   理装置。