JPH0877072A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 アプリケーションプログラムによってキャッ
シュ・ヒット率が低下することがあるという問題と、ア
クセス競合時にアプリケーションプログラムの実行効率
が低下するという問題を解決する。 【構成】 タグメモリ４１０，４１２と、データメモリ
４１７，４２１によって、２ウェイセットアソシアティ
ブ方式のキャッシュメモリが構成される。命令アドレス
バス４０１からの命令アドレスとデータアドレスバス４
０２からのデータアドレスは、レジスタ４０３，４０
４，４０５と、マルチプレクサ４０６，４０７，４０
８，４０９により、キャッシュメモリの各ウェイに振り
分けられる。一致回路４１１，４１３は、振り分けられ
たアドレスのタグアドレスがタグメモリ４１０，４１２
に登録されているか否かを判定する。登録されている
と、レジスタ４１４，４１５，マルチプレクサ４１６，
４２０、バスドライバ４１８，４１９，４２２，４２３
により、データメモリ４１７，４２１がアクセスされ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、中央処理装置と主記
憶装置の間で、命令やデータを一時的に保持するための
キャッシュメモリ装置に関する。

【０００２】

【従来の技術】一般に、コンピュータシステムにおいて
は、中央処理装置（以下、「ＣＰＵ」という。）と主記
憶装置（以下、「メインメモリ」という。）の動作速度
の違いを調整するために、キャッシュメモリ装置を設け
るようになっている。

【０００３】このキャッシュメモリ装置は、命令やデー
タが格納されるメモリ部（キャッシュメモリ）と、これ
を制御する制御部とからなり、メモリ部を高速素子で構
成することにより、ＣＰＵとメインメモリの動作速度の
違いを調整するようになっている。

【０００４】ところで、コンピュータシステムのアーキ
テクチャの１つとして、バスを命令用のバスとデータ用
のバスに分離したハーバード・アーキテクチャがある。
このハーバード・アーキテクチャ構成のコンピュータシ
ステムにおいても、キャッシュメモリ装置が設けられ
る。この場合のキャッシュメモリ装置の接続方法として
は、従来、次の２つの方法が考えられている。

【０００５】１つは、バスコントロールユニットとメイ
ンメモリとの間に、命令アクセスとデータアクセスで共
用されるキャッシュメモリ装置（以下、「ユニファイド
キャッシュ」という。）を挿入する方法（以下、「第１
の方法」という。）である。ここで、バスコントロール
ユニットとは、命令バスとデータバスからのアクセスを
調整するユニットである。

【０００６】もう１つは、バスコントロールユニットの
前に、命令バスとデータバスのそれぞれに対応した専用
のキャッシュメモリ装置（以下、「専用キャッシュ」と
いう。）を設ける方法（以下、「第２の方法」とい
う。）である。すなわち、バスコントロールユニットの
前に、命令アクセス専用のキャッシュメモリ装置（以
下、「命令キャッシュ」という。）と、データアクセス
専用のキャッシュメモリ装置（以下、「データキャッシ
ュ」という。）を設ける方法である。

【０００７】図２は、第１の方法によって構成されたコ
ンピュータシステム、すなわち、ユニファイドキャッシ
ュを備えたコンピュータシステムの構成を示すブロック
図である。

【０００８】図２において、１０１はＣＰＵ、１０２は
命令アドレスバス、１０３は命令バス、１０４はデータ
アドレスバス、１０５はデータバス、１０６はバスコン
トロールユニット、１０７はユニファイドキャッシュ、
１０８は外部アドレスバス、１０９は外部データバス、
１１０はメインメモリである。

【０００９】以下、図２における動作を説明する。ＣＰ
Ｕ１０１は、命令をアクセスする場合、命令アドレスバ
ス１０２を介して命令アクセス要求をバスコントロール
ユニット１０６に送る。これに対し、データをアクセス
する場合は、データアドレスバス１０４を介してデータ
アクセス要求をバスコントロールユニット１０６に送
る。

【００１０】バスコントロールユニット１０６は、命令
アクセス要求またはデータアクセス要求を受けると、命
令アドレスバス１０２またはデータアドレスバス１０４
から選択したアクセスのアドレスを外部アドレスバス１
０８を介してユニファイドキャッシュ１０７に転送す
る。

【００１１】なお、バスコントロールユニット１０６
は、命令アクセス要求とデータアクセス要求が同時にＣ
ＰＵ１０１から発行された場合、いずれか一方を選択す
る。この場合は、他方は、一方のアクセスが終了するま
で待たされる。

【００１２】ユニファイドキャッシュ１０７のメモリ部
に、アクセスされたデータが登録されている場合、すな
わち、キャッシュ・ヒットの場合、このデータは、外部
データバス１０９を介してバスコントロールユニット１
０６に転送される。

【００１３】バスコントロールユニット１０６は、外部
データバス１０９からデータを受けると、このデータを
アクセス要求を受けた側、もしくは、命令アクセス要求
とデータアクセス要求を同時に受けた場合は、選択した
アクセス要求を受けた側のバスに出力する。

【００１４】すなわち、バスコントロールユニット１０
６は、命令アクセス要求を受けて、あるいは、選択し
て、外部アドレスバス１０８に命令アクセス側のアクセ
ス要求を発行した場合、外部データバス１０９からの命
令を命令バス１０３を介してＣＰＵ１０１に転送する。

【００１５】一方、バスコントロールユニット１０６
は、データアクセス要求を受けて、あるいは、選択し
て、外部アドレスバス１０８にデータアクセス側のアク
セス要求を発行した場合、外部データバス１０９からの
データをデータバス１０５を介してＣＰＵ１０１に転送
する。

【００１６】ユニファイドキャッシュ１０７は、バスコ
ントロールユニット１０６からのアクセス要求でアクセ
スしたデータがメモリ部に登録されていない場合、すな
わち、キャッシュ・ミスの場合、メインメモリ１１０か
らこのデータを取り出し、外部データバス１０９を通し
てバスコントロールユニット１０６に転送する。この
時、ユニファイドキャッシュ１０７は、外部データバス
１０９上のデータを自身のメモリ部にも登録する。

【００１７】以上が、ユニファイドキャッシュを備えた
コンピュータシステムの構成である。 このような構成
によれば、バスコントロールユニット１０６からは、命
令アクセス要求とデータアクセス要求が混在した形で出
力される。これにより、ユニファイドキャッシュ１０７
には、命令とデータの両方が登録される。

【００１８】この場合、使用頻度の高い命令の数が使用
頻度の高いデータの数より多い場合は、ユニファイドキ
ャッシュ１０７には、命令の方がデータよりも多く登録
される。逆に、使用頻度の高いデータの数が使用頻度の
高い命令の数より多い場合は、データの方が命令よりも
多く登録される。

【００１９】これにより、ＣＰＵ１０１で実行されるア
プリケーションプログラムに合せて、ユニファイドキャ
ッシュに命令やデータを登録することができるため、キ
ャッシュヒット率を高めることができる。

【００２０】図３は、第２の方法によって構成されたコ
ンピュータシステム、すなわち、専用キャッシュを備え
たコンピュータシステムの構成を示すブロック図であ
る。

【００２１】図３において、２０１はＣＰＵ、２０２は
命令キャッシュ、２０３は命令アドレスバス、２０４は
命令バス、２０５はデータキャッシュ、２０６はデータ
アドレスバス、２０７はデータバス、２０８はバスコン
トロールユニット、２０９は外部アドレスバス、２１０
は外部データバス、２１１はメインメモリである。

【００２２】以下、図３における動作を説明する。ＣＰ
Ｕ２０１は、命令をアクセスする場合、命令アドレスバ
ス２０３にアクセスしようとするアドレスを出力する。
命令キャッシュ２０２は、そのアドレスの命令がメモリ
部に登録されているかどうかを判定する。命令が登録さ
れている場合、すなわち、キャッシュ・ヒットの場合、
命令キャッシュ２０２は、この命令を命令バス２０４を
介してＣＰＵ２０１に転送する。これにより、この命令
は、ＣＰＵ２０１で実行される。

【００２３】命令が登録されていない場合、すなわち、
キャッシュ・ミスの場合、命令キャッシュ２０２は、命
令アドレスバス２０３を介してバスコントロールユニッ
ト２０８に命令アクセス要求を転送する。バスコントロ
ールユニット２０８は、この要求を受けると、外部アド
レスバス２０９を介してメインメモリ２１１をアクセス
し、アドレスに対応する命令を外部データバス２１０を
介して取り込む。

【００２４】この後、バスコントロールユニット２０８
は、取り込んだ命令を命令バス２０４を介してＣＰＵ２
０１と命令キャッシュ２０２に転送する。これにより、
この命令は、ＣＰＵ２０１で実行されるとともに、その
アドレスとともに命令キャッシュ２０２のメモリ部に登
録される。

【００２５】ＣＰＵ２０１は、データをアクセスする場
合、データアドレスバス２０６にアクセスしようとする
アドレスを転送する。データキャッシュ２０５は、その
アドレスのデータがメモリ部に登録されているかどうか
を判定する。データが登録されている場合、すなわち、
キャッシュ・ヒットの場合、データキャッシュ２０５
は、これをデータバス２０７を介してＣＰＵ２０１に転
送する。

【００２６】データが登録されていない場合、すなわ
ち、キャッシュ・ミスの場合、データキャッシュ２０５
は、データアドレスバス２０６を介してバスコントロー
ルユニット２０８に、データアクセス要求を送る。バス
コントロールユニット２０８は、この要求を受けると、
外部アドレスバス２０９を介してメインメモリ２１１を
アクセスし、アドレスに対応するデータを外部データバ
ス２１０を介して取り込む。

【００２７】この後、バスコントロールユニット２０８
は、取り込んだデータをデータバス２０７を介してＣＰ
Ｕ２０１とデータキャッシュ２０５に転送する。これに
より、このデータは、ＣＰＵ２０１で処理されるととも
に、そのアドレスとともにデータキャッシュ２０５のメ
モリ部に登録される。

【００２８】以上が、専用キャッシュを備えたコンピュ
ータシステムの構成である。このような構成によれば、
ＣＰＵ２０１は、命令キャッシュ２０２とデータキャッ
シュ２０５のそれぞれに同時にアクセスすることができ
る。これにより、命令アクセスとデータアクセスが競合
した場合でも、一方のアクセスが終わるまで、他方のア
クセスを持つ必要がないので、アクセスの実行効率を高
めることができる。

【００２９】

【発明が解決しようとする課題】第１の方法によれば、
上記の如く、ＣＰＵ１０１で実行されるアプリケーショ
ンプログラムに合わせて、ユニファイドキャッシュ１０
７に命令とデータを登録することができる。これによ
り、この方法によれば、ユニファイドキャッシュ１０７
をアクセスする際のキャッシュ・ヒット率を高めること
ができる。

【００３０】しかしながら、この方法では、命令アクセ
ス要求とデータアクセス要求が競合した場合、一方のア
クセスが終わるまで、他方のアクセスを待たせる必要が
ある。これにより、この方法では、アプリケーションプ
ログラムの実行効率が低下するという問題があった。

【００３１】これに対し、第２の方法によれば、上記の
如く、ＣＰＵ２０１は、命令キャッシュ２０２とデータ
キャッシュ２０５を同時にアクセスすることができるの
で、命令アクセス要求とデータアクセス要求が競合した
場合でも、アプリケーションプログラムの実行効率が低
下することはない。

【００３２】しかしながら、この第２の方法では、命令
キャッシュ２０２とデータキャッシュ２０５の容量が固
定であるため、実行するアプリケーションプログラムに
よっては、キャッシュ・ヒット率が低下する場合がある
という問題があった。

【００３３】すなわち、使用頻度の高い命令数とデータ
数は、ＣＰＵ２０１上で実行されるアプリケーションプ
ログラムによって当然異なってくる。

【００３４】例えば、命令数の少ないループ等のアプリ
ケーションプログラムでは、使用頻度の高い命令がわず
かに処理され、使用頻度の高いデータが多量に処理され
る。このようなアプリケーションプログラムを実行する
場合は、命令キャッシュ２０２の容量を少なくし、デー
タキャッシュ２０５の容量を多くした方が、データキャ
ッシュ２０５におけるキャッシュ・ミスの発生回数を少
なくし、ＣＰＵ２０１の処理効率を高めることができ
る。

【００３５】逆に、使用頻度が高い命令数が多く、使用
頻度の高いデータ数が少ないアプリケーションプログラ
ムを実行する場合は、命令キャッシュ２０２の容量を多
くし、また、データキャッシュ２０５の容量を少なくし
た方が、命令キャッシュ２０２におけるキャッシュ・ミ
スの発生回数を少なくし、ＣＰＵ２０１の処理効率を高
めることができる。

【００３６】しかしながら、第２の方法では、上記の如
く、命令キャッシュ２０２とデータキャッシュ２０５の
容量が固定となっているため、アプリケーションプログ
ラムに合わせて命令とデータの記憶容量を調整すること
ができない。このため、この方法では、キャッシュ・ミ
スが多発してしまうわけである。

【００３７】大きなアプリケーションプログラムでは、
命令の使用頻度を高くするループ内の命令数はプログラ
ム内で大きく異なっており、命令キャッシュ２０２とデ
ータキャッシュ２０５の容量を固定にしていては、実行
最中のプログラムの変化に対応できず、処理効率が悪く
なる。

【００３８】以上から、ハーバードアーキテクチャ構成
のコンピュータシステムに設けられるキャッシュメモリ
装置においては、アプリケーションプログラムによって
キャッシュ・ヒット率が低下することがあるという問題
と、アクセス競合時にアプリケーションプログラムの実
行効率が低下するという問題を解決することができる装
置が望まれる。

【００３９】

【課題を解決するための手段】上記課題を解決するため
に、この発明は、キャッシュメモリ装置において、キャ
ッシュメモリと、アドレス振分け手段と、登録判定手段
と、アクセス手段とを設けるようにしたものである。

【００４０】ここで、キャッシュメモリは、互いに独立
にアクセス可能な複数の記憶領域を有し、かつ、各記憶
領域ごとに、主記憶装置のアドレスを保持するアドレス
記憶領域とそのアドレスに格納されている内容を保持す
る内容記憶領域を有する。

【００４１】アドレス振分け手段は、メインメモリをア
クセスするための複数のアドレスを複数の記憶領域に振
り分ける機能を有する。登録判定手段は、アドレス振分
け手段により振り分けられたアドレスが対応するアドレ
ス記憶領域に登録されているか否かを判定する機能を有
する。アクセス手段は、アドレスが登録されていると判
定されると、対応する内容記憶領域をアクセスする機能
を有する。

【００４２】

【作用】いま、複数のアドレスが命令アドレスとデータ
アドレスであるとする。この場合、この２つのアドレス
は、例えば、使用頻度の高い命令の数と使用頻度の高い
データの数に応じて、複数の記憶領域に適宜振り分けら
れる。これにより、使用頻度の高い命令の数とデータの
数に応じて、命令とデータの記憶容量を変えることがで
きるので、ＣＰＵで実行されるアプリケーションプログ
ラムによって、キャッシュ・ヒット率が低下することが
あるという問題を解決することができる。

【００４３】また、キャッシュメモリの各記憶領域が互
いに独立にアクセス可能であるため、ＣＰＵは、命令が
格納されている記憶領域とデータが格納されている記憶
領域を同時にアクセスすることができる。これにより、
命令アクセス要求とデータアクセス要求が競合した場合
でも、アプリケーションプログラムの実行効率が低下す
るのを防止することができる。

【００４４】

【実施例】以下、図面を参照しながら、この発明の実施
例を詳細に説明する。図１は、この発明の一実施例の構
成を示すブロック図である。なお、以下の説明では、こ
の発明をハーバードアーキテクチャ構成のコンピュータ
システムに設けられるキャッシュメモリ装置に適用する
場合を代表として説明する。

【００４５】まず、図１に示すキャッシュメモリ装置の
構成を説明する前に、このキャッシュメモリ装置を有す
るコンピュータシステムの構成を図４を参照しながら説
明する。

【００４６】図４において、３０１はＣＰＵ、３０２は
図３の命令キャッシュ２０２とデータキャッシュ２０５
を共通化した共通キャッシュ、３０３は命令アドレスバ
ス、３０４は命令バス、３０５はデータアドレスバス、
３０６はデータバス、３０７はバスコントロールユニッ
ト、３０８は外部アドレスバス、３０９は外部データバ
ス、３１０はメインメモリである。なお、この実施例の
キャッシュメモリ装置は、共通キャッシュ３０２に相当
する。

【００４７】上記構成において、動作を説明する。ハー
バード・アーキテクチャ構成のＣＰＵ３０１は、命令を
アクセスする場合、命令アドレスバス３０３にアクセス
したい命令のアドレスを出力する。同様に、データをア
クセスする場合、データアドレスバス３０５にアクセス
したいデータのアドレスを転送する。

【００４８】共通キャッシュ３０２は、命令アドレスバ
ス３０３及びデータアドレスバス３０５を介して命令及
びデータのアクセス要求を並列に処理し、それぞれのア
ドレスがメモリ部に登録されているかどうかを判定す
る。

【００４９】アクセスした命令が登録されている場合、
すなわち、命令キャッシュ・ヒットの場合には、共通キ
ャッシュ３０２は、この命令を命令バス３０４を介して
ＣＰＵ３０１に転送する。同様に、アクセスしたデータ
がキャッシュ３０２に登録されている場合、すなわち、
データキャッシュ・ヒットの場合には、このデータをデ
ータバス３０６を介してＣＰＵ３０１に転送する。

【００５０】アクセスした命令が登録されていない場
合、すなわち、命令キャッシュ・ミスの場合、共通キャ
ッシュ３０２は、命令アドレスバス２０３を介してバス
コントロールユニット３０７にキャッシュ・ミスしたこ
とを通知する。バスコントロールユニット３０７は、こ
の通知を受けると、外部アドレスバス３０８を介してメ
インメモリ３１０をアクセスし、外部データバス３０９
を介して命令を取り込む。

【００５１】バスコントロールユニット３０７に取り込
まれた命令は、命令バス３０４を介してＣＰＵ２０１に
転送され、このＣＰＵ２０１で実行される。これと同時
に、この命令は、共通キャッシュ３０２のメモリ部にも
登録される。

【００５２】同様に、アクセスしたデータが登録されて
いない場合、すなわち、データキャッシュ・ミスの場
合、キャッシュ３０２は、バスコントロールユニット３
０７にキャッシュ・ミスしたことをデータアドレスバス
３０５を介して通知する。バスコントロールユニット３
０７は、この通知を受けると、外部アドレスバス３０８
を介してメインメモリ３１０をアクセスし、外部データ
バス３０９を介して命令を取り込む。

【００５３】バスコントロールユニット３０７に取り込
まれたデータは、データバス３０６を介してＣＰＵ３０
１に転送され、このＣＰＵ３０１で処理される。これと
同時に、このデータは、共通キャッシュ３０２のメモリ
部にも登録される。

【００５４】以上が、この実施例のキャッシュメモリ装
置（共通キャッシュ）を備えたコンピュータシステムの
概略である。次に、図１を参照しながら、この実施例の
キャッシュメモリ装置を説明する。なお、以下の説明で
は、キャッシュメモリ（メモリ部）として、２ウェイ・
セットアソシアティブ方式のキャッシュメモリを用いる
場合を代表として説明するが、ウェイ数が３以上のセッ
トアソシアティブ方式のキャッシュメモリでも、基本的
な構成は同じである。

【００５５】ウェイ数とは、検索の際、アドレスのタグ
比較に用いられるタグ比較器の数である。この実施例で
は、２つのウェイをウェイ０、ウェイ１と呼ぶことにす
る。それぞれは、タグメモリとデータメモリのペアから
なっている。

【００５６】図１において、４０１は、命令アドレスバ
スである。４０２は、データアドレスバスである。

【００５７】４０３は、共通キャッシュにアクセスする
命令のアドレスを保持する命令アドレスレジスタであ
る。なお、以下の説明では、この命令アドレスの上位の
アドレスを命令タグアドレスＩＴ、下位のアドレスを命
令インデックスアドレスＩＩと呼ぶことにする。

【００５８】４０４は、このキャッシュにアクセスする
データのアドレスを保持するデータアドレスレジスタで
ある。なお、以下の説明では、このデータアドレスの上
位のアドレスをデータタグアドレスＤＴ、下位のアドレ
スをデータインデックスアドレスＤＩと呼ぶことにす
る。

【００５９】４０５は、ウェイ０を命令アクセスとデー
タアクセスのどちらに設定するかを指定するデータＤ０
と、ウェイ１を命令アクセスとデータアクセスのどちら
に設定するかを指定するデータＤ１とを保持する命令／
データ切替え制御レジスタである。各データＤ０，Ｄ１
は１ビットで表され、例えば、ＣＰＵ上で実行されるア
プリケーションプログラムによってレジスタ４０５にセ
ットされるようになっている。

【００６０】４０６は、命令／データ切替え制御レジス
タ４０５に保持されているウェイ０側の指定データＤ０
に従って、命令アドレスレジスタ４０３に保持されてい
る命令インデックスアドレスＩＩとデータアドレス４０
４に保持されているデータインデックスアドレスＤＩの
いずれか一方を選択するタグ０用下位アドレスマルチプ
レクサである。

【００６１】４０７は、命令／データ切替え制御レジス
タ４０５に保持されているウェイ０側の指定データＤ０
に従って、命令アドレスレジスタ４０３に保持されてい
る命令タグアドレスＩＴとデータアドレスレジスタ４０
４に保持されているデータタグアドレスＤＴのいずれか
一方を選択するタグ０用上位アドレスマルチプレクサで
ある。

【００６２】４０８は、命令／データ切替え制御レジス
タ４０５に保持されているウェイ１側の指定データＤ１
に従って、命令アドレスレジスタ４０３に保持されてい
る命令インデックスアドレスＩＩとデータアドレスレジ
スタ４０４に保持されているデータインデックスアドレ
スＤＩのいずれか一方を選択するタグ１用下位アドレス
マルチプレクサである。

【００６３】４０９は、命令／データ切替え制御レジス
タ４０５に保持されているウェイ１側の指定データＤ１
に従って、命令アドレスレジスタ４０３に保持されてい
る命令タグアドレスＩＴとデータアドレスレジスタ４０
４に保持されているデータタグアドレスＤＴのいずれか
一方を選択するタグ１用上位アドレスマルチプレクサで
ある。

【００６４】４１０は、ウェイ０側のタグ０用メモリで
ある。このタグ０用メモリ４１０は、ウェイ０へのデー
タ書込み時には、タグ０用下位アドレスマルチプレクサ
４０６により選択されたインデックスアドレスをアドレ
スとして、タグ０用上位アドレスマルチプレクサ４０７
により選択されたタグアドレスを書き込まれる。

【００６５】反対に、ウェイ０からのデータ読出し時に
は、タグ０用下位アドレスマルチプレクサ４０６により
選択されたインデックスアドレスをアドレスとして、タ
グアドレスを読み出される。

【００６６】４１１は、タグ０用上位アドレスマルチプ
レクサ４０７により選択されたタグアドレスと、タグ０
メモリ４１０から読み出されたタグアドレスとが一致し
ているかどうかを判定するタグ０用一致回路である。

【００６７】４１２は、ウェイ１側のタグ１用メモリで
ある。このタグ１用メモリ４１２は、ウェイ１へのデー
タ書込み時には、タグ１用下位アドレスマルチプレクサ
４０８により選択されたインデックスアドレスをアドレ
スとして、タグ１用上位アドレスマルチプレクサ４０９
により選択されたタグアドレスを書き込まれる。

【００６８】反対に、ウェイ１からのデータ読出し時に
は、タグ１用下位アドレスマルチプレクサ４０８により
選択されたインデックスアドレスをアドレスとして、タ
グアドレスを読み出される。

【００６９】４１３は、タグ１用上位アドレスマルチプ
レクサ４０９により選択されたタグアドレスと、タグ１
用メモリ４１２から読み出されたタグアドレスが一致し
ているかどうかを判定するタグ１用一致回路である。

【００７０】４１４は、共通キャッシュに登録する命令
を保持する命令レジスタである。４１５は、共通キャッ
シュに登録するデータを保持するデータレジスタであ
る。

【００７１】４１６は、命令／データ切替え制御レジス
タ４０５に保持されているウェイ０側の指定データＤ０
に従って、命令レジスタ４１４に保持されている命令と
データレジスタ４１５に保持されているデータのいずれ
か一方を選択するデータ０用マルチプレクサである。

【００７２】４１７は、データ０用メモリである。この
データ０用メモリ４１７は、ウェイ０へのデータ書込み
時には、タグ０用アドレスマルチプレクサ４０６により
選択されたインデックスアドレスをアドレスとして、デ
ータ０用マルチプレクサ４１６の選択出力を書き込まれ
る。反対に、ウェイ０からのデータ読出し時には、タグ
０用下位アドレスマルチプレクサ４０６により選択され
たインデックスアドレスをアドレスとして、登録命令ま
たは登録データが読み出される。

【００７３】４１８は、ウェイ０用命令バスドライバで
ある。このバスドライバ４１８は、 タグ０用一致回路４１１で、２つのアドレスが一致
すると判定されていること 命令／データ切替え制御レジスタ４０５に保持され
ているウェイ０側の指定データＤ０が命令アクセスを指
定していること 共通キャッシュへのアクセスが読出しであること の３つの条件が同時に成立した場合に限り、イネーブル
とされる。

【００７４】４１９は、ウェイ０用データバスドライバ
である。このバスドライバ４１９は、 タグ０用一
致回路４１１で、２つのアドレスが一致すると判定され
ている こと 命令／データ切替え制御レジスタ４０５の保持され
ているウェイ０側の指定データＤ０がデータアクセスを
指定していること 共通キャッシュへのアクセスが読出しであること の３つの条件が同時に成立した場合に限り、イネーブル
とされる。

【００７５】４２０は、命令／データ切替え制御レジス
タ４０５に保持されているウェイ１側の指定データＤ１
に従って、命令レジスタ４１４に保持されている命令と
データレジスタ４１５に保持されているデータのいずれ
か一方を選択するデータ１用マルチプレクサである。

【００７６】４２１は、データ１用メモリである。この
データ１用メモリ４２１は、ウェイ１へのデータ書込み
時には、タグ１用アドレスマルチプレクサ４０８により
選択されたインデックスアドレスをアドレスとして、デ
ータ１用マルチプレクサ４２０の選択出力が書き込まれ
る。

【００７７】反対に、ウェイ１からのデータ読出し時に
は、タグ１用下位アドレスマルチプレクサ４０８により
選択されたインデックスアドレスをアドレスとして、登
録命令または登録データが読み出される。

【００７８】４２２は、ウェイ１用命令バスドライバで
ある。このバスドライバ４２２は、 タグ１用一致回路４１３で、２つのアドレスが一致
すると判定されていること 命令／データ切替え制御レジスタ４０５に保持され
ているウェイ１側の指定データＤ１が命令アクセスを指
定していること 共通キャッシュへのアクセスが読出しであること の３つの条件が同時に成立した場合に限り、イネーブル
とされる。

【００７９】４２３は、ウェイ１用データバスドライバ
である。このバスドライバ４２３は、 タグ１用一
致回路４１３で、２つのアドレスが一致すると判定され
ている こと 命令／データ切替え制御レジスタ４０５の保持され
ているウェイ１側の指定データＤ１がデータアクセスを
指定していること 共通キャッシュへのアクセスが読出しであること の３つの条件が同時に成立した場合に限り、イネーブル
とされる。

【００８０】４２４は、命令バスである。４２５はデー
タバスである。

【００８１】ここで、タグ０用メモリ４１０とデータ０
用メモリ４１７を併せてウェイ０と呼ぶことにする。ま
た、タグ１用メモリ４１２とデータ１用メモリ４２１を
併せてウェイ１と呼ぶことにする。

【００８２】また、図において、点線は、命令／データ
切替え制御レジスタ４０５からの制御信号と、タグ０用
一致回路４１１及びタグ１用一致回路４１３からの制御
信号を表す。また、実線はデータ信号を、２重線はバス
をそれぞれ表す。

【００８３】上記構成において、動作を説明する。ま
ず、命令／データ切替え制御レジスタ４０５に保持され
ているウェイ０側の指定データＤ０を命令アクセス用に
設定した場合の読出し動作を説明する。

【００８４】この場合、タグ０用下位アドレスマルチプ
レクサ４０６では、命令アドレスレジスタ４０３に保持
されている命令インデックスアドレスＩＩが選択され
る。また、タグ０用上位アドレスマルチプレクサ４０７
では、命令アドレスレジスタ４０３に保持されている命
令タグアドレスＩＴが選択される。

【００８５】これにより、タグ０用メモリ４１０から、
タグ０用下位アドレスマルチプレクサ４０６により選択
された命令インデックスアドレスＩＩに対応するデータ
が読み出される。このデータはウェイ０に登録されてい
るタグアドレスである。

【００８６】また、データ０用メモリ４１７からは、上
記命令インデックスアドレスＩＩに対応したデータが読
み出される。このデータはウェイ０に登録されている命
令である。タグ０用メモリ４１０から読み出されたタグ
アドレスは、タグ０用一致回路４１１に供給され、タグ
０用上位アドレスマルチプレクサ４０７により選択され
た命令タグアドレスＩＴと比較される。これにより、両
者が一致するか否かが判定される。

【００８７】両者が一致すると判定されると、ウェイ０
に命令が登録されていることになる。すなわち、命令キ
ャッシュ・ヒットとなる。これにより、この場合は、デ
ータ０用メモリ４１７から読み出された命令は、上記指
定データＤ０によってイネーブルとされているウェイ０
用命令バスドライバ４１８を介して命令バス４２４に転
送される。

【００８８】一方、一致しないと判定されると、命令キ
ャッシュ・ミスとなる。これにより、この場合は、命令
アドレスに対応する命令をキャッシュ外部から取り込む
ことになる。キャッシュ外部から取り込まれた命令は、
ＣＰＵに転送されると同時に、命令レジスタ４１４にセ
ットされる。

【００８９】命令レジスタ４１にセットされた命令は、
上記指定データＤ０に基づいて、データ０用マルチプレ
クサ４１６により選択された後、データ０メモリ４１７
に書き込まれる。これと同時に、タグ０用上位アドレス
マルチプレクサ４０７により選択されたタグアドレスが
タグ０用メモリ４１０に書き込まれる。これにより、キ
ャッシュ・ミスした命令が共通キャッシュに登録された
ことになる。

【００９０】次に、命令／データ切替え制御レジスタ４
０５に保持されているウェイ０側の指定データＤ０をデ
ータアクセス用に設定した場合の読出し動作を説明す
る。

【００９１】この場合、タグ０用下位アドレスマルチプ
レクサ４０６では、データアドレスレジスタ４０４に保
持されているデータインデックスアドレスＤＩが選択さ
れる。また、タグ０用上位アドレスマルチプレクサ４０
７では、データアドレスレジスタ４０３に保持されてい
るデータタグアドレスＤＴが選択される。

【００９２】これにより、タグ０用メモリ４１０から、
タグ０用下位アドレスマルチプレクサ４０６により選択
されたデータインデックスアドレスＤＩに対応するデー
タが読み出される。このデータはウェイ０に登録されて
いるタグアドレスである。

【００９３】また、データ０用メモリ４１７からは、上
記データインデックスアドレスＤＩに対応したデータが
読み出される。このデータはウェイ０に登録されている
データである。

【００９４】タグ０用メモリ４１０から読み出されたタ
グアドレスは、タグ０用一致回路４１１に供給され、タ
グ０用上位アドレスマルチプレクサ４０７により選択さ
れたデータタグアドレスＤＴと比較される。これによ
り、両者が一致するか否かが判定される。

【００９５】両者が一致すると判定されると、ウェイ０
にデータが登録されていることになる。すなわち、デー
タキャッシュ・ヒットとなる。これにより、この場合
は、データ０用メモリ４１７から読み出されたデータ
が、上記指定データＤ０によってイネーブルとされてい
るウェイ０用データバスドライバ４１９を介してデータ
バス４２５に転送される。

【００９６】一方、一致しないと判定されると、データ
キャッシュ・ミスとなる。これにより、この場合は、デ
ータアドレスに対応するデータをキャッシュ外部から取
り込むことになる。キャッシュ外部から取り込まれたデ
ータは、ＣＰＵに転送されると同時に、データレジスタ
４１５にセットされる。

【００９７】データレジスタ４１５にセットされたデー
タは、上記指定データＤ０に基づいて、データ０用マル
チプレクサ４１６により選択された後、データ０メモリ
４１７に書き込まれる。これと同時に、タグ０用上位ア
ドレスマルチプレクサ４０７により選択されたタグアド
レスがタグ０用メモリ４１０に書き込まれる。これによ
り、キャッシュ・ミスしたデータが共通キャッシュに登
録されたことになる。

【００９８】次に、命令／データ切替え制御レジスタ４
０５に保持されているウェイ０側の指定データＤ０をデ
ータアクセス側に設定した場合の書込み動作を説明す
る。

【００９９】この場合、タグ０用下位アドレスマルチプ
レクサ４０６では、データアドレスレジスタ４０４に保
持されているデータインデックスアドレスＤＩが選択さ
れる。同様に、タグ０用上位アドレスマルチプレクサ４
０７では、データタグアドレスＤＴが選択される。ま
た、データ０用マルチプレクサ４１６では、データレジ
スタ４１５に保持されているデータが選択される。

【０１００】これにより、タグ０用メモリ４１０から、
タグ０用下位アドレスマルチプレクサ４０６により選択
されたデータインデックスアドレスＤＩに対応するデー
タが読み出される。このデータは、ウェイ０に登録され
ているタグアドレスである。

【０１０１】タグ０用メモリ４１０から読み出されたタ
グアドレスは、タグ０用一致回路４１１に供給され、タ
グ０用上位アドレスマルチプレクサ４０７により選択さ
れたデータタグアドレスＤＴと比較される。これによ
り、両者が一致するか否かが判定される。

【０１０２】両者が一致すると判定されると、ウェイ０
にデータが一度登録されていることになるので、データ
キャッシュ・ヒットとなる。これにより、この場合は、
データ０用マルチプレクサ４１６により選択されたデー
タは、データ０用メモリ４１７において、タグ０用下位
アドレスマルチプレクサ４０６により選択されたデータ
インデックスアドレスＤＩに対応した位置に書き込まれ
る。

【０１０３】一方、両者が一致しないと判定されると、
データキャッシュ・ミスとなる。この場合、データは、
例えば、メインメモリにのみ書き込まれる。

【０１０４】以上、ウェイ０側におけるアクセスを説明
したが、ウェイ１側においても、命令／データ切替え制
御レジスタ４０５にセットする指定データＤ１を切り替
えることにより、ウェイ０側と同じアクセスを行うこと
ができる。

【０１０５】この場合、ウェイ１側のタグ１用下位アド
レスマルチプレクサ４０８、タグ１用上位アドレスマル
チプレクサ４０９、タグ１用メモリ４１２、タグ１用一
致回路４１３、データ１用マルチプレクサ４２０、デー
タ１用メモリ４２１、ウェイ１用命令バスドライバ４２
２、ウェイ１用データバスドライバ４２３は、それぞれ
ウェイ０側のタグ０用下位アドレスマルチプレクサ４０
６、タグ０用上位アドレスマルチプレクサ４０７、タグ
０用メモリ４１０、タグ０用一致回路４１１、データ０
用マルチプレクサ４１６、データ０用メモリ４１７、ウ
ェイ０用命令バスドライバ４１８、ウェイ０用データバ
スドライバ４１９に対応した動作を行う。

【０１０６】このように、命令／データ切替え制御レジ
スタ４０５にセットする指定データＤ０，Ｄ１の値を変
更することにより、ウェイ０とウェイ１をそれぞれ命令
アクセス用、データアクセス用に設定することができ
る。この場合、命令アクセス、データアクセスとキャッ
シュのウェイ０、ウェイ１の組合せは、図５に示すよう
に、４通りある。

【０１０７】なお、命令アクセスまたはデータアクセス
用の複数のウェイを指定した場合、命令またはデータを
登録すべきウェイの選択は、通常のセットアソシアティ
ブ方式のキャッシュと同じように、ＬＲＵ（Ｌｅａｓｔ
Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）等の置換アルゴリズム
によって実施される。

【０１０８】以上詳述したこの実施例によれば、次のよ
うな効果が得られる。

【０１０９】（１） まず、この実施例によれば、キャ
ッシュメモリ装置において、 互いに独立にアクセス可能な複数の記憶領域（ウェ
イ０，１）を有し、かつ、各記憶領域ごとに、メインメ
モリのアドレスを保持するアドレス記憶領域（タグ０用
メモリ４１０、タグ１用メモリ４１２）とそのアドレス
に格納されている内容を保持する内容記憶領域（データ
０用メモリ４１７、データ１用メモリ４２１）を有する
キャッシュメモリと、 メインメモリをアクセスするための複数のアドレス
（命令アドレス、データアドレス）を、上記複数の記憶
領域に振り分けるアドレス振分け手段（レジスタ４０
３，４０４，４０５、マルチプレクサ４０６，４０７，
４０８，４０９）と、 各記憶領域ごとに、アドレス振分け手段により振り
分けられたアドレスがアドレス記憶領域に登録されてい
るか否かを判定する登録判定手段（一致回路４１１，４
１２）と、 この登録判定手段により、アドレスが登録されてい
ると判定されると、このアドレスが登録されていると判
定されたアドレス記憶領域に対応する内容記憶領域をア
クセスするアクセス手段（レジスタ４１４，４１５、マ
ルチプレクサ４１６，４２０、バスドライバ４１８，４
１９，４２２，４２３）とを設けるようにしたので、キ
ャッシュ・ヒット率の低下とアクセス競合時の実行効率
の低下を防止することができる。

【０１１０】すなわち、上記構成によれば、使用頻度の
高い命令の数と使用頻度の高いデータの数に応じて、命
令とデータの記憶容量を変えることができるので、ＣＰ
Ｕによって実行されるアプリケーションプログラムによ
っては、キャッシュ・ヒット率が低下することがあると
いう問題を解決することができる。

【０１１１】また、上記構成によれば、各記憶領域が独
立にアクセス可能であるため、命令アクセス要求とデー
タアクセス要求が競合した場合でも、命令アクセスとデ
ータアクセスを同時に行うことができる。これにより、
アクセス競合時にアプリケーションプログラムの実行効
率が低下するとう問題を解決することができる。

【０１１２】（２） また、この実施例によれば、キャ
ッシュメモリとして、複数のポートを有するセットアソ
シアティブ方式のキャシュメモリを用いるようにしたの
で、上述したような構成を有するキャッシュメモリを別
途開発することなく、キャッシュメモリ装置を構築する
ことができる。

【０１１３】（３） また、この実施例によれば、図３
に示す命令キャッシュ２０２（あるいはデータキャッシ
ュ２０５）に、レジスタ４０３，４０４，４０５と、マ
ルチプレクサ４０６，４０７，４０８，４０９，４１
６，４２０を付加するだけの簡単な構成により、キャッ
シュメモリ装置を構築することができる。

【０１１４】以上、この発明の一実施例を詳細に説明し
たが、この発明は、上述したような実施例に限定される
ものではない。

【０１１５】（１） 例えば、先の実施例では、キャッ
シュメモリとして、２つのウェイを有するセットアソシ
アティブ方式のキャッシュメモリを用いる場合を説明し
た。しかし、この発明は、３つ以上のウェイを有するセ
ットアソシアティブ方式のキャッシュメモリを用いるよ
うにしてもよい。

【０１１６】（２） また、先の実施例では、１つのＣ
ＰＵによって命令アクセス及びデータアクセスされるキ
ャッシュメモリ装置に、この発明を適用する場合を説明
した。しかし、この発明は、２つ以上のＣＰＵによって
命令アクセス及びデータアクセスされるキャッシュメモ
リ装置にも適用することができる。

【０１１７】この場合、アクセスの実行途中で、各ポー
トに対してウェイを指定するレジスタの値を換えること
により、キャッシュのウェイを媒介してＣＰＵ間のデー
タ転送を行うことも可能になる。

【０１１８】すなわち、いま、この発明のキャッシュメ
モリ装置が２つのＣＰＵ０，ＣＰＵ１と接続されている
ものとする。また、命令／データ切替え制御レジスタが
ウェイ０をＣＰＵ０のデータアクセスに指定しているも
のとする。このような状態で、ＣＰＵ０がウェイ０のデ
ータを更新したものとする。その後、命令／データ切替
え制御レジスタがウェイ０をＣＰＵ１のデータアクセス
に書き換えることにより、、ＣＰＵ１はウェイ０に登録
されているデータを取り出すことができる。

【０１１９】このように、この発明によれば、２つのＣ
ＰＵにおいて、キャッシュを媒介にしてデータを受け渡
すことも可能となる。

【０１２０】（３） さらに、先の実施例では、キャッ
シュメモリとして、セットアソシアティブ方式のキャッ
シュメモリを用いる場合を説明した。しかし、この発明
は、セットアソシアティブ方式以外の方式、例えば、ダ
イレクトマッピング方式のキャッシュメモリを用いるよ
うにしてもよい。

【０１２１】（４） さらにまた、先の実施例では、キ
ャッシュメモリを、複数のポートを有する１つのメモリ
チップで構成する場合を説明した。しかし、この発明
は、複数のメモリチップで構成するようにしてもよい。

【０１２２】すなわち、この発明のキャッシュメモリ
は、互いに独立にアクセス可能な複数の記憶領域を有
し、かつ、各記憶領域ごとに、アドレス記憶領域と内容
記憶領域を有する構成であれば、複数のポートを有する
１つのメモリチップで構成してもよいし、１つのポート
を有する複数のメモリチップで構成してもよい。

【０１２３】（５） このほかにも、この発明は、その
要旨を逸脱しない範囲で種々様々変型実施可能なことは
勿論である。

【０１２４】

【発明の効果】以上詳述したようにこの発明によれば、
互いに独立にアクセス可能な複数の記憶領域を有し、か
つ、各記憶領域ごとにアドレス記憶領域と内容記憶領域
を有するキャッシュメモリと、メインメモリをアクセス
するための複数のアドレスを上記複数の記憶領域に振り
分ける手段と、各記憶領域ごとに、アドレス振分け手段
により振り分けられたアドレスがアドレス記憶領域に保
持されているか否かを判定する手段と、アドレスが保持
されていると判定されると、対応する内容記憶領域をア
クセスする手段とを設けるようにしたので、アプリケー
ションプログラムによってキャッシュ・ヒット率が低下
することがあるという問題と、アクセス競合時にアプリ
ケーションプログラムの実行効率が低下するという問題
を解決することができる。

【図面の簡単な説明】

【図１】この発明の一実施例の構成を示すブロック図で
ある。

【図２】ユニファイドキャッシュを有するハーバード・
アーキテクチャ構成のコンピュータシステムの構成を示
すブロック図である。

【図３】専用キャッシュを有するハーバード・アーキテ
クチャ構成のコンピュータシステムの構成を示すブロッ
ク図である。

【図４】この発明の一実施例のキャッシュメモリ装置を
有するハーバード・アーキテクチャ構成のコンピュータ
システムの構成を示すブロック図である。

【図５】この発明の一実施例の動作を説明するための図
である。

【符号の説明】

３０１…ＣＰＵ ３０２…共通キャッシュ ３０３…命令アドレスバス ３０４…命令バス ３０５…データアドレスバス ３０６…データバス ３０７…バスコントロールユニット ３０８…外部アドレスバス ３０９…外部データバス ３１０…メインメモリ ４０１…命令アドレスバス ４０２…データアドレスバス ４０３…命令アドレスレジスタ ４０４…データアドレスレジスタ ４０５…命令／データ切替え制御レジスタ ４０６…タグ０用下位アドレスマルチプレクサ ４０７…タグ０用上位アドレスマルチプレクサ ４０８…タグ１用下位アドレスマルチプレクサ ４０９…タグ１用上位アドレスマルチプレクサ ４１０…タグ０用メモリ ４１１…タグ０用一致回路 ４１２…タグ１用メモリ ４１３…タグ１用一致回路 ４１４…命令レジスタ ４１５…データレジスタ ４１６…データ０用マルチプレクサ ４１７…データ０用メモリ ４１８…ウェイ０用命令バスドライバ ４１９…ウェイ０用データバスドライバ ４２０…データ１用マルチプレクサ ４２１…データ１用メモリ ４２２…ウェイ１用命令バスドライバ ４２３…ウェイ１用データバスドライバ ４２４…命令バス ４２５…データバス

Claims (4)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と主記憶装置との間で、命
   令やデータを一時的に保持するキャッシュメモリ装置に
   おいて、 互いに独立にアクセス可能な複数の記憶領域を有し、か
   つ、各記憶領域ごとに、主記憶装置のアドレスを保持す
   るアドレス記憶領域とそのアドレスに格納されている内
   容を保持する内容記憶領域を有するキャッシュメモリ
   と、 前記主記憶装置をアクセスするための複数のアドレス
   を、前記複数の記憶領域に振り分けるアドレス振分け手
   段と、 前記複数の記憶領域の各記憶領域ごとに、前記アドレス
   振分け手段により振り分けられたアドレスが前記アドレ
   ス記憶領域に登録されているか否かを判定する登録判定
   手段と、 この登録判定手段により、前記アドレスが登録されてい
   ると判定されると、この登録されていると判定されたア
   ドレス記憶領域に対応する内容記憶領域をアクセスする
   アクセス手段とを具備したことを特徴とするキャッシュ
   メモリ装置。
2. 【請求項２】 前記アドレス振分け手段は、 前記複数のアドレスを保持するアドレス保持手段と、 前記複数の記憶領域に対する前記複数のアドレスの振分
   け方を示す振分け情報を保持する振分け情報保持手段
   と、 この振分け情報保持手段に保持されている振分け情報に
   基づいて、前記アドレス保持手段に保持されている複数
   のアドレスを前記複数の記憶領域に振り分ける振分け手
   段とを具備するように構成されていることを特徴とする
   請求項１記載のキャッシュメモリ装置。
3. 【請求項３】 前記複数のアドレスは、命令アドレスバ
   スを介して与えられる命令アドレスとデータアドレスバ
   スを介して与えられるデータアドレスであり、 前記アドレス振分け手段は、 前記命令アドレスバスを介して与えられる命令アドレス
   を保持する命令アドレス保持手段と、 前記データアドレスバスを介して与えられるデータアド
   レスを保持するデータアドレス保持手段と、 前記複数の記憶領域に対する前記命令アドレスと前記デ
   ータアドレスの振分け方を示す振分け情報を保持する振
   分け情報保持手段と、 この振分け情報保持手段に保持されている振分け情報に
   基づいて、前記命令アドレス保持手段に保持されている
   命令アドレスと前記データアドレス保持手段に保持され
   ているデータアドレスを前記複数の記憶領域に振り分け
   る振分け手段とを具備するように構成され、 前記アクセス手段は、 命令バスを介して与えられる命令を保持する命令保持手
   段と、 データバスを介して与えられるデータを保持するデータ
   保持手段と、 前記振分け情報保持手段に保持されている振分け情報に
   基づいて、前記命令保持手段に保持されている命令と前
   記データ保持手段に保持されているデータを前記複数の
   記憶領域に振り分ける振分け手段と、 前記複数の記憶領域の各記憶領域ごとに設けられ、書込
   み時、前記アドレス振分け手段により振り分けられたア
   ドレスが自記憶領域のアドレス記憶領域に保持されてい
   ると前記登録判定手段により判定されると、前記振分け
   手段により振り分けられた命令あるいはデータを自記憶
   領域の内容記憶領域に書き込む書込み手段と、 前記複数の記憶領域の各記憶領域ごとに設けられ、読出
   し時、前記アドレス振分け手段により振り分けられたア
   ドレスが自記憶領域のアドレス記憶領域に登録されてい
   ると前記登録判定手段により判定されると、自記憶領域
   の内容記憶領域から命令あるいはデータを読み出し、前
   記命令バスあるいは前記データバスに出力する読出し手
   段とを具備するように構成されていることを特徴とする
   請求項１記載のキャッシュメモリ装置。
4. 【請求項４】 前記キャッシュメモリは、複数のポート
   を有するセットアソシアティブ方式のメモリであり、 前記アドレス振分け手段は、前記キャッシュメモリの各
   ウェイごとに、前記複数のアドレスを振り分けるように
   構成されていることを特徴とする請求項１記載のキャッ
   シュメモリ装置。