JPH0877781A

JPH0877781A - 不揮発性半導体記憶装置

Info

Publication number: JPH0877781A
Application number: JP11600595A
Authority: JP
Inventors: Takeshi Takeuchi; 健竹内; Yasushi Sakui; 康司作井; Tomoharu Tanaka; 智晴田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-06-29
Filing date: 1995-05-15
Publication date: 1996-03-22

Abstract

(57)【要約】【目的】チップ面積を増加させることなく、高速なラ
ンダムリードを可能とするセルアレイ及びセンスアンプ
回路を持つＮＡＮＤセル型ＥＥＰＲＯＭを提供するこ
と。【構成】複数個の不揮発性メモリセルを直列接続して
なるＮＡＮＤセルをビット線と導通させる第１の選択Ｍ
ＯＳトランジスタＳＴＤと、ＮＡＮＤセルとソース線を
導通させる第２の選択ＭＯＳトランジスタＳＴＳと、か
ら構成されるメモリセルユニットがマトリクス状に配置
されたメモリセルアレイを有するＮＡＮＤセル型ＥＥＰ
ＲＯＭにおいて、ＳＴＤのしきい値がＳＴＳのそれより
も大きい第１のメモリセルユニットと、ＳＴＤのしきい
値がＳＴＳのそれより小さい第２のメモリセルユニット
とが、各々のＳＴＤと各々のＳＴＳでゲート電極を共有
してサブアレイを構成していることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に書き替え可能
な不揮発性メモリセルを用いた半導体記憶装置に関す
る。

【０００２】

【従来の技術】近年、電気的書き替えを可能とし高集積
化を達成した不揮発性半導体記憶装置（ＥＥＰＲＯＭ）
の１つとして、ＮＡＮＤセル型ＥＥＰＲＯＭが提案され
ている。このＮＡＮＤセル型ＥＥＰＲＯＭは、電荷蓄積
層としての例えば浮遊ゲートと、この浮遊ゲート上の絶
縁膜を介して制御ゲートが積層されたｎチャネルＦＥＴ
ＭＯＳ構造の複数のメモリセルを、それらのソース，ド
レインを隣接するもの同士で共有する形で直列接続し、
これを１単位としてビット線に接続するものである。

【０００３】ＮＡＮＤセルのドレイン側は第１の選択ゲ
ートをゲート電極とする第１の選択ＭＯＳトランジスタ
を介してビット線に接続され、ソース側は第２の選択ゲ
ートをゲート電極とする第２の選択ＭＯＳトランジスタ
を介してソース線に接続される。メモリセルの制御ゲー
ト及び第１，第２の選択ゲートは、行方向に連続的に配
設される。通常、制御ゲートにつながるメモリセルの集
合を１ページと呼び、１組のドレイン側及びソース側の
選択ＭＯＳトランジスタによって挟まれたページの集合
を１ＮＡＮＤブロック又は単に１ブロックと呼ぶ。メモ
リセルアレイは通常、ｎ型半導体基板に形成されたｐ型
ウエル内に形成される。

【０００４】ＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次
の通りである。データ書き込みは、ビット線から遠い方
のメモリセルから順に行う。選択されたメモリセルの制
御ゲートには昇圧された書き込み電圧Ｖpp（＝２０Ｖ程
度）を印加し、他の非選択メモリセルの制御ゲート及び
第１の選択ゲートには中間電位（＝１０Ｖ程度）を印加
し、ビット線にはデータに応じて０Ｖ（“０”書き込
み）又は中間電位（“１”書き込み）を印加する。この
とき、ビット線の電位は選択メモリセルに伝達される。
データ“０”の時は、選択メモリセルの浮遊ゲートと基
板間に高電圧がかかり、基板から浮遊ゲートに電子がト
ンネル注入されて、しきい値が正方向に移動する。デー
タが“１”の時はしきい値は変化しない。

【０００５】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対してほぼ同時に行われる。即ち、全ての制
御ゲート，選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型
基板に昇圧された昇圧電位ＶppE （２０Ｖ程度）を印加
する。これにより、全てのメモリセルにおいて浮遊ゲー
トの電子がウエルに放出され、しきい値が負方向に移動
する。

【０００６】データ読み出し動作は、選択されたメモリ
セルの制御ゲートを０Ｖとし、それ以外のメモリセルの
制御ゲートを電源電圧Ｖcc（例えば３Ｖ）として、選択
メモリセルで電流が流れるか否かを検出することにより
行われる。ＮＡＮＤセル型ＥＥＰＲＯＭでは、複数のメ
モリセルが縦列接続されているため、読み出し時のセル
電流が小さい。また、メモリセルの制御ゲート及び第
１，第２の選択ゲートは行方向に連続的に配設されてい
るので、１ページ分のデータが同時にビット線に読み出
される。

【０００７】（問題点１）従来のＮＡＮＤセル型ＥＥＰ
ＲＯＭのセンスアンプの回路例を図３０に示す。このセ
ンスアンプによってビット線電位の検出は以下のように
行われる。まず、アドレスが設定され、読み出しモード
になると、ビット線プリチャージ制御信号ＰＲＥＢがＶ
ccからＶssになり、ビット線ＢＬj ，ノードＮ2 が電源
電位Ｖccに充電される。さらに、ノードＮ2 をＶccに、
ノードＮ1 をＶssにしてセンスアンプＳＡをリセットす
る。ワード線選択後、セルデータが“０”ならばビット
線電位はＶccが保たれ、セルデータが“１”ならばビッ
ト線電位はＶssに向けて放電される。そして、ビット線
の電位が決定した後に、ビット線電位はノードＮ2 に転
送される。

【０００８】次に、ＳＥＮＢがＶccからＶss、ＳＥＮが
ＶssからＶccになり、クロックドインバータＩＮＶ1 が
活性化される。そして、ノードＮ2 の電位がクロックド
インバータＩＮＶ1 の回路しきい値よりも大きければノ
ードＮ1 はＶssに保たれ、ノードＮ2 の電位がクロック
ドインバータＩＮＶ2 の回路しきい値よりも小さければ
ノードＮ1 はＶccになり、ビット線ＢＬj の電位が検知
されることになる。その後、クロックドインバータＩＮ
Ｖ2 が活性化されて検知したデータがラッチされ、カラ
ム選択信号ＣＳＬj がＶssからＶccになるとラッチされ
たデータがＩ／Ｏ，Ｉ／Ｏ’に出力される。

【０００９】本方式では、上記のようにフローティング
状態のビット線の電位がクロックドインバータの回路し
きい値よりも大きいか或いは小さいかによってセルデー
タを検知するが、フローティング状態のビット線電位は
隣接するビット線との間の容量結合により、隣接するビ
ット線の状態によって変化する。例えば、セルに“０”
データが書き込まれている場合には読み出し電流を流さ
ず、ビット線ＢＬj の電位はプリチャージ電位Ｖccを保
っているはずである。一方、隣接するビット線ＢＬi に
接続されるセルに“１”データが書き込まれていて読み
出し電流を流すと、ビット線ＢＬi の電位はＶccからＶ
ssに下がる。すると、Ｖccを保っているはずのビット線
ＢＬj の電位は、ＶccからＶssに下がる隣接するビット
線ＢＬiの電位に引きずられて下がる。

【００１０】従って、このビット線ＢＬj を“０”デー
タであると正しく検知するためには、クロックドインバ
ータＩＮＶ1 の回路しきい値は、ビット線間の容量結合
によるビット線電位の変化を考慮して、低めに設定され
なければならない。ビット線ＢＬi を“１”データと読
むためには、ビット線ＢＬi の電位をＶccからクロック
ドインバータＩＮＶ1 の回路しきい値まで引き下げなけ
ればならず、ＮＡＮＤ型セルの読み出し電流が小さいこ
とを考えると、クロックドインバータＩＮＶ1の回路し
きい値を低めに設定すると、ビット線の検知に要する時
間が長くなる。

【００１１】図３０のようなクロックドインバータを用
いたセンスアンプでは、ビット線電位を検知するのに長
い時間を要するが、これを以下では数値を用いて例示す
る。隣接するビット線間の容量が、ビット線の総容量の
１／２を占めるとすると、Ｖccを保つはずのビット線Ｂ
Ｌj は、隣接するビット線ＢＬi に応じてＶcc／２に引
き下げられる。電源電圧Ｖccを例えば３Ｖとすると、Ｂ
Ｌj は１．５Ｖに引き下げられることになる。従って、
クロックドインバータＩＮＶ1 の回路しきい値をマージ
ンをとって例えば１．２Ｖに設定する。ＮＡＮＤセルの
読み出し電流が最も小さい場合、つまり選択のセルに
“１”が書き込まれ、非選択のセルに“０”が書き込ま
れている場合のセル電流を１μＡとする。また、ビット
線の容量を３ｐＦとすると、ビット線ＢＬi の電位を回
路しきい値まで放電するには、３ｐＦ×（３−１．２）Ｖ／１μＡ＝５．４μｓ要することになる。

【００１２】上記問題点を解決する方法として、ＤＲＡ
Ｍで用いられているフォールディッド・ビット線方式を
用いて、センスアンプへの入力をビット線対ＢＬj ，／
ＢＬj とし、これらを差動的に動作させて高速に読み出
すことが考えられる。ビット線ＢＬj につながるセルを
読み出す場合を例にとって、ビット線を放電する時間を
見積もる。ビット線／ＢＬj の電位を例えば１．５Ｖに
保ち、ビット線ＢＬjの電位を１．７Ｖにプリチャージ
すると、ビット線ＢＬj につながるセルの情報が“０”
ならばビット線ＢＬj は１．７Ｖを保ち、“１”ならば
ビット線が放電して１．３Ｖになればよい。セル電流を
１μＡ、ビット線容量を３ｐＦとすると、ビット線を放
電するのに要する時間は、３ｐＦ×（１．７−１．３）／１μＡ＝１．２μｓになり、従来のシングルエンド方式よりも読み出しが高
速化される。

【００１３】フォールディッド・ビット線方式では、ビ
ット線ＢＬj につながるセルを読み出す場合にはビット
線／ＢＬj は放電されてはならないが、従来のＮＡＮＤ
セル型ＥＥＰＲＯＭではメモリセルの制御ゲート及び第
１，第２の選択ゲートは、行方向に連続的に配設されて
いるので、隣接するビット線ＢＬj 、／ＢＬj に接続す
るセルが共に“１”が書き込まれていれば、ビット線Ｂ
Ｌj 、／ＢＬj が同時に放電されてしまう。

【００１４】ビット線ＢＬj につながるセルを読み出す
際にビット線／ＢＬj を放電しない方法として、例えば
ビット線ＢＬj とビット線／ＢＬj のドレイン側の選択
ゲート（又はソース側の選択ゲート）を別のタイミング
で動作させる方法が考えられる。例えば、ドレイン側の
選択ゲートをビット線ＢＬj とビット線／ＢＬj で別の
タイミングで動作させるためには、ビット線ＢＬj の選
択ゲートを選択する制御信号ＳＧＤ1 とビット線／ＢＬ
j を選択する制御信号ＳＧＤ2 が必要になる。ビット線
コンタクトとソース線の間に８個のメモリセルが直列接
続されているとすると、従来のセルアレイでは１ブロッ
クにつき行方向に１０本（８本の制御ゲートと２本の選
択ゲート）の配線が必要であるが、この方式では１１本
（８本の制御ゲートと３本の選択ゲート）の配線が必要
なのでセルアレイの面積が増加し、その結果チップ面積
が増加するという問題がある。

【００１５】（問題点２）上記のようにＮＡＮＤセル型
ＥＥＰＲＯＭでは、メモリセルを直列に接続しているた
めにセル電流が小さく、ビット線の放電には数μｓ要
し、ランダムリードには約１０μｓかかる。データは１
ページ分、センスアンプに同時に検知及びラッチされ
る。ページリードは、このラッチデータを読み出すだけ
であるから約１００ｎｓで読める。例えばページ長が２
５６バイトで、１ページのデータを読み出す場合には、
ランダムリード１回とページリード２５５回で、１０＋０．１×２５５〜３５μｓの時間を要する。よって、複数のページにわたるデータ
を読み出す場合には、ページの切り替え部で１０μｓの
ランダムリード動作を必要とする。

【００１６】ページの切り替え時のランダムリード動作
をなくして見かけ上ページリードのサイクルで複数ペー
ジのデータを読み出す方法として、例えばメモリセルア
レイとセンスアンプを２分割してランダムリードとペー
ジリードを同時に行う方法がある。２分割したメモリセ
ルアレイの一方でページリード動作をしている間に、他
方でランダムリード動作を行うことによって、ページの
切り替わり点でランダムリード動作を挟むことなくペー
ジリードのタイミングを保ったまま複数のページにわた
るデータを読み出すことができる。

【００１７】従来のメモリセルアレイでは、２分割した
メモリセルアレイでランダムリードのタイミングをずら
して動作させるためには、ワード線に電圧を伝える周辺
回路（ロウデコーダなど）を増加させる必要がある。特
に、ＥＥＰＲＯＭでは書き込み時にワード線に２０Ｖ程
度の高電圧を印加するために、ワード線に電圧を伝える
周辺回路（ロウデコーダなど）を構成するトランジスタ
の面積は大きい。従って、従来のメモリセルアレイでこ
の高速ページ読み出し方法を採用すると、ワード線に電
圧を伝える周辺回路（ロウデコーダなど）の増加のため
にチップ面積が増加するという問題がある。

【００１８】（問題点３）集積度が上がり、ビット線間
距離が縮まるにつれて、ビット線間容量結合が大きくな
る。その結果、読み出し時に“Ｈ；High”状態を保つべ
きビット線の電位が、隣の“Ｌ；Ｌow”状態に放電する
ビット線に引きずられて“Ｈ”状態から落ちる。このビ
ット線間容量結合に起因する雑音を低減するために、読
み出し時にビット線を１本おきに定電位に保つ方法（ビ
ット線シールド）が提案されている（特開平４−２７６
３９３号公報）。ビット線シールドでは読み出しは１本
おきのビット線に対して行うので、データ書き込みも１
本おきのビット線に対して行う。

【００１９】従来のセルアレイを用いたオープンビット
線方式やシングルエンド方式では、隣接するビット線は
選択ゲート及び制御ゲートを共有しているので、一方の
ビット線にセルデータを読み出す際に隣接するビット線
もセルデータを読み出して、その結果放電してしまう。
従って、ビット線間容量結合に起因する雑音を低減する
ためにビット線を１本おきに基準電位に保つ方法（ビッ
ト線シールド）を用いる際に、基準電位は０Ｖにせざる
を得ない。その結果、複数ページにわたって書き込まれ
たデータを読む場合に、例えば偶数番目のビット線に接
続されるメモリセルのデータを読み出した後に奇数番目
のビット線に接続されるメモリセルのデータを読み出す
際に、最初に読み出した偶数番目のビット線は電荷を全
て放電して０Ｖになり、２番目に読み出す奇数番目のビ
ット線は０Ｖからプリチャージされる。

【００２０】即ち、偶数番目のビット線のメモリセルを
読み出してから、次に奇数番目のビット線のデータを読
み出す際のページ切り替わり時、及び奇数番目のビット
線のメモリセルを読み出してから、次に偶数番目のビッ
ト線のデータを読み出す際のページの切り替わり時に、
前に読み出したビット線を全て放電し、次に読み出す全
てのビット線を０Ｖからプリチャージする必要がある。
このようにビット線シールドを従来のセルアレイを用い
てオープンビット線方式，シングルエンド方式に適用し
た場合には読み出しに、ページの切り替わりでプリチャ
ージ時間がかかり、消費電力も大きいという問題があ
る。

【００２１】次に、ビット線シールドを従来のメモリセ
ルアレイを用いてオープンビット線方式やシングルエン
ド方式に適用した場合、書き込み時に生じる問題点を説
明する。上記のようにビット線シールドを適用した場
合、書き込みも偶数番目のビット線に接続するメモリセ
ルと、奇数番目のビット線に接続するメモリセルで別々
に行われる。従って、例えば偶数番目のビット線に接続
するメモリセルに書き込みを行う際には、奇数番目のビ
ット線に接続するメモリセルには書き込みを行わないの
で、奇数番目のビット線には中間電位（１０Ｖ程度）を
与える。つまり、書き込み時には少なくとも半分のビッ
ト線を中間電位に充電しなければならない。

【００２２】書き込み動作はまず書き込みを行ってから
次に、書き込みが十分行われたかを調べるベリファイリ
ードを行う。そして、十分に書き込まれたセルには追加
書き込みを行わず、書き込み不十分のセルにのみ追加書
き込みを行う。従来のメモリセルアレイでは偶数番目の
ビット線に接続するメモリセルを書き込んだ後にベリフ
ァイリードする時に、奇数番目のビット線も中間電位か
ら放電されてしまうので、例えば偶数番目のビット線に
接続するメモリセルを書き込む場合には、書き込み−ベ
リファイリードのサイクル毎に奇数番目のビット線を中
間電位に充放電しなければならず、書き込み時間は増加
し、消費電力も増加するという問題がある。

【００２３】上記（問題点１）で述べたように、選択Ｍ
ＯＳトランジスタを制御する選択ゲートを隣接するビッ
ト線で変えれば上記（問題点３）は解決するが、その代
わりにソースとビット線で挟まれたＮＡＮＤ列につき１
個余分に選択ＭＯＳトランジスタの面積が必要であり、
その結果チップ面積が増加するという問題がある。

【００２４】

【発明が解決しようとする課題】

（課題１）上記のように、従来の不揮発性半導体記憶装
置で用いられているシングルエンド型のセンスアンプは
読み出し時間が遅いと言う問題がある。また、読み出し
が高速な、いわゆるＤＲＡＭで用いられているフォール
ディッド・ビット線方式を不揮発性半導体記憶装置で実
現する場合には、従来の不揮発性半導体記憶装置ではセ
ルアレイの面積が増加し、その結果チップ面積が増加す
るという問題があった。

【００２５】（課題２）上記のように、従来の不揮発性
半導体記憶装置では、複数のページにわたるデータを読
み出す際には、ワード線の切り替え時にランダムリード
を必要とするため、無駄な時間が入り、読み出し時間が
かかるという問題がある。この問題を解決するために、
メモリセルアレイ及びセンスアンプを２分割し、ランダ
ムリードとページリードを同時に行う方法が提案されて
いるが、従来の不揮発性半導体記憶装置にこの方法を適
用するとチップ面積が増加するという問題がある。

【００２６】（課題３）従来のオープンビット線方式や
シングルエンド方式のメモリセルアレイに対して、ビッ
ト線間結合容量に起因する雑音を低減するために、読み
出し時にビット線を１本おきに基準電位に保つビット線
シールドを適用すると、書き込み，読み出しを１本おき
のビット線に対して行うので、書き込み−ベリファイリ
ードのサイクル毎に非選択ビット線を中間電位（１０Ｖ
程度）に充放電する必要がある。また、複数ページにわ
たるデータを読み出す際に、ページ切り替わり時にシー
ルドするビット線の放電と、次に選択するビット線のプ
リチャージを必要とする。このため、書き込み及び読み
出し時に消費電力が大きく、プリチャージ時間分だけ書
き込み，読み出しが遅いという問題がある。

【００２７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、チップ面積を増加させ
ることなく、高速なランダムリードを可能とするメモリ
セルアレイ及びセンスアンプ回路を持つ不揮発性半導体
記憶装置を提供することにある。

【００２８】また、本発明の他の目的は、チップ面積を
増加させることなく、ワード線の切り替え時に発生する
無駄時間を無くして高速にページリード動作を行い得る
不揮発性半導体装置を提供することにある。

【００２９】また、本発明のさらに他の目的は、従来の
セルアレイを用いてオープンビット線方式、シングルエ
ンド方式にビット線シールドを適用した場合に生じる問
題点、即ち複数のページにわたるデータを読み出し，書
き込みを行う場合の消費電力の増加，読み出し，書き込
み時間の増加を防止し得る半導体記憶装置を提供するこ
とにある。

【００３０】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。

【００３１】即ち、本発明（請求項１）は、不揮発性半
導体記憶装置において、１個又は複数個の不揮発性メモ
リセルから構成される不揮発性メモリ部と、この不揮発
性メモリ部を第１の共通信号線と導通させる第１の選択
ＭＯＳトランジスタと、不揮発性メモリ部と第２の共通
信号線を導通させ、且つ第１の選択ＭＯＳトランジスタ
とはしきい値が異なる第２の選択ＭＯＳトランジスタ
と、から構成されるメモリセルユニットがマトリクス状
に配置されたメモリセルアレイを有することを特徴とす
る。

【００３２】また、本発明（請求項２）は、不揮発性半
導体記憶装置において、１個又は複数個の不揮発性メモ
リセルから構成される不揮発性メモリ部と、この不揮発
性メモリ部をビット線と導通させる第１の選択ＭＯＳト
ランジスタと、不揮発性メモリ部とソース線を導通さ
せ、かつ第１の選択ＭＯＳトランジスタとはしきい値が
異なる第２の選択ＭＯＳトランジスタと、から構成され
るメモリセルユニットがマトリクス状に配置されたメモ
リセルアレイを有することを特徴とする。

【００３３】また、本発明（請求項３）は、複数個の不
揮発性メモリセルから構成される不揮発性メモリ部と、
この不揮発性メモリ部をビット線と導通させる第１の選
択ＭＯＳトランジスタと、不揮発性メモリ部とソース線
を導通させる第２の選択ＭＯＳトランジスタと、から構
成されるメモリセルユニットがマトリクス状に配置され
たメモリセルアレイを有する不揮発性半導体記憶装置に
おいて、第１の選択ＭＯＳトランジスタが第１のしきい
値Ｖth1 を持ち、第２の選択ＭＯＳトランジスタが第２
のしきい値Ｖth2 を持つ第１のメモリセルユニットと、
第１の選択ＭＯＳトランジスタが第３のしきい値Ｖth3
を持ち、第２の選択ＭＯＳトランジスタが第４のしきい
値Ｖth4 を持つ第２のメモリセルユニットとが、第１の
選択ＭＯＳトランジスタのゲート電極及び第２の選択Ｍ
ＯＳトランジスタのゲート電極をそれぞれ第１及び第２
の選択ゲートとして共有してサブアレイを構成し、第１
及び第３のしきい値Ｖth1 ，Ｖth3 の大小関係と第２及
び第４のしきい値Ｖth2 ，Ｖth4 の大小関係とは逆の関
係になっていることを特徴とする。

【００３４】また、本発明（請求項４）は、複数個の不
揮発性メモリセルから構成される不揮発性メモリ部と、
この不揮発性メモリ部をビット線と導通させる第１の選
択ＭＯＳトランジスタと、前記不揮発性メモリ部とソー
ス線を導通させる第２の選択ＭＯＳトランジスタと、か
ら構成されるメモリセルユニットがマトリクス状に配置
されたメモリセルアレイを有する不揮発性半導体記憶装
置において、第１の選択ＭＯＳトランジスタが第１のし
きい値Ｖth1 を持ち、第２の選択ＭＯＳトランジスタが
第２のしきい値Ｖth2 を持つ第１のメモリセルユニット
と、第１の選択ＭＯＳトランジスタが第３のしきい値Ｖ
th3 を持ち、第２の選択ＭＯＳトランジスタが第４のし
きい値Ｖth4 を持つ第２のメモリセルユニットとが、第
１の選択ＭＯＳトランジスタのゲート電極及び第２の選
択ＭＯＳトランジスタのゲート電極をそれぞれ第１及び
第２の選択ゲートとして共有してサブアレイを構成し、
第１及び第３のしきい値Ｖth1 ，Ｖth3 の大小関係と第
２及び第４のしきい値Ｖth2 ，Ｖth4 の大小関係とは逆
の関係になっており、かつ第２のしきい値と第３のしき
い値が異なることを特徴とする。

【００３５】また、本発明（請求項５）は、複数個の不
揮発性メモリセルから構成される不揮発性メモリ部と、
この不揮発性メモリ部をビット線と導通させる第１の選
択ＭＯＳトランジスタと、不揮発性メモリ部とソース線
を導通させる第２の選択ＭＯＳトランジスタと、から構
成されるメモリセルユニットがマトリクス状に配置され
たメモリセルアレイを有する不揮発性半導体記憶装置に
おいて、第１の選択ＭＯＳトランジスタが第１のしきい
値Ｖth1 を持ち、第２の選択ＭＯＳトランジスタが第２
のしきい値Ｖth2 を持つ第１のメモリセルユニットと、
第１の選択ＭＯＳトランジスタが第３のしきい値Ｖth3
を持ち、第２の選択ＭＯＳトランジスタが第４のしきい
値Ｖth4 を持つ第２のメモリセルユニットとが、第１の
選択ＭＯＳトランジスタのゲート電極及び第２の選択Ｍ
ＯＳトランジスタのゲート電極をそれぞれ第１及び第２
の選択ゲートとして共有してサブアレイを構成し、第１
及び第３のしきい値Ｖth1 ，Ｖth3 の大小関係と第２及
び第４のしきい値Ｖth2 ，Ｖth4 の大小関係とは逆の関
係になっており、サブアレイ中の第１及び第２のメモリ
セルユニットで、一方のメモリセルユニット中の不揮発
性メモリ部に記憶されているデータをランダムリードす
る間に、他方のメモリセルユニット中の不揮発性メモリ
部に記憶されているデータをページリードするタイミン
グ手段を有することを特徴とする。

【００３６】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。

【００３７】(1) 第１のしきい値と第４のしきい値が等
しく、かつ第２のしきい値と第３のしきい値が等しいこ
と。

【００３８】(2) 第１のメモリセルユニットと第２のメ
モリセルユニットが、交互に配設されてサブアレイを構
成すること。

【００３９】(3) 第１のメモリセルユニットの不揮発性
メモリ部を読み出す時には、第１のメモリセルユニット
の第１及び第２の選択ＭＯＳトランジスタの双方を導通
状態とし、第２のメモリセルユニットの第１及び第２の
選択ＭＯＳトランジスタの一方を非導通状態とし、第２
のメモリセルユニットの不揮発性メモリ部を読み出す時
には、第１のメモリセルユニットの第１及び第２の選択
ＭＯＳトランジスタの一方を非導通状態とし、第２のメ
モリセルユニットの第１及び第２の選択ＭＯＳトランジ
スタの双方を導通状態とするように、選択されたサブア
レイ内の第１及び第２の選択ＭＯＳトランジスタに読み
出し選択ゲート電圧を印加する手段を備えたこと。

【００４０】(4) (3) において、サブアレイ中の第１の
メモリセルユニットと第２のメモリセルユニットのう
ち、一方のメモリセルユニット中の不揮発性メモリ部に
記憶されているデータをビット線に読み出す際に、他方
のメモリセルユニットが接続するビット線を非選択読み
出しビット線電位に保つこと。

【００４１】(5) (4) において、非選択読み出しビット
線電位を参照電位として、読み出し時の第１のメモリセ
ルユニットが接続される第１のビット線電位と、第２の
メモリセルユニットが接続される第２のビット線電位
と、の電位差を差動的に検出するビット線電圧検出手段
を備えること。

【００４２】(6) 不揮発性メモリ部は、電気的書き替え
可能な複数の不揮発性メモリセルで構成されているこ
と。

【００４３】(7) 不揮発性メモリセルは、半導体層上に
電荷蓄積層と制御ゲートを積層して形成され、複数の不
揮発性メモリセルが隣接するもの同士でソース，ドレイ
ンを共有する形で直列接続されて不揮発性メモリ部を構
成すること。

【００４４】(8) 不揮発性メモリセルは、半導体層上に
電荷蓄積層と制御ゲートを積層して形成され、１個又は
複数の不揮発性メモリセルが全てソース，ドレインを共
有する形で並列接続されて不揮発性メモリ部を構成する
こと。

【００４５】(9) 不揮発性メモリセルのチャネルの不純
物濃度を制御することにより、第１，第２，第３，第４
のしきい値を選択すること。

【００４６】(10)第１及び第２の選択ＭＯＳトランジス
タは、半導体層上に電荷蓄積層と選択ゲートが積層され
て構成されていること。

【００４７】(11)第１の選択ＭＯＳトランジスタと第２
の選択ＭＯＳトランジスタで、各々のゲート長が異なる
こと。

【００４８】(12)サブアレイ中の第１のメモリセルユニ
ットと第２のメモリセルユニットのうち、一方のメモリ
セルユニット中の前記不揮発性メモリ部に書き込み及び
書き込みが十分であるか調べるベリファイ動作を行う際
に、或いは書き込み，書き込みベリファイ，再書き込
み，書き込みベリファイ動作を通じて、他方のメモリセ
ルユニットが接続するビット線を定電位に保つこと。

【００４９】(13)メモリセルアレイが第１のサブメモリ
セルアレイと第２のサブメモリセルアレイで構成され、
これら各サブメモリセルアレイはそれぞれ第１及び第２
のメモリセルユニットからなり、第１のサブメモリセル
アレイの第１の選択ＭＯＳトランジスタのゲートに印加
する電圧を第２のサブメモリセルアレイの第２のＭＯＳ
トランジスタのゲートに印加し、かつ第１のサブメモリ
セルアレイの第２のＭＯＳトランジスタのゲートに印加
する電圧を第２のサブメモリセルアレイの第１のＭＯＳ
トランジスタのゲートに印加すること。

【００５０】また、本発明（請求項１４）は、複数個の
不揮発性メモリセルから構成される不揮発性メモリ部
と、この不揮発性メモリ部を第１の共通信号線と導通さ
せる第１の選択ＭＯＳトランジスタと、前記不揮発性メ
モリ部と第２の共通信号線を導通させる第２の選択ＭＯ
Ｓトランジスタと、から構成されるメモリセルユニット
がマトリクス状に配置されたメモリセルアレイを有する
不揮発性半導体記憶装置において、メモリセルアレイ中
の１本又は複数本のビット線に接続するメモリセルに対
し読み出し又は書き込みを行う間に、メモリセルアレイ
中の残りのビット線のうちの、複数本のビット線から構
成されるビット線群内で、ビット線間を接続・遮断する
手段を有することを特徴とする。

【００５１】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。

【００５２】(1) ビット線間を接続・遮断する手段が、
ビット線間に設けたＭＯＳトランジスタであること。

【００５３】(2) ビット線群が、同じセンスアンプ回路
に接続するビット線対で構成されること。

【００５４】(3) 複数本のビット線が同一のセンスアン
プ回路に接続され、センスアンプ回路が、該回路に接続
されるビット線の間に配設されるオープンビット線方式
のメモリセルアレイを構成すること。

【００５５】(4) オープンビット線方式のメモリセルア
レイで、第１のビット線対と第２のビット線対がセンス
アンプを共有する共有センスアンプ方式をなし、第１の
ビット線対に接続するメモリセルを読み出し又は書き込
みを行う際に、第２のビット線対を構成するビット線間
を接続する手段を有すること。

【００５６】(5) メモリセルアレイは、１個又は複数個
の不揮発性メモリセルから構成される不揮発性メモリ部
と、この不揮発性メモリ部を第１の共通信号線と導通さ
せる第１の選択ＭＯＳトランジスタと、不揮発性メモリ
部と第２の共通信号線を導通させ、かつ第１の選択ＭＯ
Ｓトランジスタとしきい値が異なる第２の選択ＭＯＳト
ランジスタと、から構成されるメモリセルユニットがマ
トリクス状に配置されたものである。

【００５７】(6) 第１の選択ＭＯＳトランジスタが第１
のしきい値Ｖth1 を持ち、第２の選択ＭＯＳトランジス
タが第２のしきい値Ｖth2 を持つ第１のメモリセルユニ
ットと、第１の選択ＭＯＳトランジスタが第３のしきい
値Ｖth3 を持ち、第２の選択ＭＯＳトランジスタが第４
のしきい値Ｖth4 を持つ第２のメモリセルユニットと
が、第１の選択ＭＯＳトランジスタのゲート電極及び第
２の選択ＭＯＳトランジスタのゲート電極をそれぞれ第
１及び第２の選択ゲートとして共有してサブアレイを構
成し、第１及び第３のしきい値Ｖth1 ，Ｖth3 の大小関
係と第２及び第４のしきい値Ｖth2 ，Ｖth4 の大小関係
とは逆の関係になっていること。

【００５８】(7) 第１のしきい値と第４のしきい値が等
しく、かつ第２のしきい値と第３のしきい値が等しいこ
と。

【００５９】(8) 第１のメモリセルユニットと第２のメ
モリセルユニットが、交互に配設されてサブアレイを構
成すること。

【００６０】(9) (4) において、サブアレイ中で、第１
のメモリセルユニットは第１のビット線対に接続され、
第２のメモリセルユニットは第２のビット線対に接続さ
れること。

【００６１】

【作用】本発明では、１本の選択ゲートを共有する選択
ＭＯＳトランジスタの中で、導通状態と非導通状態のも
のを生じさせることができ、またそのような選択ゲート
を２本用意することにより、同一選択ゲートを有するメ
モリセル内で選択状態のメモリセルと、非選択状態のメ
モリセルを用意に実現できる。具体的には、ソース側の
選択ゲートとドレイン側の選択ゲートのしきい値を変
え、また隣接するメモリセルで選択ゲートのしきい値を
変えることにより、例えば偶数番目のビット線に接続す
るメモリセルをビット線に読み出す際に、奇数番目のビ
ット線に接続するメモリセルを非選択にすることができ
る。その結果、チップ面積を増加させることなくフォー
ルディッド・ビット線方式を実現でき、高速なランダム
リードが可能になる。

【００６２】また本発明によれば、第１のメモリセルユ
ニットと第２のメモリセルユニットの一方をランダムリ
ードしている間に他方をページリードすることにより、
チップ面積を増加させることなくワード線の切り替え時
に発生する無駄時間を無くして、高速にページリード動
作を行うことが可能になる。さらに本発明によると、ビ
ット線シールド等に伴うプリチャージを省略することが
できることから、従来のセルアレイを用いてオープンビ
ット線方式、シングルエンド方式にビット線シールドを
適用した場合に生じる問題点、即ち複数のページにわた
るデータを読み出し、書き込む場合の消費電力の増加、
読み出し，書き込み時間の増加を減少させることができ
る。

【００６３】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００６４】（実施例１）以下、（課題１）を解決する
実施例を説明する。

【００６５】図１は、本発明の第１の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭの全体構成を示すブロック図
である。図中の１はメモリセルアレイ、２はデータ書き
込み，読み出しを行うためのラッチ手段としてのセンス
アンプ兼ラッチ回路、３はワード線選択を行うロウデコ
ーダ、４はビット線選択を行うカラムデコーダ、５はア
ドレスバッファ、６はＩ／Ｏセンスアンプ、７はデータ
入出力バッファ、８は基板電位制御回路である。

【００６６】図２は、メモリセルアレイの構成を示す図
であり、ＢＬ，／ＢＬはビット線、ＷＬはワード線、Ｓ
ＴＤはＮＡＮＤセルのドレイン側につながる第１の選択
ＭＯＳトランジスタ、ＳＴＳはＮＡＮＤセルのソース側
につながる第２の選択ＭＯＳトランジスタ、ＳＧＤは選
択ＭＯＳトランジスタＳＴＤを駆動するための選択ゲー
ト、ＳＧＳは選択ＭＯＳトランジスタＳＴＳを駆動する
ための選択ゲート、ＳＡはセンスアンプ、ＴＧはセンス
アンプＳＡとビット線ＢＬをつなぐためのゲートを駆動
する制御信号を示している。

【００６７】センスアンプＳＡは、図２のように隣接す
るビット線対ＢＬj ，／ＢＬj を入力としている。これ
はＤＲＡＭで用いられているフォールディッド・ビット
線方式である。フォールディッド・ビット線方式を実現
するためには、ビット線対の一方のビット線が放電する
際に、他方のビット線が放電しないようにしなければな
らない。これを同じ選択ゲートを共有する選択ＭＯＳト
ランジスタ（例えば図２のＳＴＳ00とＳＴＳ10、ＳＴＤ
00とＳＴＤ10）のしきい値に差を設け、さらにドレイン
側の選択ゲートとソース側の選択ゲートに異なる電圧を
印加することによって実現する。

【００６８】図２では、高いしきい値Ｖt1（例えば２
Ｖ）を持つ選択ＭＯＳトランジスタをＥ-type 、低いし
きい値Ｖt2（例えば０．５Ｖ）（Ｖt1＞Ｖt2）を持つ選
択ＭＯＳトランジスタをＩ-type と記している。２種類
の選択ＭＯＳトランジスタのゲート（選択ゲート）に印
加する電圧は、Ｉ-type トランジスタもＥ-type トラン
ジスタも両方オンする電圧Ｖsgh （例えば３Ｖ）（Ｖsg
h ＞Ｖt1、Ｖt2）と、Ｉ-type トランジスタはオンする
がＥ-type トランジスタはオフする電圧Ｖsgl （例えば
１．５Ｖ）（Ｖt1＞Ｖsgl ＞Ｖt2）である。

【００６９】ここで、メモリセルは半導体基板上に浮遊
ゲート（電荷蓄積層）と制御ゲートを積層した電気的書
き替え可能な不揮発性メモリセルであり、このメモリセ
ルを複数個直列接続してＮＡＮＤセル（不揮発性メモリ
部）が構成されている。そして、ＮＡＮＤセルにＩ-typ
e のＳＴＳとＥ-type のＳＴＤが接続されて第１のメモ
リセルユニットが構成され、ＮＡＮＤセルにＥ-type の
ＳＴＳとＩ-type のＳＴＤが接続されて第２のメモリセ
ルユニットが構成され、第１及び第２のメモリセルユニ
ットが交互に配置されている。そして、ワード線を共有
する複数の第１及び第２のメモリセルユニットからサブ
アレイが構成されている。

【００７０】図２を用いて、選択ゲートの電圧の印加方
法を具体的に説明する。例えば、メモリセルＭＣ000 の
データを読み出す場合には、ワード線ＷＬ00，ＷＬ08〜
ＷＬ15は０Ｖ、ワード線ＷＬ01〜ＷＬ07はＶcc（例えば
３Ｖ）にする。そして、ソース側の選択ゲートＳＧＳ0
はＶsgh 、ドレイン側の選択ゲートＳＧＤ0 はＶsglに
する。ＳＧＳ1 ，ＳＧＤ1 は０Ｖにする。この場合、ソ
ース側の選択ＭＯＳトランジスタＳＴＳ00、ＳＴＳ10は
共にオンする。一方、ビット線ＢＬ0 のドレイン側の選
択ＭＯＳトランジスタＳＴＤ00はオンするが、ビット線
／ＢＬ0 のドレイン側の選択ＭＯＳトランジスタＳＴＤ
10はオフするので、メモリセルＭＣ000のデータが
“１”ならばビット線ＢＬ0 は放電するが、メモリセル
ＭＣ100 のデータにかかわらずビット線／ＢＬ0 は放電
しない。

【００７１】一方、メモリセルＭＣ100 のデータを読み
出す場合も、メモリセルＭＣ000 を読み出すときと同様
に、ワード線ＷＬ00，ＷＬ08〜ＷＬ15は０Ｖ、ワード線
ＷＬ01〜ＷＬ07はＶccにする。ソース側の選択ゲートＳ
ＧＳ0 はＶsgl 、ドレイン側の選択ゲートＳＧＤ0 はＶ
sgh にする。ＳＧＳ1 ，ＳＧＤ1 は０Ｖにする。この場
合、ドレイン側の選択ＭＯＳトランジスタＳＴＤ00，Ｓ
ＴＤ10は共にオンする。ソース側の選択ＭＯＳトランジ
スタＳＴＳ10はオンするのでビット線／ＢＬ0はメモリ
セルＭＣ100 のデータが“１”ならば放電するが、選択
ＭＯＳトランジスタＳＴＳ00はオフするのでビット線Ｂ
Ｌ0 は放電しない。

【００７２】本発明は、ビット線対ＢＬj ，／ＢＬj に
つながる選択ＭＯＳトランジスタで、同じ選択ゲートＳ
ＧＳ，ＳＧＤによって制御される選択ＭＯＳトランジス
タ（例えば図２のＳＴＤ00とＳＴＤ10、ＳＴＳ00とＳＴ
Ｓ10、ＳＴＤ01とＳＴＤ11、ＳＴＳ01とＳＴＳ11）のし
きい値に差を付ければよく、しきい値の設定の仕方は任
意性を有する。例えば図３のように、ビット線ＢＬj の
選択ＭＯＳトランジスタＳＴＤ00をＥ-type 、ＳＴＳ00
をＩ-type 、ビット線／ＢＬj の選択ＭＯＳトランジス
タＳＴＤ10をＩ-type 、ＳＴＳ10をＥ-type としてもよ
い。

【００７３】また、図２ではビット線ＢＬj につながる
セルのドレイン側の選択ＭＯＳトランジスタは全てＩ-t
ype で、ソース側の選択ＭＯＳトランジスタはＥ-type
だが、例えば図４のように、ビット線コンタクトを共有
する２つのＮＡＮＤブロックで、ドレイン側の選択ＭＯ
Ｓトランジスタの一方をＩ-type 、他方をＥ-type とし
てもよい。また、図２〜図４では交互に配設されている
ビット線ＢＬj が同時に選択されて読み出されるが、例
えば図５のように選択ＭＯＳトランジスタのしきい値を
設定して、ビット線ＢＬ0 が選択される時にはビット線
／ＢＬ1 が選択されるようにしてもよい。

【００７４】本発明では、この（実施例１）だけでなく
後述する（実施例５）までの全ての実施例において、１
本の選択ゲートを共有する選択ＭＯＳトランジスタの中
で、導通状態のものと、非導通状態のものが生じさせる
ことができ、またそのような選択ゲートを２本用意する
ことにより、同一選択ゲートを有するメモリセル内で選
択状態のメモリセルと、非選択状態のメモリセルを容易
に実現できることを利用している。

【００７５】従って、選択ＭＯＳトランジスタのしきい
値や選択ゲートに印加する電圧は任意性を有する。ドレ
イン側の選択ＭＯＳトランジスタがＶtd1 ，Ｖtd2 （Ｖ
td1＞Ｖtd2 ）の２種類のしきい値を持ち、ドレイン側
の選択ゲートに印加する電圧がＶsghd（Ｖsghd＞Ｖtd1
）、Ｖsgld（Ｖtd1 ＞Ｖsgld＞Ｖtd2 ）の２種類であ
り、ソース側の選択ＭＯＳトランジスタはＶts1 ，Ｖts
2 （Ｖts1 ＞Ｖts2 ）の２種類のしきい値を持ち、ソー
ス側の選択ゲートに印加する電圧はＶsghs（Ｖsghs＞Ｖ
ts1 ），Ｖsgls（Ｖts1 ＞Ｖsgls＞Ｖts2 ）の２種類で
あればよく、上記実施例のようにＶtd1 ＝Ｖts1 ，Ｖtd
2 ＝Ｖts2 ，Ｖsghd＝Ｖsghs，Ｖsgld＝Ｖsglsでなくて
もよい。

【００７６】例えば、ドレイン側の選択ＭＯＳトランジ
スタのしきい値を２Ｖと０．５Ｖの２種類とし、ソース
側の選択ＭＯＳトランジスタのしきい値を２．５Ｖと１
Ｖの２種類として、ドレイン側の選択ゲートに印加する
電圧をＶsgh ＝３Ｖ，Ｖsgl＝１．５Ｖ、ソース側の選
択ゲートに印加する電圧をＶsgh ＝３Ｖ，Ｖsgl ＝１．
２Ｖとしてもよい。

【００７７】Ｖsgh をＶccよりも大きくすれば、選択Ｍ
ＯＳトランジスタのコンダクタンスの増加（つまり抵抗
の減少）につながり、読み出しの際にＮＡＮＤセル列を
流れるセル電流が増加するので、ビット線放電時間が短
くなりその結果、読み出し，書き込みのベリファイ読み
出しが高速化される。Ｖsgh は例えばチップ内の昇圧回
路でＶccから昇圧すればよい。

【００７８】１本の選択ゲートを共有する選択ＭＯＳト
ランジスタを全て導通状態にする、選択ゲートの電圧Ｖ
sgh は電源電圧Ｖcc以下が望ましい。Ｖsgh がＶccより
も大きい場合には、チップ内で昇圧回路が必要になるの
でチップ面積の増加につながる。

【００７９】また、選択ＭＯＳトランジスタの小さい方
のしきい値Ｖt2は、負のしきい値（例えば−１Ｖ）であ
ってもよい。書き込み時に、書き込むセルがつながって
いるビット線には０Ｖを印加し、書き込まないセルがつ
ながっているビット線には中間電位（１０Ｖ程度）を印
加するが、この２つのビット線間にソース線を通じて電
流が流れないようにソース側の選択ゲートはオフにしな
ければならない。従って、Ｖt2を−１Ｖ程度の負のしき
い値に設定した場合、書き込み時にソース側の選択ゲー
トには負のしきい値の選択ゲートがオフする負電圧（例
えば−１．５Ｖ）を印加すればよい。

【００８０】選択ゲートのしきい値のうち大きい方の値
Ｖt1は、電源電圧Ｖcc以上の電圧（例えば３．５Ｖ）に
設定してもよい。この場合、読み出しやベリファイ読み
出し時にＶt1のしきい値を持つ選択ＭＯＳトランジスタ
をオンするためには、例えばチップ内部の昇圧回路を用
いて選択ゲートに例えば４Ｖを印加すればよい。

【００８１】ここで、図８のタイミング図を用いて、図
６のビット線ＢＬj に接続されているメモリセルＭＣ00
0 を読み出す場合の動作を説明する。センスアンプは制
御信号ＳＡＮ，ＳＡＰで制御されるＣＭＯＳフリップフ
ロップで形成されている。

【００８２】まず、制御信号ＴＧがＶcc（例えば３Ｖ）
からＶssになって、ＣＭＯＳフリップフロップＦＦとビ
ット線ＢＬj ，／ＢＬj が切り離される。次いで、プリ
チャージ信号φpA，φpBがＶssからＶccになり（時刻ｔ
0 ）、ビット線ＢＬj がＶA（例えば１．７Ｖ）に、ビ
ット線／ＢＬj がＶB （例えば１．５Ｖ）にプリチャー
ジされる（時刻ｔ1 ）。プリチャージが終わるとφpA，
φpBがＶssとなり、ビット線ＢＬj ，／ＢＬj はフロー
ティング状態になる。この後、ロウデコーダ３から制御
ゲート（ワード線）、選択ゲートに所望の電圧が印加さ
れる（時刻ｔ2）。

【００８３】図６のメモリセルＭＣ000 を読み出す場合
には、ＷＬ00は０Ｖ、ＷＬ01〜ＷＬ07は３Ｖ、ＳＧＤ0
は３Ｖ（Ｖsgh ）、ＳＧＳ0 は１．５Ｖ（Ｖsgl ）とな
る。メモリセルＭＣ000 に書き込まれたデータが“０”
の場合はメモリセルＭＣ000のしきい値が正なのでセル
電流は流れず、ビット線ＢＬj の電位は１．７Ｖのまま
である。データが“１”の場合は、セル電流が流れてビ
ット線ＢＬj の電位は下がり、１．５Ｖ以下になる。ま
た、選択ゲートＳＧＳ0 が１．５Ｖなので、選択トラン
ジスタＳＴＳ10はオフになり、メモリセルＭＣ100 に書
き込まれているデータに拘らずビット線／ＢＬj は放電
せず、プリチャージ電位１．５Ｖに保たれる。

【００８４】その後、時刻ｔ3 にＳＡＰが３Ｖ、ＳＡＮ
が０Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性
化され、時刻ｔ4 にφE が３ＶになることによりＣＭＯ
ＳフリップフロップＦＦがイコライズされて、ノードＮ
１，Ｎ２がＶcc／２（例えば１．５Ｖ）になる。時刻ｔ
5 にＴＧが３Ｖになり、ビット線とセンスアンプが接続
された後（時刻ｔ6 ）、ＳＡＮが０Ｖから３Ｖになりビ
ット線ＢＬj ，／ＢＬj の電位差が増幅される。その
後、時刻ｔ7 にＳＡＰが３Ｖから０Ｖになりデータがラ
ッチされる。

【００８５】つまり、メモリセルＭＣ000 に“０”が書
き込まれていれば、ノードＮ１が３Ｖ，ノードＮ２が０
Ｖとなる。ＭＣ000 に“１”が書き込まれていれば、ノ
ードＮ１が０Ｖ、ノードＮ２が３Ｖになる。その後、カ
ラム選択信号ＣＳＬｊが０Ｖから３Ｖとなると、ＣＭＯ
ＳフリップフロップにラッチされていたデータがＩ／
Ｏ，Ｉ／Ｏ’に出力される（時刻ｔ8 ）。

【００８６】次に、図６のビット線／ＢＬj に接続され
るメモリセルＭＣ100 を読み出す場合のタイミング図を
図１０に示した。この場合、ビット線ＢＬj に１．５
Ｖ、ビット線／ＢＬj に１．７Ｖプリチャージする（時
刻ｔ1 ）。セルデータのビット線への読み出し時にロウ
デコーダ３から制御ゲート（ワード線）に印加される電
圧はメモリセルＭＣ000 を読み出す場合と同様だが、選
択ゲートに印加される電圧はＳＧＤ0 は１．５Ｖ、ＳＧ
Ｓ0 は３Ｖである（時刻ｔ2 ）。

【００８７】メモリセルＭＣ100 に書き込まれたデータ
が“０”の場合は、メモリセルＭＣ100 のしきい値が正
なのでセル電流は流れず、ビット線／ＢＬj の電位は
１．７Ｖのままである。データが“１”の場合は、セル
電流が流れてビット線／ＢＬjの電位は下がり、１．５
Ｖ以下になる。また、選択ゲートＳＧＤ0 が１．５Ｖな
ので、選択ＭＯＳトランジスタＳＴＤ00はオフになり、
メモリセルＭＣ000 に書き込まれているデータに拘らず
ビット線ＢＬj は放電せず、プリチャージ電位１．５Ｖ
に保たれる。その後、メモリセルＭＣ000 を読み出しす
る場合と同様にビット線／ＢＬj に読み出されたデータ
がセンスアンプでセンス及びラッチされ、そしてＩ／
Ｏ，Ｉ／Ｏ’に出力される。

【００８８】読み出し動作のタイミングは任意性を有す
る。例えば、時刻ｔ5 に図９のようにビット線とセンス
アンプを接続するトランスファゲートをオンにしてビッ
ト線ＢＬj ，／ＢＬj の電位をノードＮ１，Ｎ２に転送
した後、トランスファゲートをオフにしてもよい。従っ
て、ビット線対がセンスアンプから切り離されることに
よりセンスアンプの負荷容量が減ったため、センス及び
データラッチ時にノードＮ１、Ｎ２の電位は急速に決定
されることになる。

【００８９】図８〜図１０のタイミング図では、センス
アンプのセンス動作時にまずＳＡＮを０Ｖから３Ｖにし
てＣＭＯＳフリップフロップＦＦのＮチャネルトランジ
スタをオンにしてから後に、ＳＡＰを３Ｖから０Ｖにし
てＣＭＯＳフリップフロップＦＦのＰチャネルトランジ
スタをオンにしているが、ＳＡＮを０Ｖから３Ｖにする
のとほぼ同時にＳＡＰを３Ｖから０Ｖにしてもよい。

【００９０】ビット線ＢＬj に接続するセルのデータを
センスアンプでセンス及びラッチした時には、ビット線
ＢＬj ，／ＢＬj の電位は一方が０Ｖ、他方がＶcc（例
えば３Ｖ）になっている。ビット線ＢＬj のセルデータ
をセンスアンプからＩ／Ｏ，Ｉ／Ｏ’に出力後、φE を
３Ｖにすれば、ビット線ＢＬj ，／ＢＬj 間がつながり
（イコライズ）、プリチャージすることなくビット線Ｂ
Ｌj ，／ＢＬj が１．５Ｖになる。その後、例えばビッ
ト線／ＢＬｊを読み出す場合にはφPBを３Ｖ、ＶB を
１．７Ｖにすることにより、ビット線／ＢＬj を１．７
Ｖにプリチャージすればよい。このようにビット線ＢＬ
j をセンス後、ビット線ＢＬj ，／ＢＬj間をつなぐこ
とによって、次の読み出しのプリチャージ時間を短時間
にし、さらにプリチャージに要する消費電力を低減でき
る。

【００９１】また、図７のようにセンスアンプに書き込
み後にベリファイを行う回路を付加してもよい。

【００９２】ビット線対に異なった電位をプリチャージ
する方法は、図６に示したように周辺回路から電位ＶA
，ＶB を転送する方法の他に、例えば図１１のように
ダミーセルを設けてもよい。この場合、ビット線ＢＬj
，／ＢＬj を同電位ＶPRにプリチャージする。ダミー
セルで流れる電流はセルの最悪の読み出し電流よりも小
さくしておく。これには、直列接続するダミーＮＡＮＤ
型セルをデプレッション型トランジスタにし、チャネル
長Ｌを大きく、チャネル幅Ｗを小さくしておくなど方法
などがある。

【００９３】ダミー選択ＭＯＳトランジスタのしきい値
を図１１のように設定すれば、ビット線ＢＬj に接続す
るメモリーセルのデータをビット線ＢＬj に読み出す場
合には、ビット線／ＢＬj はダミーセルを通じて放電さ
れ、ビット線／ＢＬj に接続するメモリーセルのデータ
を読み出す場合には、ビット線ＢＬj がダミーセルを通
じて放電される。

【００９４】メモリセルＭＣ000 を読み出す場合を例に
とって本実施例の動作を説明する。まず、プリチャージ
制御信号ＰＲＥが３Ｖになり、ビット線ＢＬj 、／ＢＬ
j がプリチャージ電位ＶPR（例えば１．７Ｖ）にプリチ
ャージされる。その後、メモリセルの制御ゲート線，選
択ゲートが選択され、ダミーワード線ＤＷＬには０Ｖ、
ダミー選択ゲートＤＳＧＳ，ＤＳＧＤには選択ＭＯＳト
ランジスタの選択ゲートＳＧＳ，ＳＧＤに印加する電圧
とほぼ同じ電圧が印加される。

【００９５】メモリセルＭＣ000 に“０”が書き込まれ
ていれば、ビット線ＢＬj は放電せずプリチャージ電位
１．７Ｖを保つ。ＭＣ000 に“１”が書き込まれていれ
ば、ビット線ＢＬj は例えば１．３Ｖまで放電する。
“１”が書き込まれたビット線ＢＬj が１．３Ｖまで放
電した時に、ビット線／ＢＬj はダミーセルを通じて
１．５Ｖまで放電するようすればよい。その後、ビット
線対の電位をセンスアンプで差動増幅する動作は図６の
実施例と同様である。

【００９６】ビット線対に異なった電位をプリチャージ
する方法としては、ダミーセルを図１２のように１トラ
ンジスタ，１キャパシタで構成してもよい。まず、ビッ
ト線プリチャージ制御信号ＰＲＥが３Ｖになり、ビット
線ＢＬj ，／ＢＬj を同電位ＶPRにプリチャージする。
制御信号ＰＲＥが０Ｖになりビット線がフローティング
状態になった後、メモリセルＭＣ000 のデータをビット
線ＢＬj に読み出す場合には、φPBが３Ｖになり、キャ
パシタＣ1 が充電される。キャパシタＣ1 に充電された
電荷分だけビット線／ＢＬj がプリチャージ電位ＶPRか
ら下がる。これをビット線対を差動増幅する際のレファ
レンス電位とすればよい。

【００９７】メモリセルＭＣ100 のデータをビット線／
ＢＬj に読み出す場合には、φPAが３Ｖになることによ
りキャパシタＣ0 が充電され、ビット線ＢＬj がプリチ
ャージ電位ＶPRから下がる。このビット線ＢＬj をレフ
ァレンス電位とすればよい。

【００９８】また、図６〜図１０の実施例では、読み出
すメモリセルが接続されているビット線を放電している
間に、センスアンプにつながるビット線対のうちの他方
のビット線（例えば図６のメモリセルＭＣ000 を読み出
す場合にはビット線／ＢＬj、メモリセルＭＣ100 を読
み出す場合にはビット線ＢＬj ）はフローティング状態
である。しかし、ビット線（例えばビット線ＢＬj ）が
１．７Ｖにプリチャージされ、その後メモリセルのデー
タを読み出している間も、プリチャージ制御信号φPBを
３Ｖに保つことによって、レファレンスとなるビット線
（例えばビット線／ＢＬj ）をレファレンス電位１．５
Ｖに固定することもできる。

【００９９】このようにビット線／ＢＬj をレファレン
ス電位に保つことによって、ビット線放電時の隣接ビッ
ト線間容量結合に起因するノイズを低減することができ
る。また、上記読み出しの場合と同様に書き込み後のベ
リファイリード（実施例４で詳細に記してある）時には
ビット線はセルに書き込んだデータに従って充放電を行
うが、読み出さないビット線／ＢＬj をレファレンス電
位に保てば、ビット線間容量結合に起因するノイズを低
減することができる。

【０１００】ビット線に読み出されたメモリセルのデー
タをセンス及びラッチする際の、隣接ビット線間容量結
合によるノイズを低減するために、図１３のようにＤＲ
ＡＭで提案されているツイスティッド・ビット線方式に
してもよい。図１４のようなツイスティッド・ビット線
方式にしてもよい。

【０１０１】選択ＭＯＳトランジスタを図１５のように
選択ゲート，浮遊ゲートを有するセルで構成してもよ
い。本実施例の場合、半導体記憶装置を出荷する前に選
択ＭＯＳトランジスタの浮遊ゲートに電子を注入するこ
とにより、選択ＭＯＳトランジスタのしきい値を決める
ことができる。ドレイン側の選択ＭＯＳトランジスタ
（例えば図１５のＳＴＤ00）の浮遊ゲートへの電子の注
入は、基板からのトンネリングで行えばよい。

【０１０２】つまり、ワード線ＷＬ00〜ＷＬ07は中間電
位（１０Ｖ程度）或いは０Ｖ、選択ゲートＳＧＤ0 はＶ
pp（２０Ｖ程度）、選択ゲートＳＧＤ0 は０Ｖ、ビット
線ＢＬ0 は０Ｖ、ビット線／ＢＬ0 ，ＢＬ1 ，／ＢＬ1
は中間電位（１０Ｖ程度）にすればよい。さらに、ソー
ス側の選択ＭＯＳトランジスタのしきい値を決めるに
は、選択ゲートＳＧＤ0 ，ＳＧＳ0 、ワード線ＷＬ00〜
ＷＬ07を全て“Ｈ”にしてＮＡＮＤセル列を全てオンに
し、ビット線ＢＬ0 にはＶpp又は中間電位、ビット線／
ＢＬ0 ，ＢＬ1 ，／ＢＬ1 には０Ｖを与えてホットエレ
クトロン注入すればよい。

【０１０３】このように本発明によれば、選択ＭＯＳト
ランジスタのしきい値と選択ゲートに印加する電圧を変
えることにより、チップ面積を増加させることなくフォ
ールディッド・ビット線方式を実現でき、高速なランダ
ムリードが可能になる。しきい値を変える方法として
は、選択ＭＯＳトランジスタのゲート酸化膜厚を変え
る、選択ＭＯＳトランジスタにチャネルドープした不純
物の濃度を変えるなどが考えられる。或いは選択ＭＯＳ
トランジスタに不純物のチャネルドープするか、しない
によってしきい値に差をつけてもよい。選択ＭＯＳトラ
ンジスタのチャネル長を変えることによってもしきい値
を変えることができる。つまり、チャネル長が短いトラ
ンジスタでは短チャネル効果によってしきい値が小さく
なるので、これをＩ-type トランジスタとしてもよい。

【０１０４】また、ゲート酸化膜厚，チャネルの不純物
濃度を変える方法としても、新たに製造工程を導入しな
くても、周辺回路のチャネルドープなど、他の製造工程
を利用してもよい。いずれの方法でも選択ＭＯＳトラン
ジスタのしきい値に差をつければよく、しきい値に差が
できれば基板バイアスなどによって所定のしきい値を得
ることができる。

【０１０５】従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、
書き込みブロックのソース側の選択ゲートに０Ｖを与え
ているが、ソース側の選択ＭＯＳトランジスタがＩ-typ
e でしきい値Ｖt2が０．１Ｖ程度の場合（或いは負のし
きい値の場合）、ソース側の選択ＭＯＳトランジスタは
完全にはカットオフせず、セル電流が例えば０．１μＡ
流れて書き込まないビット線が中間電位（１０Ｖ程度）
から放電する。

【０１０６】例えば、２００本のビット線に接続するメ
モリセルには書き込みを行わず、ビット線を中間電位に
充電するとすると、セル電流は計２００×０．１μＡ＝
２０μＡ流れることになる。Ｉ-type トランジスタのカ
ットオフ特性を向上させるためには書き込み時に共通ソ
ース線に、例えば０．５Ｖ程度の電圧を加えればよい。
ソースに０．５Ｖ印加すれば、ソース−基板間の電位差
が−０．５Ｖになり、基板バイアス効果でＩ-type トラ
ンジスタのしきい値が増加するので、Ｉ-typeトランジ
スタのゲートに０Ｖ印加した時のカットオフ特性が向上
し、読み出し時のセル電流を低減できる。

【０１０７】選択ゲートのしきい値のうち、小さい方
（I-type）のしきい値を例えば０．５Ｖと設定するため
に、基板濃度を薄くする方法が考えられる。基板濃度が
薄いＩ-type トランジスタでは、ゲート電圧を印加しな
くてもドレイン電圧を印加するとドレイン−基板間の空
乏層が広がり、その結果ドレイン−基板間の空乏層とソ
ース−基板間の空乏層がつながりやくすなる（パンチス
ルー）という問題点がある。Ｉ-type の選択ＭＯＳトラ
ンジスタのパンチスルー耐圧を上げるために、Ｉ-type
の選択ＭＯＳトランジスタのチャネル長Ｌを長くすれば
よい。

【０１０８】なお、以上の実施例ではＮＡＮＤセル型Ｅ
ＥＰＲＯＭについて説明したが、メモリセルのドレイン
側が選択ゲートを介してビット線につながり、メモリセ
ルのソース側も選択ゲートを介してソース線につながる
不揮発性半導体記憶装置であれば本発明は有効である。
例えば図１６に示したようなＡＮＤセル型ＥＥＰＲＯＭ
（H.Kume el al.;IEDM Tech.Dig.,Dec.1992,pp.991-99
3）でも本発明は有効であるし、ドレイン側の選択ゲー
トとソース側の選択ゲートの間に１つのメモリセルを有
するＮＯＲ型ＥＥＰＲＯＭやマスクＲＯＭでも有効であ
る。

【０１０９】（実施例２）以下、（課題２）を解決する
実施例を説明する。

【０１１０】図１７は、本実施例に係わるＮＡＮＤセル
型ＥＥＰＲＯＭの構成を示すブロック図である。図中の
１はメモリ手段としてのメモリセルアレイであり、オー
プンビット線方式なのでメモリセルは１Ａ，１Ｂに２分
割されている。メモリセルアレイ１Ａ，１Ｂはそれぞれ
所定単位に少なくとも２分割されている。

【０１１１】本実施例では、１ページを２５６ビットと
し、メモリセルアレイ１Ａ，１Ｂは１２８ビットずつ１
Ａ１，１Ａ２と１Ｂ１，１Ｂ２に分割されているとす
る。２はデータ書き込み，読み出しを行うためのラッチ
手段としてのセンスアンプ回路であり、メモリセルアレ
イ１Ａ，１Ｂと同様に所定単位毎に少なくとも２分割さ
れている。図１７ではセンスアンプは２Ａ，２Ｂに２分
割されている。３はワード線選択を行うロウデコーダ、
４はビット線選択を行うカラムデコーダ、５はアドレス
バッファ，６はＩ／Ｏセンスアンプ、７はデータ入出力
バッファ、８は基板電位制御回路である。

【０１１２】メモリセルアレイ１Ａ１を図１８、１Ｂ１
を図１９、１Ａ２を図２０、１Ｂ２を図２１に示した。
図１８〜図２１でメモリセルアレイの選択ＭＯＳトラン
ジスタのしきい値は上記（実施例１）と同様に２種類の
値を持つ。Ｅ-type と記した選択ＭＯＳトランジスタの
しきい値は２Ｖ、Ｉ-type と記した選択ＭＯＳトランジ
スタのしきい値は０．５Ｖであるとする。従ってＥ-typ
e の選択ＭＯＳトランジスタもＩ-type の選択ＭＯＳト
ランジスタも共にオンする場合には選択ゲートにＶcc
（例えば３Ｖ）を印加し、Ｉ-type のみをオンする場合
には選択ゲートに１．５Ｖ印加する。

【０１１３】メモリセルアレイ１Ａ１のデータをビット
線ＢＬ0A〜ＢＬ127Aに読み出す場合には、ドレイン側の
選択ゲートＳＧＤは３Ｖ、ソース側の選択ゲートＳＧＳ
は１．５Ｖにする。一方、メモリセルアレイ１Ａ２のデ
ータをビット線ＢＬ128A〜ＢＬ255Aに読み出す場合に
は、ドレイン側の選択ゲートＳＧＤは１．５Ｖ、ソース
側の選択ゲートＳＧＳは３Ｖにする。メモリセルアレイ
１Ａ１と１Ａ２のデータを同時に読み出す場合には、Ｓ
ＧＳもＳＧＤも共に３Ｖにすればよい。

【０１１４】センスアンプは上記（実施例１）のフォー
ルディッド・ビット線方式と同様に差動式センスアンプ
である。メモリセルアレイ１Ａ１，１Ｂ１に接続するセ
ンスアンプ２Ａ（ＳＡ１）を図２２、メモリセルアレイ
１Ａ２，１Ｂ２に接続するセンスアンプ２Ｂ（ＳＡ２）
を図２３に示した。

【０１１５】ここで、２ページに書き込まれたデータを
読み出す場合を例にとり、図２４，２５のタイミング図
を用いて、本実施例の読み出し動作を説明する。まず、
１ページ目では、センスアンプ２Ａ（ＳＡ１）とセンス
アンプ２Ｂ（ＳＡ２）が同時に動作する。制御信号ＴＧ
１，ＴＧ２が３Ｖから０ＶになってＣＭＯＳフリップフ
ロップＦＦ１，ＦＦ２とビット線ＢＬjA，ＢＬjB（ｊ＝
０，１，…，２５５）が切り離される。

【０１１６】次に、プリチャージ信号φpA1 ，φpB1 ，
φpA2 ，φpB2 が０Ｖから３Ｖになり、ビット線ＢＬjA
（ｊ＝０，１，…，２５５）が例えば１．７Ｖに、ビッ
ト線ＢＬjB（ｊ＝０，１，…，２５５）が例えば１．５
Ｖにプリチャージされる。プリチャージが終わるとφpA
1 ，φpB1 ，φpA2 ，φpB2 が０Ｖとなり、ビット線Ｂ
ＬjA、ＢＬjB（ｊ＝０，１，…，２５５）はフローティ
ング状態になる。この後、ロウデコーダ３から制御ゲー
ト、選択ゲートに所望の電圧が印加される。

【０１１７】図１８、１９でＷＬ00は０Ｖ、ＷＬ01〜Ｗ
Ｌ07は３Ｖ、ＳＧＤ0 は３Ｖ、ＳＧＳ0 は３Ｖとなる。
ワード線ＷＬ00によって選択されたメモリセルに書き込
まれたデータが“０”の場合はメモリセルのしきい値が
正なのでセル電流は流れず、ビット線ＢＬjAの電位は
１．７Ｖのままである。データが“１”の場合は、セル
電流が流れてビット線ＢＬjAの電位は下がり、１．５Ｖ
以下になる。またビット線ＢＬjBは放電せず、プリチャ
ージ電位１．５Ｖに保たれる。

【０１１８】その後、ＳＡＰ1 ，ＳＡＰ2 が３Ｖ、ＳＡ
Ｎ1 ，ＳＡＮ2 が０Ｖとなり、ＣＭＯＳフリップフロッ
プＦＦ１，ＦＦ２が不活性化され、φE1，φE2が３Ｖに
なることによりＣＭＯＳフリップフロップＦＦ１，ＦＦ
２がリセットされる。そしてＴＧ１，ＴＧ２が３Ｖにな
り、ビット線とセンスアンプが接続された後、ＳＡＮ1
，ＳＡＮ2 が３Ｖから０Ｖになりビット線ＢＬjA，Ｂ
ＬjB（ｊ＝０，１，…，２５５）の電位差が増幅され
る。その後、ＳＡＰ1 ，ＳＡＮ2 が０Ｖから３Ｖになり
データがラッチされる。そして、カラム選択信号ＣＳＬ
ｊ（ｊ＝０，１，…，２５５）が次々に選択され、ＣＭ
ＯＳフリップフロップにラッチされていたデータがＩ／
Ｏ，Ｉ／Ｏ’に出力される（ページリード）。

【０１１９】１ページ目の前半のデータ（カラムアドレ
ス０〜１２７）をページリードした後、１ページ目の後
半のデータをページリードする間に、２ページ目のロウ
アドレスの前半のデータ（ビット線ＢＬjA；ｊ＝０，
１，…，１２７…につながるメモリセルのデータ）のラ
ンダムリードを行う。これは、例えばカラムアドレスが
１２８であることを検知して行えばよい。

【０１２０】まず、プリチャージ信号φpA1 ，φpB1 ，
φpA2 ，φpB2 が０Ｖから３Ｖになり、ビット線ＢＬjA
（ｊ＝０，１，…，１２７）が１．７Ｖにビット線ＢＬ
jB（ｊ＝０，１，…，１２７）が１．５Ｖにプリチャー
ジされる。プリチャージが終わるとφpA1 ，φpB1 ，φ
pA2 ，φpB2 が０Ｖとなり、ビット線ＢＬjA，ＢＬjB
（ｊ＝０，１，…，１２７）はフローティング状態にな
る。この後、ロウデコーダ３から制御ゲート、選択ゲー
トに所望の電圧が印加される。ＷＬ01は０Ｖ，ＷＬ00、
ＷＬ02〜ＷＬ07は３Ｖ、ＳＧＤ0 は３Ｖ、ＳＧＳ0 は
１．５Ｖとなる。

【０１２１】ワード線ＷＬ01によって選択されるメモリ
セルに書き込まれたデータが“０”の場合は、メモリセ
ルしきい値が正なのでセル電流は流れず、ビット線ＢＬ
jA（ｊ＝０，１，…，１２７）の電位は１．７Ｖのまま
である。データが“１”の場合は、セル電流が流れてビ
ット線ＢＬjA（ｊ＝０，１，…，１２７）の電位は下が
り、１．５Ｖ以下になる。また、ビット線ＢＬjB（ｊ＝
０，１，…，１２７）は放電せず、プリチャージ電位
１．５Ｖが保たれる。

【０１２２】その後、ＳＡＰ1 が３Ｖ、ＳＡＮ1 が０Ｖ
となり、ＣＭＯＳフリップフロップＦＦ１が不活性化さ
れ、φE1が３ＶになることによりＣＭＯＳフリップフロ
ップＦＦ１がイコライズされる。そしてＴＧ１が３Ｖに
なり、ビット線とセンスアンプが接続された後、ＳＡＮ
1 が３Ｖから０Ｖになりビット線ＢＬjA，ＢＬjB（ｊ＝
０，１，…，１２７）の電位差が増幅される。その後、
ＳＡＰ1 ，ＳＡＮ2 が０Ｖから３Ｖになりデータがセン
スアンプ２Ａ（ＳＡ１）にラッチされる。

【０１２３】１ページ目のページリードが２５６カラム
アドレス分進んだところでは、既に次の２ページ目の１
２８カラムアドレス分のデータがセンスアンプ２Ａ（Ｓ
Ａ１）にラッチされているので、ランダムリード動作を
する必要ない。センスアンプ２Ａ（ＳＡ１）から２ペー
ジ目のカラムアドレス０〜１２７までをページリードし
ている間に、２ページ目の後半のカラムアドレス１２８
〜２５５に対するランダムリード動作を行う。つまり、
ロウデコーダ３から制御ゲート、選択ゲートに所望の電
圧が印加される。ＷＬ01は０Ｖ、ＷＬ00，ＷＬ02〜ＷＬ
07は３Ｖ、ＳＧＤ0 は１．５Ｖ、ＳＧＳ0 は３Ｖとな
る。

【０１２４】ワード線ＷＬ01によって選択されるメモリ
セルに書き込まれたデータが“０”の場合は、メモリセ
ルしきい値が正なのでセル電流は流れず、ビット線ＢＬ
jAの電位は１．７Ｖのままである。データが“１”の場
合は、セル電流が流れてビット線ＢＬjA（ｊ＝１２８，
１２９，…，２５５）の電位は下がり、１．５Ｖ以下に
なる。

【０１２５】また、ビット線ＢＬjB（ｊ＝１２８，１２
９，…，２５５）は放電せず、プリチャージ電位１．５
Ｖに保たれる。そして、ＳＡＰ2 が３Ｖ、ＳＡＮ2 が０
Ｖとなり、ＣＭＯＳフリップフロップＦＦ２が不活性化
され、φE2が３ＶになることによりＣＭＯＳフリップフ
ロップＦＦ２がリセットされる。そして、ＴＧ２が３Ｖ
になり、ビット線とセンスアンプが接続された後、ＳＡ
Ｎ2 が０Ｖから３Ｖになりビット線ＢＬjA、ＢＬjB（ｊ
＝１２８，１２９，…，２５５）の電位差が増幅され
る。その後、ＳＡＰ2 が３Ｖから0 Ｖになりデータがセ
ンスアンプ２Ｂ（ＳＡ２）にラッチされる。

【０１２６】２ページ目のページリードが１２８カラム
アドレス分進んだところでは、既に次の２ページ目の後
半の１２８カラムアドレス分のデータがセンスアンプ２
Ｂ（ＳＡ２）にラッチされているので、ランダムリード
動作をする必要なく、２ページ目の後半の１２８カラム
アドレス分のデータをシリアルリードできる。

【０１２７】本発明は、上記実施例に限られない。上記
実施例では、メモリセルを２分割したが、例えば４分割
にしてもかまわないし、任意の数に分割してもよい。

【０１２８】図２４，２５のタイミングチャートは一例
を示したにすぎない。１ページ目のデータのランダムリ
ードを図２４，２５のタイミングチャートではセンスア
ンプ２Ａ（ＳＡ１）とセンスアンプ２Ｂ（ＳＡ２）で同
時に行っているが、図２６，２７のタイミング図に示し
たように、まず１ページ目の前半のカラムアドレスに相
当するメモリセルのランダムリードを行い、続いて１ペ
ージ目の前半のデータをページリードしている間に１ペ
ージ目の後半のデータをランダムリードしてもよい。

【０１２９】さらに、図２４，２５では２ページ目の前
半のデータのランダムリードと２ページ目の後半のデー
タのランダムリードでビット線のプリチャージを同時に
行っているが、図２６，２７のようにセンスアンプ２Ａ
（ＳＡ１）でランダムリードする場合と、センスアンプ
２Ｂ（ＳＡ２）でランダムリードする場合でビット線の
プリチャージのタイミングを変えてもよい。

【０１３０】また、メモリセルアレイの分割は物理的に
連続のものを１つの分割単位としなくてもよい。例え
ば、図２８、図２９に示したようにセンスアンプＳＡ１
に接続するビット線と、センスアンプＳＡ２に接続する
ビット線を交互に配列してもよい。センスアンプＳＡ１
に接続するビット線をランダムリードする間は、センス
アンプＳＡ２に接続するビット線を０Ｖに接地すること
ができるが、この場合センスアンプＳＡ１に接続するビ
ット線間距離は図１８〜図２１の場合の２倍になるの
で、ランダムリードの際にビット線間容量結合に起因す
る雑音を低減することができる。

【０１３１】本発明を適用できるのはオープンビット線
配置のメモリセルアレイに限らない。例えば、図３０の
ようなインバータ型センスアンプを持つ図３１のような
シングルエンド型のメモリセル配置にしてもよい。図３
１でビット線ＢＬj （ｊ＝０，１，…，２５５）に接続
するメモリセルアレイは図２８のビット線ＢＬjA（ｊ＝
０，１，…，２５５）に接続するメモリセルアレイのよ
うにすればよい。

【０１３２】（実施例３）以下、（課題３）を解決する
実施例を説明する。

【０１３３】従来のメモリセルアレイでは、読み出し，
書き込み時にロウデコーダ３であるワード線を選択する
と、選択されたワード線とビット線が交差する所に配設
されているメモリセルは全て選択される。従って、隣接
するビット線に接続するメモリセルの一方を選択し、他
方を非選択にすることはできない。

【０１３４】上記（実施例１）、（実施例２）で説明し
ているように、本発明によればＮＡＮＤブロックのソー
ス側の選択ＭＯＳトランジスタとドレイン側の選択ＭＯ
Ｓトランジスタのしきい値を変え、更にソース側の選択
ゲートとドレイン側の選択ゲートに印加する電圧を変え
ることによって、隣接するビット線の一方を選択し、他
方のビット線を非選択にすることができる。その結果、
読み出し，書き込み時のビット線へのプリチャージを省
略することによって、プリチャージ時間を短縮し、消費
電力を低減することができる。

【０１３５】そこで本実施例（実施例３）では、読み出
し時にプリチャージ時間を短縮し、消費電力を低減する
実施例を説明する。また、書き込み時にプリチャージ時
間を短縮し、消費電力を低減する例は次の実施例（実施
例４）で説明する。

【０１３６】図３２は、本実施例に係わるＮＡＮＤセル
型ＥＥＰＲＯＭの構成を示すブロック図である。図中の
１はメモリ手段としてのメモリセルアレイであり、オー
プンビット線方式なので１Ａ，１Ｂに２分割されてい
る。本実施例では１ページを２５６ビットとする。２は
データ書き込み，読み出しを行うためのラッチ手段とし
てのセンスアンプ回路である。３はワード線選択を行う
ロウデコーダ、４はビット線選択を行うカラムデコー
ダ、５はアドレスバッファ、６はＩ／Ｏセンスアンプ、
７はデータ入出力バッファ、８は基板電位制御回路であ
る。

【０１３７】メモリセルアレイ１Ａは図２８と同様、メ
モリセルアレイ１Ｂは図２９と同様である。但し、メモ
リセルアレイ１Ａ、１Ｂに配設されている図２８のビッ
ト線ＢＬjA，ＢＬjB（ｊ＝０，１，…，１２７）に接続
するセンスアンプＳＡ１は図２２ではなく、図３３であ
る。同様にメモリセルアレイ１Ａ，１Ｂに配設されてい
る図２９のビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２
９，…，２５５）に接続するセンスアンプＳＡ２は図２
３ではなく、図３４である。図３３、図３４のセンスア
ンプＳＡ１，ＳＡ２では図２２、図２３のセンスアンプ
ＳＡ１，ＳＡ２にビット線ＢＬjA，ＢＬjB間を制御信号
φEQ1 ，φEQ2 によってイコライズする（同電位にす
る）ためのトランジスタが付加されている。

【０１３８】読み出し時に、ビット線間容量結合に起因
する雑音を低減するために、ビット線を１本おきに基準
電位に保つ（ビット線シールド）。この場合、書き込み
動作はまず例えばビット線ＢＬjA（ｊ＝０，１，…，１
２７）につながるセルに対して行ってから、次にビット
線ＢＬjA（ｊ＝１２８，１２９，…，２５５）に接続す
るセルに対して書き込みを行う。ここでは、ビット線Ｂ
ＬjA（ｊ＝０，１，…，１２７）に書き込まれたデータ
（１ページ目のデータ）をまず読み、次にビット線ＢＬ
jA（ｊ＝１２８，１２９，…，２５５）に書き込まれた
データ（２ページ目のデータ）を読み出す場合を例にと
って、本実施例を説明する。

【０１３９】ビット線ＢＬjA（ｊ＝０，１，…，１２
７）のデータを読み出す場合に、シールドするビット線
ＢＬjA（ｊ＝１２８，１２９，…，２５５）は基準電位
（例えば１．５Ｖ）に保つ。従来のメモリセルアレイで
は隣接するビット線が同時に選択されて放電するため
に、シールドするビット線は０Ｖしかできなかった。以
下１ページ目のデータをビット線に読み出す時とビット
線に読み出されたデータをセンスアンプでセンスする
時、及び２ページ目のデータをビット線に読み出す場合
に分けて、図３５のタイミング図を用いて説明する。

【０１４０】＜ビット線への１ページ目のデータ読み出
し時＞図２８のメモリセルアレイでワード線ＷＬ00で選
択され、ビット線ＢＬjA（ｊ＝０，１，…，１２７）に
接続するメモリセルを読み出す際には、まずビット線Ｂ
ＬjA（ｊ＝０，１，…，１２７）を１．７Ｖに、ビット
線ＢＬjB（ｊ＝１２８，１２９，…，２５５）を１．５
Ｖにプリチャージし、シールドするビット線ＢＬjA、Ｂ
ＬjB（ｊ＝１２８，１２９，…，２５５）は基準電位
（例えば１．５Ｖ）にプリチャージする。

【０１４１】ビット線プリチャージ後、制御ゲートＷＬ
00は０Ｖ、ＷＬ01〜ＷＬ07は３Ｖ、選択ゲートＳＧＳ0
は１．５Ｖ、ＳＧＤ0 は３Ｖにする。この場合、ビット
線ＢＬjA（ｊ＝０，１，…，１２７）のソース側の選択
ＭＯＳトランジスタはオンするが、ビット線ＢＬjA（ｊ
＝１２８，１２９，…，２５５）のソース側の選択ＭＯ
Ｓトランジスタはオフする。従って、ビット線ＢＬjA
（ｊ＝０，１，…，１２７）はワード線ＷＬ00により選
択されるメモリセルのデータが“１”ならば放電する
が、ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５
５）は放電しない。

【０１４２】ビット線ＢＬjA（ｊ＝０，１，…，１２
７）が放電することによって、ビット線間容量結合でビ
ット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）の電
位が基準電位から落ちるが、ビット線ＢＬjA（ｊ＝０，
１，…，１２７）が放電している間に、例えばＶA2，Ｖ
B2を基準電位１．５Ｖ、制御信号φPA2 ，φPB2 を３Ｖ
にすることによって、ビット線ＢＬjA，ＢＬjB（ｊ＝１
２８，１２９，…，２５５）を１．５Ｖにプリチャージ
しつづければ、シールドするビット線ＢＬjA，ＢＬjB
（ｊ＝１２８，１２９，…，２５５）を基準電位に保つ
ことができる。

【０１４３】ビット線ＢＬjA（ｊ＝０，１，…，１２
７）にセルデータが読み出された後、制御信号φPA2 ，
φPB2 が０Ｖになり、ビット線ＢＬjB（ｊ＝０，１，
…，１２７）、及びビット線ＢＬjA，ＢＬjB（ｊ＝１２
８，１２９，…，２５５）はフローティングになる。

【０１４４】ビット線へのセルデータの読み出し時に
は、シールドするビット線ＢＬjA，ＢＬjB（ｊ＝１２
８，１２９，…，２５５）間は制御信号φEQ2 を３Ｖに
することによってイコライズしてもよいし、シールドす
るビット線ＢＬjAとＢＬjB（ｊ＝１２８，１２９，…，
２５５）を接続せずに（イコライズせずに）独立に基準
電位１．５Ｖにプリチャージしてもよい。

【０１４５】＜ビット線に読み出された１ページ目のデ
ータを増幅、センスする時＞ワード線ＷＬ00によって選
択されたメモリセルのデータを反映して、ビット線ＢＬ
jA（ｊ＝０，１，…，１２７）の電位が決定した後、ビ
ット線の電位を（実施例２）で説明しているのと同様
に、差動式にセンスする。その際、シールドするビット
線ＢＬjA、ＢＬjB（ｊ＝１２８，１２９，…，２５５）
はフローティング状態であるが、制御信号φEQ2 を３Ｖ
に保つことによってイコライズされて同電位（１．５
Ｖ）になっている。差動的にセンスすることによって、
ビット線ＢＬjA（ｊ＝０，１，…，１２７）に読み出し
たセルデータが“０”ならばビット線ＢＬjAは３Ｖにな
り、ビット線ＢＬjB（ｊ＝０，１，…，１２７）は０Ｖ
になる。

【０１４６】従って、図３６（ａ）のように、センスに
よってシールドするビット線ＢＬjA（ｊ＝１２８，１２
９，…，２５５）は、ビット線ＢＬjA（ｊ＝０，１，
…，１２７）との間の容量結合でδだけ基準電位から電
位が持ち上がる。一方、シールドするビット線ＢＬjB
（ｊ＝１２８，１２９，…，２５５）は、ビット線ＢＬ
jB（ｊ＝０，１，…，１２７）との間の容量結合で−δ
だけ基準電位から電位が下がる。しかし、シールドする
ビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２
５５）間はイコライズされているのでビット線ＢＬjAに
かかるビット線容量結合ノイズδと、ビット線ＢＬjBに
かかるビット線容量結合ノイズ−δが打ち消し合い、そ
の結果シールドするビット線ＢＬjA，ＢＬjB（ｊ＝１２
８，１２９，…，２５５）は基準電位１．５Ｖに保たれ
る。

【０１４７】ビット線ＢＬjA（ｊ＝０，１，…，１２
７）に読み出されたデータが“１”である場合も同様
に、図３６（ｂ）のように、ビット線ＢＬjA（ｊ＝０，
１，…，１２７）、ＢＬjB（ｊ＝０，１，…，１２７）
間をつなげる（イコライズする）ことによって、シール
ドされるビット線は基準電位を保つことができる。

【０１４８】＜２ページ目のデータを読み出す時＞以上
で説明したように、ビット線ＢＬjA（ｊ＝０，１，…，
１２７）に接続するメモリセルのデータを読み出した後
では、ビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，
…，２５５）は既に１．５Ｖにプリチャージされてい
る。また、最初に読み出されたビット線ＢＬjA（ｊ＝
０，１，…，１２７）、及びビット線ＢＬjB（ｊ＝０，
１，…，１２７）はセンス動作後、一方が０Ｖ、他方が
３Ｖになっているので、次にビット線ＢＬjA（ｊ＝１２
８，１２９，…，２５５）に接続するデータを読み出す
場合には、φEQ1 を３Ｖにすれば（φE1を３Ｖにしても
よい）、プリチャージすることなくシールドするビット
線ＢＬjA，ＢＬjB（ｊ＝０，１，…，１２７）を基準電
位１．５Ｖにすることができる。

【０１４９】従って、ビット線ＢＬjA（ｊ＝０，１，
…，１２７）に接続するメモリセルのデータを１ページ
分読み出した後に、ビット線ＢＬjA（ｊ＝１２８，１２
９，…，２５５）に接続するメモリセルのデータを読み
出す場合には、２回目のプリチャージは読み出すビット
線ＢＬjA（１２８，１２９，…，２５５）を１．５Ｖか
ら１．７Ｖにするだけでよい。

【０１５０】このようにビット線シールドを用いて読み
出しを行う場合、本発明のメモリセルアレイ及びセンス
アンプを適用すると、シールドするビット線を０Ｖ以外
の基準電位に設定することができる。その結果、複数ペ
ージにわたるデータを読み出す際に、プリチャージを短
縮することができ、読み出しを高速化し、消費電力を低
減することができる。

【０１５１】本実施例ではビット線ＢＬjA，ＢＬjB間を
制御信号φEQ1 ，φEQ2 によってイコライズしている
が、制御信号φE1，φE2によってイコライズしてもよ
い。図３３、図３４では制御信号φE1（φE2）で選択さ
れる２つのトランジスタのソースとドレインが接続する
ノードがＶcc／２電位（例えば１．５Ｖ）で固定されて
いる。セルデータのビット線への読み出し時は、図３
３、図３４のままでよいが、ビット線のセンス時は、シ
ールドするビット線をフローティングにするので、この
ノードに接続する端子をフローティング状態にする必要
がある。

【０１５２】本実施例では、ビット線ＢＬjA（ｊ＝０，
１，…，１２７）に接続するメモリセルのデータを読み
出した後に、ビット線ＢＬjA（ｊ＝１２８，１２９，
…，２５５）に接続するメモリセルのデータを読み出す
場合を例にとったが、読み出すビット線は任意性を有す
る。センスアンプＳＡ１に接続するビット線を読み出す
後に、センスアンプＳＡ２に接続するビット線を読み出
す場合ならばどのようなビット線でもよい。また、セン
スアンプＳＡ２に接続するビット線を読み出した後に、
センスアンプＳＡ１に接続するビット線を読み出す場合
でもよい。

【０１５３】本発明は、複数のビット線を１つのセンス
アンプで共有したいわゆる共有センスアンプ方式でも有
効である。この共有センスアンプ方式を採用した場合の
メモリセルアレイを図３７、図３８に示した。図３９は
センスアンプＳＡ３の具体的構成を示す図である。ビッ
ト線ＢＬjA（ｊ＝０，１，…，１２７）に接続され、ワ
ード線ＷＬ00で選択されるメモリセルのデータを読み出
した後に、ビット線ＢＬjA（ｊ＝１２８，１２９，…，
２５５）につながりワード線ＷＬ00で選択されるメモリ
セルのデータを読み出す場合のタイミング図は図４０で
ある。読み出し動作は、ビット線１本につきセンスアン
プを１個有する上記実施例とほぼ同様である。

【０１５４】本発明を適用できるのはオープビット線配
置のメモリセルアレイに限らない。例えば、図３０のよ
うなインバータ型センスアンプを持つ図３１のようなシ
ングルエンド型のメモリセル配置にしてもよい。図３１
でビット線ＢＬj に接続するメモリセルアレイは、図２
８のビット線ＢＬjAに接続するメモリセルアレイのよう
にすればよい。

【０１５５】また、本実施例ではビット線にセルのデー
タを読み出した後、読み出したビット線の電位をセンス
する際には、シールドする２本のビット線間を接続して
（イコライズして）基準電位に保っていた。ビット線の
電位をセンスする際には、シールドする２本のビット線
をイコライズせずに、基準電位を与える端子と接続した
ままでもよい。例えば、図２３或いは図３３のセンスア
ンプに接続するビット線をシールドする（基準電位に保
つ）場合には、φPA1 ，φPB1 を３Ｖ、ＴＧ１，ＴＧ２
を０Ｖ、ＶA1，ＶB1を基準電位（例えば１．５Ｖ）に保
てばよい。

【０１５６】（実施例４）（実施例３）から引き続き、
以下に（課題３）を解決するための実施例を説明する。

【０１５７】本実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭの構成を示すブロック図は、（実施例３）と同様に
図３２である。メモリセルアレイも（実施例３）と同様
である。即ち、メモリセルアレイ１Ａは図２８と同様、
メモリセルアレイ１Ｂは図２９と同様である。但し、メ
モリセルアレイ１Ａ，１Ｂでビット線ＢＬjA，ＢＬjB
（ｊ＝０，１，…，１２７）に接続するセンスアンプＳ
Ａ１は図２２でも図３３でもよい。同様にメモリセルア
レイ１Ａ，１Ｂでビット線ＢＬjA，ＢＬjB（ｊ＝１２
８，１２９，…，２５５）に接続するセンスアンプＳＡ
２は図２３でも図３４でもよい。

【０１５８】ビット線間容量結合を減らすために読み出
し時にビット線を１本おきに基準電位に保つビット線シ
ールド方式を行った場合、（実施例３）で記したように
書き込み動作は例えばビット線ＢＬjA（ｊ＝０，１，
…，１２７）につながるセルに対して行ってから、ビッ
ト線ＢＬjA（ｊ＝１２８，１２９，…，２５５）に接続
するセルに書き込みを行う。書き込み動作はまず書き込
みを行ってから次に、書き込みが十分行われたかを調べ
るベリファイリードを行う。そして十分に書き込まれた
セルには追加書き込みを行わず、書き込み不十分のセル
にのみ追加書き込みを行う。ここでは、図２８のメモリ
セルアレイ１Ａのビット線ＢＬjA（ｊ＝０，１，…，１
２７）に接続し、ワード線ＷＬ00で選択されるメモリセ
ルを書き込む場合を例にとって本実施例を説明する。

【０１５９】図４１は、データ入出力バッファ７からセ
ンスアンプ２への書き込みデータのデータロード動作を
除く、書き込み／書き込みベリファイリード動作を示し
ている。書き込みに先だって、メモリセルアレイは制御
ゲートを全て０Ｖとしメモリセルが形成されるｐ基板
（又はｐ型ウエルとｎ基板）を高電圧Ｖpp（２０Ｖ程
度）として一括してデータ消去される。書き込みデータ
がデータ入出力バッファ７から入出力線Ｉ／Ｏ、Ｉ／
Ｏ’を介してＣＭＯＳフリップフロップＦＦにラッチさ
れた後、まず制御信号φPA1 ，φPA2 ，φPB1 ，φPB2
が３Ｖになり、全てのビット線がリセットされる。

【０１６０】この後、ビット線ＢＬjA（ｊ＝０，１，
…，１２７）とセンスアンプを接続するトランスファゲ
ート制御信号ＴＧA1，ＶSWが中間電位（１０Ｖ程度）に
なると、ビット線ＢＬjA（ｊ＝０，１，…，１２７）は
データに応じて“１”の時には中間電位、“０”の時に
は０Ｖとなる。ビット線ＢＬjA（ｊ＝１２８，１２９，
…，２５５）は書き込みを行わないので、端子ＶA2から
中間電位に充電される。そして、ロウデコーダ３により
ワード線ＷＬ00が選択された時には、ＷＬ00がＶpp、Ｗ
Ｌ01〜ＷＬ07、ＳＧＤ0 が中間電位、ＳＧＳ0 が０Ｖに
なる。

【０１６１】一定時間（〜２０μｓ）の後に、制御ゲー
ト，選択ゲートが０Ｖにリセットされた後、トランスフ
ァゲート制御信号ＴＧA1は０Ｖになり、ビット線ＢＬjA
（ｊ＝０，１，…，１２７）とセンスアンプが切り離さ
れる。その後、制御信号φPA1 が３Ｖになり、ビット線
ＢＬjA（ｊ＝０，１，…，１２７）は０Ｖにリセットさ
れる。ＶSWも３Ｖになる。なお、この間もビット線ＢＬ
jA（ｊ＝１２８，１２９，…，２５５）は中間電位にプ
リチャージされたままである。

【０１６２】次に、ベリファイリード動作となる。ま
ず、φPA1 ，φPB1 が３Ｖになり、ビット線ＢＬjA（ｊ
＝０，１，…，１２７）が１．７Ｖに、ビット線ＢＬjB
（ｊ＝０，１，…，１２７）が１．５Ｖに充電され、そ
の後φPA1 ，φPB1 が０Ｖになり、ビット線ＢＬjA，Ｂ
ＬjB（ｊ＝０，１，…，１２７）はフローティング状態
になる。次に、制御ゲートＷＬ00に例えば０．５Ｖを印
加し、ワード線ＷＬ01〜ＷＬ07は３Ｖ、選択ゲートＳＧ
Ｓ0 は１．５Ｖ、ＳＧＤ0 は３Ｖにする。通常の読み出
しでは、メモリセルのしきい値が０Ｖ以上であれば
“０”と読まれるが、ベリファイリードでは０．５Ｖ以
上でないと、“０”と読まれない。

【０１６３】ビット線放電後、ベリファイ信号φAVが３
Ｖになり、ビット線ＢＬjA（ｊ＝０，１，…，１２７）
が“１”書き込みした場合には、３Ｖ近くに充電され
る。ここで、ベリファイ信号によって行われるプリチャ
ージの電圧レベルはビット線ＢＬjB（ｊ＝０，１，…，
１２７）のプリチャージ電圧１．５Ｖ以上であればよ
い。その後、イコライズ信号φE が３Ｖになり、センス
アンプがリセットされる。そして、トランスファゲート
制御信号ＴＧA1，ＴＧB1が３Ｖになって、ビット線ＢＬ
jA（ｊ＝０，１，…，１２７）のデータが読み出され
る。読み出されたデータはセンスアンプにラッチされ、
次の再書き込みのデータとなる。

【０１６４】ベリファイリードの間、ビット線ＢＬjA
（ｊ＝１２８，１２９，…，２５５）は放電されず、中
間電位を保つのでビット線ＢＬjA（ｊ＝０，１，…，１
２７）のベリファイリード時にはシールド線となってビ
ット線間結合容量雑音を低減させる。

【０１６５】ビット線ＢＬjA（ｊ＝０，１，…，１２
７）を再書き込みする時にはビット線ＢＬjA（ｊ＝１２
８，１２９，…，２５５）は既に中間電位にプリチャー
ジされているので再び充電する必要はなく、充電時間を
省略できる。また、中間電位を充電する昇圧回路は、昇
圧しはじめる際に電力を多く消費するので、本実施例に
よれば書き込み時の消費電力を減少できる。

【０１６６】本実施例ではベリファイリード時、非選択
ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）を
中間電位に充電し続けているが、例えばφPA2 を０Ｖに
することによって非選択ビット線を中間電位でフローテ
ィング状態にしてもよい。

【０１６７】本実施例も複数のビット線を１つのセンス
アンプで共有したいわゆる共有センスアンプ方式でも有
効である。図３７、図３８は共有センスアンプ方式を採
用した場合のメモリセルアレイである。共有センスアン
プ方式を採用した場合のＮＡＮＤセル型ＥＥＰＲＯＭの
構成を示すブロック図も（実施例３）と同様に図３２で
ある。共有センスアンプ方式を採用した場合のセンスア
ンプＳＡ３が図３９である。共有センスアンプ方式を採
用した場合のタイミング図は図４１とほぼ同じである。

【０１６８】本発明を適用できるのはオープビット線配
置のメモリセルアレイに限らない。例えば、図３０のよ
うなインバータ型センスアンプを持つ図３１のようなシ
ングルエンド型のメモリセル配置にしてもよい。図３１
でビット線ＢＬj に接続するメモリセルアレイは、図２
８のビット線ＢＬjAに接続するメモリセルアレイのよう
にすればよい。

【０１６９】本発明は、図４２のようなフォールディッ
ド・ビット線方式にも適用できる。センスアンプに接続
する２本のビット線のうちの１本（例えば図４２のＢＬ
0 ）につながるメモリセルに書き込みを行っている間、
他方のビット線ＢＬ1 はトランスファゲート制御信号Ｔ
Ｇ2 を０Ｖにし、端子ＶB から中間電位（１０Ｖ程度）
に充電しつづければよい。書き込みを行ったビット線Ｂ
Ｌ0 につながるメモリセルの、ベリファイリードを行っ
ている間はビット線ＢＬ1 は中間電位に保つので、ビッ
ト線ＢＬ0 につながるメモリセルのベリファイリードは
差動的に行えない。

【０１７０】しかし、例えば通常の読み出しは（実施例
１）で説明したようにフォールディッド・ビット線方式
で差動的に行い、ベリファイリード時には［従来の技
術］の項でも述べたようにシングルエンド型、つまりセ
ンスアンプのフリップフロップを構成する２個のインバ
ータの一方を不活性にし、図３０のようにビット線の電
位がインバータの回路しきい値よりも大きいか否かによ
って読み出したデータが“０”であるか“１”であるか
を判定してもよい。

【０１７１】（実施例５）本実施例では、書き込みのベ
リファイ読み出し時、及び通常の読み出し時にロウデコ
ーダ３で選択される１ブロックのなかで、半分のメモリ
セルユニットのドレイン側の選択ＭＯＳトランジスタに
ＳＧＤ0 が印加され、ソース側の選択ＭＯＳトランジス
タにＳＧＳ0 が印加される場合に、残りの半分のメモリ
セルユニットではドレイン側の選択ＭＯＳトランジスタ
にＳＧＳ0 が印加され、ソース側の選択ＭＯＳトランジ
スタにはＳＧＤ0 が印加される。

【０１７２】選択ゲートに電圧を印加する方法として
は、例えば図４３のように、ビット線ＢＬ0 〜ＢＬ127
に接続するメモリセルの選択ゲートに印加する信号と、
ビット線ＢＬ128 〜ＢＬ255 に接続するメモリセルの選
択ゲートに印加する信号を別に配設すればよい。また、
図４４のように、メモリセルアレイの中間でソース側の
選択ゲートとドレイン側の選択ゲートを入れ換えてもよ
い。

【０１７３】図４３、図４４のようにすれば、例えばワ
ード線ＷＬ00によって選択するメモリセルを読み出す場
合に、選択ゲートＳＧＳ0 を３Ｖ、ＳＧＤ0 を１．５Ｖ
とすればビット線ＢＬj （ｊ；偶数）に接続するメモリ
セルが読み出される。この場合、読み出されない非選択
ビット線ＢＬj （ｊ；奇数）のうち、非選択ビット線Ｂ
Ｌj （ｊ＝１，３，５，…，１２５，１２７）はソース
側の選択ＭＯＳトランジスタがオフし、非選択ビット線
ＢＬj （ｊ＝１２９，１３１，１３３，…，２５３，２
５５）はドレイン側の選択ＭＯＳトランジスタがオフす
る。つまり、非選択ビット線の半数はドレイン側の選択
ＭＯＳトランジスタがオフすることによってビット線の
放電が止められ、残りの半数の非選択ビット線はソース
側の選択ＭＯＳトランジスタがオフすることによってビ
ット線の放電が止められる。

【０１７４】一方、図４３、図４４でビット線ＢＬj
（ｊ；奇数）に接続するメモリセルを読み出す場合に
は、選択ゲートＳＧＳ0 を１．５Ｖ、ＳＧＤ0 を３Ｖと
すればよい。この場合、読み出されない非選択ビット線
ＢＬj （ｊ；偶数）のうち、非選択ビット線ＢＬj （ｊ
＝０，２，４，…，１２４，１２６）はドレイン側の選
択ＭＯＳトランジスタがオフし、非選択ビット線ＢＬj
（ｊ＝１２８，１３０，１３２，…，２５２，２５４）
はソース側の選択ＭＯＳトランジスタがオフする。つま
り、非選択ビット線の半数はドレイン側の選択ＭＯＳト
ランジスタがオフすることによってビット線の放電が止
められ、残りの半数の非選択ビット線はソース側の選択
ＭＯＳトランジスタがオフすることによってビット線の
放電が止められる。

【０１７５】このように読み出し時に、奇数番目のビッ
ト線を読み出す場合も偶数番目のビット線を読み出す場
合でも、非選択ビット線の半数はドレイン側の選択ＭＯ
Ｓトランジスタがオフすることによってビット線の放電
が止められ、残りの半数の非選択ビット線はソース側の
選択ＭＯＳトランジスタがオフすることによってビット
線の放電が止められる。従って、奇数番目のビット線を
読み出す場合も偶数番目のビット線を読み出す場合も、
非選択ビット線全体の容量は同じであり、ビット線ＢＬ
j （ｊ；奇数）を読み出す場合もビット線ＢＬj （ｊ；
偶数）を読み出す場合もプリチャージ時間、及び読み出
し時間を同じにすることができる。

【０１７６】ここでは読み出しの場合について説明した
が、書き込み後のベリファイリードの場合でも奇数番目
のビット線を読み出す場合と偶数番目のビット線を読み
出す場合で、ビット線全体の容量が等しくなる。

【０１７７】なお、図４３、図４４ではフォールディッ
ド・ビット線方式を例にとっているが、（実施例１）〜
（実施例４）で説明したオープンビット線方式でもよい
し、シングルエンド方式でもよい。また、複数のビット
線を１つのセンスアンプが共有したいわゆる共有センス
アンプ方式でもよい。

【０１７８】（実施例６）次に、別の実施例を説明す
る。この実施例は、基本的には第１の実施例と同様であ
り、第１の実施例と異なる点は選択ＭＯＳトランジスタ
のタイプを変えたことである。

【０１７９】図４５は、本実施例におけるメモリセルア
レイの構成を示す図である。前記図２とは、Ｉ-type の
選択ＭＯＳトランジスタの一部をＤ-type にした点が異
なっている。

【０１８０】図４５では、高いしきい値Ｖt1（例えば２
Ｖ）を持つ選択ＭＯＳトランジスタをＥ-type 、低いし
きい値Ｖt2，Ｖt3（例えば０．５Ｖ，−１Ｖ）（Ｖt1＞
Ｖt2＞Ｖt3）を持つ選択ＭＯＳトランジスタをＩ-type
，Ｄ-type と記している。選択ゲートに印加する電圧
はＩ-type トランジスタ、Ｄ-type ，Ｅ-type トランジ
スタすべてがオンする電圧Ｖsgh （例えば３Ｖ）（Ｖsg
h ＞Ｖt1，Ｖt2，Ｖt3）、及びＩ-type トランジスタは
オンするが、Ｅ-type トランジスタはオフする電圧Ｖsg
l1（例えば１．５Ｖ）（Ｖt1＞Ｖsgl1＞Ｖt2）、及びＤ
-type トランジスタはオンするが、Ｅ-type トランジス
タはオフする電圧Ｖsgl2（例えば０Ｖ）（Ｖt1＞Ｖsgl2
＞Ｖt3）である。

【０１８１】図４５を用いて、選択ゲートの電圧の印加
方法を具体的に説明する。例えば、メモリセルＭＣ000
のデータを読み出す場合には、ワード線ＷＬ00，ＷＬ08
〜ＷＬ15は０Ｖ、ワード線ＷＬ01〜ＷＬ07はＶcc（例え
ば３Ｖ）にする。そして、ソース側の選択ゲートＳＧＳ
0 はＶsgh 、ドレイン側の選択ゲートＳＧＤ0 はＶsgl1
にする。ＳＧＳ１，ＳＧＤ１は０Ｖにする。この場合、
ソース側の選択ＭＯＳトランジスタＳＴＳ00，ＳＴＳ10
は共にオンする。一方、ビット線ＢＬ0 のドレイン側の
選択ＭＯＳトランジスタＳＴＤ00はオンするが、ビット
線／ＢＬ0 のドレイン側の選択ＭＯＳトランジスタＳＴ
Ｄ10はオフするので、ビット線ＢＬ0 は放電するが、ビ
ット線／ＢＬ0 は放電しない。

【０１８２】一方、メモリセルＭＣ100 のデータを読み
出す場合も、メモリセルＭＣ000 を読み出すときと同様
に、ワード線ＷＬ00，ＷＬ08〜ＷＬ15は０Ｖ、ワード線
ＷＬ01〜ＷＬ07はＶccにする。ソース側の選択ゲートＳ
ＧＳ0 はＶsgl2、ドレイン側の選択ゲートＳＧＤ０はＶ
sgh にする。ＳＧＳ１，ＳＧＤ１は０Ｖにする。この場
合、ドレイン側の選択ＭＯＳトランジスタＳＴＤ00，Ｓ
ＴＤ10は共にオンする。ソース側の選択ＭＯＳトランジ
スタＳＴＳ10はオンするのでビット線／ＢＬ0は放電す
るが、選択ＭＯＳトランジスタＳＴＳ00はオフするので
ビット線ＢＬ0は放電しない。

【０１８３】本発明は、ビット線対ＢＬｊ，／ＢＬｊに
つながる選択ＭＯＳトランジスタで、同じ選択ゲートＳ
ＧＳ，ＳＧＤによって制御される選択ＭＯＳトランジス
タ（例えば図４５のＳＴＤ00とＳＴＤ10、ＳＴＳ00とＳ
ＴＳ10、ＳＴＤ01とＳＴＤ11、ＳＴＳ01とＳＴＳ11）の
しきい値に差を付ければよく、しきい値の設定の仕方は
任意性を有する。図４５ではビット線ＢＬｊにつながる
セルのドレイン側の選択ＭＯＳトランジスタは全てＩ-t
ype で、ソース側の選択ＭＯＳトランジスタはＥ-type
だが、例えばビット線コンタクトを共有する２つのＮＡ
ＮＤブロックで、ドレイン側の選択ＭＯＳトランジスタ
の一方をＩ-type 、他方をＥ-type としてもよい。

【０１８４】本発明では、１本の選択ゲートを共有する
選択ＭＯＳトランジスタの中で、導通状態のものと、非
導通状態のものが生じさせることができ、またそのよう
な選択ゲートを２本用意することにより、同一選択ゲー
トを有するメモリセル内で選択状態のメモリセルと、非
選択状態のメモリセルを容易に実現できることを利用し
ている。

【０１８５】図４６のようにドレイン側に接続する選択
ＭＯＳトランジスタをＥ-type 又はＤ-type 、そしてソ
ース側に接続する選択ＭＯＳトランジスタをＥ-type 又
はＩ-type にしてもよい。この場合、メモリセルユニッ
ト２内のメモリセル（例えばＭＣ000 ）を選択する場合
には、ＳＧＳ0 をＶsgh （例えば３Ｖ）、ＳＧＤ0 をＶ
sgl2（例えば０Ｖ）、ＳＧＤ1 ，ＳＧＳ1 を０Ｖにすれ
ばよい。メモリセルユニット１内のメモリセル（例えば
ＭＣ100 ）を選択する場合には、ＳＧＳ0 をＶsgl1（例
えば１．５Ｖ）、ＳＧＤ0 をＶsgh （例えば３Ｖ）、Ｓ
ＧＳ1 ，ＳＧＤ1 を０Ｖにすればよい。

【０１８６】Ｖsgh をＶccよりも大きくすれば、選択Ｍ
ＯＳトランジスタのコンダクタンスの増加（つまり抵抗
の減少）につながり、読み出しの際にＮＡＮＤセル列を
流れる電流が増加するので、ビット線放電時間が短くな
り、その結果読み出し、書き込みのベリファイ読み出し
が高速化される。Ｖsgh は例えばチップ内の昇圧回路で
Ｖccから昇圧すればよい。

【０１８７】またＩ-type 選択ＭＯＳトランジスタとＤ
-type 選択ＭＯＳトランジスタのしきい値は、共に負の
しきい値（例えば−１Ｖと−２Ｖ）であってもよい。

【０１８８】選択ゲートのしきい値のうち大きい方の値
Ｖt1も電源電圧Ｖcc以上の電圧（例えば３．５Ｖ）に設
定してもよい。この場合、読み出しやベリファイ読み出
し時にＶt1のしきい値を持つ選択ＭＯＳトランジスタを
オンするためには、例えばチップ内部の昇圧回路を用い
て選択ゲートに例えば４Ｖを印加すればよい。

【０１８９】ここで、図４７のタイミング図を用いて図
４８のビット線ＢＬ1 に接続されているメモリセルＭＣ
000 を読み出す場合の動作を説明する。センスアンプは
制御信号ＳＡＮ，ＳＡＰで制御されるＣＭＯＳフリップ
フロップで形成されている。

【０１９０】まず、制御信号φA ，φB がＶssになって
ＣＭＯＳフリップフロップＦＦとビット線ＢＬ0 ，ＢＬ
1 が切り離される。次いで、プリチャージ信号φpA，φ
pBがＶssからＶccになり（時刻ｔ0 ）、ビット線ＢＬ１
がＶB （例えば１．７Ｖ）にダミービット線ＢＬ０がＶ
A （例えば１．５Ｖ）にプリチャージされる（時刻ｔ1
）。プリチャージが終わるとφpA，φpBがＶssとな
り、ビット線ＢＬ０，ＢＬ１はフローティング状態にな
る。この後、ロウデコーダ３から制御ゲート（ワード
線）、制御ゲートに所望の電圧が印加される（時刻ｔ2
）。

【０１９１】図４８のメモリセルＭＣ000 を読み出す場
合には、ＷＬ00は０Ｖ、ＷＬ01〜ＷＬ07は３Ｖ、ＳＧＤ
0 は３Ｖ、ＳＧＳ0 は１．５Ｖとなる。メモリセルＭＣ
000に書き込まれたデータが“０”の場合はメモリセル
ＭＣ000 のしきい値が正なのでセル電流は流れず、ビッ
ト線ＢＬ1 の電位は１．７Ｖのままである。データが
“１”の場合は、セル電流が流れてビット線ＢＬ１の電
位は下がり、１．５Ｖ以下になる。また、選択ゲートＳ
ＧＳ0 が１．５Ｖなので、選択ゲートトランジスタＳＴ
Ｓ10はオフになり、メモリセルＭＣ100 に書き込まれて
いるデータに拘らずビット線ＢＬ0 は放電せず、プリチ
ャージ電位１．５Ｖに保たれる。

【０１９２】その後、時刻ｔ3 にＳＡＰが３Ｖ、ＳＡＮ
が０Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性
化され、時刻ｔ4 にφE が３ＶになることによりＣＭＯ
ＳフリップフロップＦＦがイコライズされてノードＮ1
，Ｎ2 がＶcc／２（例えば１．５Ｖ）になる。時刻ｔ5
にφA ，φB が３Ｖになり、ビット線とセンスアンプ
が接続された後（時刻ｔ6 ）、ＳＡＮが０Ｖから３Ｖに
なりビット線ＢＬ0 ，ＢＬ1 の電位差が増幅される。そ
の後、時刻ｔ7 にＳＡＰが３Ｖから０Ｖになりデータが
ラッチされる。つまり、メモリセルＭＣ000 に“０”が
書き込まれていれば、ノードＮ1 が３Ｖ、ノードＮ2 が
０Ｖになり、ＭＣ000 に“１”が書き込まれていれば、
ノードＮ1 が０Ｖ、ノードＮ2 が３Ｖになる。その後、
カラム選択信号ＣＳＬ1 が０Ｖから３Ｖとなると、ＣＭ
ＯＳフリップフロップにラッチされていたデータがＩ／
Ｏ，Ｉ／Ｏ′に出力される（時刻ｔ8 ）。

【０１９３】読み出し動作のタイミングは任意性を有す
る。例えば時刻ｔ5 にビット線とセンスアンプを接続す
るトランスファゲートをオンにしてビット線ＢＬ1 ，Ｂ
Ｌ2の電位をノードＮ1 ，Ｎ2 に転送した後、トランス
ファゲートをオフしてもよい。従って、ビット線対がセ
ンスアンプから切り離されることによりセンスアンプの
負荷容量が減ったため、センス及びデータラッチ時にノ
ードＮ1 ，Ｎ2 の電位は急速に決定されることになる。

【０１９４】また、センスアンプのセンス動作時にまず
ＳＡＮを０Ｖから３ＶにしてＣＭＯＳフリップフロップ
ＦＦのＮチャネルトランジスタをオンにしてから後に、
ＳＡＰを３Ｖから０ＶにしてＣＭＯＳフリップフロップ
ＦＦのＰチャネルトランジスタをオンにしているが、Ｓ
ＡＮを０Ｖから３Ｖにするのと同時にＳＡＰを３Ｖから
０Ｖにしてもよい。

【０１９５】また、上記の実施例では読み出すメモリセ
ルが接続されているビット線を放電している間に、セン
スアンプにつながるビット線対のうちの他方のダミービ
ット線（例えば図４８のメモリセルＭＣ000 を読み出す
場合にはビット線ＢＬ0 、メモリセルＭＣ100 を読み出
す場合にはビット線ＢＬ1 ）はフローティング状態であ
る。しかし、ビット線ＢＬ1 がプリチャージされ、その
後メモリセルＭＣ000のデータを読み出している間も、
プリチャージ制御信号φpAを３Ｖに保つことによってレ
ファレンスとなるダミービット線ＢＬ0 をレファレンス
電位１．５Ｖに固定することもできる。

【０１９６】このようにダミービット線をレファレンス
電位に保つことによって、ビット線放電時の隣接ビット
線間容量結合に起因するノイズを低減することができ
る。また、上記読み出しの場合と同様に書き込み後のベ
リファイリード時にはビット線はセルに書き込んだデー
タに従って充放電を行うが、読み出さないダミービット
線をレファレンス電位に保てば、ビット線間容量結合に
起因するノイズを低減することができる。

【０１９７】＜書き込み＞本実施例の書き込み動作、例
えば図４８のメモリセルＭＣ000 に書き込みを行う場合
の書き込み手順を以下で説明する。

【０１９８】選択ゲートＳＧＤ0 、制御ゲートＷＬ01〜
ＷＬ07を中間電位Ｖｍ（１０Ｖ程度）、ＷＬ00をＶpp
（２０Ｖ程度）にし、ビット線ＢＬ0 をＶA からＶm8
（８Ｖ程度）に充電する。メモリセルＭＣ000 に“１”
を書き込みする場合には、フリップフロップＦＦからＶ
m8、“０”書き込みする場合には０Ｖをビット線ＢＬ1
に印加する。そうすると、書き込まないメモリセルＭＣ
100 、及び“１”書き込みを行う場合のメモリセルＭＣ
000 の浮遊ゲートには電子が注入されず、“０”書き込
みを行うメモリセルＭＣ000 の浮遊ゲートにはチャネル
から電子が注入される。

【０１９９】書き込み終了後、制御ゲート、選択ゲー
ト、ビット線が順次放電されて書き込み動作は終了す
る。

【０２００】図４５のようなメモリセルアレイのＭＣ00
0 に書き込みを行う際には、選択ゲートＳＧＳ0 にはＤ
-type 選択ＭＯＳトランジスタＳＴＳ10がオフする電圧
（例えば−３Ｖ）を印加してもよい。

【０２０１】書き込み終了後は書き込みが十分に行われ
たかを調べる書き込みベリファイ動作が行われる。

【０２０２】まず、φA ，φB がＶcc、プリチャージ信
号φpB，φpAがＶccになり、ビット線ＢＬ1 が例えば
１．７Ｖに（ダミー）ビット線ＢＬ0 が例えば１．５Ｖ
にプリチャージされる。

【０２０３】プリチャージが終わるとφpA，φpBがＶss
となり、ビット線ＢＬ1 ，ＢＬ0 はフローティング状態
になる。この後、ロウデコーダ３から選択ゲート、制御
ゲートに所望の電圧が印加される。制御ゲートＷＬ00が
ベリファイ電圧（例えば０．５Ｖ）、ＷＬ01〜ＷＬ07は
Ｖcc（例えば３Ｖ）、ＳＧＳ0 は１．５Ｖ、ＳＧＤ0は
３Ｖとなる。メモリセルＭＣ000 に“０”書き込みが十
分の場合はメモリセルのしきい値電圧が正なのでセル電
流は流れず、ビット線ＢＬ1 の電位は１．７Ｖのままで
ある。“１”書き込み又は“０”書き込み不十分の場合
は、セル電流が流れてビット線ＢＬ1 の電位は下がり、
１．５Ｖ以下になる。ダミービット線ＢＬ0 はこの間、
フローティングにしてもよいし、φpAをＶccにすること
により１．５Ｖに固定していても良い。ダミービット線
を定電圧に保てば、ビット線放電時のビット線間容量結
合ノイズを著しく低減できる。

【０２０４】ビット線放電後、ベリファイ信号φBVが３
Ｖになり、メモリセルＭＣ000 に書き込まれるデータが
“１”の場合にはビット線ＢＬ1 は３Ｖ近くに充電され
る。ここで、ベリファイ信号によって行われる充電の電
圧レベルはダミービット線ＢＬ0 のプリチャージ電圧
１．５Ｖ以上であればよい。

【０２０５】その後、ＳＡＰが３Ｖ、ＳＡＮが０Ｖとな
り、ＣＭＯＳフリップフロップＦＦが不活性化され、φ
E が３ＶになることによりＣＭＯＳフリップフロップＦ
ＦがイコライズされてノードＮ1 ，Ｎ2 がＶcc／２（例
えば１．５Ｖ）になる。その後、φA ，φB が３Ｖにな
り、ビット線とセンスアンプが接続された後、ＳＡＮが
０Ｖから３Ｖ、ＳＡＰが３Ｖから０Ｖになり、ビット線
ＢＬ1 とダミービット線ＢＬ0 の電位差が増幅され、再
書き込みのデータがセンスアンプがラッチされる。

【０２０６】このように本実施例によれば、選択ＭＯＳ
トランジスタのしきい値と選択ゲートに印加する電圧を
変えることにより、第１の実施例と同様に、チップ面積
を増加させることなくフォールディッド・ビット線方式
を実現でき、高速なランダムリードが可能になる。しき
い値を変える方法としては、第１の実施例で説明した各
種の方法を採用することができる。

【０２０７】

【発明の効果】以上述べてきたように本発明による不揮
発性半導体記憶装置では、チップ面積を増加させること
なくフォールディッド・ビット線方式を実現でき、その
結果、高速なランダムリードが可能になる。また本発明
によれば、チップ面積を増加させることなくワード線の
切り替え時に発生する無駄時間を無くして高速にページ
リード動作を行うことが可能になる。さらに本発明によ
ると、従来のセルアレイを用いてオープンビット線方
式、シングルエンド方式にビット線シールドを適用した
場合に生じる問題点、即ち複数のページにわたるデータ
を読み出し、書き込む場合の消費電力の増加、読み出
し，書き込み時間の増加を減少させることができる。

【図面の簡単な説明】

【図１】第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭの全体構成を示す図。

【図２】第１の実施例におけるメモリセルアレイの構成
を示す図。

【図３】第１の実施例におけるメモリセルアレイの構成
を示す図。

【図４】第１の実施例におけるメモリセルアレイの構成
を示す図。

【図５】第１の実施例におけるメモリセルアレイの構成
を示す図。

【図６】第１の実施例のメモリセルアレイ及びセンスア
ンプ回路の構成を示す図。

【図７】第１の実施例のメモリセルアレイ及びセンスア
ンプ回路の構成を示す図。

【図８】第１の実施例におけるデータ読み出し動作を説
明するためのタイミング図。

【図９】第１の実施例におけるデータ読み出し動作を説
明するためのタイミング図。

【図１０】第１の実施例におけるデータ読み出し動作を
説明するためのタイミング図。

【図１１】第１の実施例のメモリセルアレイ及びセンス
アンプ回路の構成を示す図。

【図１２】第１の実施例のメモリセルアレイ及びセンス
アンプ回路の構成を示す図。

【図１３】ツイスティッド・ビット線方式の構成を示す
図。

【図１４】ツイスティッド・ビット線方式の構成を示す
図。

【図１５】選択ＭＯＳトランジスタが選択ゲート，浮遊
ゲートを有するメモリセルアレイの構成を示す図。

【図１６】第１の実施例におけるメモリセルアレイの構
成を示す図。

【図１７】第２の実施例に係わるＮＡＮＤセル型ＥＥＰ
ＲＯＭの全体構成を示す図。

【図１８】第２の実施例におけるメモリセルアレイの構
成を示す図。

【図１９】第２の実施例におけるメモリセルアレイの構
成を示す図。

【図２０】第２の実施例におけるメモリセルアレイの構
成を示す図。

【図２１】第２の実施例におけるメモリセルアレイの構
成を示す図。

【図２２】第２の実施例におけるセンスアンプ回路の構
成を示す図。

【図２３】第２の実施例におけるセンスアンプ回路の構
成を示す図。

【図２４】第２の実施例におけるデータ読み出し動作を
説明するためのタイミング図。

【図２５】第２の実施例におけるデータ読み出し動作を
説明するためのタイミング図。

【図２６】第２の実施例におけるデータ読み出し動作を
説明するためのタイミング図。

【図２７】第２の実施例におけるデータ読み出し動作を
説明するためのタイミング図。

【図２８】第２の実施例におけるメモリセルアレイの構
成を示す図。

【図２９】第２の実施例におけるメモリセルアレイの構
成を示す図。

【図３０】インバータ型センスアンプ回路の構成を示す
図。

【図３１】シングルエンド型メモリセルアレイとセンス
アンプの構成を示す図。

【図３２】第３の実施例に係わるＮＡＮＤセル型ＥＥＰ
ＲＯＭの全体構成を示す図。

【図３３】第３の実施例におけるセンスアンプ回路の構
成を示す図。

【図３４】第３の実施例におけるセンスアンプ回路の構
成を示す図。

【図３５】第３の実施例におけるデータ読み出し動作を
説明するためのタイミング図。

【図３６】ビット線電位を増幅する際に、ビット線間容
量結合によって隣接するビット線に与えるノイズの影響
を示す図。

【図３７】共有センスアンプ方式のメモリセルアレイの
構成を示す図。

【図３８】共有センスアンプ方式のメモリセルアレイの
構成を示す図。

【図３９】共有センスアンプ方式のセンスアンプ回路の
構成を示す図。

【図４０】第３の実施例におけるデータ読み出し動作を
説明するためのタイミング図。

【図４１】第４の実施例におけるデータ書き込み動作を
説明するためのタイミング図。

【図４２】第４の実施例におけるフォールディッド・ビ
ット線方式のセンスアンプ回路の構成を示す図。

【図４３】第５の実施例におけるメモリセルアレイの構
成を示す図。

【図４４】第５の実施例におけるメモリセルアレイの構
成を示す図。

【図４５】第６の実施例におけるメモリセルアレイの構
成を示す図。

【図４６】第６の実施例におけるメモリセルアレイの構
成を示す図。

【図４７】第６の実施例におけるデータ読み出し動作を
説明するためのタイミング図。

【図４８】第６の実施例のメモリセルアレイ及びセンス
アンプ回路の構成を示す図。

【符号の説明】

１，１Ａ，１Ｂ，１Ａ１，１Ａ２，１Ｂ１，１Ｂ２…メ
モリセルアレイ２，２Ａ，２Ｂ…センスアンプ兼ラッチ回路３，３Ａ，３Ｂ…ロウデコーダ４…カラムデコーダ５…アドレスバッファ６…Ｉ／Ｏセンスアンプ７…データ入出力バッファ８…基板電位制御回路ＢＬ…ビット線ＷＬ…ワード線ＳＴＤ…第１の選択ＭＯＳトランジスタＳＴＳ…第２の選択ＭＯＳトランジスタＳＧＤ…第１の選択ゲートＳＧＳ…第２の選択ゲート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】１個又は複数個の不揮発性メモリセルから
構成される不揮発性メモリ部と、この不揮発性メモリ部
を第１の共通信号線と導通させる第１の選択ＭＯＳトラ
ンジスタと、前記不揮発性メモリ部と第２の共通信号線
を導通させ、且つ第１の選択ＭＯＳトランジスタとはし
きい値が異なる第２の選択ＭＯＳトランジスタと、から
構成されるメモリセルユニットがマトリクス状に配置さ
れたメモリセルアレイを有することを特徴とする不揮発
性半導体記憶装置。
【請求項２】１個又は複数個の不揮発性メモリセルから
構成される不揮発性メモリ部と、この不揮発性メモリ部
をビット線と導通させる第１の選択ＭＯＳトランジスタ
と、前記不揮発性メモリ部とソース線を導通させ、かつ
第１の選択ＭＯＳトランジスタとはしきい値が異なる第
２の選択ＭＯＳトランジスタと、から構成されるメモリ
セルユニットがマトリクス状に配置されたメモリセルア
レイを有することを特徴とする不揮発性半導体記憶装
置。
【請求項３】１個又は複数個の不揮発性メモリセルから
構成される不揮発性メモリ部と、この不揮発性メモリ部
をビット線と導通させる第１の選択ＭＯＳトランジスタ
と、前記不揮発性メモリ部とソース線を導通させる第２
の選択ＭＯＳトランジスタと、から構成されるメモリセ
ルユニットがマトリクス状に配置されたメモリセルアレ
イを有する不揮発性半導体記憶装置において、第１の選択ＭＯＳトランジスタが第１のしきい値Ｖth1
を持ち、第２の選択ＭＯＳトランジスタが第２のしきい
値Ｖth2 を持つ第１のメモリセルユニットと、第１の選
択ＭＯＳトランジスタが第３のしきい値Ｖth3 を持ち、
第２の選択ＭＯＳトランジスタが第４のしきい値Ｖth4
を持つ第２のメモリセルユニットとが、第１の選択ＭＯ
Ｓトランジスタのゲート電極及び第２の選択ＭＯＳトラ
ンジスタのゲート電極をそれぞれ第１及び第２の選択ゲ
ートとして共有してサブアレイを構成し、第１及び第３のしきい値Ｖth1 ，Ｖth3 の大小関係と第
２及び第４のしきい値Ｖth2 ，Ｖth4 の大小関係とは逆
の関係になっていることを特徴とする不揮発性半導体記
憶装置。
【請求項４】１個又は複数個の不揮発性メモリセルから
構成される不揮発性メモリ部と、この不揮発性メモリ部
をビット線と導通させる第１の選択ＭＯＳトランジスタ
と、前記不揮発性メモリ部とソース線を導通させる第２
の選択ＭＯＳトランジスタと、から構成されるメモリセ
ルユニットがマトリクス状に配置されたメモリセルアレ
イを有する不揮発性半導体記憶装置において、第１の選択ＭＯＳトランジスタが第１のしきい値Ｖth1
を持ち、第２の選択ＭＯＳトランジスタが第２のしきい
値Ｖth2 を持つ第１のメモリセルユニットと、第１の選
択ＭＯＳトランジスタが第３のしきい値Ｖth3 を持ち、
第２の選択ＭＯＳトランジスタが第４のしきい値Ｖth4
を持つ第２のメモリセルユニットとが、第１の選択ＭＯ
Ｓトランジスタのゲート電極及び第２の選択ＭＯＳトラ
ンジスタのゲート電極をそれぞれ第１及び第２の選択ゲ
ートとして共有してサブアレイを構成し、第１及び第３のしきい値Ｖth1 ，Ｖth3 の大小関係と第
２及び第４のしきい値Ｖth2 ，Ｖth4 の大小関係とは逆
の関係になっており、かつ第２のしきい値と第３のしき
い値が異なることを特徴とする不揮発性半導体記憶装
置。
【請求項５】１個又は複数個の不揮発性メモリセルから
構成される不揮発性メモリ部と、この不揮発性メモリ部
をビット線と導通させる第１の選択ＭＯＳトランジスタ
と、前記不揮発性メモリ部とソース線を導通させる第２
の選択ＭＯＳトランジスタと、から構成されるメモリセ
ルユニットがマトリクス状に配置されたメモリセルアレ
イを有する不揮発性半導体記憶装置において、第１の選択ＭＯＳトランジスタが第１のしきい値Ｖth1
を持ち、第２の選択ＭＯＳトランジスタが第２のしきい
値Ｖth2 を持つ第１のメモリセルユニットと、第１の選
択ＭＯＳトランジスタが第３のしきい値Ｖth3 を持ち、
第２の選択ＭＯＳトランジスタが第４のしきい値Ｖth4
を持つ第２のメモリセルユニットとが、第１の選択ＭＯ
Ｓトランジスタのゲート電極及び第２の選択ＭＯＳトラ
ンジスタのゲート電極をそれぞれ第１及び第２の選択ゲ
ートとして共有してサブアレイを構成し、第１及び第３
のしきい値Ｖth1 ，Ｖth3 の大小関係と第２及び第４の
しきい値Ｖth2 ，Ｖth4 の大小関係とは逆の関係になっ
ており、前記サブアレイ中の第１及び第２のメモリセルユニット
で、一方のメモリセルユニット中の前記不揮発性メモリ
部に記憶されているデータをランダムリードする間に、
他方のメモリセルユニット中の前記不揮発性メモリ部に
記憶されているデータをページリードするタイミング手
段を有することを特徴とする不揮発性半導体記憶装置。
【請求項６】第１のしきい値と第４のしきい値とが等し
く、かつ第２のしきい値と第３のしきい値とが等しいこ
とを特徴とする請求項３又は５に記載の不揮発性半導体
記憶装置。
【請求項７】第１のメモリセルユニットと第２のメモリ
セルユニットが、交互に配設されて前記サブアレイを構
成することを特徴とする請求項３〜５のいずれかに記載
の不揮発性半導体記憶装置。
【請求項８】第１のメモリセルユニットの前記不揮発性
メモリ部を読み出す時には、第１のメモリセルユニット
の第１及び第２の選択ＭＯＳトランジスタの双方を導通
状態とし、第２のメモリセルユニットの第１及び第２の
選択ＭＯＳトランジスタの一方を非導通状態とし、第２のメモリセルユニットの前記不揮発性メモリ部を読
み出す時には、第１のメモリセルユニットの第１及び第
２の選択ＭＯＳトランジスタの一方を非導通状態とし、
第２のメモリセルユニットの第１及び第２の選択ＭＯＳ
トランジスタの双方を導通状態とするように、選択された前記サブアレイ内の第１及び第２の選択ＭＯ
Ｓトランジスタに読み出し選択ゲート電圧を印加する手
段を備えたことを特徴とする請求項３〜５のいずれかに
記載の不揮発性半導体記憶装置。
【請求項９】前記サブアレイ中の第１のメモリセルユニ
ットと第２のメモリセルユニットのうち、一方のメモリ
セルユニット中の前記不揮発性メモリ部に記憶されてい
るデータをビット線に読み出す際に、他方のメモリセル
ユニットが接続するビット線を非選択読み出しビット線
電位に保つことを特徴とする請求項８記載の不揮発性半
導体記憶装置。
【請求項１０】前記非選択読み出しビット線電位を参照
電位として、読み出し時の第１のメモリセルユニットが
接続される第１のビット線電位と、第２のメモリセルユ
ニットが接続される第２のビット線電位と、の電位差を
差動的に検出するビット線電圧検出手段を備えることを
特徴とする請求項９記載の不揮発性半導体記憶装置。
【請求項１１】前記不揮発性メモリ部は、半導体層上に
電荷蓄積層と制御ゲートが積層形成された電気的書き替
え可能な複数の不揮発性メモリセルを、隣接するもの同
士でソース，ドレインを共有する形で直列接続されてな
るものであることを特徴とする請求項１〜５のいずれか
に記載の不揮発性半導体記憶装置。
【請求項１２】前記サブアレイ中の第１のメモリセルユ
ニットと第２のメモリセルユニットのうち、一方のメモ
リセルユニット中の前記不揮発性メモリ部に書き込み及
び書き込みが十分であるか調べるベリファイ動作を行う
際に、或いは書き込み，書き込みベリファイ，再書き込
み，書き込みベリファイ動作を通じて、他方のメモリセ
ルユニットが接続するビット線を定電位に保つことを特
徴とする請求項３〜５のいずれかに記載の不揮発性半導
体記憶装置。
【請求項１３】前記メモリセルアレイが第１のサブメモ
リセルアレイと第２のサブメモリセルアレイで構成さ
れ、これら各サブメモリセルアレイはそれぞれ第１及び
第２のメモリセルユニットからなり、第１のサブメモリセルアレイの第１の選択ＭＯＳトラン
ジスタのゲートに印加する電圧を第２のサブメモリセル
アレイの第２のＭＯＳトランジスタのゲートに印加し、
かつ第１のサブメモリセルアレイの第２のＭＯＳトラン
ジスタのゲートに印加する電圧を第２のサブメモリセル
アレイの第１のＭＯＳトランジスタのゲートに印加する
ことを特徴とする請求項３〜５のいずれかに記載の不揮
発性半導体記憶装置。
【請求項１４】１個又は複数個の不揮発性メモリセルか
ら構成される不揮発性メモリ部と、この不揮発性メモリ
部を第１の共通信号線と導通させる第１の選択ＭＯＳト
ランジスタと、前記不揮発性メモリ部と第２の共通信号
線を導通させる第２の選択ＭＯＳトランジスタと、から
構成されるメモリセルユニットがマトリクス状に配置さ
れたメモリセルアレイを有する不揮発性半導体記憶装置
において、前記メモリセルアレイ中の１本又は複数本のビット線に
接続するメモリセルに対し読み出し又は書き込みを行う
間に、前記メモリセルアレイ中の残りのビット線のうち
の、複数本のビット線から構成されるビット線群内で、
ビット線間を接続・遮断する手段を有することを特徴と
する半導体記憶装置。
【請求項１５】前記ビット線間を接続・遮断する手段
が、前記ビット線間に設けたＭＯＳトランジスタであ
り、前記ビット線群が同じセンスアンプ回路に接続する
ビット線対で構成されることを特徴とする請求項１４記
載の半導体記憶装置。
【請求項１６】複数本のビット線が同一の前記センスア
ンプ回路に接続され、前記センスアンプ回路が、該回路
に接続されるビット線の間に配設されるオープンビット
線方式のメモリセルアレイを構成することを特徴とする
請求項１５記載の半導体記憶装置。
【請求項１７】前記オープンビット線方式のメモリセル
アレイで、第１のビット線対と第２のビット線対がセン
スアンプを共有する共有センスアンプ方式をなし、第１
のビット線対に接続するメモリセルを読み出し又は書き
込みを行う際に、第２のビット線対を構成するビット線
間を接続する手段を有することを特徴とする請求項１６
記載の半導体記憶装置。
【請求項１８】前記メモリセルアレイは、１個又は複数
個の不揮発性メモリセルから構成される不揮発性メモリ
部と、この不揮発性メモリ部を第１の共通信号線と導通
させる第１の選択ＭＯＳトランジスタと、前記不揮発性
メモリ部と第２の共通信号線を導通させ、かつ第１の選
択ＭＯＳトランジスタとしきい値が異なる第２の選択Ｍ
ＯＳトランジスタと、から構成されるメモリセルユニッ
トがマトリクス状に配置されたものであることを特徴と
する請求項１４記載の不揮発性半導体記憶装置。
【請求項１９】第１の選択ＭＯＳトランジスタが第１の
しきい値Ｖth1 を持ち、第２の選択ＭＯＳトランジスタ
が第２のしきい値Ｖth2 を持つ第１のメモリセルユニッ
トと、第１の選択ＭＯＳトランジスタが第３のしきい値
Ｖth3 を持ち、第２の選択ＭＯＳトランジスタが第４の
しきい値Ｖth4 を持つ第２のメモリセルユニットとが、
第１の選択ＭＯＳトランジスタのゲート電極及び第２の
選択ＭＯＳトランジスタのゲート電極をそれぞれ第１及
び第２の選択ゲートとして共有してサブアレイを構成
し、第１及び第３のしきい値Ｖth1 ，Ｖth3 の大小関係と第
２及び第４のしきい値Ｖth2 ，Ｖth4 の大小関係とは逆
の関係になっていることを特徴とする請求項１４記載の
不揮発性半導体記憶装置。
【請求項２０】第１のしきい値と第４のしきい値が等し
く、かつ第２のしきい値と第３のしきい値が等しいこと
を特徴とする請求項１９記載の不揮発性半導体記憶装
置。
【請求項２１】第１のメモリセルユニットと第２のメモ
リセルユニットが、交互に配設されて前記サブアレイを
構成することを特徴とする請求項１４記載の不揮発性半
導体記憶装置。
【請求項２２】前記サブアレイ中で、第１のメモリセル
ユニットは第１のビット線対に接続され、第２のメモリ
セルユニットは第２のビット線対に接続されることを特
徴とする請求項１８記載の不揮発性半導体記憶装置。