JPH0877796A

JPH0877796A - 半導体記憶装置

Info

Publication number: JPH0877796A
Application number: JP6207471A
Authority: JP
Inventors: Katsuhiro Yamada; 克宏山田
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1994-08-31
Filing date: 1994-08-31
Publication date: 1996-03-22

Abstract

(57)【要約】【目的】試験時間を短縮することができる半導体記憶装
置を提供する。【構成】ＤＲＡＭ１には、複数のメモリセルよりなる
メモリセルアレイ２が設けられ、外部からのアドレス信
号に基づいてアドレスデコーダ３により選択される。メ
モリセルアレイ２のメモリセルを試験する場合、変換回
路４は、外部から１つのメモリセルを選択して試験する
通常モード用の物理アドレスを、複数のメモリセルを選
択して試験するテストモード用の物理アドレスに変換し
出力する。切換信号生成回路５は、外部から入力した制
御信号に基づいて切換信号ＣＨを生成し出力する。切換
回路６は、通常モード用の物理アドレスと、変換回路４
からのテストモード用の物理アドレスを入力し、切換信
号に基づいて、通常モード用の物理アドレスとテストモ
ード用の物理アドレスとを切り換えてアドレス信号とし
てアドレスデコーダ３へ出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくはランダムアクセスメモリ（ＲＡＭ）の特性試験
に関するものである。

【０００２】近年、半導体記憶装置の複雑化、高集積化
に伴い、テスタによる半導体記憶装置の特性試験は複雑
化かつ長時間化している。試験時間の長時間化は、検査
コストのアップにつながっていることから、テスタによ
る試験時間の短縮が要求されている。

【０００３】

【従来の技術】一般に、ＲＡＭにおいては、その出荷前
に動作速度や消費電力等の電気的な特性試験の他、メモ
リセルに対してデータの書き込み・読み出し・データ保
持の各動作が正常であるか否かを判断するための種々の
機能試験を行なう必要がある。特にダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）においては、そのメモリ
セルに対するデータの書き込み・読み出し・保持の他に
セル間干渉等を調べるために種々の複雑な動作モードに
よる干渉試験する必要がある。

【０００４】例えばＤＲＡＭのチップ上において、隣接
するメモリセルに「１」と「０」のデータがそれぞれ書
き込まれているとする。この時、メモリセル間に干渉が
あると、「０」が保持されているはずのメモリセルのデ
ータが「１」に変化してしまう場合がある。逆に、
「１」が保持されているはずのメモリセルのデータが
「０」に変化して読み出される場合がある。そのため、
隣接するメモリセルに対して「０」「１」を組合せたテ
ストパターンに基づいて書き込み・読み出しを行なうセ
ル間干渉試験を行なう必要がある。

【０００５】ＤＲＡＭのセル間干渉試験は、隣接するメ
モリセルを順次選択し、その選択したメモリセルに対し
てデータの書き込み、読み出しを行なう。そのメモリセ
ルに対して書き込んだデータと読み出したデータとを比
較してセル間の干渉があるか否かを判断するよになって
いる。そして、選択するメモリセルは、メモリテスタの
アルゴリズミックパターン発生器（ＡＬＰＧ）より生成
される試験パターンに基づいて行われる。

【０００６】試験パターンは、メモリセルを選択するア
ドレスと、そのアドレスのメモリセルに保持させる書き
込みデータと、そのアドレスから読み出される予定の期
待データと、アドレスの変更、書き込み・読み出しの動
作の変更等を制御するクロック制御信号等から構成され
ている。そして、ＡＬＰＧは、試験パターンのアルゴリ
ズムによっては、隣接するメモリセルを順に選択するよ
うに連続したアドレスを生成し、出力することもでき
る。

【０００７】ところで、ＤＲＡＭのメモリセルにおいて
は、ＤＲＡＭのアドレス端子に入力されるアドレスは、
チップ上の物理的なセルの配置とは必ずしも対応しな
い。これらを区別するために、アドレス端子に入力され
るアドレスを論理アドレス、チップ上の物理的な配置に
応じたアドレスを物理アドレスとする。

【０００８】これは、主としてチップサイズの制約から
くるレイアウト上の理由によることが多い。適切にセル
間干渉を試験するためには、論理アドレスから物理アド
レスへの変換が必要である。そのため、その論理アドレ
スから物理アドレスへの変換テーブルであるアドレスス
クランブラ（以下、単にスクランブラという）が用意さ
れている。

【０００９】スクランブラは、ＡＬＰＧにより生成され
る論理アドレスを入力し、その入力した論理アドレスを
物理アドレスに変換してＤＲＡＭへ出力するようになっ
ている。ＤＲＡＭは、入力した物理アドレスに基づいて
メモリセルを選択するようになっている。その結果、試
験パターンのアルゴリズムによっては、隣接するメモリ
セルが順次選択され、データが書き込まれるので、適切
にセル間干渉を試験することができるようになってい
る。

【００１０】一方で、ＤＲＡＭの記憶容量は、近年飛躍
的に増大しているので、そのＤＲＡＭの試験時間は、Ｄ
ＲＡＭの記憶容量に対応して益々長時間化している。そ
のため、１個ずつメモリセルを選択しながら試験データ
の書き込み・読み出し動作を行なう通常モードの他に、
複数のメモリセルを一度に選択し、その選択した複数の
メモリセルに対して試験データの書き込み・読み出しを
行なうテストモードが採用されていることが多い。即
ち、複数のメモリセルを一度に選択してデータの書き込
み・読み出しを行なうことにより、通常モードにおける
試験時間に比べて試験時間の短縮化を図ることができる
ようになっている。

【００１１】このテストモードにおいては、一度に複数
のメモリセルを選択することができることにより、通常
モードによる試験におけるテストパターンとは異なるテ
ストパターン（テストモードパターン）を発生させる必
要がある。そのため、論理アドレスを物理アドレスに変
換するスクランブラもこのテストモードパターンに応じ
たクランブラが用意されている。そして、このテストモ
ード用のスクランブラは、通常モード用のスクランブラ
と交換してメモリテスタにセットされ、使用されるよう
になっている。

【００１２】

【発明が解決しようとする課題】ところで、テストモー
ド用スクランブラをセットしてＲＡＭの特性試験を行っ
た場合、試験項目によっては、テストモードにより指定
したアドレスから読み出したデータでは、ＲＡＭの特性
を判断することができない場合がある。即ち、通常モー
ド用スクランブラを用いた場合には不良と判断される品
種のＲＡＭにおいて、テストモード用スクランブラを用
いた場合には正常と判断される場合がある。

【００１３】そのため、メモリセルに対する試験データ
の書き込みをテストモードで行った後、通常モードでデ
ータの読み出しを行なう要望がある。しかしながら、ア
ドレススクランブラを交換するためには、試験パターン
を一度終了させなければならず、ＤＲＡＭにデータを保
持させたまま通常モード用のスクランブラとテストモー
ド用のスクランブラとを交換することはできなかった。
従って、テスト中には、テストモード用の論理アドレス
とテストモード用の論理アドレスとをリアルタイムに切
り換えることはできなかった。そのため、テストモード
により試験できない品種のＤＲＡＭに対しては、全ての
項目の試験を通常モードにより行なわねばならないの
で、試験時間が長くなり、試験コストが高くなるという
問題がある。

【００１４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は試験時間を短縮すること
のできる半導体記憶装置を提供することにある。

【００１５】

【課題を解決するための手段】図１は本発明の原理説明
図である。ＤＲＡＭ１には、メモリセルアレイ２、アド
レスデコーダ３、変換回路４、切換回路５、切換信号生
成回路６が設けられている。メモリセルアレイ２は、複
数のメモリセルから構成され、そのメモリセルは、外部
からアドレス信号を入力し、そのアドレス信号に基づい
てアドレスデコーダ３により選択される。

【００１６】メモリセルアレイ２のメモリセルを試験す
る場合、変換回路４には、外部から１つのメモリセルを
選択して試験する通常モード用の物理アドレスが入力さ
れる。そして、変換回路４は、通常モード用の物理アド
レスを、複数のメモリセルを選択して試験するテストモ
ード用の物理アドレスに変換し出力する。

【００１７】切換信号生成回路５は、外部から制御信号
を入力し、その制御信号に基づいて切換信号ＣＨを生成
し、出力する。切換回路６は、前記通常モード用の物理
アドレスを直接入力するとともに、前記変換回路４によ
り変換されたテストモード用の物理アドレスを入力す
る。そして、切換回路６は、切換信号生成回路６から入
力した切換信号に基づいて、通常モード用の物理アドレ
スとテストモード用の物理アドレスとを切り換えてアド
レス信号としてアドレスデコーダ３へ出力する。アドレ
スデコーダ３は、入力したアドレス信号に基づいてメモ
リセルを選択する。

【００１８】

【作用】従って、本発明によれば、通常モード用の物理
アドレスとテストモード用の物理アドレスとを切り換え
ることができる。その結果、テストモードによる読み出
しを行なうことができない品種のＤＲＡＭに対してもテ
ストモードにより複数のメモリセルに対して一度に書き
込みを書き込みを行なうことができるので、書き込み時
間を短縮することができる。

【００１９】

【実施例】以下、本発明を具体化した一実施例を図２〜
図４に従って説明する。図２は、メモリテスタに接続さ
れたＤＲＡＭを説明するブロック回路図である。

【００２０】メモリテスタ１０には、通常モード用のス
クランブラ１１が設けられ、アルゴリズミックパターン
発生器（以下、ＡＬＰＧという）１２から出力された試
験パターンのうち、通常モード用の論理アドレスを物理
アドレスへ変換し、ＤＲＡＭ２０へ出力するようになっ
ている。

【００２１】また、メモリテスタ１０には、制御信号生
成回路１３が設けられている。制御信号生成回路１３
は、ＡＬＰＧ１２により発生し出力された試験パターン
のうち、クロック制御信号を入力し、そのクロック制御
信号に基づいて接続されたＤＲＡＭ２０に必要となる制
御信号を生成し、出力するようになっている。尚、本実
施例において、制御信号は、図３に示すように、コラム
アドレスストローブ信号（以下、コラム信号という）バ
ーＣＡＳ、ロウアドレスストローブ信号（以下、ロウ信
号という）バーＲＡＳ、ライトイネーブル信号バーＷＥ
が信号生成回路１３により生成されるようになってい
る。

【００２２】また、メモリテスタ１０には、比較回路１
４が設けられている。比較回路１４は、ＤＲＡＭ２０か
ら読み出したデータと、試験パターンの期待データとを
比較する。その比較回路１４の比較結果に基づいて、メ
モリテスタ１０は、試験したＤＲＡＭ２０が正常である
か否かを判断するようになっている。

【００２３】ＤＲＡＭ２０には、変換回路２１、切換回
路２２、切換信号生成回路２３、アドレスデコーダ２
４、メモリセルアレイ２５、入出力回路２６が設けられ
ている。変換回路２１は、メモリテスタ１０から通常モ
ード用のスクランブラ１１を介した物理アドレスを入力
する。そして、変換回路２１は、入力した通常モード用
の物理アドレスを、テストモード用の物理アドレスに変
換し切換回路２２へ出力するようになっている。

【００２４】図３に示すように、切換回路２２はマルチ
プレクサであって、入力Ａと入力Ｂとを有している。入
力Ａ，Ｂはそれぞれ複数のビット構成になっている。入
力Ａは、メモリテスタ１０に直接接続され、通常モード
用の物理アドレスを入力している。入力Ｂは、変換回路
２１に接続され、その変換回路２１により変換されたテ
ストモード用の物理アドレスを入力している。そして、
切換回路２２は、切換信号ＣＨを入力し、その切換信号
に基づいて入力Ａと入力Ｂとを切り換えるようになって
いる。即ち、切換回路２２は、切換信号ＣＨに基づいて
通常モード用の物理アドレス又はテストモード用の物理
アドレスを選択し、その選択した物理アドレスをアドレ
スデコーダ２４へ出力するようになっている。その切換
信号ＣＨは、切換信号生成回路２３から入力される。

【００２５】切換信号生成回路２３は、図３に示すよう
に、入力端子３１を介してメモリテスタ１０から制御信
号としてコラム信号バーＣＡＳ，ロウ信号バーＲＡＳ，
ライトイネーブル信号バーＷＥを入力するようになって
いる。切換信号生成回路２３は、これら各信号バーＣＡ
Ｓ，バーＲＡＳ，バーＷＥに基づいて切換信号ＣＨを生
成し出力するようになっている。この切換信号ＣＨを生
成するタイミングは、ＤＲＡＭ２０の使用者が通常に使
用する場合には実現しないタイミングであって、図４に
示すようなタイミングで生成される。

【００２６】即ち、メモリテスタ１０の制御信号生成回
路１３は、テストモードに設定する場合、図４（ａ）に
示すタイミングで各信号バーＣＡＳ，バーＲＡＳ，バー
ＷＥを生成し、出力する。そして、切換信号生成回路２
３は、コラム信号バーＣＡＳとライトイネーブル信号バ
ーＷＥとがＬレベルであるのを検出すると、Ｈレベルの
切換信号ＣＨを生成し、ラッチするようになっている。

【００２７】一方、メモリテスタ１０の制御信号生成回
路１３は、テストモードを解除（通常モードに設定）す
る場合、図４（ｂ）に示すタイミングで各信号バーＣＡ
Ｓ，バーＲＡＳ，バーＷＥを生成し、出力する。そし
て、切換信号生成回路２３は、ロウ信号バーＲＡＳが立
ち下がる時にコラム信号バーＣＡＳがＬレベル、ライト
イネーブル信号バーＷＥがＨレベルであるのを検出する
と、Ｌレベルの切換信号ＣＨを生成し、ラッチする。そ
して、切換信号生成回路２３は、ラッチした切換信号Ｃ
Ｈを切換回路２２、アドレスデコーダ２４へ出力するよ
うになっている。

【００２８】尚、図４（ａ）（ｂ）に示すように、メモ
リテスタ１０の制御信号生成回路１３が各信号バーＣＡ
Ｓ，バーＲＡＳ，バーＷＥを生成するタイミングは、Ｊ
ＥＤＥＣ(Joint Electron Devices Engineering Counci
l)規格により定められたタイミングである。即ち、図４
（ａ）に示すように、ＷＣＢＲ方式（コラム信号バーＣ
ＡＳ，ロウ信号バーＲＡＳ，ライトイネーブル信号バー
ＷＥのタイミングの組合せ）によりテストモードを設定
する。また、図４（ｂ）に示すように、同規格により定
められたＣＢＲ方式によりテストモードを解除するよう
になっている。

【００２９】アドレスデコーダ２４には、メモリセルア
レイ２５が接続されている。メモリセルアレイ２５は、
４つのブロックＢＬ１〜ＢＬ４に分けられ、それぞれ２
次元配列されたメモリセルから構成されている。アドレ
スデコーダ２４はロウアドレスデコーダであって、切換
回路２２を介して入力したアドレスＲＡ０〜ＲＡ１１に
基づいてメモリセルを選択するようになっている。ま
た、アドレスデコーダ２４は、切換信号生成回路２３に
接続され、切換信号ＣＨを入力するようになっている。

【００３０】アドレスデコーダ２４は、切換信号生成回
路２３からＬレベルの切換信号ＣＨを入力すると、切換
回路２２を介して入力したアドレスＲＡ０〜ＲＡ１１に
基づいて１つのメモリセルを選択するようになってい
る。そして、その選択されたメモリセルが、データの書
き込み・読み出しの対象となる。

【００３１】また、アドレスデコーダ２４は、切換信号
生成回路２３からＨレベルの切換信号ＣＨを入力する
と、メモリセルアレイ２５の各ブロックＢＬ１〜ＢＬ４
を選択する。そして、アドレスデコーダ２４は、変換回
路２１，切換回路２２を介して入力したアドレスＲＡ０
〜ＲＡ９に基づいてメモリセルを各ブロックＢＬ１〜Ｂ
Ｌ４からそれぞれ選択するようになっている。従って、
切換信号ＣＨがＨレベルのとき、アドレスデコーダ２４
は、４つのメモリセルを同時に選択する。そして、その
選択された４つのメモリセルがデータの書き込み・読み
出しの対象となる。

【００３２】入出力回路２６は、メモリセルアレイ２５
に接続されている。また、入出力回路２６は、ライトイ
ネーブル信号バーＷＥを入力している。そして、入出力
回路２６は、ライトイネーブル信号バーＷＥに基づいて
書き込み動作の場合にＤＲＡＭ２０の外部から入力した
データを上記アドレスデコーダ２４により選択されたメ
モリセルに書き込みようになっている。また、ライトイ
ネーブル信号バーＷＥに基づいて読み出し動作の場合
に、入出力回路２６は、アドレスデコーダ２４により選
択されたメモリセルに保持されたデータを読み出し、外
部へ出力するようになっている。そして、切換信号ＣＨ
がＨレベルの時、アドレスデコーダ２４は、４個のメモ
リセルを同時に選択している。従って、入出力回路２６
は、４個のメモリセルに対してデータの書き込み・読み
出しを行なうようになっている。

【００３３】入出力回路２６は、ＤＲＡＭ２０を試験す
る場合にメモリテスタ１０に接続され、試験パターンの
書き込みデータを入力する。また、入出力回路２６は、
メモリテスタ１０の制御信号生成回路１３から出力され
るライトイネーブル信号バーＷＥを入力している。そし
て、入出力回路２６は、Ｌレベルのライトイネーブル信
号バーＷＥを入力すると、アドレスデコーダ２４により
選択されたメモリセルに対してメモリテスタ１０から入
力した書き込みデータを書き込むようになっている。ま
た、入出力回路２６は、Ｈレベルのライトイネーブル信
号バーＷＥを入力すると、アドレスデコーダ２４により
選択されたメモリセルからデータを読み出し、メモリテ
スタ１０へ出力するようになっている。

【００３４】尚、図３において、ＤＲＡＭ２０に入力さ
れるロウアドレスＲＡ０〜ＲＡ１１に対する部分のみの
回路を示したが、コラムアドレスに対する部分の回路も
同様に行われる。即ち、、アドレス端子３２と変換回路
２１との間にはマルチプレクサが設けられ、そのマルチ
プレクサは、コラム信号バーＣＡＳとロウ信号バーＲＡ
Ｓとに基づいて入力したアドレスＡ０〜Ａ１１をコラム
アドレスＣＡ０〜ＣＡ１１としてコラムアドレスをテス
トモード用の物理アドレスに変換する変換回路と、切換
回路を介してコラムデコーダへ出力する。また、直接切
換回路を介してコラムデコーダへ出力する。コラムデコ
ーダは、入力したコラムアドレスに基づいてメモリセル
の列を選択する。そして、ロウデコーダにより選択され
たメモリセルの行との交点のメモリセルが書き込み・読
み出しの対象となるようになっている。

【００３５】上記のように構成されたＤＲＡＭ２０を通
常に使用する場合、切換信号生成回路２３は、ロウ信号
バーＲＡＳ、コラム信号バーＣＡＳ、ライトイネーブル
信号バーＷＥに基づいてＬレベルの切換信号ＣＨを生成
し出力する。切換回路２２は、Ｌレベルの切換信号ＣＨ
を入力すると、入力Ａを選択する。その結果、アドレス
端子３２に入力されたアドレスは、アドレス端子３２か
ら切換回路２２を介してアドレスデコーダ２４へロウア
ドレスＲＡ０〜ＲＡ１１として入力される。アドレスデ
コーダ２４は、入力したロウアドレスＲＡ０〜ＲＡ１１
に基づいてメモリセルの列を選択する。次に、入力され
たコラムアドレスに基づいて、図示しないコラムデコー
ダはメモリセルの行を選択する。そして、選択された列
と行との交点のメモリセルに対してデータの読み出し・
書き込みが行われる。

【００３６】一方、上記のように構成されたＤＲＡＭ２
０に対して、機能試験、例えばメモリセル間干渉試験を
行なう場合、メモリテスタ１０の制御信号生成回路１３
は、ＡＬＰＧ１２により生成された試験パターンに基づ
いて制御信号を生成し出力する。このとき、制御信号生
成回路１３は、テストモードを設定するべく制御信号を
生成し出力する。

【００３７】また、ＡＬＰＧ１２は、テストモードに応
じた論理アドレスＸ０〜Ｘ９をスクランブラ１１へ出力
する。スクランブラ１１は、入力した論理アドレスＸ０
〜Ｘ９を通常モード用の物理アドレスへ変換し、アドレ
スＡ０〜Ａ９としてＤＲＡＭ２０へ出力する。

【００３８】ＤＲＡＭ２０の切換信号生成回路２３は、
制御信号としてコラム信号バーＣＡＳ，ロウ信号バーＲ
ＡＳ，ライトイネーブル信号バーＷＥを入力し、Ｈレベ
ルの切換信号ＣＨを生成し、切換回路２２とアドレスデ
コーダ２４へ出力する。

【００３９】切換回路２２は、Ｈレベルの切換信号ＣＨ
を入力すると、入力Ｂを選択する。アドレスデコーダ２
４は、Ｈレベルの切換信号ＣＨを入力すると、メモリセ
ルアレイ２５の各ブロックＢＬ１〜ＢＬ４を全て選択す
る。

【００４０】また、ＤＲＡＭ２０は、メモリテスタ１０
からアドレスＡ０〜Ａ９を入力すると、そのアドレスＡ
０〜Ａ９は、変換回路２１に入力される。変換回路２１
は、入力した通常モード用の物理アドレスであるアドレ
スＡ０〜Ａ９を更にテストモード用の物理アドレスに変
換する。そして、変換回路２１は、変換した物理アドレ
スを、ロウアドレスＲＡ０〜ＲＡ９として切換回路２２
へ出力する。この時、切換回路２２は、Ｈレベルの切換
信号ＣＨに基づいて入力Ｂが選択されているので、テス
トモード用の物理アドレスであるロウアドレスＲＡ０〜
ＲＡ９がアドレスデコーダ２４へ出力される。

【００４１】アドレスデコーダ２４は、切換回路２２を
介してテストモード用の物理アドレスであるロウアドレ
スＲＡ０〜ＲＡ９を入力し、そのうちのロウアドレスＲ
Ａ０〜ＲＡ９に基づいてメモリセルアレイ２５の各ブロ
ックＢＬ１〜ＢＬ４に対してそれぞれ１列のメモリセル
を選択する。そして、図示しないコラムデコーダにより
メモリセルの行が選択され、その選択された列と行との
交点のメモリセルが選択される。従って、メモリセルア
レイ２５においては、４個のメモリセルが同時に選択さ
れることになる。

【００４２】この選択された４個のメモリセルに対し
て、入出力回路２６は、メモリテスタ１０から入力した
試験データである「０」を同時に書き込む。その結果、
１個のメモリセルを選択し試験データを書き込む通常モ
ードに比べて書き込みに要する時間が短くなる。

【００４３】次に、メモリテスタ１０は、通常モードに
切り換えるべくＣＢＲ方式となるタイミングのコラム信
号バーＣＡＳ，ロウ信号バーＲＡＳ，ライトイネーブル
信号バーＷＥの制御信号を生成し出力する。切換回路２
２は、コラム信号バーＣＡＳ，ロウ信号バーＲＡＳ，ラ
イトイネーブル信号バーＷＥを入力し、各信号バーＣＡ
Ｓ，バーＲＡＳ，バーＷＥのタイミングに基づいてＬレ
ベルの切換信号ＣＨを生成し出力する。

【００４４】切換回路２２は、Ｌレベルの切換信号ＣＨ
を入力すると、入力Ａを選択する。その結果、アドレス
端子３２から入力される通常モード用の物理アドレスで
あるアドレスＡ０〜Ａ１１がロウアドレスＲＡ０〜ＲＡ
１１としてアドレスデコーダ２４へ出力される。

【００４５】アドレスデコーダ２４は、入力したロウア
ドレスＲＡ０〜ＲＡ１１のうち、ロウアドレスＲＡ１
０，ＲＡ１１に基づいてメモリセルアレイ２５のブロッ
クＢＬ１〜ＢＬ４のうちの１つを選択する。更に、アド
レスデコーダ２４は、ロウアドレスＲＡ０〜ＲＡ９に基
づいて選択したブロックから１列のメモリセルを選択す
る。そして、図示しないコラムデコーダによりメモリセ
ルの行が選択され、その選択された列と行との交点のメ
モリセルが選択される。この選択されたメモリセルに対
して、入出力回路２６は、メモリテスタ１０から入力し
た試験データである「１」を書き込む。

【００４６】次に、メモリテスタ１０は、ＤＲＡＭ２０
のメモリセルのうち、試験データを書き込んだメモリセ
ルからデータを読み出す。そして、比較回路１４によっ
て、読み出したデータを期待データ「１」とを比較す
る。このとき、メモリセルアレイ２５のうち、試験デー
タを書き込んだメモリセルに対して、そのメモリセルに
隣接するメモリセルからの干渉（影響）がある場合、読
み出したデータは「０」となる。比較回路１４は、この
読み出したデータ「０」と期待データ「１」とを比較す
る。両データは「０」と「１」で異なっているので、メ
モリテスタ１０は、この試験を行ったＤＲＡＭ２０は不
良であると判断する。

【００４７】一方、メモリセル間に干渉がなく、読み出
したデータが「１」である場合、読み出したデータ
「１」は期待データ「１」と一致する。従って、メモリ
テスタ１０は、正常であると判断し、次のアドレスに対
して試験を行なう。そして、全てのメモリセルに対して
試験データの書き込み・読み出しを行うと、ＤＲＡＭ２
０がセル間干渉試験において正常であると判断し、セル
間干渉試験を終了する。

【００４８】このように、本実施例では、ＤＲＡＭ２０
には、スクランブラ１１と切換回路とを設けた。そし
て、通常モード用のテストパターンによりＤＲＡＭ２０
の試験を行なう場合、切換回路２２は、テスタから通常
モード用スクランブラ１１を介して入力されるテストパ
ターンを直接アドレスデコーダ２４へ入力するようにし
た。一方、テストモード用のテストパターンによりＤＲ
ＡＭ２０の試験を行なう場合、切換回路２２は、テスタ
から通常モード用スクランブラ１１を介して入力される
テストパターンをスクランブラ１１を介して物理アドレ
スに変換し、その物理アドレスでアドレスデコーダ２４
によりメモリセルを選択するようにした。従って、ＤＲ
ＡＭ２０のデータを失うことなく、リアルタイムに通常
モード用の物理アドレスとテストモード用の物理アドレ
スとを切り換えることができる。

【００４９】その結果、テストモードによる読み出しを
行なうことができない品種のＤＲＡＭに対してもテスト
モードにより複数のメモリセルに対して一度に書き込み
を書き込みを行なうことができるので、書き込み時間を
短縮することができ、従来に比べて試験時間を短縮する
ことができる。

【００５０】また、メモリセルからデータを読み出す場
合、通常モードにより１つづつメモリセルを選択して読
み出すようにしたので、従来と同様に確実にデータを読
み出すことができ、ＤＲＡＭ２０の正常，異常の判定を
間違うのを防止するころことができる。

【００５１】尚、本発明は前記実施例の他、以下の態様
で実施するようにしてもよい。１）上記実施例において、図６に示すように、メモリテ
スタ１０にはテストモード用スクランブラ４１を設け、
ＤＲＡＭ２０には、テストモード用の物理アドレスを更
に通常モード用の物理アドレスに変換する変換回路４２
を設けて実施するようにしてもよい。そして、ＤＲＡＭ
２０を通常に使用する場合には入力Ｂを、通常モードの
メモリ試験を行なう場合には入力Ａを、テストモードの
メモリ試験を行なう場合には入力Ｂを選択するように切
換信号ＣＨを生成するようにする。

【００５２】２）上記実施例において、テストモードを
解除する場合にＣＢＲ方式によるタイミングでＬレベル
の切換信号ＣＨを生成するようにしたが、他のタイミン
グでテストモードを解除（通常モードに設定）するよう
にしてもよい。例えば、図５（ａ）に示すように、上記
実施例と同様にＷＣＢＲ方式（コラム信号バーＣＡＳ，
ロウ信号バーＲＡＳ，ライトイネーブル信号バーＷＥの
タイミングの組合せ）によりテストモードを設定する。
そして、図５（ｂ）に示すように、ＲＯＲ方式によるタ
イミングでＬレベルの切換信号ＣＨを生成し、テストモ
ードを解除するようにする。

【００５３】３）上記実施例において、ＤＲＡＭ２０の
メモリセルアレイ２５を分割するブロック数を適宜変更
する。分割したブロック数が多いほど、試験データの書
き込み時間を短縮することができる。

【００５４】４）ＤＲＡＭの他、論理アドレスと物理ア
ドレスが異なってアドレススクランブラが必要なＳＲＡ
Ｍ(Static Random Access Memory) 等のメモリに具体化
する。

【００５５】

【発明の効果】以上詳述したように、本発明によれば、
試験時間を短縮することが可能な半導体記憶装置を提供
することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】テスタに接続したＤＲＡＭを説明するブロッ
ク回路図である。

【図３】スクランブラ及び変換回路を説明する説明図
である。

【図４】切換信号を生成するタイミングを示す波形図
である。

【図５】別の切換信号を生成するタイミングを示す波
形図である。

【図６】別のスクランブラ及び変換回路を説明する説
明図である。

【符号の説明】

１半導体記憶装置としてのＤＲＡＭ２メモリセルアレイ３アドレスデコーダ４変換回路５切換信号生成回路６切換回路としてのマルチプレクサ

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルよりなるメモリセルア
レイと、外部からアドレス信号を入力し、そのアドレス信号に基
づいて前記メモリセルアレイのメモリセルを選択するア
ドレスデコーダとを設けた半導体記憶装置において、外部から入力されたアドレス信号を、前記メモリセルに
並べられたメモリセルを順番に指定する物理アドレスに
変換し出力する変換回路と、外部から制御信号を入力し、その入力した制御信号に基
づいて切換信号を生成し出力する切換信号生成回路と、前記変換回路により変換された物理アドレスを入力する
とともに、外部からのアドレス信号を直接入力し、前記
切換信号生成回路から出力される切換信号を入力し、そ
の切換信号に基づいて物理アドレスと外部からのアドレ
ス信号とを切り換えて前記アドレスデコーダへ出力する
切換回路とを備えた半導体記憶装置。
【請求項２】請求項１に記載の半導体記憶装置におい
て、前記メモリセルは、複数のブロックにより構成され、前記アドレスデコーダは、前記切換信号に基づいて、通常モードのときには入力し
た物理アドレスのうち、複数のビットに基づいて前記複
数のブロックのうちの１つを選択し、テストモードのときには複数のブロックを同時に選択す
るようにした半導体記憶装置。
【請求項３】請求項１又は請求項２に記載の半導体記
憶装置において、前記切換信号生成回路は、コラムアドレスストローブ信
号とロウアドレスストローブ信号とライトイネーブル信
号とに基づいて切換信号を生成するようにした半導体記
憶装置。
【請求項４】請求項１〜３のうちいずれか１項に記載
の半導体記憶装置において、前記変換回路は、前記メモリセルを１つずつ選択し試験する通常モード用
の物理アドレスを入力し、その物理アドレスを複数のメ
モリセルを選択し試験するテストモード用の物理アドレ
スに更に変換し出力するようにした半導体記憶装置。