JPH0877797A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0877797A JPH0877797A JP6208711A JP20871194A JPH0877797A JP H0877797 A JPH0877797 A JP H0877797A JP 6208711 A JP6208711 A JP 6208711A JP 20871194 A JP20871194 A JP 20871194A JP H0877797 A JPH0877797 A JP H0877797A
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
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- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明は、試験時間の短縮に適したビット圧
縮テストモード機能を備えた半導体記憶装置に関し、試
験時間の短縮化を図る一方で、メモリ動作が正常かどう
かを認識する論理判定を正確に行うことを目的とする。 【構成】 テストモード時にメモリセルアレイ１０から
の読み出しデータの各ビットを比較し、その比較結果を
ビット圧縮して出力する回路１７と、デコーダ回路１２
でアドレス信号ＡＤＤのデコードに基づいて生成された
ワード線活性化信号ＷＡＳ1 〜ＷＡＳm と少なくともテ
ストモード活性化信号ＴＭＥとに応答してデータ圧縮回
路１７に対し前記比較結果に基づいた論理判定結果の出
力制御を行う回路１８とを備え、前記ワード線活性化信
号が出力されなかった場合において前記論理判定結果が
一致を指示した時に、該論理判定結果を不一致とするよ
うに制御するように構成する。
縮テストモード機能を備えた半導体記憶装置に関し、試
験時間の短縮化を図る一方で、メモリ動作が正常かどう
かを認識する論理判定を正確に行うことを目的とする。 【構成】 テストモード時にメモリセルアレイ１０から
の読み出しデータの各ビットを比較し、その比較結果を
ビット圧縮して出力する回路１７と、デコーダ回路１２
でアドレス信号ＡＤＤのデコードに基づいて生成された
ワード線活性化信号ＷＡＳ1 〜ＷＡＳm と少なくともテ
ストモード活性化信号ＴＭＥとに応答してデータ圧縮回
路１７に対し前記比較結果に基づいた論理判定結果の出
力制御を行う回路１８とを備え、前記ワード線活性化信
号が出力されなかった場合において前記論理判定結果が
一致を指示した時に、該論理判定結果を不一致とするよ
うに制御するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に、試験時間の短縮に適したビット圧縮テストモ
ード機能を備えたスタティック型ランダムアクセスメモ
リ（ＳＲＡＭ）又はダイナミック型ランダムアクセスメ
モリ（ＤＲＡＭ）に関する。
り、特に、試験時間の短縮に適したビット圧縮テストモ
ード機能を備えたスタティック型ランダムアクセスメモ
リ（ＳＲＡＭ）又はダイナミック型ランダムアクセスメ
モリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】従来、ＳＲＡＭやＤＲＡＭ等を試験する
場合に、その試験時間を短縮するために、テストモード
時にメモリセルからの読み出しデータの各ビットを比較
し、その比較結果をビット圧縮して出力することが行わ
れている。つまり、かかるＳＲＡＭやＤＲＡＭ等はデー
タ圧縮回路を内蔵している。
場合に、その試験時間を短縮するために、テストモード
時にメモリセルからの読み出しデータの各ビットを比較
し、その比較結果をビット圧縮して出力することが行わ
れている。つまり、かかるＳＲＡＭやＤＲＡＭ等はデー
タ圧縮回路を内蔵している。
【０００３】この場合、テストモード時にデータ圧縮回
路に供給されるデータとしては、アドレス信号のデコー
ドに基づいて生成されるワード線駆動用のワード線活性
化信号に基づいて、当該ワード線につながる複数のメモ
リセルに書き込まれた同じ論理レベルのデータが読み出
される。例えば図３（但し、同図に示す回路構成全体と
しては従来技術ではない）を参照すると、データ圧縮回
路１７の出力端であるノードＮに、テストモード時にメ
モリセルから読み出した各ビットデータＤ1,Ｄ2,Ｄ3,…
…, を比較し圧縮した論理判定結果を指示する信号が出
力される。この場合、ノードＮに現れる信号は、各ビッ
トデータＤ1,Ｄ2,Ｄ3,……, が一致している場合（つま
り同じ論理レベルにある場合）と、不一致の場合（つま
り１ビットでも異なる場合）とで、互いに異なる論理レ
ベル（“Ｈ”レベル又は“Ｌ”レベル）を呈する。
路に供給されるデータとしては、アドレス信号のデコー
ドに基づいて生成されるワード線駆動用のワード線活性
化信号に基づいて、当該ワード線につながる複数のメモ
リセルに書き込まれた同じ論理レベルのデータが読み出
される。例えば図３（但し、同図に示す回路構成全体と
しては従来技術ではない）を参照すると、データ圧縮回
路１７の出力端であるノードＮに、テストモード時にメ
モリセルから読み出した各ビットデータＤ1,Ｄ2,Ｄ3,…
…, を比較し圧縮した論理判定結果を指示する信号が出
力される。この場合、ノードＮに現れる信号は、各ビッ
トデータＤ1,Ｄ2,Ｄ3,……, が一致している場合（つま
り同じ論理レベルにある場合）と、不一致の場合（つま
り１ビットでも異なる場合）とで、互いに異なる論理レ
ベル（“Ｈ”レベル又は“Ｌ”レベル）を呈する。
【０００４】メモリが正常に機能している場合（但し、
ワード線活性化信号は出力される）には、テストモード
時にデータ圧縮回路に供給されるデータ、すなわち同一
ワード線につながるメモリセルから読み出される各ビッ
トデータは、上述したように同じデータであるので、デ
ータ圧縮回路の論理判定結果は「一致」を指示する。こ
の場合、一致を指示する論理判定結果を外部に出力する
ことにより、メモリが正常動作を行っていることを認識
することができる。
ワード線活性化信号は出力される）には、テストモード
時にデータ圧縮回路に供給されるデータ、すなわち同一
ワード線につながるメモリセルから読み出される各ビッ
トデータは、上述したように同じデータであるので、デ
ータ圧縮回路の論理判定結果は「一致」を指示する。こ
の場合、一致を指示する論理判定結果を外部に出力する
ことにより、メモリが正常動作を行っていることを認識
することができる。
【０００５】一方、同一ワード線につながるメモリセル
に欠陥等があった場合（但し、ワード線活性化信号は出
力される）には、テストモード時に同一ワード線上のメ
モリセルから読み出される各ビットデータは同じデータ
とはならないので、データ圧縮回路の論理判定結果は
「不一致」を指示する。この場合には、この不一致を指
示する論理判定結果に基づいて、メモリが正常動作を行
っていないことを認識することができる。
に欠陥等があった場合（但し、ワード線活性化信号は出
力される）には、テストモード時に同一ワード線上のメ
モリセルから読み出される各ビットデータは同じデータ
とはならないので、データ圧縮回路の論理判定結果は
「不一致」を指示する。この場合には、この不一致を指
示する論理判定結果に基づいて、メモリが正常動作を行
っていないことを認識することができる。
【０００６】
【発明が解決しようとする課題】しかしながら従来技術
では、周辺回路の何らかの不具合によりテストモード時
にワード線活性化信号が出力されなかった場合に、メモ
リは正常動作を行っていないにもかかわらず、同一ワー
ド線上のメモリセルからの読み出しデータの各ビットが
一致し、それによってデータ圧縮回路の論理判定結果が
「一致」を指示するといった不都合があった。
では、周辺回路の何らかの不具合によりテストモード時
にワード線活性化信号が出力されなかった場合に、メモ
リは正常動作を行っていないにもかかわらず、同一ワー
ド線上のメモリセルからの読み出しデータの各ビットが
一致し、それによってデータ圧縮回路の論理判定結果が
「一致」を指示するといった不都合があった。
【０００７】このため、メモリの外部ではこの一致を指
示する論理判定結果に基づいてメモリが正常動作を行っ
ているものと誤って認識してしまい、正しい論理判定を
行えないといった課題があった。本発明は、かかる従来
技術における課題に鑑み創作されたもので、試験時間の
短縮化を図る一方で、メモリ動作が正常かどうかを認識
する論理判定を正確に行うことができる半導体記憶装置
を提供することを目的とする。
示する論理判定結果に基づいてメモリが正常動作を行っ
ているものと誤って認識してしまい、正しい論理判定を
行えないといった課題があった。本発明は、かかる従来
技術における課題に鑑み創作されたもので、試験時間の
短縮化を図る一方で、メモリ動作が正常かどうかを認識
する論理判定を正確に行うことができる半導体記憶装置
を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体記憶装置は、複数のワード線及
び複数のビット線を有するメモリセルアレイと、アドレ
ス信号をデコードして得られるワード線選択信号に基づ
いて前記複数のワード線のいずれかを駆動するワード線
活性化信号を生成するデコーダ回路と、テストモード時
に前記メモリセルアレイから読み出された同一ワード線
につながる複数のメモリセルの各ビットデータを比較
し、その比較結果をビット圧縮して出力するデータ圧縮
回路と、少なくとも外部からのテストモード活性化信号
と前記デコーダ回路からのワード線活性化信号に応答し
て、前記データ圧縮回路に対し前記比較結果に基づいた
論理判定結果の出力制御を行う出力制御回路とを具備
し、前記デコーダ回路からワード線活性化信号が出力さ
れなかった場合において前記データ圧縮回路の論理判定
結果が一致を指示した時に、該論理判定結果を不一致と
するように制御することを特徴とする。
め、本発明に係る半導体記憶装置は、複数のワード線及
び複数のビット線を有するメモリセルアレイと、アドレ
ス信号をデコードして得られるワード線選択信号に基づ
いて前記複数のワード線のいずれかを駆動するワード線
活性化信号を生成するデコーダ回路と、テストモード時
に前記メモリセルアレイから読み出された同一ワード線
につながる複数のメモリセルの各ビットデータを比較
し、その比較結果をビット圧縮して出力するデータ圧縮
回路と、少なくとも外部からのテストモード活性化信号
と前記デコーダ回路からのワード線活性化信号に応答し
て、前記データ圧縮回路に対し前記比較結果に基づいた
論理判定結果の出力制御を行う出力制御回路とを具備
し、前記デコーダ回路からワード線活性化信号が出力さ
れなかった場合において前記データ圧縮回路の論理判定
結果が一致を指示した時に、該論理判定結果を不一致と
するように制御することを特徴とする。
【０００９】
【作用】上述した本発明の構成によれば、テストモード
時にワード線活性化信号が出力されなかった場合におい
て、データ圧縮回路の論理判定結果が一致を指示した時
に、出力制御回路により、データ圧縮回路に対してその
論理判定結果を不一致とするように出力制御がなされ
る。
時にワード線活性化信号が出力されなかった場合におい
て、データ圧縮回路の論理判定結果が一致を指示した時
に、出力制御回路により、データ圧縮回路に対してその
論理判定結果を不一致とするように出力制御がなされ
る。
【００１０】従って、従来形に見られたような、ワード
線活性化信号が出力されなかった場合にデータ圧縮回路
の論理判定結果が一致を指示するといった不都合を解消
することができ、これによって、メモリ動作が正常かど
うかを認識する論理判定を正しく行うことが可能とな
る。また、ビット圧縮テストモード機能により、試験時
間の短縮化を図ることができる。
線活性化信号が出力されなかった場合にデータ圧縮回路
の論理判定結果が一致を指示するといった不都合を解消
することができ、これによって、メモリ動作が正常かど
うかを認識する論理判定を正しく行うことが可能とな
る。また、ビット圧縮テストモード機能により、試験時
間の短縮化を図ることができる。
【００１１】なお、本発明の他の構成上の特徴及び作用
の詳細については、添付図面を参照しつつ以下に記述さ
れる実施例を用いて説明する。
の詳細については、添付図面を参照しつつ以下に記述さ
れる実施例を用いて説明する。
【００１２】
【実施例】図１には本発明の各実施例に係る半導体記憶
装置の構成が示される。図示の装置は、試験時間の短縮
に適したビット圧縮テストモード機能を備えたメモリの
構成を示すもので、ＳＲＡＭ又はＤＲＡＭのいずれのメ
モリにも適用可能である。なお、図示の例では説明の簡
単化のため、データ読み出し系の構成のみが示されてい
る。
装置の構成が示される。図示の装置は、試験時間の短縮
に適したビット圧縮テストモード機能を備えたメモリの
構成を示すもので、ＳＲＡＭ又はＤＲＡＭのいずれのメ
モリにも適用可能である。なお、図示の例では説明の簡
単化のため、データ読み出し系の構成のみが示されてい
る。
【００１３】図中、１０は複数のワード線ＷＬ1 〜ＷＬ
m と複数のビット線ＢＬ1 〜ＢＬnの交差部にメモリセ
ル（図示せず）が配設されてなるメモリセルアレイ、１
１は外部からのアドレス信号ＡＤＤのバッファリングを
行うアドレスバッファ、１２はアドレスバッファ１１か
らのロウアドレス信号に基づき複数のワード線ＷＬ1〜
ＷＬm のいずれかを選択する（つまりワード線活性化信
号ＷＡＳ1 〜ＷＡＳmを生成する）ロウデコーダ、１３
はアドレスバッファ１１からのコラムアドレス信号に基
づき複数のビット線ＢＬ1 〜ＢＬn のいずれかを選択す
るコラムデコーダ、１４は選択されたビット線を対応す
るコラムのデータ線に接続するコラムゲート回路、１５
はデータ線上に読み出されたデータをセンスし増幅する
センスアンプ（Ｓ／Ａ）回路、１６はロウデコーダ１２
で生成されたワード線活性化信号ＷＡＳ1 〜ＷＡＳm の
各論理レベルを検出してワード線検出信号ＷＤＳを生成
するレベル検出回路を示す。
m と複数のビット線ＢＬ1 〜ＢＬnの交差部にメモリセ
ル（図示せず）が配設されてなるメモリセルアレイ、１
１は外部からのアドレス信号ＡＤＤのバッファリングを
行うアドレスバッファ、１２はアドレスバッファ１１か
らのロウアドレス信号に基づき複数のワード線ＷＬ1〜
ＷＬm のいずれかを選択する（つまりワード線活性化信
号ＷＡＳ1 〜ＷＡＳmを生成する）ロウデコーダ、１３
はアドレスバッファ１１からのコラムアドレス信号に基
づき複数のビット線ＢＬ1 〜ＢＬn のいずれかを選択す
るコラムデコーダ、１４は選択されたビット線を対応す
るコラムのデータ線に接続するコラムゲート回路、１５
はデータ線上に読み出されたデータをセンスし増幅する
センスアンプ（Ｓ／Ａ）回路、１６はロウデコーダ１２
で生成されたワード線活性化信号ＷＡＳ1 〜ＷＡＳm の
各論理レベルを検出してワード線検出信号ＷＤＳを生成
するレベル検出回路を示す。
【００１４】また、１７はデータ圧縮回路を示し、テス
トモード時にメモリセルアレイ１０から読み出された同
一ワード線につながるｎ個のメモリセルの各ビットデー
タを比較し、その比較結果をビット圧縮して出力する。
１８は出力制御回路を示し、レベル検出回路１６からの
ワード線検出信号ＷＤＳと外部から供給される各種制御
信号（本実施例では、テストモード活性化信号ＴＭＥ、
それぞれアクティブ・ローのロウアドレスストローブ信
号ＲＡＳＸ、コラムアドレスストローブ信号ＣＡＳＸ、
出力イネーブル信号ＯＥＸ及びライトイネーブル信号Ｗ
ＥＸ）に基づいて、データ圧縮回路１７に対し上記比較
結果に基づいた論理判定結果の出力制御を行う。この出
力制御回路１８の構成例については、後で詳述する。ま
た、１９は出力バッファ回路を示し、通常モード時には
メモリセルアレイ１０からの読み出しデータのバッファ
リングを行って外部に出力し、テストモード時にはデー
タ圧縮回路１７のビット圧縮された論理判定結果を外部
に出力する。
トモード時にメモリセルアレイ１０から読み出された同
一ワード線につながるｎ個のメモリセルの各ビットデー
タを比較し、その比較結果をビット圧縮して出力する。
１８は出力制御回路を示し、レベル検出回路１６からの
ワード線検出信号ＷＤＳと外部から供給される各種制御
信号（本実施例では、テストモード活性化信号ＴＭＥ、
それぞれアクティブ・ローのロウアドレスストローブ信
号ＲＡＳＸ、コラムアドレスストローブ信号ＣＡＳＸ、
出力イネーブル信号ＯＥＸ及びライトイネーブル信号Ｗ
ＥＸ）に基づいて、データ圧縮回路１７に対し上記比較
結果に基づいた論理判定結果の出力制御を行う。この出
力制御回路１８の構成例については、後で詳述する。ま
た、１９は出力バッファ回路を示し、通常モード時には
メモリセルアレイ１０からの読み出しデータのバッファ
リングを行って外部に出力し、テストモード時にはデー
タ圧縮回路１７のビット圧縮された論理判定結果を外部
に出力する。
【００１５】図２にはレベル検出回路１６及びその関連
部分の回路構成が示される。同図に示すように、レベル
検出回路は、各ワード線ＷＬ1 〜ＷＬm に対応してロウ
デコーダ１２で生成されたワード線活性化信号ＷＡＳ1
〜ＷＡＳm の各論理レベルに応答してワード線検出信号
ＷＤＳを生成するＮＯＲゲート１６を有している。ま
た、各ワード線活性化信号ＷＡＳ1 〜ＷＡＳm は、各ワ
ード線ＷＬ1 〜ＷＬm に対応してロウデコーダ１２内に
設けられたドライバ２０1 〜２０m によりそれぞれ生成
される。各ドライバ２０1 〜２０m は、ドライバイネー
ブル信号ＤＥにより活性化されて、ロウアドレス信号を
デコードして得られる各ワード線選択信号ＷＳ1 〜ＷＳ
m をそれぞれワード線活性化信号ＷＡＳ1 〜ＷＡＳm と
して出力する。
部分の回路構成が示される。同図に示すように、レベル
検出回路は、各ワード線ＷＬ1 〜ＷＬm に対応してロウ
デコーダ１２で生成されたワード線活性化信号ＷＡＳ1
〜ＷＡＳm の各論理レベルに応答してワード線検出信号
ＷＤＳを生成するＮＯＲゲート１６を有している。ま
た、各ワード線活性化信号ＷＡＳ1 〜ＷＡＳm は、各ワ
ード線ＷＬ1 〜ＷＬm に対応してロウデコーダ１２内に
設けられたドライバ２０1 〜２０m によりそれぞれ生成
される。各ドライバ２０1 〜２０m は、ドライバイネー
ブル信号ＤＥにより活性化されて、ロウアドレス信号を
デコードして得られる各ワード線選択信号ＷＳ1 〜ＷＳ
m をそれぞれワード線活性化信号ＷＡＳ1 〜ＷＡＳm と
して出力する。
【００１６】この構成において、ロウデコーダ１２から
ワード線活性化信号ＷＡＳ1 〜ＷＡＳm が出力されなか
った場合、つまり、ワード線活性化信号ＷＡＳ1 〜ＷＡ
Ｓmが全て“Ｌ”レベルにある場合、ＮＯＲゲート１６
の出力すなわちワード線検出信号ＷＤＳは、活性化され
る（つまり“Ｈ”レベルとなる）。図３には本発明の第
１実施例における出力制御回路１８の構成が示される。
ワード線活性化信号ＷＡＳ1 〜ＷＡＳm が出力されなか
った場合、つまり、ワード線活性化信号ＷＡＳ1 〜ＷＡ
Ｓmが全て“Ｌ”レベルにある場合、ＮＯＲゲート１６
の出力すなわちワード線検出信号ＷＤＳは、活性化され
る（つまり“Ｈ”レベルとなる）。図３には本発明の第
１実施例における出力制御回路１８の構成が示される。
【００１７】本実施例に係る出力制御回路１８は、上述
したワード線検出信号ＷＤＳとテストモード活性化信号
ＴＭＥに応答するＡＮＤゲート３０と、データ圧縮回路
１７の出力端（ノードＮ）と低電位の電源ラインＶｓｓ
の間に接続され且つＡＮＤゲート３０の検出出力Ｚに応
答するｎチャネルトランジスタ３１とを有している。ま
た、データ圧縮回路１７は、テストモード時にメモリセ
ルアレイ１０から読み出された各ビットデータＤ1,Ｄ2,
Ｄ3,……, を比較し、その比較結果をビット圧縮して、
論理判定結果を指示する信号をノードＮに出力する。こ
の論理判定結果を指示する信号は、各ビットデータＤ1,
Ｄ2,Ｄ3,……, が一致している場合（つまり同じ論理レ
ベルにある場合）には“Ｈ”レベルを呈し、不一致の場
合（つまり１ビットでも異なる場合）には“Ｌ”レベル
を呈する。
したワード線検出信号ＷＤＳとテストモード活性化信号
ＴＭＥに応答するＡＮＤゲート３０と、データ圧縮回路
１７の出力端（ノードＮ）と低電位の電源ラインＶｓｓ
の間に接続され且つＡＮＤゲート３０の検出出力Ｚに応
答するｎチャネルトランジスタ３１とを有している。ま
た、データ圧縮回路１７は、テストモード時にメモリセ
ルアレイ１０から読み出された各ビットデータＤ1,Ｄ2,
Ｄ3,……, を比較し、その比較結果をビット圧縮して、
論理判定結果を指示する信号をノードＮに出力する。こ
の論理判定結果を指示する信号は、各ビットデータＤ1,
Ｄ2,Ｄ3,……, が一致している場合（つまり同じ論理レ
ベルにある場合）には“Ｈ”レベルを呈し、不一致の場
合（つまり１ビットでも異なる場合）には“Ｌ”レベル
を呈する。
【００１８】本実施例の構成において、ワード線検出信
号ＷＤＳとテストモード活性化信号ＴＭＥが共に活性化
された時（つまり“Ｈ”レベルの時）、ＡＮＤゲート３
０の検出出力Ｚは活性化される（つまり“Ｈ”レベルと
なる）。この活性化された検出出力Ｚに応答してトラン
ジスタ３１はオンし、これによってデータ圧縮回路１７
の出力端（ノードＮ）の電位はＶｓｓのレベル（“Ｌ”
レベル）にひき下げられる。
号ＷＤＳとテストモード活性化信号ＴＭＥが共に活性化
された時（つまり“Ｈ”レベルの時）、ＡＮＤゲート３
０の検出出力Ｚは活性化される（つまり“Ｈ”レベルと
なる）。この活性化された検出出力Ｚに応答してトラン
ジスタ３１はオンし、これによってデータ圧縮回路１７
の出力端（ノードＮ）の電位はＶｓｓのレベル（“Ｌ”
レベル）にひき下げられる。
【００１９】このように、ロウデコーダ１２からワード
線活性化信号ＷＡＳ1 〜ＷＡＳm が出力されなかった場
合、言い換えると、ワード線検出信号ＷＤＳが活性化さ
れた時に、データ圧縮回路１７の出力（論理判定結果）
は、読み出しデータＤ1,Ｄ2,Ｄ3,……, の一致の指示
（“Ｈ”レベル）に代えて、不一致の指示（“Ｌ”レベ
ル）を行うように出力制御がなされる。そして、この出
力制御がなされた論理判定結果、すなわち“Ｌ”レベル
の信号は、出力バッファ回路１９を介して外部に出力さ
れる。これによって、メモリが正常動作を行っていない
ことを認識する正しい論理判定を行うことができる。
線活性化信号ＷＡＳ1 〜ＷＡＳm が出力されなかった場
合、言い換えると、ワード線検出信号ＷＤＳが活性化さ
れた時に、データ圧縮回路１７の出力（論理判定結果）
は、読み出しデータＤ1,Ｄ2,Ｄ3,……, の一致の指示
（“Ｈ”レベル）に代えて、不一致の指示（“Ｌ”レベ
ル）を行うように出力制御がなされる。そして、この出
力制御がなされた論理判定結果、すなわち“Ｌ”レベル
の信号は、出力バッファ回路１９を介して外部に出力さ
れる。これによって、メモリが正常動作を行っていない
ことを認識する正しい論理判定を行うことができる。
【００２０】図４には本発明の第２実施例における出力
制御回路１８の構成が示される。本実施例に係る出力制
御回路１８は、ワード線検出信号ＷＤＳとテストモード
活性化信号ＴＭＥとコラムアドレスストローブ信号ＣＡ
ＳＸ（反転入力）と出力イネーブル信号ＯＥＸ（反転入
力）に応答するＡＮＤゲート４０と、信号ＯＨＥのライ
ンと低電位の電源ラインＶｓｓの間に接続され且つＡＮ
Ｄゲート４０の検出出力Ｚに応答するｎチャネルトラン
ジスタ４１と、高電位の電源ラインＶｃｃと信号ＯＬＥ
のラインの間に接続され且つＡＮＤゲート４０の検出出
力Ｚに応答するｎチャネルトランジスタ４２とを有して
いる。ここに、信号ＯＨＥ及びＯＬＥは、前述したデー
タ圧縮回路１７の論理判定結果（図３のノードＮの信
号）に応じた論理レベルを有しており、本実施例では、
論理判定結果が“Ｈ”レベルの時にそれぞれ“Ｈ”レベ
ル及び“Ｌ”レベルを呈する。
制御回路１８の構成が示される。本実施例に係る出力制
御回路１８は、ワード線検出信号ＷＤＳとテストモード
活性化信号ＴＭＥとコラムアドレスストローブ信号ＣＡ
ＳＸ（反転入力）と出力イネーブル信号ＯＥＸ（反転入
力）に応答するＡＮＤゲート４０と、信号ＯＨＥのライ
ンと低電位の電源ラインＶｓｓの間に接続され且つＡＮ
Ｄゲート４０の検出出力Ｚに応答するｎチャネルトラン
ジスタ４１と、高電位の電源ラインＶｃｃと信号ＯＬＥ
のラインの間に接続され且つＡＮＤゲート４０の検出出
力Ｚに応答するｎチャネルトランジスタ４２とを有して
いる。ここに、信号ＯＨＥ及びＯＬＥは、前述したデー
タ圧縮回路１７の論理判定結果（図３のノードＮの信
号）に応じた論理レベルを有しており、本実施例では、
論理判定結果が“Ｈ”レベルの時にそれぞれ“Ｈ”レベ
ル及び“Ｌ”レベルを呈する。
【００２１】また、１９ａ及び１９ｂは出力バッファ回
路１９に含まれる出力ゲートをなすｎチャネルトランジ
スタを示し、両トランジスタは、電源ラインＶｃｃと電
源ラインＶｓｓの間に直列に接続され、それぞれ論理判
定結果に応じた信号ＯＨＥ及びＯＬＥに応答してオンオ
フする。従って、論理判定結果が“Ｈ”レベルの場合に
は、出力ゲートトランジスタ１９ａのみがオンし、出力
ＯＵＴはＶｃｃのレベル（“Ｈ”レベル）を呈する。
路１９に含まれる出力ゲートをなすｎチャネルトランジ
スタを示し、両トランジスタは、電源ラインＶｃｃと電
源ラインＶｓｓの間に直列に接続され、それぞれ論理判
定結果に応じた信号ＯＨＥ及びＯＬＥに応答してオンオ
フする。従って、論理判定結果が“Ｈ”レベルの場合に
は、出力ゲートトランジスタ１９ａのみがオンし、出力
ＯＵＴはＶｃｃのレベル（“Ｈ”レベル）を呈する。
【００２２】本実施例の構成において、ワード線検出信
号ＷＤＳとテストモード活性化信号ＴＭＥとコラムアド
レスストローブ信号ＣＡＳＸと出力イネーブル信号ＯＥ
Ｘが全て活性化された時（つまり、ＷＤＳとＴＭＥが
“Ｈ”レベルで、ＣＡＳＸとＯＥＸが“Ｌ”レベルの
時）、ＡＮＤゲート４０の検出出力Ｚは活性化される
（つまり“Ｈ”レベルとなる）。この活性化された検出
出力Ｚに応答してトランジスタ４１，４２はそれぞれオ
ンし、これによって信号ＯＨＥのレベルはＶｓｓのレベ
ル（“Ｌ”レベル）にひき下げられ、一方、信号ＯＬＥ
のレベルはＶｃｃのレベル（“Ｈ”レベル）にひき上げ
られる。この結果、出力ゲートトランジスタ１９ｂのみ
がオンし、出力ＯＵＴはＶｓｓのレベル（“Ｌ”レベ
ル）となる。
号ＷＤＳとテストモード活性化信号ＴＭＥとコラムアド
レスストローブ信号ＣＡＳＸと出力イネーブル信号ＯＥ
Ｘが全て活性化された時（つまり、ＷＤＳとＴＭＥが
“Ｈ”レベルで、ＣＡＳＸとＯＥＸが“Ｌ”レベルの
時）、ＡＮＤゲート４０の検出出力Ｚは活性化される
（つまり“Ｈ”レベルとなる）。この活性化された検出
出力Ｚに応答してトランジスタ４１，４２はそれぞれオ
ンし、これによって信号ＯＨＥのレベルはＶｓｓのレベ
ル（“Ｌ”レベル）にひき下げられ、一方、信号ＯＬＥ
のレベルはＶｃｃのレベル（“Ｈ”レベル）にひき上げ
られる。この結果、出力ゲートトランジスタ１９ｂのみ
がオンし、出力ＯＵＴはＶｓｓのレベル（“Ｌ”レベ
ル）となる。
【００２３】このように、ワード線検出信号ＷＤＳが活
性化された時（つまり、ロウデコーダ１２からワード線
活性化信号ＷＡＳ1 〜ＷＡＳm が出力されなかった場
合）、データ圧縮回路１７の論理判定結果に応じた信号
ＯＨＥ（又はＯＬＥ）は、読み出しデータの一致の指示
すなわち“Ｈ”レベル（又は“Ｌ”レベル）に代えて、
不一致の指示すなわち“Ｌ”レベル（又は“Ｈ”レベ
ル）を行うように出力制御がなされる。この出力制御が
なされた論理判定結果は、それぞれ出力ゲートトランジ
スタ１９ａ，１９ｂのオン／オフに基づいて外部に出力
される。これによって、正しい論理判定を行うことが可
能となる。
性化された時（つまり、ロウデコーダ１２からワード線
活性化信号ＷＡＳ1 〜ＷＡＳm が出力されなかった場
合）、データ圧縮回路１７の論理判定結果に応じた信号
ＯＨＥ（又はＯＬＥ）は、読み出しデータの一致の指示
すなわち“Ｈ”レベル（又は“Ｌ”レベル）に代えて、
不一致の指示すなわち“Ｌ”レベル（又は“Ｈ”レベ
ル）を行うように出力制御がなされる。この出力制御が
なされた論理判定結果は、それぞれ出力ゲートトランジ
スタ１９ａ，１９ｂのオン／オフに基づいて外部に出力
される。これによって、正しい論理判定を行うことが可
能となる。
【００２４】図５には本発明の第３実施例における出力
制御回路１８の構成が示される。図示の回路構成は、第
２実施例の回路構成（図４参照）と比較して、ワード
線検出信号ＷＤＳとテストモード活性化信号ＴＭＥとコ
ラムアドレスストローブ信号ＣＡＳＸ（反転入力）の３
入力に応答するＡＮＤゲート５０を設けた点、出力イ
ネーブル信号ＯＥＸに応答して、それぞれ論理判定結果
に応じた信号ＯＨＥ，ＯＬＥの出力制御を行うｐチャネ
ルトランジスタ５１，５２を設けた点、において異なっ
ている。他の回路構成及びその作用については、第２実
施例の場合と同様であるので、その説明は省略する。
制御回路１８の構成が示される。図示の回路構成は、第
２実施例の回路構成（図４参照）と比較して、ワード
線検出信号ＷＤＳとテストモード活性化信号ＴＭＥとコ
ラムアドレスストローブ信号ＣＡＳＸ（反転入力）の３
入力に応答するＡＮＤゲート５０を設けた点、出力イ
ネーブル信号ＯＥＸに応答して、それぞれ論理判定結果
に応じた信号ＯＨＥ，ＯＬＥの出力制御を行うｐチャネ
ルトランジスタ５１，５２を設けた点、において異なっ
ている。他の回路構成及びその作用については、第２実
施例の場合と同様であるので、その説明は省略する。
【００２５】上述した第２実施例ではＡＮＤゲート４０
の検出出力Ｚを活性化するのに出力イネーブル信号ＯＥ
Ｘを用いたが、本実施例では、論理判定結果に応じた信
号ＯＨＥ，ＯＬＥの出力制御を行うために出力イネーブ
ル信号ＯＥＸを用いている。つまり、出力イネーブル信
号ＯＥＸの使用形態においてのみ相違しており、重要な
部分（ワード線検出信号ＷＤＳの活性化に基づいて、デ
ータ圧縮回路１７の論理判定結果を不一致とするように
出力制御を行うこと）については第２実施例と同じであ
る。従って、第２実施例と同様の効果を奏することがで
きる。
の検出出力Ｚを活性化するのに出力イネーブル信号ＯＥ
Ｘを用いたが、本実施例では、論理判定結果に応じた信
号ＯＨＥ，ＯＬＥの出力制御を行うために出力イネーブ
ル信号ＯＥＸを用いている。つまり、出力イネーブル信
号ＯＥＸの使用形態においてのみ相違しており、重要な
部分（ワード線検出信号ＷＤＳの活性化に基づいて、デ
ータ圧縮回路１７の論理判定結果を不一致とするように
出力制御を行うこと）については第２実施例と同じであ
る。従って、第２実施例と同様の効果を奏することがで
きる。
【００２６】図６には本発明の第４実施例における出力
制御回路１８の構成が示される。本実施例に係る出力制
御回路１８は、ワード線検出信号ＷＤＳとテストモード
活性化信号ＴＭＥに応答するＡＮＤゲート３０と、テス
トモード活性化信号ＴＭＥに応答するインバータ６０
と、テストモード活性化信号ＴＭＥ及びその反転信号に
応答して、それぞれ比較圧縮されるべき読み出しデータ
Ｄ1,Ｄ2,Ｄ3,Ｄ4,……, の出力制御を行うトランスミッ
ションゲート６１，６２，６３，６４，……と、高電位
の電源ラインＶｃｃとトランスミッションゲート６１，
６３の出力側ラインの間にそれぞれ接続され且つＡＮＤ
ゲート３０の検出出力Ｚに応答する圧縮データ制御用の
ｎチャネルトランジスタ７１，７３と、トランスミッシ
ョンゲート６２，６４の出力側ラインと低電位の電源ラ
インＶｓｓの間にそれぞれ接続され且つＡＮＤゲート３
０の検出出力Ｚに応答する圧縮データ制御用のｎチャネ
ルトランジスタ７２，７４と、各トランスミッションゲ
ート６１，６２，６３，６４，……を通して出力された
読み出しデータＤ1,Ｄ2,Ｄ3,Ｄ4,……, に応答するＡＮ
Ｄゲート７０（これはデータ圧縮回路１７に相当する）
とを有している。なお、各トランスミッションゲートは
ｎチャネルトランジスタとｐチャネルトランジスタが互
いに並列接続された構成を有し、本実施例では、ｎチャ
ネルトランジスタはテストモード活性化信号ＴＭＥに応
答し、ｐチャネルトランジスタはインバータ６０の出力
に応答する。
制御回路１８の構成が示される。本実施例に係る出力制
御回路１８は、ワード線検出信号ＷＤＳとテストモード
活性化信号ＴＭＥに応答するＡＮＤゲート３０と、テス
トモード活性化信号ＴＭＥに応答するインバータ６０
と、テストモード活性化信号ＴＭＥ及びその反転信号に
応答して、それぞれ比較圧縮されるべき読み出しデータ
Ｄ1,Ｄ2,Ｄ3,Ｄ4,……, の出力制御を行うトランスミッ
ションゲート６１，６２，６３，６４，……と、高電位
の電源ラインＶｃｃとトランスミッションゲート６１，
６３の出力側ラインの間にそれぞれ接続され且つＡＮＤ
ゲート３０の検出出力Ｚに応答する圧縮データ制御用の
ｎチャネルトランジスタ７１，７３と、トランスミッシ
ョンゲート６２，６４の出力側ラインと低電位の電源ラ
インＶｓｓの間にそれぞれ接続され且つＡＮＤゲート３
０の検出出力Ｚに応答する圧縮データ制御用のｎチャネ
ルトランジスタ７２，７４と、各トランスミッションゲ
ート６１，６２，６３，６４，……を通して出力された
読み出しデータＤ1,Ｄ2,Ｄ3,Ｄ4,……, に応答するＡＮ
Ｄゲート７０（これはデータ圧縮回路１７に相当する）
とを有している。なお、各トランスミッションゲートは
ｎチャネルトランジスタとｐチャネルトランジスタが互
いに並列接続された構成を有し、本実施例では、ｎチャ
ネルトランジスタはテストモード活性化信号ＴＭＥに応
答し、ｐチャネルトランジスタはインバータ６０の出力
に応答する。
【００２７】前述した第１〜第３実施例（図３〜図５参
照）では、各ビットデータを読み出し後、比較圧縮され
たデータを変化させるようにしたが、本実施例では、Ａ
ＮＤゲート３０の検出出力Ｚが活性化された時、各ビッ
トデータの読み出し後のデータを変化させ、比較圧縮す
るようにしている。すなわち本実施例の構成において、
ワード線検出信号ＷＤＳとテストモード活性化信号ＴＭ
Ｅが共に活性化された時（つまり“Ｈ”レベルの時）、
ＡＮＤゲート３０の検出出力Ｚは活性化される（つまり
“Ｈ”レベルとなる）。この活性化された検出出力Ｚに
応答してトランジスタ７１〜７４は全てオンし、これに
よって、読み出しデータＤ1,Ｄ2,Ｄ3,Ｄ4 の論理レベル
にかかわらず、各トランスミッションゲート６１，６
２，６３，６４の出力側ラインの電位はそれぞれ“Ｈ”
レベル、“Ｌ”レベル、“Ｈ”レベル、“Ｌ”レベルと
なる。これを受けて、ＡＮＤゲート７０（データ圧縮回
路）は入力データの不一致を検出する。
照）では、各ビットデータを読み出し後、比較圧縮され
たデータを変化させるようにしたが、本実施例では、Ａ
ＮＤゲート３０の検出出力Ｚが活性化された時、各ビッ
トデータの読み出し後のデータを変化させ、比較圧縮す
るようにしている。すなわち本実施例の構成において、
ワード線検出信号ＷＤＳとテストモード活性化信号ＴＭ
Ｅが共に活性化された時（つまり“Ｈ”レベルの時）、
ＡＮＤゲート３０の検出出力Ｚは活性化される（つまり
“Ｈ”レベルとなる）。この活性化された検出出力Ｚに
応答してトランジスタ７１〜７４は全てオンし、これに
よって、読み出しデータＤ1,Ｄ2,Ｄ3,Ｄ4 の論理レベル
にかかわらず、各トランスミッションゲート６１，６
２，６３，６４の出力側ラインの電位はそれぞれ“Ｈ”
レベル、“Ｌ”レベル、“Ｈ”レベル、“Ｌ”レベルと
なる。これを受けて、ＡＮＤゲート７０（データ圧縮回
路）は入力データの不一致を検出する。
【００２８】このように、ワード線検出信号ＷＤＳが活
性化された時（つまり、ロウデコーダ１２からワード線
活性化信号ＷＡＳ1 〜ＷＡＳm が出力されなかった場
合）、ＡＮＤゲート７０は、読み出しデータＤ1,Ｄ2,Ｄ
3,Ｄ4 の不一致を指示する旨の出力制御を行う（“Ｌ”
レベルの出力）。そして、この出力制御がなされた論理
判定結果は、出力バッファ回路１９を介して外部に出力
される。これによって、メモリが正常動作を行っていな
いことを認識する正しい論理判定を行うことが可能とな
る。
性化された時（つまり、ロウデコーダ１２からワード線
活性化信号ＷＡＳ1 〜ＷＡＳm が出力されなかった場
合）、ＡＮＤゲート７０は、読み出しデータＤ1,Ｄ2,Ｄ
3,Ｄ4 の不一致を指示する旨の出力制御を行う（“Ｌ”
レベルの出力）。そして、この出力制御がなされた論理
判定結果は、出力バッファ回路１９を介して外部に出力
される。これによって、メモリが正常動作を行っていな
いことを認識する正しい論理判定を行うことが可能とな
る。
【００２９】なお、第４実施例の回路構成では圧縮デー
タ制御用トランジスタとして４個のトランジスタ７１〜
７４を設けた場合について説明したが、設けるトランジ
スタの個数はこれに限定されない。少なくとも１個のト
ランジスタが設けられていれば十分である。要は、ワー
ド線検出信号ＷＤＳが活性化された場合において読み出
しデータＤ1,Ｄ2,Ｄ3,Ｄ4,……, が一致した時に、ＡＮ
Ｄゲート７０が読み出しデータＤ1,Ｄ2,Ｄ3,Ｄ4 の不一
致を指示するような出力制御を行えるようにすればよ
い。
タ制御用トランジスタとして４個のトランジスタ７１〜
７４を設けた場合について説明したが、設けるトランジ
スタの個数はこれに限定されない。少なくとも１個のト
ランジスタが設けられていれば十分である。要は、ワー
ド線検出信号ＷＤＳが活性化された場合において読み出
しデータＤ1,Ｄ2,Ｄ3,Ｄ4,……, が一致した時に、ＡＮ
Ｄゲート７０が読み出しデータＤ1,Ｄ2,Ｄ3,Ｄ4 の不一
致を指示するような出力制御を行えるようにすればよ
い。
【００３０】
【発明の効果】以上説明したように本発明によれば、ワ
ード線活性化信号が出力されなかった場合においてデー
タ圧縮回路の論理判定結果が一致を指示した時に、その
論理判定結果を不一致とするように出力制御を行うこと
で、メモリ動作が正常かどうかを認識する論理判定を正
しく行うことができる。また、ビット圧縮テストモード
機能により試験時間を短縮することができる。
ード線活性化信号が出力されなかった場合においてデー
タ圧縮回路の論理判定結果が一致を指示した時に、その
論理判定結果を不一致とするように出力制御を行うこと
で、メモリ動作が正常かどうかを認識する論理判定を正
しく行うことができる。また、ビット圧縮テストモード
機能により試験時間を短縮することができる。
【図１】本発明の各実施例に係る半導体記憶装置の構成
を概略的に示したブロック図である。
を概略的に示したブロック図である。
【図２】図１におけるレベル検出回路及びその関連部分
の回路構成を示す図である。
の回路構成を示す図である。
【図３】本発明の第１実施例における出力制御回路の構
成を示す回路図である。
成を示す回路図である。
【図４】本発明の第２実施例における出力制御回路の構
成を示す回路図である。
成を示す回路図である。
【図５】本発明の第３実施例における出力制御回路の構
成を示す回路図である。
成を示す回路図である。
【図６】本発明の第４実施例における出力制御回路の構
成を示す回路図である。
成を示す回路図である。
１０…メモリセルアレイ（ＳＲＡＭ又はＤＲＡＭ） １２…デコーダ回路（ロウデコーダ） １６…（ワード線活性化信号の）レベル検出回路 １７…データ圧縮回路 １８…出力制御回路（データ圧縮回路の論理判定結果の
出力制御を行う） ＡＤＤ…アドレス信号 ＢＬ1 〜ＢＬn …ビット線 ＣＡＳＸ…コラムアドレスストローブ信号 ＲＡＳＸ…ロウアドレスストローブ信号 ＯＥＸ…出力イネーブル信号 ＴＭＥ…テストモード活性化信号 ＷＡＳ1 〜ＷＡＳm …ワード線活性化信号 ＷＤＳ…ワード線検出信号 ＷＬ1 〜ＷＬm …ワード線
出力制御を行う） ＡＤＤ…アドレス信号 ＢＬ1 〜ＢＬn …ビット線 ＣＡＳＸ…コラムアドレスストローブ信号 ＲＡＳＸ…ロウアドレスストローブ信号 ＯＥＸ…出力イネーブル信号 ＴＭＥ…テストモード活性化信号 ＷＡＳ1 〜ＷＡＳm …ワード線活性化信号 ＷＤＳ…ワード線検出信号 ＷＬ1 〜ＷＬm …ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 27/108 21/8242
Claims (7)
- 【請求項１】 複数のワード線（ＷＬ1 〜ＷＬm ）及び
複数のビット線（ＢＬ1 〜ＢＬn ）を有するメモリセル
アレイ（１０）と、 アドレス信号（ＡＤＤ）をデコードして得られるワード
線選択信号に基づいて前記複数のワード線のいずれかを
駆動するワード線活性化信号（ＷＡＳ1 〜ＷＡＳm ）を
生成するデコーダ回路（１２）と、 テストモード時に前記メモリセルアレイから読み出され
た同一ワード線につながる複数のメモリセルの各ビット
データを比較し、その比較結果をビット圧縮して出力す
るデータ圧縮回路（１７）と、 少なくとも外部からのテストモード活性化信号（ＴＭ
Ｅ）と前記デコーダ回路からのワード線活性化信号に応
答して、前記データ圧縮回路に対し前記比較結果に基づ
いた論理判定結果の出力制御を行う出力制御回路（１
８）とを具備し、 前記デコーダ回路からワード線活性化信号が出力されな
かった場合において前記データ圧縮回路の論理判定結果
が一致を指示した時に、該論理判定結果を不一致とする
ように制御することを特徴とする半導体記憶装置。 - 【請求項２】 前記複数のワード線に対応して前記デコ
ーダ回路で生成された複数のワード線活性化信号の各論
理レベルを検出してワード線検出信号（ＷＤＳ）を生成
する回路（１６）を具備し、前記デコーダ回路からワー
ド線活性化信号が出力されなかった時に前記ワード線検
出信号を活性化することを特徴とする請求項１に記載の
半導体記憶装置。 - 【請求項３】 前記出力制御回路は、前記ワード線検出
信号（ＷＤＳ）と前記テストモード活性化信号（ＴＭ
Ｅ）に応答する論理ゲート（３０）と、該論理ゲートの
検出出力（Ｚ）に応答して、前記データ圧縮回路の論理
判定結果の論理レベルを所定レベル（Ｖｓｓ）に固定す
る回路（３１）とを有し、該所定レベルは、前記論理判
定結果を不一致とする論理レベルに対応していることを
特徴とする請求項２に記載の半導体記憶装置。 - 【請求項４】 前記出力制御回路は、前記ワード線検出
信号（ＷＤＳ）と前記テストモード活性化信号（ＴＭ
Ｅ）とコラムアドレスストローブ信号（ＣＡＳＸ）と出
力イネーブル信号（ＯＥＸ）に応答する論理ゲート（４
０）と、該論理ゲートの検出出力（Ｚ）に応答して、前
記データ圧縮回路の論理判定結果に応じた信号（ＯＨ
Ｅ，ＯＬＥ）の論理レベルを所定レベル（Ｖｓｓ，Ｖｃ
ｃ）に固定する回路（４１，４２）とを有し、該所定レ
ベルは、前記論理判定結果を不一致とする論理レベルに
対応していることを特徴とする請求項２に記載の半導体
記憶装置。 - 【請求項５】 前記出力制御回路は、前記ワード線検出
信号（ＷＤＳ）と前記テストモード活性化信号（ＴＭ
Ｅ）とコラムアドレスストローブ信号（ＣＡＳＸ）に応
答する論理ゲート（５０）と、出力イネーブル信号（Ｏ
ＥＸ）に応答して、前記データ圧縮回路の論理判定結果
に応じた信号（ＯＨＥ，ＯＬＥ）の出力制御を行う第１
の回路（５１，５２）と、前記論理ゲートの検出出力
（Ｚ）に応答して、前記第１の回路を通して出力された
前記論理判定結果に応じた信号の論理レベルを所定レベ
ル（Ｖｓｓ，Ｖｃｃ）に固定する第２の回路（４１，４
２）とを有し、該所定レベルは、前記論理判定結果を不
一致とする論理レベルに対応していることを特徴とする
請求項２に記載の半導体記憶装置。 - 【請求項６】 前記出力制御回路は、前記ワード線検出
信号（ＷＤＳ）と前記テストモード活性化信号（ＴＭ
Ｅ）に応答する論理ゲート（３０）と、該論理ゲートの
検出出力（Ｚ）に応答して、前記メモリセルアレイから
の比較圧縮されるべき読み出しデータの論理レベルを所
定レベル（Ｖｃｃ，Ｖｓｓ）に固定する回路（７１〜７
４）とを有し、該所定レベルは、前記比較結果に基づい
た論理判定結果を不一致とする論理レベルに対応してい
ることを特徴とする請求項２に記載の半導体記憶装置。 - 【請求項７】 前記読み出しデータの論理レベルを所定
レベルに固定する回路は、前記論理ゲートの検出出力に
応答する少なくとも１個のトランジスタ（７１〜７４）
を有することを特徴とする請求項６に記載の半導体記憶
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6208711A JPH0877797A (ja) | 1994-09-01 | 1994-09-01 | 半導体記憶装置 |
| US08/489,764 US5557574A (en) | 1994-09-01 | 1995-06-13 | Semiconductor memory device with function of carrying out logic judgement for correct recognition of memory operation |
| KR1019950020057A KR0168988B1 (ko) | 1994-09-01 | 1995-07-08 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6208711A JPH0877797A (ja) | 1994-09-01 | 1994-09-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0877797A true JPH0877797A (ja) | 1996-03-22 |
Family
ID=16560822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6208711A Withdrawn JPH0877797A (ja) | 1994-09-01 | 1994-09-01 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5557574A (ja) |
| JP (1) | JPH0877797A (ja) |
| KR (1) | KR0168988B1 (ja) |
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|---|---|---|---|---|
| KR100318266B1 (ko) * | 1999-06-28 | 2001-12-24 | 박종섭 | 출력 데이터 압축방법 및 패킷명령어 구동형 메모리소자 |
| KR100318265B1 (ko) * | 1999-06-28 | 2001-12-24 | 박종섭 | 출력 데이터 압축방법 및 패킷명령어 구동형 메모리소자 |
| KR20030030165A (ko) * | 2001-10-09 | 2003-04-18 | 동부전자 주식회사 | 메모리 디바이스의 전원 불량 테스트 장치 |
| US6930936B2 (en) * | 2001-02-27 | 2005-08-16 | Micron Technology, Inc. | Data compression read mode for memory testing |
| US7434152B2 (en) | 2004-08-25 | 2008-10-07 | Micron Technology, Inc. | Multiple-level data compression read mode for memory testing |
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|---|---|---|---|---|
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| US5787097A (en) * | 1996-07-22 | 1998-07-28 | Micron Technology, Inc. | Output data compression scheme for use in testing IC memories |
| US5996106A (en) | 1997-02-04 | 1999-11-30 | Micron Technology, Inc. | Multi bank test mode for memory devices |
| US5913928A (en) * | 1997-05-09 | 1999-06-22 | Micron Technology, Inc. | Data compression test mode independent of redundancy |
| KR100265760B1 (ko) * | 1997-12-03 | 2000-09-15 | 윤종용 | 직접엑세스모드테스트제어회로를구비하는고속반도체메모리장치및테스트방법 |
| JP2002093192A (ja) * | 2000-09-18 | 2002-03-29 | Mitsubishi Electric Corp | 半導体記憶装置の試験方法 |
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| KR100527535B1 (ko) * | 2003-04-17 | 2005-11-09 | 주식회사 하이닉스반도체 | 입출력 압축 회로 |
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| KR100871691B1 (ko) * | 2006-10-16 | 2008-12-05 | 삼성전자주식회사 | 병렬 비트 테스트 방법 및 그 방법을 사용하는 반도체메모리 장치 |
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|---|---|---|---|---|
| JP2780354B2 (ja) * | 1989-07-04 | 1998-07-30 | 富士通株式会社 | 半導体メモリ装置 |
| US5313424A (en) * | 1992-03-17 | 1994-05-17 | International Business Machines Corporation | Module level electronic redundancy |
-
1994
- 1994-09-01 JP JP6208711A patent/JPH0877797A/ja not_active Withdrawn
-
1995
- 1995-06-13 US US08/489,764 patent/US5557574A/en not_active Expired - Fee Related
- 1995-07-08 KR KR1019950020057A patent/KR0168988B1/ko not_active Expired - Fee Related
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