JPH087792B2 - グラフィックス・システムにおける拡張可能な複数のイメージ・バッファ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般にグラフィックス表
示装置及びその方法に関し、特に、高性能グラフィック
ス・システムのイメージ・バッファに関する。

【０００２】

【従来の技術】高性能グラフィックス・システムは表面
データを記憶するメモリを使用する。これらのバッファ
の内容は、例えば色などのオブジェクト面の特定の特
徴、或いはｚ軸（深度方向）に沿う観察者からの距離を
含む。データは各画素に対して記憶され、隠れ面消去或
いはエイリアス除去などの問題を解決する画素指向のア
ルゴリズムを支持する。これらのアルゴリズムは、メモ
リ・ロケーションに記憶される値を別の値と比較するな
どの比較的単純なオペレーションを実行するハードウェ
ア機能により支持される。

【０００３】従来、これらのバッファの構成はかなり制
約され、特定の事前に定義された使用だけが許可され
た。この制約は主にハードウェア機能に依存する。これ
らの制約は処理能力のより高いバッファの装備、及び、
より広い帯域幅を有する容易にアクセス可能なデータ・
パスの提供を阻止する。例えば、通常、２個の値を２個
の異なるバッファ・ロケーションに対して同時に比較す
ることは可能ではない。従来のバッファ・アーキテクチ
ャのこうした制限は、一般に、バッファに対するより高
能力で複雑なオペレーション及びテストを要求する高度
なグラフィックス・アルゴリズムには対応できない。

【０００４】更に詳細には、コンピュータ・グラフィッ
クスは、多くの自然科学、技術、及び医療訓練のツール
として不可欠であることはよく認識されている。ＣＡＤ
プログラムを使用する技術者などのユーザの効率は、グ
ラフィックス表示が対話式にユーザ入力及びコマンドに
応答すると、非常に改善される。しかしながら、対話式
性能を提供するのに十分に単純なアルゴリズムは、グラ
フィックス・ワークステーションのメインＣＰＵを使用
して実行する場合には、限られた数しか存在しない。従
って、ほとんどのアルゴリズム及びアプリケーション
は、要求される実時間性能を維持するために必要なスル
ープット及び応答時間を達成するために、ハードウェア
の支援を必要とする。

【０００５】この目的のために、コンピュータ・グラフ
ィックス・ワークステーションは、特定のアルゴリズム
及びアプリケーションを支持する様々なハードウェア機
能を提供する。これらの機能には、４ｘ４のマトリクス
・オペレーションなどの典型的な幾何計算の高速実行を
専門に扱う特殊な処理ステージが含まれる。多くのアル
ゴリズムは特定のデータ・タイプを記憶するための専用
の大容量バッファ・メモリを装備し、これらのバッファ
に特殊なオペレーションを提供することによっても支持
される。

【０００６】これらのオペレーションは支持されるアル
ゴリズムの中核機能を実行する。専用のグラフィックス
・バッファにより支持される機能の例として、隠れ面消
去、エイリアス除去、ウィンドウ表示、及びテクスチャ
・マッピングが挙げられる。

【０００７】グラフィックス表示装置上の各画素に対応
する記憶領域を提供するメモリ或いはグラフィックス・
バッファは、あらゆるラスタ・グラフィックス・システ
ムの一部を形成する。従来、こうしたバッファはグラフ
ィックス画面上に表示される情報を記憶し、従って、フ
レーム・バッファ或いは表示メモリとして知られてい
る。

【０００８】更に高度なワークステーションでは追加の
画素メモリが装備され、これについては、例えばKurt A
keleyによる"The Silicon Graphics 4D/240GTXSuperwor
kstation"、IEEE Computer Graphics & Applications、
vol．9、no.4pp．71-83、July 1989、及びBruce S．Bor
denによる"Graphics Processing ona Graphics Superco
mputer"、Computer Graphics & Application、vol．4、
no．9、pp．56-62、July 1989 で述べられている。この
追加の画素メモリは特定の予め定義された機能を支持す
る。次に、画素バッファにより支持される普及している
機能及び方式について説明する。

【０００９】隠れ面消去 画素バッファはEdwin Catmullによる１９７４年の博士
論文"A SubdivisionAlgorithm for Computer Display o
f Curved Surfaces"（ユタ大学コンピュータ・サイエン
ス学科、ユタ州ソルト・レーク・シティ、レポート UTE
C-CSc-74-133として発表されている）におけるｚ−バッ
ファ（深度バッファ）・アルゴリズムを支持する。各画
素に対し、観察者に最も近い表面の深度を示す深度値が
記憶される。画素の深度値及び色値は、新たな深度値
が、記憶される深度値よりも小さい場合に限り置換され
る。これはすなわち、関連する画素が以前の画素より前
方に位置することを示す。

【００１０】エイリアス除去 レッド−グリーン−ブルー（ＲＧＢ）の色値、適用範
囲、或いは透過係数（アルファ）が画素メモリに記憶さ
れる。新たな色が画素メモリに書込まれると、これは記
憶されているアルファと新たなアルファの値を基本とし
て、以前の色と結合される。この方法はアルファ・ブレ
ンディング或いはコンポジッティングとして知られ、To
m Duffによる"Compositing 3-D Rendered Images"、ACM
ComputerGraphics（Proc．Sggraph）、vol．19、no．
3、pp．41-44、July 1985 で説明されている。

【００１１】テクスチャ・マッピング テクスチャと称されるポイントによりサンプルされるイ
メージ或いはパターンが、追加の画素メモリに記憶され
る。メモリ内の値は表示されるオブジェクトの特定のパ
ラメータを変更するために使用され、最も単純なケース
ではこれは色を示す。

【００１２】拡張画素メモリを有利に使用する別の方法
では、余分の制御ビット・プレーンを提供する。すなわ
ち、各画素に対応して個々のビットを提供し、これらの
ビットが組み合わされて或いは別々に、アクセス及び操
作される。これらのビットは典型的には、別の画素バッ
ファ・メモリへの書込みを制御する情報を格納する。制
御ビット・プレーンの応用例としては、画面のマスク生
成、画素フラグの記憶、及び画素カウンタの実現などが
ある。

【００１３】一般に、グラフィックス・バッファ・アー
キテクチャは２つの要素を含む。これらはグラフィック
ス・メモリ、及び、メモリ上でオペレーションを実行す
る関連するデータ・パスである。例えば、ｚ−バッファ
・アルゴリズムでは、深度メモリに記憶される深度値
は、入力される深度値と比較される必要がある。しかし
ながら、周知のタイプのグラフィックス・バッファ・ア
ーキテクチャでは、アルゴリズムを達成するために必要
な機能、すなわちバッファを支持するだけの機能を提供
する。換言すると、グラフィックス・バッファ・アーキ
テクチャはグラフィックス・バッファの使用を予め定義
する。しかしながら、新たなアルゴリズム及び技術の出
現により、これらの従来のグラフィックス・バッファ・
アーキテクチャは、新たな要求に適応する柔軟性に欠け
る。これらは一般に、新たなグラフィックス方法を支持
することができず、従って、こうした方法によるハード
ウェア支援による実現を妨げる。

【００１４】

【発明が解決しようとする課題】本発明の目的は、従来
システムの制限を解決するグラフィックス・バッファ及
び関連するデータ・パスの新たな構成を提供する。

【００１５】本発明の目的は、バッファ上のオペレーシ
ョンを支持するフレームワークにおける、モジュール形
式のグラフィックス・バッファ・アーキテクチャを提供
する。

【００１６】本発明の目的は、バッファ・モジュール及
びデータ・パスの汎用の及び正規の構成の組合せにおい
て、バッファ当たり１個のプロセッサを有するグラフィ
ックス・バッファ・アーキテクチャを提供する。

【００１７】本発明の目的は、バッファ当たり１個のプ
ロセッサ、モジュラ・バッファを共に結合するバス、及
び、所与のグラフィックス・アプリケーションに対応す
るグラフィックス・バッファをプログラマブルに構成す
る機能を有する、モジュール形式のプログラマブルなグ
ラフィックス・バッファ・アーキテクチャを提供する。

【００１８】

【課題を解決するための手段】前述の及び他の問題、及
び、本発明の目的が、ラスタ・グラフィックス・システ
ムのためのグラフィックス・バッファ・アーキテクチャ
によりそれぞれ解決され、また実現される。このアーキ
テクチャは、共通の画素バスに接続される全てのモジュ
ールにより定義され、また構成される。モジュールはホ
スト・プロセッサによりプログラムされ、ホスト・バス
を介してホスト・プロセッサと通信する。各モジュール
はメモリ、及び、画素バス及びローカル・メモリをアク
セスするローカル・プロセッサを含む。画素バスはデー
タ・パス、アドレス・パス、及び画素データ上のテスト
結果を示す複数のラインを含む制御パスを含む。

【００１９】複数のタイプのバッファ・モジュールが存
在し、これらには表面バッファ、制御バッファ、及び仮
想バッファが含まれる。表面バッファは内部画素メモリ
内の表面情報を記憶し、画素データ・バスとの間で表面
情報を書込み及び読出しする。制御バッファは画素フラ
グなどの各画素に対する制御情報を記憶し、また画素バ
ス、特に画素アドレス・バスと対話する。仮想バッファ
は画素バスと、画素データ及び／或いは画素アドレスを
送受信する外部装置との間の共通インタフェースを提供
する。

【００２０】各バッファ・モジュールは画素バス上のデ
ータ及び関連する内部メモリからのデータを使用して、
テスト及びオペレーションを実行する。各バッファ・モ
ジュールは他のモジュール（可能であれば全て）のテス
ト結果を踏まえた条件の下で、内部メモリを更新する。
同様に、新たな画素値の計算オペレーションについて
も、他のバッファ・モジュールにより実行されるテスト
に影響される。

【００２１】全てのバッファ・モジュールは並列に動作
し、プログラマブルな機能及びテストを実行する。モジ
ュールはバッファ・モジュールの振舞いを決定する状態
変数を指定することによりプログラムされる。一度プロ
グラムされると、モジュールはホスト・プロセッサとは
独立に動作する。

【００２２】画素バスはいくつかのサブ・バスを含む。
サブ・バスは１個のバッファ・モジュール或いは異なる
バッファ・モジュールにより制御される。サブ・バスを
駆動するバッファ・モジュール、及びサブ・バスを読出
すモジュールの選択は、ホスト・プロセッサにより構成
される。

【００２３】データは仮想バッファ手段によりバッファ
・モジュールに対して入出力され、仮想バッファは制御
バッファ及び表面バッファの場合と同様に、画素バスに
対するインタフェースを示す。

【００２４】更に詳細には、イメージを表す画素を表現
する情報を記憶するグラフィックス・バッファが開示さ
れる。グラフィックス・バッファは複数のバッファ・モ
ジュールを含む。最小の構成では、従来のグラフィック
ス・バッファ・システムに相当する機能を提供する構成
となる。実施例では、３つの表面バッファ・モジュール
が使用される。１個の表面バッファ・モジュールは各画
素に対して深度（ｚ−バッファ）を記憶する。残りの２
個の表面バッファ・モジュールは、各画素に対し、色情
報（フレーム・バッファ）を記憶する。２個の色バッフ
ァは２重バッファ構成を成し、画素データは１個のバッ
ファから表示装置に出力され、他のバッファはラスタラ
イザから画素色データを受信し格納する。

【００２５】また実施例では、グラフィックス・バッフ
ァは複数の表面バッファ・モジュールを含み、各々は複
数の画素に対応する画素情報を記憶する第１のメモリを
含む。表面バッファ・モジュールの各々は、更に第１の
メモリに結合される第１のプロセッサを含み、これは読
出した画素情報を変更し、変更された画素情報を再び第
１のメモリに戻すために使用される。グラフィックス・
バッファは更に少なくとも１個の制御バッファ・モジュ
ールを含み、これは各画素に対応する他の画素情報を記
憶するための第２のメモリと、他の画素情報を変更する
ための第２のプロセッサを有する。画素バスは複数の表
面バッファ・モジュールと、少なくとも１個の制御バッ
ファ・モジュールとの間に結合され、両者間で画素デー
タ及び画素アドレスを含む画素に関連する情報を伝達す
る。仮想バッファ・モジュールもまた画素バスに結合さ
れ、画素データ及びアドレスを受信し、画素データ及び
アドレスをそこから送信するために使用される。

【００２６】

【実施例】典型的なラスタ・グラフィックス・システム
が図１に示され、主（ホスト）プロセッサ１２及びグラ
フィックス・サブシステム１４が含まれる。ホスト・プ
ロセッサ１２はアプリケーション・プログラムを実行
し、グラフィックス・サブシステム１４に対し、グラフ
ィックス・タスクを割り当てる。

【００２７】グラフィックス・サブシステム１４はいく
つかの構成要素を含み、これらはラスタ表示装置１６上
に表示する幾何学的エンティティを準備するために必要
なオペレーションを実行する。本発明の説明のために、
グラフィックス・サブシステム１４のモデルは、次に示
す機能ユニットを含むものとする。この特定のモデルは
本発明を実施するにおいて、制限を与えるものではな
い。

【００２８】幾何処理ユニット１８は、画面（ウィンド
ウ）境界に対するクリッピングと同様に、幾何学的遠近
法変換を実行する。その結果生ずる頂点、直線、三角形
などのグラフィック要素は画面空間座標内に表現され
る。

【００２９】走査変換（ラスタライゼーション）ユニッ
ト２０はグラフィックス要素をラスタ情報、すなわちグ
ラフィックス要素によりカバーされる表示画面画素の表
現に分解する。

【００３０】グラフィックス・バッファ・ユニット２２
は画素を受信し、画素単位でこれらの画素を記憶、テス
ト、及び処理する。

【００３１】表示ユニット２４はグラフィックス・バッ
ファ・ユニット２２から画素を受信し、これらを典型的
にはラスタ画面であるところの出力装置１６上に表示さ
れる情報に変換する。

【００３２】本発明は特にグラフィックス・バッファ・
ユニット２２に関して、新たなアーキテクチャを提供す
る。

【００３３】以降で使用される次に示す用語は、以下の
意味を有するものである。

【００３４】バッファ：画素情報を記憶するメモリを含
むモジュール。本発明では、バッファはメモリに記憶さ
れる情報を管理し処理するプロセッサ或いはデータ・パ
スも含む。本明細書ではバッファはバッファ・モジュー
ル或いは画素バッファとも称される。

【００３５】バッファ・メモリ：バッファ・モジュール
内の画素メモリ。

【００３６】バッファ・プロセッサ：バッファ・メモリ
内のデータを処理するバッファ・モジュール内のプロセ
ッサ（データパス）。

【００３７】画素：走査変換ユニット２０から受信され
る各画素は、表示装置１６の画面上の画素のロケーショ
ンを定義する画素アドレスと、関連する画素を表現する
画素データにより表現される。画素データは実施例で
は、ＲＧＢ（色）、アルファ（透過度）、及び深度（ｚ
軸）情報により表現される。各画素に対しこの他の情報
も関連させることが可能であり、例えば画素処理アルゴ
リズムでは画素フラグが使用される。

【００３８】Ｍ−バッファ・アーキテクチャ

【００３９】図２はグラフィックス・バッファ・ユニッ
ト２２の単純化したブロック図であり、このユニットは
以降の説明ではＭ−バッファ２２と称することにする。
次に構成要素の簡単な説明をする。それぞれの詳細な説
明については以降で述べられる。

【００４０】ホスト・バス３０はホスト・プロセッサ１
２により使用されるインタフェースであり、Ｍ−バッフ
ァ２２を構成し、構成要素であるバッファ・モジュール
をプログラムする。複数の表面バッファ３２により画素
表面データが記憶、テスト、及び処理される。１個或い
は複数の制御バッファ３４は、画素制御プレーンを記
憶、テスト、及び処理する。仮想バッファ・モジュール
３６はＭ−バッファ２２とグラフィックス・サブシステ
ム１４の他の構成要素、例えば走査変換ユニット２０及
び表示ユニット２４などとの間のインタフェース機能を
果たす。仮想バッファ３６と"実"バッファ（３２、３
４）の両者は共通のプロトコルにより画素バス３８をア
クセスする。すなわち、仮想バッファ３６は、画素バス
３８における通信に関し、バッファ・モジュール（３
２、３４）と同様に機能する。しかしながら、仮想バッ
ファ３６は、画素データ及び／或いは画素アドレスをバ
ッファするために物理メモリを必要としない。が、搭載
することは可能である。画素バス３８はＭ−バッファ内
の全てのバッファ・モジュール（３２、３４、３６）に
接続され、画素データ及び画素アドレスを転送し、画素
のテスト結果を同報通信し、またバッファ・モジュール
（３２、３４、４６）のオペレーションを同期させるた
めにデータパスを提供する。

【００４１】画素バス

【００４２】図３を参照すると、画素バス３８はいくつ
かのサブ・バスにより構成され、これらはバッファ・モ
ジュール間で情報を転送し、またバッファ・モジュール
のオペレーションを同期させる。本発明の実施例におけ
るこれらのサブ・バスについて次に説明する。

【００４３】２つの画素データ・バス（ＰＤａｔａ１
３８ａ、ＰＤａｔａ２ ３８ｂ）は、表面バッファ・モ
ジュール３２と仮想バッファ・モジュール３６の間で画
素データを転送する。バッファ・モジュール（３２、３
６）の一方が、画素データ・バス（３８ａ、３８ｂ）の
一方を駆動する。他方のバッファ・モジュール（３２、
３６）は、駆動される画素データ・バッファ上のデータ
を読込むか或いは無視する。画素データ・バス（３８
ａ、３８ｂ）の幅は、バッファ・メモリに記憶されるデ
ータのワード長の関数である。本発明の実施例では、画
素データ・バス（３８ａ、３８ｂ）はそれぞれ３２ビッ
ト幅である。が、これに限るものではない。

【００４４】本発明の他の実施例では、２つよりも多い
或いは少ない数の画素データ・バスが使用可能であるこ
とを述べておく。

【００４５】画素アドレス・バス（ＰＡｄｄｒ）３８ｃ
は画素アドレス（画素表示画面座標）を他のバッファ・
モジュール（３２、３４、３６）に提供する。これらの
バッファ・モジュールの１個は画素アドレス・バス３８
ｃを駆動し、一方、他の全てのモジュールはそこからア
ドレスを受信する。画素アドレス・バス（３８ｃ）の幅
は、目的の表示装置１６上の全ての画素をアドレス指定
するために十分な幅を有する。本発明の実施例では、画
素アドレス・バス３８ｃは２２本のアドレス線を有し、
これは１２８０ｘ１０２４画素をアドレス指定するため
に十分な数である。目的とするアプリケーションによ
り、２２本より多くの或いは少ない数のアドレス線の使
用が可能である。

【００４６】画素結果（ＰＲｅｓｕｌｔ）バス３８ｄは
多重信号線バスであり、各バッファ・モジュールからの
テスト結果を他の全てのバッファ・モジュールに同報通
信する。画素結果バス３８ｄの各ラインは１個のバッフ
ァ・モジュールにより駆動される。他のバッファ・モジ
ュールはこれらのラインに応答して、それらの内部バッ
ファ・メモリを更新するか判断する。すなわち、各バッ
ファ・モジュール（３２、３４、３６）はＰＲｅｓｕｌ
ｔバス３８ｄの１本のラインを駆動し、ＰＲｅｓｕｌｔ
バス３８ｄの全てのラインを受信する。

【００４７】ここでＰＲｅｓｕｌｔバス３８ｄの複数の
ラインを駆動するバッファ・モジュールを提供すること
も、本発明の範中に含まれることを述べておく。例え
ば、ＰＲｅｓｕｌｔバス３８ｄの２本のラインを駆動す
るバッファ・モジュールでは、画素比較の結果の大小関
係或いは一致を表現することができる。

【００４８】画素制御（ＰＣｔｒｌ）バス３８ｅはバッ
ファ・モジュール（３２、３４、３６）間の通信及び同
期のために信号を伝送する。ＰＣｔｒｌバス３８ｅは以
下に示す信号を含む。

【００４９】信号線ＮＥＷは、バッファ・モジュールに
よりアサートされると、新たな画素すなわち画素アドレ
ス及び画素データが画素バス３８上に存在することを示
す。

【００５０】信号線ＷＡＩＴはアサートされると、バッ
ファ・モジュール（３２、３４、３６）の少なくとも１
個が、現行の画素バス・サイクルにおいてオペレーショ
ンを完了できないことを通知し、現行サイクルの延長を
要求する。例えば、バッファ・モジュール（３２、３
４）の１個が動的メモリの新たなページ／コラムのアク
セスを要求されると、そのためには追加のメモリ・セッ
トアップ時間が必要となる。

【００５１】ＳＴＥＰは、バッファ・モジュール（３
２、３４、３６）特にそれらの内部パイプライン・ステ
ージを、予め定義されたＰＨＡＳＥを通じて駆動する信
号線であり、これについては後述される。

【００５２】ＣＬＯＣＫは同期クロック信号を全てのバ
ッファ・モジュール（３２、３４、３６）に分配する一
連のラインである。本発明の実施例では、ＣＬＯＣＫは
４０ナノ秒の周期を有するが、他の周期も本発明の教示
の範中に含まれることは明らかである。

【００５３】ＲＦＳＨはアサートされると、ダイナミッ
ク・メモリを含むバッファ・モジュール（３２、３４、
３６）がメモリ情報を保存するために、リフレッシュ・
サイクルを実行すべきであることを通知する。

【００５４】画素制御バス３８ｅにはバス制御（ＣＮＴ
Ｌ）３９が結合され、これはＷＡＩＴ信号を受信し、前
述のＣＬＯＣＫ及びＳＴＥＰ信号を生成する。バス制御
３９はまたＲＦＳＨ信号も生成する。

【００５５】これらの信号線のオペレーションについて
更に詳しく述べる前に、図４及び図５に従い、Ｍ−バッ
ファ２２により実行されるオペレーションの基本シーケ
ンスについて説明する。

【００５６】ステップＡ、アドレス生成（ＧＡ）：画素
アドレス・バス３８ｃを駆動するバッファ・モジュール
（３２、３４、３６）が画素アドレスを生成し、それを
画素アドレス・バス３８ｃ上に駆動する。アドレスを生
成するバッファ・モジュールはまた、信号ＮＥＷを生成
する。この状態はＰＨＡＳＥ＝０、ＳＴＥＰ＝０に相当
する。

【００５７】ステップＢ、アドレス変更（ＭＡ）：全て
のバッファ・モジュールは画素アドレス・バス３８ｃか
らアドレスを読込み、それを変更する。この状態はＰＨ
ＡＳＥ＝０、ＳＴＥＰ＝１に相当する。

【００５８】ステップＣ、読出し（ＲＤ）：バッファ・
モジュールは（変更された）画素アドレスを使用し、関
連するバッファ・メモリ４６からデータを読出す。画素
バス３８を駆動するバッファ・モジュールは、データを
画素バス３８のサブ・バス（ＰＤＡＴＡ１ ３８ａ、Ｐ
ＤＡＴＡ２ ３８ｂ）の１つに出力する。この状態はＰ
ＨＡＳＥ＝１、ＳＴＥＰ＝０に相当する。

【００５９】ステップＤ、テスト及び計算（ＴＣ）：表
面及び／或いは仮想バッファ・モジュール（３２、３
６）は、画素バスのサブ・バスの内の１つ或いはいくつ
かから画素データを受信する。受信データに応答して、
モジュールは以下に示す２つの活動を実行する。

【００６０】ステップＤ１：受信されたデータ値はテス
トされるか、或いは第２の値と比較される。テスト結果
は１ビット（ＲＥＳＵＬＴ）で表現され、画素結果バス
３８ｄの関連するラインに書込まれ、他の全てのバッフ
ァ・モジュール（３２、３４、３６）に同報通信され
る。前述のように、本発明の他の実施例では、テスト結
果は１ビットよりも多いビット数により表現されること
も可能である。

【００６１】ステップＤ２：受信されたデータ値は、ス
テップＦ（下記）で関連するバッファ・メモリ４６に書
込まれる新たな値を計算するために使用される。

【００６２】ステップＤはＰＨＡＳＥ＝１、ＳＴＥＰ＝
１に相当する。

【００６３】ステップＥ、判断及び変更（ＤＭ）：全て
のバッファ・モジュール（３２、３４、３６）は画素結
果バス３８ｄを読出し、ステップＤ２で計算された値が
バッファ・メモリ４６に書込まれるか判断する。この状
態はＰＨＡＳＥ＝２、ＳＴＥＰ＝０に相当する。

【００６４】ステップＦ、書込み（ＷＲ）：ステップＥ
で許可される場合、ステップＤ２で計算された値がバッ
ファ・メモリ４６に書込まれる。この状態はＰＨＡＳＥ
＝２、ＳＴＥＰ＝１に相当する。

【００６５】前述のステップの完全なシーケンスは本明
細書ではオペレーションと称される。ステップＧＡ＋Ｍ
Ａ、ＲＤ＋ＴＣ、及びＤＭ＋ＷＲの各々は、並列に実行
されるステージ・グループを形成する。これらのステー
ジ・グループは本明細書ではオペレーションのＰＨＡＳ
Ｅと称され、特定の時間においていくつかの或いは全て
のステージ・グループが活動状態となる。ステージ・グ
ループの活動化は３ビットのシフト・レジスタ（ＰＩＰ
Ｅレジスタ１５４）により制御され、これについては以
降で制御装置５６に関連して説明される。ＰＩＰＥレジ
スタ１５４の各ビットはステージ・グループの１個に対
応する。このシフト・レジスタにおいてセットされるビ
ットは、対応するステージ・グループが現行フェーズに
おいて活動状態であることを示す。同時に複数のステー
ジ・グループが活動状態になることが可能である。

【００６６】図４はこれらのステップが３ステージ・パ
イプラインに配列され、オペレーションをスピード・ア
ップする様子を表す。図示されるように、３ステージ・
パイプラインはパイプラインが充填状態であれば、各ス
テップにおいてバッファ・メモリ４６をアクセスする。

【００６７】図４は各バッファ・モジュールにより実行
されるオペレーションの基本シーケンスを表す。しかし
ながら、いくつかのアプリケーションでは、画素アドレ
スを別の画素及び／或いは別のバッファに記憶される値
に基づき決定するアドレス指定方法を取る。こうしたア
クセス機構は間接アドレス指定或いはマッピングと称さ
れる。例えば、テクスチャ・マッピングはバッファから
テクスチャ座標を読出すことにより、画面上に表示され
る値を決定する。テクスチャ座標は、次に、更に表示さ
れるか或いは処理される値を有するテクスチャ・マップ
を含む別のバッファをアドレス指定するために使用され
る。

【００６８】Ｍ−バッファ２２は次に示す機能を提供す
ることにより、こうしたオペレーションを実施する。

【００６９】第１に、バッファ・メモリ４６から読出さ
れた値は画素アドレス・バス３８ｃに導かれる。この機
能はバッファ・メモリ４６に記憶される画素値が画素ア
ドレスとして解釈されることを可能とする。

【００７０】第２に、オペレーションの基本シーケンス
は図５に示すように拡張され、間接アドレス指定により
画素値をアクセスするための余分なサイクルが追加され
る。第２及び第３のパイプライン・オペレーションの各
々は、追加のＭＡ及びＲＤステップを含み、受信された
画素アドレスはバッファ・メモリ４６から更に画素アド
レスを抽出するために使用される。

【００７１】Ｍ−バッファ２２はこのように、いくつか
のレベルの間接指定による画素アクセスを可能とする。
図５は１レベルの間接指定によるアクセスを示し、更に
オペレーションの基本シーケンスを拡張することによ
り、バッファ・モジュール・ハードウェアの使用を低減
することを示す。すなわち、オペレーションの基本シー
ケンスにおいては３つのオペレーションが並列に実行さ
れるが、間接アドレス指定を使用する場合、並列オペレ
ーションの平均数は２或いはそれ以下に減少される。

【００７２】図１３ー１５を参照すると、画素バス３８
のタイミング特性が示される。

【００７３】新たな画素アドレス（ＮＥＷ活動状態）は
パイプライン・フェーズの第１のステップ（ＰＨＡＳＥ
＝０、ＳＴＥＰ＝０）においてのみアサートされる。更
に、新たな画素アドレスは、ＲＦＳＨ或いはＷＡＩＴの
一方が活動状態の場合、適用されない。図１３及び図１
４において、ＷＡＩＴ信号線のアサーションはＳＴＥＰ
信号の生成を中断し、それにより１待機状態或いはそれ
以上を挿入する。ＳＴＥＰ信号の第１のアサーションに
よりＧＡパイプライン・ステップが生成され、それにＭ
Ａパイプライン・ステップが、続いてＲＤパイプライン
・ステップが続く。実施例では、第１の画素に対応し
て、ＤＭとＷＲステップの間に待機状態が挿入される。
第２の画素に対応しては、待機状態はＲＤとＴＣステッ
プの間に挿入され、また第３の画素に対応しては、待機
状態はＧＡとＭＡステップの間に挿入される。すなわ
ち、第２の画素に対応して実行される読出しアクセスに
より、ＷＡＩＴ信号線のアサーションが発生する。図１
４では第１の画素に対する書込みアクセス（ＷＲ）の実
行により、ＷＡＩＴ信号線のアサーションが発生する。

【００７４】図１５を参照すると、リフレッシュ・サイ
クルが、パイプライン・フェーズの第２ステップ（ＳＴ
ＥＰ＝１）の間にＲＦＳＨをアサートすることにより要
求される。リフレッシュは現行のパイプライン・ステッ
プが完了するや否や実行される。ＲＦＳＨをアサート解
除後、リフレッシュ・サイクルが完了され、通常のオペ
レーションが継続される。

【００７５】ＷＡＩＴ信号は新たなメモリ・ページを要
求するメモリ・アクセスの最初において活動化される。
ＷＡＩＴ信号はメモリ・アクセスが完了する１クロック
・サイクル以前にアサート解除される。ＷＡＩＴはまた
リフレッシュ・オペレーション中にも活動状態であり、
ＲＦＳＨ信号のアサート解除後に、全ての画素バッファ
が保留のリフレッシュ・サイクルを完了することを保証
する。

【００７６】表面バッファ

【００７７】表面バッファ３２はＭ−バッファ２２の汎
用目的バッファ・リソースを形成する。これらは深度
値、色値、及びアルファ値などの表示される表面に通常
関連するデータを記憶する。ホスト・プロセッサ１２上
において実行されるアプリケーション・プログラムは、
これらのバッファが使用される方法及び目的を決定す
る。

【００７８】図６及び図７を参照すると、表面バッファ
・モジュール３２はいくつかのブロックにより構成され
る。これらのブロックは、ブロック内に含まれるレジス
タにホスト・バスを介し情報を書込むことにより指定さ
れるホストによりプログラム可能な機能を実行する。次
に表面バッファ・モジュール３２の各要素ブロックにつ
いて説明する。

【００７９】判断テーブル４０（図１１参照）はメモリ
更新信号ＭＵｐｄａｔｅ４０ａを制御する。判断テーブ
ル４０はＰＲｅｓｕｌｔバス３８ｄから受信されるライ
ン数に相当するだけの変数を有するブール関数を実行す
る。すなわち本発明の実施例では、バッファ・モジュー
ル数に等しいライン数となる。ＭＵｐｄａｔｅ４０ａの
ファンクションは、画素更新条件が満たされると真であ
り、それ以外では偽である。

【００８０】更に詳しくは、バッファ・メモリ４６の更
新は、全てのバッファ・モジュール（３２、３４、３
６）の関連するテスト・ユニット４２からの報告結果に
より形成される特定の条件の下でのみ発生する。結果ビ
ットは共に判断テーブル４０に対するアドレスを形成す
る。本実施例では、判断テーブル４０は２個のスタティ
ックＲＡＭ（ＳＲＡＭ）６０ａ及び６０ｂを含む。判断
テーブル４０に使用されるＳＲＡＭのサイズは画素バッ
ファの最大数の関数となる。例えば、Ｍ−バッファ２２
がｎ個の表面バッファ３２、１個の制御バッファ、及び
２個の仮想バッファ３６を含むものと仮定すると、サイ
ズは２ⁿ⁺³ｘ１ビットとなる。ＳＲＡＭ ６０ａ及び６０
ｂはホスト・バス３０のインタフェース６２を介してロ
ードされる。ＰＲｅｓｕｌｔバス３８ｄの下位４ビット
は、マルチプレクサ６４及び論理６０ｃを介し、ＲＡＭ
６０から読出された１６ビットの一方を選択する。ホス
ト・プロセッサ１２はレジスタ書込み活動（ＨＷＲ）を
実行することにより、ＲＡＭ６０へデータを書込む。デ
ータはカウンタ６６の内容により支持されるＲＡＭ６０
のロケーションに書込まれる。ＲＡＭ６０のデータはま
た、ホストが選択信号Ａ１３と共にＨＲＤをアサートす
ることによって読出される。ホスト・アドレス・バス
（ＨＡｄｄｒ３０ｂ）はデコーダ６８に供給され、デコ
ーダは２つの選択信号Ａ１２及びＡ１３の一方を生成す
る。Ａ１２はＨＤａｔａバス３０ａからカウンタ６６へ
のホスト・データのローディングを許可し、Ａ１３選択
信号はレジスタ・カウンタ６６の内容をインクリメント
し、またその内容のＲＡＭ６０のアドレス・バス６８上
への出力を可能とする。Ａ１３がアサートされない場
合、バッファ６８ａはＰＲｅｓｕｌｔバス３８ｄをアド
レス・バス６８上に伝送する。また、論理６０ｃはＰＲ
ｅｓｕｌｔバス３８ｄのビット３をゲートし、ＳＲＡＭ
６０ａ及びＳＲＡＭ６０ｂのどちらかを選択する。マル
チプレクサ６４の出力は、ＰＲｅｓｕｌｔバス３８ｄの
ビット［０：２］により選択され、１ビットのレジスタ
７０に記憶され、ＭＵｐｄａｔａ信号４０ａを形成す
る。ＭＵｐｄａｔａ信号４０ａは、全てのＰＲｅｓｕｌ
ｔバス３８ｄの信号線の論理状態、及び、ＳＲＡＭ６０
ａ或いはＳＲＡＭ６０ｂのアドレス指定されるロケーシ
ョンの予めプログラムされた内容により、ゼロまたは１
となる。

【００８１】テスト・データパス４２（図１０）は３つ
の基準の内の２つを使用して、画素テストを実行する。
特に、テスト・データパス４２は画素バス３８（サブ・
バスＰＤａｔａ１ ３８ａ、ＰＤａｔａ２ ３８ｂの一
方または両方）、内部データ・バスＰＤａｔａ０ ３２
ａ或いはテスト・データパス４２に記憶される基準値か
らのデータを使用する。テスト結果は信号Ｒｅｓｕｌｔ
４２ａとして表現され、これは画素結果バス３８ｄの１
本のラインに接続され、これを駆動する。基準値は２つ
の方法の内の一方の方法により使用される。これは別の
画素値との比較のため、或いは比較される２つの値の一
方に加算される許容値として使用される。比較される２
つのデータ項目の指定されるビットは、読出しマスク・
レジスタ７２の使用を通じてマスクされる。

【００８２】更に詳しくは、テスト・データパス４２は
ホスト・バス３０及び画素バス３８に接続される。ＰＲ
ｅｓｕｌｔ４２ａ出力はＰＲｅｓｕｌｔバス３８ｄに駆
動される。テスト・データパス４２のオペレーション
は、制御５６のステータス・レジスタ１５２及びパイプ
ライン・レジスタ１５４（以降で説明される）から制御
される。比較器７４はテスト・レジスタ７６の制御の下
で、表１に示す一連のテストを実施する。

【００８３】

【００８４】実行される特定のテストはホスト・プロセ
ッサ３０によりロードされるテスト・レジスタ７６の内
容により選択される。更に、テスト・レジスタ７６の内
容は基準レジスタ７８に記憶される値が比較の第１の引
数に追加されるかどうかを判断する。第１の引数は一般
にバッファ・メモリ４６の出力であるＰＤａｔａ０３２
ａから受信される。３２ビットの読出しマスク・レジス
タ７２は、比較において無視されるビットに対応してゼ
ロがロードされる。マルチプレクサ・グループ８０は加
算器８２と共に、比較器７４に対し、Ａ及びＢ入力を提
供する。比較結果は、テスト・データパス４２とＰＲｓ
ｅｕｌｔバス３８ｄとをインタフェースするレジスタ８
４に書込まれる。比較器７４の出力は入力データが有効
な場合、すなわちパイプライン・ステージＴＣが活動状
態の場合、レジスタ８４に書込まれる。これはパイプ・
レジスタ１５４の出力であるＰＨＡＳＥ［１］とＳＴＥ
Ｐ信号との組合せにより通知される。

【００８５】計算データパス４４（図９）は、テスト・
データパス４２と同じ入力を受信する。これらの入力を
基に、計算データ・パス４４はＤａｔａＩｎ ４４ａと
して表現される新たな画素値を計算する。しかしなが
ら、この値は判断テーブル４０により決定されるメモリ
更新条件が満たされる場合に限り、バッファ・メモリ４
６に書込まれる。

【００８６】更に詳しくは、計算データパス４４は画素
の値を、指定されるオペレーションに従い変換する。こ
の変換は次に示す３つのデータ要素のいずれか２つを結
合する。すなわちそれらは、（ａ）画素メモリ４６から
読出される画素値、（ｂ）ＰＤａｔａ１ ３８ａまたは
ＰＤａｔａ２ ３８ｂのどちらか一方から読出される画
素値、及び（ｃ）データパスにおいてホスト・プロセッ
サ１２によりロードされるオペランド・レジスタ９０に
記憶されるオペランドである。オペレーション結果は更
に、書込みマスク・レジスタ９２の内容に従い変更され
る。このレジスタについてもホスト・プロセッサ１２に
よりロードされる。オペレーション自体は、マルチプレ
クサ９４ａを介し、オペレーション・レジスタ９４の内
容により指定される。計算データパス４４はＡＬＵ９６
を含み、これは表２で表される指定されたオペレーショ
ンのセットを実行する。

【００８７】 表２ オペレーション 意味 ＡＤＤ Ａ＋Ｂ ＳＵＢＡ Ｂ−Ａ ＳＵＢＢ Ａ−Ｂ ＡＮＤ ＡとＢの論理積 ＯＲ ＡとＢの論理和 ＸＯＲ ＡとＢの排他的論理和 ＮＡＮＤ ＡとＢの否定論理積 ＮＯＲ ＡとＢの否定論理和 ＮＸＯＲ ＡとＢの否定排他的論理和

【００８８】オペレーションはＡＬＵとオペレーション
・レジスタ９４の内容により選択される。単純なオペレ
ーション、例えばＡＬＵの出力をゼロにセットする或い
は入力の１つをＡＬＵの出力にコピーするなどは、オペ
ランド・レジスタ９０に適切な値をロードすることによ
り獲得される。

【００８９】オペレーション・レジスタ９４の２ビット
は、表３に従いＡＬＵ９６への入力を選択する。

【００９０】 表３ ＡＬＵ入力 Ａ ＡＬＵ入力 Ｂ バッファ・メモリ４６ ＰＤａｔａ１ ３８ａまたはＰＤａｔａ２ ３８ｂ バッファ・メモリ４６ オペランド・レジスタ９０ オペランド・レジスタ９０ ＰＤａｔａ１ ３８ａまたはＰＤａｔａ２ ３８ｂ オペランド・レジスタ９０ オペランド・レジスタ９０

【００９１】書込みマスク・レジスタ９２にはゼロがロ
ードされ、バッファ・メモリ４６のロケーションの元の
内容は変更されないように維持される。これはＰＤａｔ
ａ０バス３２ａをＡＬＵの近傍まで伝達し、その選択ビ
ットをマルチプレクサ９８を介してゲートすることによ
り達成される。

【００９２】最終結果はレジスタ１００に書込まれ、こ
れはバッファ・メモリ４６に入力されるＤａｔａＩｎバ
ス４４ａに接続される。入力データが値であれば、すな
わちパイプライン・ステージＴＣが活動状態であれば、
最終結果はレジスタ１００に書込まれる。これは制御装
置５６の前述のパイプ・レジスタ１５４の出力であるＰ
ＨＡＳＥ［１］とＳＴＥＰ信号との組合せにより指示さ
れる。

【００９３】バッファ・メモリ４６は画素データを記憶
する。バッファ・メモリ４６は半導体メモリ、好適には
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）により構成される。バッファ・メモリ４６はアドレ
ス・マネージャ４８により、メモリ・アドレス（ＭＡｄ
ｄｒ）バス４８ａ及びメモリ制御（ＭＣｔｒｌ）バス４
８ｂを介して制御及びアクセスされる。データは計算デ
ータパス４４によりＤａｔａＩｎバス４４ａを介して、
バッファ・メモリ４６に書込まれる。バッファ・メモリ
４６の出力はＤａｔａＯｕｔバス４４ｂであり、これは
内部画素データ・バス（ＰＤａｔａ０）３２ａに接続さ
れる。

【００９４】本発明の実施例では、バッファ・メモリ４
６は１０２４ｘ１０２４画素として編成され、各画素は
３２ビットで表現される。バッファ・メモリ４６は実施
例では３２プレーンのＤＲＡＭデバイスにより構成さ
れ、これによりページ・モード・アクセスが提供され
る。画素はバッファ・メモリ４６内に行主導形式で、す
なわち各走査線が１セグメント当たり２５６画素を含む
４つのセグメントに分割される形式で記憶される。図１
７で示されるように、各走査線セグメントは、バッファ
・メモリ４６の１ページ内に記憶される。

【００９５】この特定のメモリ編成が選択される理由
は、数多くのアプリケーションが画素バッファ間で画素
転送を拡張的に使用するためである。画素転送が一般に
走査線単位で実施されるという点で、１走査線内の画素
を効率的にアクセスすることが重要である。

【００９６】しかしながら、バッファ・メモリ４６の多
数の異なる編成が使用可能である。例えば、２本の隣接
する走査線の走査線セグメントを記憶するために８バン
クのメモリが使用され、２本の走査線の画素アドレスは
全て、異なるバンクの各々の同一ページに含まれる。こ
こで図１６及び図１７に示される画素及びメモリ編成
は、本発明の実施例を制限するものではないことを述べ
ておく。

【００９７】アドレス・マネージャ４８は画素アドレス
を生成及び変更するためにオペレートする。これらのア
ドレスはバッファ・メモリ４６に提供され、また構成次
第では、画素アドレス・バス３８ｃにも提供される。ア
ドレス・マネージャ４８はまた、ＭＣｔｒｌ信号４８ｂ
を生成することにより、バッファ・メモリ４６のオペレ
ーションを制御する。上述のように、バッファ・メモリ
４６の書込みオペレーションは、信号ＭＵｐｄａｔｅ４
０ａがアサートされる場合に限り開始される。

【００９８】アドレス・マネージャ４８はいくつかのコ
マンドに応答する。これらのコマンドには次に示すもの
が含まれる。

【００９９】ＧＥＮＥＲＡＴＥ 画面ボックスを定義する座標内の全ての画素に対応する
画素アドレスを生成する。 ＨＯＬＤ 画面ボックス座標の値を変更しないように維持する。 ＴＲＡＣＫＡｄｄｒ ＰＡｄｄｒバス３８ｃ上に現れた全ての画素の座標によ
り定義される境界ボックスを生成する。 ＴＲＡＣＫＵｐｄ 関連するバッファ・メモリにおいて更新された全ての画
素により定義される境界ボックスを生成する。

【０１００】アドレス・マネージャ４８はまたＲＥＳＥ
Ｔコマンドに応答し、その際ＬＥＦＴ及びＴＯＰレジス
タ（５０ｂ、５０ｄ）には大きな値（０ｘｆｆ．．．
ｆ）がロードされ、またＲＩＧＨＴ及びＢＯＴＴＯＭレ
ジスタ（５０ａ、５０ｃ）にはゼロがロードされる。従
って、ＬＥＦＴ＞ＲＩＧＨＴ及びＴＯＰ＞ＢＯＴＴＯＭ
となる。これはｙ＝０が画面の最上部に、またｘ＝０が
画面の左端に配置されると仮定すると、"負の"画素境界
ボックスを表す。

【０１０１】アドレス・マネージャ４８は２つのモード
の内の一方により構成され、これらは特に受動モード及
び能動モードである。

【０１０２】受動モードにおいては、アドレス・マネー
ジャ４８は画素アドレス・バス３８ｃから画素アドレス
を読出し、このアドレスをバッファ・メモリ４６に伝搬
する。アドレス・マネージャ４６は画素アドレス・バス
３８ｃから読出される画素を囲む画面ボックスを動的に
構成する（ＴＲＡＣＫコマンド）ためにプログラマブル
であり、画素バス３８上に転送された全ての画素に対し
（ＴＲＡＣＫＡｄｄｒコマンド）、或いは関連するバッ
ファ・メモリ４６において更新された画素だけに対して
（ＴＲＡＣＫＵｐｄコマンド）対応する。画面ボックス
座標はレジスタ（５０ａ、５０ｂ、５０ｃ、５０ｄ）に
格納され、これらはＸ及びＹ画素座標の最小及び最大を
含む（ｌｅｆｔ、ｔｏｐ、ｒｉｇｈｔ、ｂｏｔｔｏ
ｍ）。レジスタ５０ａ−５０ｄはホスト・プロセッサ１
２によりホスト・バス３０を介して読出し可能であり、
それによりホスト・プロセッサは画面の更新が発生した
か、及び、どの画面が影響されたかを判断する。初期化
のために、レジスタ５０ａ−５０ｄはゼロ領域画面ボッ
クスにリセットされる（ＲＥＳＥＴコマンド）。アドレ
ス・マネージャ４８はまた、これらのレジスタの内容に
影響を及ぼすことなく、画面ボックスを定義するレジス
タの更新を中止するようにプログラムされる（ＨＯＬＤ
コマンド）。

【０１０３】能動モードでは、画面ボックスを形成する
ために使用される同一のレジスタ（５０ａー５０ｄ）
は、アドレス・マネージャ４８が画素アドレスを生成す
る４角形の画面領域を定義するために使用される。レジ
スタ５０ａ−５０ｄの内容は、画面ボックス座標を定義
し、これはホスト・プロセッサ１２により外部的にプロ
グラムされるか、以前に実行されたＴＲＡＣＫコマンド
結果によりプログラムされる。画素アドレスが生成され
るシーケンスは、生成される第１の画素アドレスを指定
することによりプログラムされる。生成されるアドレス
は、アドレス・マネージャ４８の出力をＰＡｄｄｒバス
３８ｃに結合するバス・インタフェース５２を介して、
画素アドレス・バス３８ｃに書込まれる。受動モードで
は、画素アドレスは、バッファ・メモリ４６にも転送さ
れる。

【０１０４】画素アドレス・バス３８ｃから受信される
か、或いは内部的に生成され、バッファ・メモリ４６に
転送される画素アドレスは、オフセット値を加算されて
変更される。この機能の実行のために、アドレス・マネ
ージャ４８はｘオフセット・レジスタ５４ａ及びｙオフ
セット・レジスタ５４ｂを含む。アドレス・マネージャ
４８は、記憶されるオフセットを（ａ）加算しない、
（ｂ）読出しオペレーションの場合のみ加算、（ｃ）書
込みオペレーションの場合のみ加算、或いは（ｄ）読出
し及び書込みオペレーションの両方の場合で加算するよ
うにプログラマブルである。この機能により、画素アド
レスは異なる画面領域に関連される。例えば、画面領域
として、画素をコピーするための画面領域が挙げられ
る。

【０１０５】更に詳細には、図１８を参照すると、アド
レス・マネージャ４８は画素メモリ４６をアクセスする
ためのアドレスを提供するアドレス発生器１０２を含
む。アドレス発生器１０２は内部レジスタを使用してア
ドレスを生成するか、或いは画素バス３８からアドレス
を読出してオペレートする。このアドレスは次にオフセ
ット・ユニット１０４に転送され、ここでアドレスはプ
ログラムされたオフセットに従い変更される。オフセッ
ト・ユニット１０４のアドレス出力はＤＲＡＭ制御装置
１０６に提供され、これが要求されるＤＲＡＭタイミン
グ信号（ＲＡＳ及びＣＡＳなど）に従い、必要となるＤ
ＲＡＭの行及び列アドレスをバッファ・メモリ４６に提
供する。

【０１０６】図１９はアドレス発生器１０２の詳細な構
成を示す。アドレス発生器１０２はＲＩＧＨＴ５０ａ、
ＬＥＦＴ５０ｂ、ＢＯＴＴＯＭ５０ｃ、及びＴＯＰ５０
ｄレジスタを含む。これらのレジスタ５０ａ−５０ｄ
は、ホスト・プロセッサのデータ・バス３０ａからマル
チプレクサ・グループ１０８を介して直接ロードされる
か、或いはオフセット・ユニット１０４に記憶されるア
ドレスからロードされる（ＡＷＲＩＴＥ）。これらのレ
ジスタはまた、全てゼロ或いは全て１にセットされる。
アドレス発生器１０２は（≧）機能を実行する第１の比
較器１１０、及び（≦）機能を実行する第２の比較器１
１０を含む。比較器１１０のＡ入力は、ＬＥＦＴレジス
タ５０ｂ、或いはＴＯＰレジスタ５０ｄの出力の一方を
選択するマルチプレクサ１１４から提供される。比較器
１１０のＢ入力は、ＰＡｄｄｒバス３８Ｃ上に現れる画
素アドレス、或いはＸＹカウンタ１１８により生成され
る画素アドレス（ＣＮＴ ＸＹ）の一方を選択するマル
チプレクサ１１６から提供される。カウンタ１１８はマ
ルチプレクサ１２０を介し、マルチプレクサ１１４の出
力（ＬＯＷ）、或いはマルチプレクサ１２２の出力（Ｈ
ＩＧＨ）によりプリセットされる。カウンタ１１８は、
定義された画面ボックスの４つのコーナのいずれか１つ
から走査を開始するようにプログラムされる。カウンタ
１１８はまたＢＵＳＹ信号を生成し、この信号は読出し
専用ステータス信号として、後述されるステータス・レ
ジスタ１５２に提供される。

【０１０７】比較器１１２のＡ入力は、マルチプレクサ
１１６により提供される。比較器１１２のＢ入力は、Ｒ
ＩＧＨＴレジスタ５０ａ或いはＢＯＴＴＯＭレジスタ５
０Ｃの出力の一方を選択するマルチプレクサ１１２を介
して提供される。２個の比較器の出力は論理ブロック１
２４に提供され、これは画素アドレスと記憶される画面
ボックス座標との比較結果により、画素アドレスが定義
された画面ボックス内に存在することが示されると、信
号ＩＮＳＩＤＥを生成する。このＩＮＳＩＤＥ信号は、
ｘｙ−カウンタ１１８の使用可能制御入力として使用さ
れ、これによりカウンタは定義された画面ボックスの内
側と定義される画面領域に対し、画素アドレスを生成す
る。

【０１０８】アドレス発生器１０２は１パイプライン・
サイクル内でそのタスクを完了する必要があるため、す
なわち１パイプライン・フェーズおきであるため、Ｘ及
びＹ座標の計算は２つのパイプライン・フェーズに渡り
分散される。第１のフェーズ間にＸ座標が更新され、第
２のフェーズの間にＹ座標が更新される。画素アドレス
・バス３８ｃからのＸ及びＹアドレス、或いはＸＹ−カ
ウンタ１１８により生成されるアドレスの一方は、Ｘ−
マルチプレクサ１２６及びＹ−マルチプレクサ１２８を
介して、オフセット・ユニット１０４に出力される。

【０１０９】前述のＴＲＡＣＫコマンドに関し、表現
（Ｐ＿ＡＤＤＲ．？ ＞＝ ？？？？）及び（Ｐ＿ＡＤ
ＤＲ．？ ＜＝ ？？？？）は、連続するステップにお
いて、それぞれ比較器１１０及び１１２により決定され
る。これらのテスト結果は、ＦＬＡＧｉ（ｉ＝ｌｅｆ
ｔ、ｒｉｇｈｔ、ｔｏｐ、ｂｏｔｔｏｍ）として指定さ
れる４つのフリップ・フロップ１１０ａ及び１１２ａに
記憶され、後にＬＥＦＴ、ＲＩＧＨＴ、ＴＯＰ、ＢＯＴ
ＴＯＭレジスタ５０ａ−５０ｄに対する更新信号を識別
するために使用される。例えば、ＦＬＡＧｌｅｆｔ＝
（Ｐ＿ＡＤＤＲ．ｘ＜ＬＥＦＴ）を示す。

【０１１０】これらのテストはＧＡ及びＭＡステップの
間に実行されるが、画面ボックス・レジスタ５０ａ−５
０ｄはＷＥステップにおいてのみ更新される点で、画素
アドレスは一時的に保管されねばならない。これは後述
されるように、オフセット・ユニット１０４により、レ
ジスタＡＷＲＩＴＥ１３２を使用して実行される。

【０１１１】同様な理由で、すなわち次のセットのフラ
グ（ＦＬＡＧｉ）は第１のセットのフラグが使用される
以前に生成される点で、ＦＬＡＧｉ＿ＡＵＸとして指定
される第２のセットのフリップ・フロップ１１０ｂ及び
１１２ｂが設けられ、これはステップＴＣの間にＦＬＡ
Ｇｉフリップ・フロップ１１０ａ及び１１２ａから値を
受信する。

【０１１２】ＷＲステップの間に、レジスタＡＷＲＩＴ
Ｅ１３２の内容は、条件付きでレジスタＬＥＦＴ、ＲＩ
ＧＨＴ、ＴＯＰ、ＢＯＴＴＯＭ（５０ａ−５０ｄ）にコ
ピーされる。

【０１１３】このデータ転送における条件は、ＴＲＡＣ
ＫＡｄｄｒコマンドに関しては、ＦＬＡＧｉ＿ＡＵＸ
かつ ＰＨＡＳＥ［２］ かつ ＳＴＥＰであり、ＴＲ
ＡＣＫＵｐｄコマンドに関しては、ＦＬＡＧｉ＿ＡＵＸ
かつ ＭＵｐｄａｔｅ かつ ＰＨＡＳＥ［２］かつ
ＳＴＥＰである。

【０１１４】ＴＲＡＣＫＡｄｄｒコマンドは、ＰＡｄｄ
ｒバス３８ｃ上における現行画面ボックスの外側に位置
する全ての画素に対する更新を実行する。ＴＲＡＣＫＵ
ｐｄコマンドに関しては、バッファ・メモリ４６内の対
応する画素が変更された場合、すなわちＭＵｐｄａｔｅ
＝１の時に限り、上記更新が実行される。

【０１１５】次に示す表４はＴＲＡＣＫコマンド・オペ
レーションをまとめたものである。

【０１１６】 表４ フェーズ ステップ 活動 １ ＧＡ Ｘ座標をテストする。 ２ ＭＡ ＦＬＡＧｌｅｆｔ及びＦＬＡＧｒｉｇｈｔ を書込む。 ３ ＲＤ Ｙ座標をテストする。 ＦＬＡＧｔｏｐ及びＦＬＡＧｂｏｔｔｏｍ を書込む。 ４ ＴＣ ＦＬＡＧｉをＦＬＡＧ＿ＡＵＸにコピー ５ ＤＭ ６ ＷＲ ＴＲＡＣＫＡｄｄｒ： ｉｆ（ＦＬＡＧｔｏｐ＿ＡＵＸ）ｔｈｅｎ ＴＯＰ＝ＡＷＲＩＴＥ．ｙ ＴＲＡＣＫＵｐｄ： ｉｆ（ＦＬＡＧｔｏｐ＿ＡＵＸ及びＭＵｐｄ ａｔｅ）ｔｈｅｎ ＴＯＰ＝ＡＷＲＩＴＥ．ｙ ｄｔｏ．ｆｏｒ ｌｅｆｔ、ｒｉｇｈｔ及びｂ ｏｔｔｏｍ

【０１１７】図２０はオフセット・ユニット１０４の構
成を詳細に示す。オフセット・ユニットはアドレス発生
器１０２から受信されるアドレスを、条件付きでＸＹ−
座標にオフセット値を加算することにより変換する。こ
のオフセットはバッファ・メモリ４６に対する書込みア
クセス、読出しアクセス、或いは両タイプのアクセスに
おいて加算される。

【０１１８】上述のパイプライン技術によれば、連続す
る画素のオペレーションは、前回の画素が画素メモリ４
６に書き戻されるより以前に画素値の読出しが発生する
ようにオーバーラップされる。その結果、画素アドレス
がバッファされる必要が生じる。このバッファ作用はレ
ジスタＡＲＥＡＤ１３０及びＡＷＲＩＴＥ１３２により
実施される。これらのレジスタは、次の読出しアクセス
或いは次の書込みアクセスにおける（未変更の）画素メ
モリ４６のアドレスをそれぞれ格納する。ＡＲＥＡＤレ
ジスタ１３０はアドレス発生器１０２のマルチプレクサ
１２６及び１２８の出力を受信する。ＡＲＥＡＤレジス
タ１３０に記憶されるアドレスが実際の読出しアドレス
を形成するために使用された後、この読出しアドレスは
レジスタあＷＲＩＴＥ１３２に転送され、続く画素の処
理期間中、保存される。マルチプレクサ１３４はレジス
タ１３０及び１３２の間で選択し、出力をＸ加算器１３
６及びＹ加算器１３８に提供する。Ｘ加算器１３６の第
２の入力は、Ｘオフセット・レジスタ５４ａから提供さ
れる。Ｙ加算器１３８の第２の入力は、Ｙオフセット・
レジスタ５４ｂから提供される。レジスタ５４ａ及び５
４ｂは、予めホスト・データ・バス３０ａから受信され
たそれぞれＸ及びＹオフセット値を記憶している。変更
アドレス（ＡＭＯＤ）１４０を記憶する出力レジスタ１
４０は、ＤＲＡＭ制御装置１０６とのインタフェースを
形成する。論理１４２は、Ｙアドレスがバッファ・メモ
リ４６に対する最後のアクセスから変更されたかを検出
するために提供される。変更が検出されると、これは画
素メモリ４６に対する次のアクセスが、バッファ・メモ
リ４６の異なるページを指すことを示す。ＰＡＧＥ信号
のアサーションにより、ＤＲＡＭ制御装置１０６はバッ
ファ・メモリ４６に対するページ・モード・アクセスの
発行を停止する。ＰＡＧＥ信号のアサーションはまた、
画素バス３２上にＷＡＩＴ信号を生成する。これはバッ
ファ・メモリ４６に対する標準のアクセスは、ページ・
モード・アクセスに比較して、より時間を必要とするこ
とによる。表５はオフセット・ユニット１０４のオペレ
ーションをまとめたものであり、これらのオペレーショ
ンと画素オペレーションのステップ及びフェーズとの関
連を示す。

【０１１９】 表５ フェーズ ステップ 活動 １ ＧＡ アドレス発生器がＡＲＥＡＤを書込む。 ＭＡ オフセット・ユニットがＡＲＥＡＤの内容を 変更し、ＡＭＯＤを書込む。 ２ ＲＤ ＤＲＡＭ制御装置がメモリに対する読出しア クセスを実行する。ＡＷＲＩＴＥ：＝ＡＲＥ ＡＤ ＴＣ ３ ＤＭ オフセット・ユニットがＡＷＲＩＴＥの内容 を変更し、ＡＭＯＤを書込む。 ＷＲ ＤＲＡＭ制御装置がメモリに対する書込みア クセスを実行する。

【０１２０】画素バス・インタフェース５２はＭ−バッ
ファ２２・システムの一部として、バッファ・モジュー
ルを構成する。これはどの情報が画素バス３８から表面
バッファ・モジュール３２へ伝搬されるか、またどの情
報が表面バッファ・モジュール３２から画素バス３８に
転送されるかを制御する。

【０１２１】表面バッファ・モジュール３２はまた制御
ブロック５６を含み、これは表面バッファ・モジュール
３２の全体的なオペレーションを制御する。

【０１２２】図８を参照すると、制御ブロック５６の詳
細が示される。制御ブロック５６は３つの主要素を含
み、これらはホスト・プロセッサ１２とのインタフェー
ス１５０、前述のステータス・レジスタ１５２、及び前
述のパイプ・レジスタ１５４である。ホスト・インタフ
ェース１５０はホスト・バス３０の制御線（ＨＣｔｒｌ
３０ｃ）を解釈し、関連する表面バッファ・モジュール
３２に対する読出し及び書込みオペレーションを識別す
る。こうしたオペレーションが発生すると、ホスト・イ
ンタフェース１５０はＨＲｅａｄ或いはＨＷｒｉｔｅを
セットし、それぞれの場合においてホスト読出しサイク
ル或いは書込みサイクルを示す。ホスト・プロセッサ１
２がステータス・レジスタ１５２をアドレス指定する
と、信号Ａ１５がアサートされる。信号Ａ１５は、ホス
ト・アドレス・バス（ＨＡｄｄｒ３０ｂ）が値１５（０
ｘ０．．．０ｆ）を有するときにアサートされる。

【０１２３】ステータス・レジスタ１５２は２つの部分
に分割される。第１の部分はホスト・プロセッサ１２に
より書込み及び読出し可能である。この部分は表面バッ
ファ・モジュール３２のための構成データを格納する。
ステータス・レジスタ１５２の第２の部分は読出し専用
ロケーションであり、表面バッファ・モジュール３２の
現行のオペレーション・ステータスを指示する。本発明
の実施例では、読出し専用部分は、このモジュールのＢ
ＵＳＹステータス及びＵｐｄａｔｅステータスをホスト
・プロセッサ１２に提供する。ステータス・レジスタ信
号の機能を表６に示す。

【０１２４】 表６ 名称 機能 ＲＡＥＤＹ（ＢＵＳＹ） ０：画面領域がスキャン・アウト中である 。 １：バッファが画面領域をスキャン・アウ ト中でない。 ＣＨＡＮＧＥＤ（Ｕｐｄａｔｅ） 最後にこのフラグがリセットされて以来、 バッファが変更された。 ＷＶＩＤＥＯ このビットはそのバッファ・メモリが画素 情報を表示装置２４にスキャン・アウトす るために使用されるビデオＲＡＮ（ＶＲＡ Ｍ）から生成されるバッファ・モジールに 使用される。１の場合、画素情報はスキャ ン・アウトされる。０の場合、走査オペレ ーションは発生しない。 ＥＮＡＢＬＥ ０：メモリへの書込み不可。画素バスから 切断する。 １：通常のオペレーションが許可される。 ＷＡＤＤＲアドレス・バスＰＡｄｄｒ ３８ｃを駆動する。 ＷＤＡＴＡ２ データ・バスＰＤａｔａ３８ｂを駆動す る。 ＷＤＡＴＡ１ データ・バスＰＤａｔａ３８ａを駆動す る。 ＲＤＡＴＡ２ ソース・データ・バスＰＤａｔａ２を選択 する。 ＲＤＡＴＡ１ ソース・データ・バスＰＤａｔａ１を選択 する。 ＯＦＦＳＥＴＭＯＤＥ（ＯＭｏｄｅ） オフセット・レジスタを使用する現行モ ード。 ＤＩＲＭＯＤＥ（ＤＭｏｄｅ） 画面領域をスキャン・アウトする現行方 向。 ＡＤＤＲＭＯＤＥ（ＡＭｏｄｅ） アドレス発生器のオペレーションの現行モ ード。 ＦＵＮＣＴＩＯＮＥＮＡ： アサートされると、計算データパスにより 実行されるオペレーションは、判断テーブ ル４０から出力されるオペコード（ＦＵＮ ＣＴＩＯＮ３４ｂ）により決定される。 セットされない場合、計算データパスのオ ペレーションはオペレーション・レジスタ ９４内のオペコードにより決定される。こ のビットは制御バッファ３４のためにのみ 使用される。

【０１２５】前述のように、パイプ・レジスタ１５４は
３ビットのシフト・レジスタとして実施される。各ビッ
トはパイプライン・ステージの１つに対応する。あるビ
ット位置における論理１は、対応するステージが活動状
態、すなわちデータにより充填されていることを示す。
反対に、ゼロはステージが非活動状態であることを示
す。新たな画素データが画素バス３８上に出力される
と、これはＮＥＷ信号及びＳＴＥＰ信号によりパイプ・
レジスタ１５４に入力される。ＳＴＥＰ信号の次のエッ
ジにより、この論理１はパイプ・レジスタ１５４の残り
のステージを通過して伝搬される。パイプ・レジスタ１
５４の出力は、入力されるＷＡＩＴ信号及びＥＮＡＢＬ
Ｅステータス・ビットと共に、論理１５４ａと記され
る。

【０１２６】パイプ・レジスタ１５４は循環シフト・レ
ジスタとして構成されない点で、新たな画素が生成さ
れ、ＮＥＷ信号がアサートされる度に、論理１がパイプ
・レジスタ１５４の最下位ビット（Ｐｈａｓｅ［０］）
にシフトされる。同時に、最下位ビットに在中する情報
はパイプ・レジスタ１５４の次のビット位置、すなわち
Ｐｈａｓｅ［１］にシフトされる。同様に、情報はＰｈ
ａｓｅ［１］からＰｈａｓｅ［２］に伝搬される。従っ
て、最大３つの論理１が同時にパイプ・レジスタ１５４
内に在中することができる。次にこれらの３つのビット
の組合せと、その意味合いの関係について示す。

【０１２７】 パイプ・レジスタ１５４の内容 意味合い ０００ 活動状態の画素が存在しない。 ００１ ステップＧＡ及びＭＡが活動状態。 ０１１ ステップＧＡ、ＭＡ、ＲＤ及びＴＣ が活動状態。 １１１ 全てのステップが活動状態で、パイ プラインがフル状態。 １０１ ステップＲＤ及びＴＣが遊休状態。

【０１２８】制御バッファ 図１２を参照すると、制御バッファ・モジュール３４の
構成は、表面バッファ・モジュール３２の場合と類似し
ている。違いは制御バッファ・モジュール３４の異なる
機能を反映する。表面バッファ・モジュール３２の要素
に共通な要素はプライム記号を付加した参照番号により
指定される。

【０１２９】特に、制御バッファ・モジュール３４に記
憶される画素に関連する情報は、典型的には１ビット或
いはせいぜい数ビット幅である。効率を維持するため
に、これらのデータ項目のいくつかは制御バッファ・モ
ジュール３４のバッファ・メモリ４６´に記憶される。
従って、テスト・データパス４２´及び計算データパス
４４´は、メモリ・ワードのサブセット或いは本実施例
では３２ビットの画素グループ上で動作する。

【０１３０】また、バッファ・メモリ４６´の内容は外
部ソースからロードされるのではなく、内部的に形成さ
れる。例えば、画素フラグはＰＲｅｓｕｌｔバス３８ｄ
上に報告されるテスト結果に従いセット或いはリセット
される。このように制御バッファ・モジュール３４は、
画素データ・バス３８ａ、３８ｂへの接続を必要とせ
ず、また有さない。

【０１３１】しばしば、次の画素値を計算するためのオ
ペレーションは、画素テスト結果に依存する。例えば、
画素カウンタはテストが進行するとインクリメントさ
れ、テストが失敗するとデクリメントされる。従って、
計算データパス４４´により実行されるオペレーション
は、テスト結果に依存して動的に選択可能である。これ
は判断テーブル４０´から出力される追加のＦｕｎｃｔ
ｉｏｎ３４ｂにより実施される。Ｆｕｎｃｔｉｏｎ出力
３４ｂは計算データパス４４´により実行されるファン
クションを選択する。すなわち、Ｆｕｎｃｔｉｏｎ出力
３４ｂはオペコードを伝達し、これに計算データパス４
４´が応答する。

【０１３２】更に詳しくは、図１１及び図９を参照する
と、制御モジュール３４において、判断テーブル４０´
はマルチプレクサ６４ａ及び出力レジスタ７０ａを含
む。ＰＲｅｓｕｌｔバス３８ｄのビットはマルチプレク
サ６４ａの出力ビットを選択し、これはレジスタ７０ａ
によりラッチされる。レジスタ７０ａの出力はＦｕｎｃ
ｔｉｏｎバス３４ｂを駆動する。ホスト・プロセッサに
よりロードされるオペレーション・レジスタ９４の出力
と、判断テーブル４０´により生成されるオペコードの
間の選択は、上述のように、ＦＵＮＣＩＯＮＥＮＡと指
定されるステータス・レジスタ１５２のビットにより制
御される。このようにホスト・プロセッサ１２は、計算
データパス４４´のオペレーション（オペコード）を、
レジスタ９４の出力或いは判断テーブル４０´内のレジ
スタ７０ａの出力の一方から選択できる。

【０１３３】仮想バッファ グラフィックス・サブシステム１０の他の構成要素は、
仮想バッファ３６によりＭ−バッファ２２とインタフェ
ースされる。Ｍ−バッファ２２は画素バス３８から入力
データを受信し、出力データを画素バス３８に出力す
る。仮想バッファ３６は画素バス３８とインタフェース
され、画素バス３８に関する物理バッファとして機能す
る。これは異なるユニット及び装置をＭ−バッファ２２
に接続するための標準的な手段を提供する。この技術
は、ファネル（ｆｕｎｎｅｌ）画素への指定パスをバッ
ファ構造に設け、画素オペレーション用に他のバスを設
ける従来のバッファ・アーキテクチャの制約を除去す
る。本発明は、異なる画素処理ステージ間における画素
情報の転送を可能とする中央ユニバーサル・バス（画素
バス３８）を提供することにより、これらの制限を克服
する。

【０１３４】図２１を参照すると、仮想バッファ３６は
物理バッファ（３２、３４）により提供される機能のサ
ブセットを提供する。例えば、走査変換ユニットを構成
する仮想バッファ３６は、画素アドレス及び画素データ
を画素バス３８上に提供する読出し専用バッファ（ロー
カル・メモリ３６ａ）だけを含む。仮想バッファ３６に
より実施される他の機能の例を次に示す。

【０１３５】仮想バッファ３６はフレーム・バッファと
して機能し、標準バッファの全ての機能を提供する。こ
の場合、画素データを出力装置２４に転送する第２のイ
ンタフェース（入出力インタフェース３６ｂ）が提供さ
れる。

【０１３６】仮想バッファ３６はビデオ・バッファとし
て機能する。この場合、入出力インタフェース３６ｂ
は、ビデオ・カメラなどのビデオ・ソースから画素情報
を受信するために適応される。受信されたビデオ・デー
タは内部バッファ・メモリ３６ａに局所的に記憶され、
続いて画素バス３８を介してＭ−バッファ２２に伝搬さ
れる。この実施例では、ローカル・メモリ３６ａは先入
れ先出し方式（ＦＩＦＯ）バッファとして実施される。

【０１３７】仮想バッファ３６は、例えばユーザにより
発行される入力事象の画素座標に対する画素アドレスを
生成する入力装置とのインタフェース機能を果たす。こ
れらの画素座標は入出力インタフェース３６ｂを介して
受信され、画素アドレス・バス３８ｃを介してＭ−バッ
ファ２２に導かれる。

【０１３８】ここで特定の実施例では、画素バス３８に
対する全ての接続が要求される訳ではない。例えば、仮
想バッファ３６はＰＤａｔａバス（３８ａ、３８ｂ）の
一方との間においてのみ、データの送受信を提供する可
能性がある。またいくつかの応用例では、仮想バッファ
３６は独立され、入出力インタフェース３６は必要とさ
れない。例えば、仮想バッファ３６は、間接画素（Ｕ、
Ｖ）アドレスを受信し、対応する表面テクスチャ情報を
出力する順次テクスチャ発生器を構成する。

【０１３９】更に、仮想バッファ３６はＰＲｅｓｕｌｔ
３８ｄを使用するためには要求されない。すなわち、オ
ペレーションはテスト結果とは独立である。しかしなが
ら、ＰＲｅｓｕｌｔバス３８ｄの１本或いは数本のライ
ンを制御することは、仮想バッファ３６にとって有利で
ある。例えば、ラスタライザとして機能する際、仮想バ
ッファはＰＲｅｓｕｌｔバス３８ｄのラインを制御する
ことにより、画素を前面或いは後面に属するものとして
記する。この技術は後述されるトリクル・アルゴリズム
を実施する際に有用である。

【０１４０】要するに、本発明はバッファ・メモリ４６
の内容に関する多重並列画素テストを実施し、これらの
テスト結果を組み合わせることにより、複雑な更新条件
を形成する。各バッファ・モジュールにおけるテスト・
ユニット４２はホスト・プロセッサ１２により個々にプ
ログラムされ、異なるテストを実行する。これらのテス
トはバッファ・メモリ４６から読出される画素値、画素
バス３８から受信される画素値、及びテスト・データパ
ス内部のプログラマブルなレジスタに記憶される値の組
合せを考慮する。所与のテストの結果（真または偽）は
他の全てのバッファ・モジュール（３２、３４、３６）
に同報通信される。全てのテストの結果の組合せによ
り、特定のバッファ・モジュールがその関連する内部バ
ッファ・メモリ４６に新たな画素値を書込むかどうかが
決定される。指定されるテストとは独立に、各バッファ
・モジュールは判断テーブル４０内にブール関数を格納
し、その内部バッファ・メモリ４６が更新されるテスト
結果の組合せを定義する。

【０１４１】複雑な更新条件により提供される制御バッ
ファ・モジュール３４の柔軟性は、計算データパス４４
´により実行されるファンクションを動的に選択する機
能により、一層促進される。複雑な更新条件と同様に、
このファンクションは、全てのバッファ・モジュールに
より報告されるテスト結果に基づき選択される。テスト
結果の異なる組合せに対し実行される一連のファンクシ
ョンについても、ホスト・プロセッサ１２により更新条
件から独立にプログラムされる。

【０１４２】本発明のＭ−バッファ２２は多数の異なる
実施例において実施される。

【０１４３】第１の実施例では、全てのバッファ・モジ
ュールはハードウェアにおける物理バッファとして実施
される。画素バス３８は全てのバッファ・モジュールに
接続され、バックプレーン・バス・システムとして実施
される。

【０１４４】第２の実施例では、全てのバッファ・モジ
ュールは、マルチ・タスキング・コンピュータである単
一プロセッサ上のソフトウェアにおいてエミュレートさ
れる。バッファ・メモリ４６は仮想メモリ内において割
当てられ、バッファ・プロセッサはホスト・プロセッサ
１２により実行される異なるタスク或いは処理によりエ
ミュレートされる。異なる処理間の通信、例えば画素デ
ータ・バス（３８ａ、３８ｂ）、画素アドレス・バス３
８ｃ、及び画素結果バス３８ｄは、周知の技術により実
現される。例えば、画素転送は共用メモリを使用するこ
とにより実施され、処理間或いはバッファ・モジュール
間の通信は周知の相互タスク間通信技術により実行され
る。

【０１４５】第３の実施例では、Ｍ−バッファ２２の特
定のバッファが物理バッファとして実現され、残りに関
しては仮想メモリ内に割当て得られるソフトウェア・バ
ッファを使用してエミュレートされ、並列処理により制
御される。物理バッファとソフトウェア・バッファ間の
接続は、仮想バッファ３６を使用して行われる。仮想バ
ッファ３６はホスト・プロセッサ１２を提供し、順々に
バッファ・モジュールをエミュレートする処理、ハード
ウェアにより実施されるＭ−バッファ２２のその部分に
対するアクセスを行う。

【０１４６】第４の実施例では、Ｍ−バッファ２２は汎
用目的の並列システムにおける多重プロセッサ上でエミ
ュレートされる。各プロセッサは１個のバッファ・モジ
ュールの機能をエミュレートする。

【０１４７】Ｍ−バッファ２２のアーキテクチャをこれ
まで述べてきたが、Ｍ−バッファ２２を使用する例につ
いて次に述べ、その機能に関する理解を深めることにす
る。

【０１４８】例１ 最初の例では、複数バッファを有効活用する描写方法に
おいてＭ−バッファを使用する。この例はトリクル・ア
ルゴリズムとして知られる技術において実施される。ト
リクル・アルゴリズムはDavid A．Epstein、Frederik
W．Jansen、Jaroslaw R．Rossignacによる"Z-Buffer Re
ndering From CSG：The TrickleAlgorithm"、Technical
Report RC 15182、IBM Research Division、T．J．Wat
son Research Center、Yorktown Heights、NY、Novembe
r 1989、及びJarek Rossignac、Jeffrey Wuによる"Corr
ect Shading of Regularized CSGSolids Using a Depth
-Interval Buffer"、Proceedings of the Eurographics
Workshop on Graphics Hardware、1990、Eurographic
s、September 1990 で説明されている。

【０１４９】この他にDavid A．Epstein、Jaroslaw R．
Rossignac、Jeffrey W．Wuによる１９９１年３月１２日
出願の米国特許出願S．N．07/672058"Direct Display o
fCSG Expression by the Use of Depth Buffers"も参照
される。

【０１５０】一般に、トリクル・アルゴリズムは、オブ
ジェクトをその境界表現に変換することなく、ラスタ表
示装置上にＣＳＧ （Constructive Solid Geometry）オ
ブジェクトの表示を可能とする。

【０１５１】大域的なアルゴリズムを以下に示す。 １．ＣＳＧ表現はオブジェクトをサブ・オブジェクトの
合併として表現するプロダクトの和 （sum-of-product
s）形式に変換される。サブ・オブジェクトは基本オブ
ジェクトの共通部分として構成される。 ２．各プロダクトはプロダクト・バッファ（Ｐ−バッフ
ァ）に走査変換される。プロダクトのイメージが完全に
Ｐ−バッファに描写されると、Ｐ−バッファはプロダク
トの可視的な正面を含む。このイメージはｚ−バッファ
を使用することにより、ユニオン・バッファ（Ｕ−バッ
ファ）と併合される。

【０１５２】次に示す擬似コードはこれら２つのステッ
プを示す。

【０１５３】オブジェクトをプロダクトの和形式に変換
する。Ｕ−バッファを初期化する。各プロダクトに対
し、正面画素をＰ−バッファに計算する。深度バッファ
を使用し、結果をＵ−バッファに併合する。

【０１５４】プロダクトの可視的な正面画素の計算は更
に複雑な処理となる。主な考え方は、プロダクトの可視
的な表面のポイントは、他の全ての要素内に配置され、
最も近接し且つ正面を向く表面上に存在する。この表面
を見い出すために、２個の深度バッファが必要とされ
る。

【０１５５】第１のバッファはＰ−バッファであり、こ
れは結局、プロダクトのイメージを保持する。アルゴリ
ズムが進行する間、Ｐ−バッファには前述のようにして
見い出された最も近接する正面を向くポイントが格納さ
れる。第２のバッファは探索バッファ（Ｓ−バッファ）
であり、Ｐ−バッファに格納される表面の背後に位置す
る正面を向く表面を探索するために使用される。こうし
た表面が見い出されると、これはＰ−バッファに格納さ
れている表面を置換する。これによりＰ−バッファは、
前方から後方の描写に更新或いは"トリクル"される。次
に示す擬似コードはこの技術を詳述するものである。

【０１５６】Ｐ−バッファをバックグランドに初期化す
る。非実行中の間、プロダクトの要素を循環し、Ｓ−バ
ッファにＰ−バッファの背後に位置する次の面を計算す
る。次の基本面が正面を向く画素において、Ｓ−バッフ
ァをＰ−バッファにコピーする。

【０１５７】トリクル・アルゴリズムに関するこの説明
は、ホスト・プロセッサ１２により実行される適切なコ
ードに変換される。図２２の流れ図はアプリケーション
の全体構成を表す。プログラムのセグメントは最初に使
用されるバッファ及びそれらの構成を定義する。フラグ
・バッファ及びＰ−バッファが異なるタスクのために使
用される。従って、これらは異なる構成において使用さ
れる。主ループ内でこれらの構成を定義するのを回避す
るために、これらは予め定義され、変数に記憶される。
これらの変数の内容は次に効率的にバッファに転送され
る。

【０１５８】ステップＡは使用されるバッファ・モジュ
ールの名前を定義する。６個の表面バッファ・モジュー
ル３２が使用され、これらの内の２個はＵ−バッファと
して（一方は色用、他方は深度用）、２個はＰ−バッフ
ァとして（一方は色用、他方は深度用）、更に２個はＳ
−バッファとして（一方は色用、他方は深度用）使用さ
れる。１個の制御バッファ３４が画素フラグ・ビットを
保持するために使用される。また、色及び深度情報を画
素バス３８に入力するために、２個の仮想バッファ３６
（ＳｃａｎＣ、ＳｃａｎＺ）が使用される。最初の仮想
プレーン（ＵＰｌａｎｅ）としてＳｃａｎＦｌａｇが定
義される。ステップＡはまた、定数及び局所変数を定義
する。

【０１５９】ステップＢは全てのバッファ構成を定義す
る。特にＵ−バッファは許容値を使用するｚ−バッファ
として定義される。許容値は関連する表面バッファ・モ
ジュール３２のオペランド・レジスタ９０に格納され
る。Ｐ−バッファは２つの目的のために使用される。こ
れはＳ−バッファと共に深度間隔バッファ（ＤＩＢ）を
形成するために、そして後に深度バッファとして使用さ
れる。これらの構成は前述のように、変数として記憶さ
れる。Ｓ−バッファはバック・バッファ及びＤＩＢにお
けるターゲット・バッファとして使用される。制御モジ
ュール３４に記憶されるフラグ・ビットは、ＤＩＢの一
部を成すＰ−バッファに対する深度テストがパスすると
変更され、ＤＩＢのオペレーション中はＰ−バッファの
書込みのためにテストされる。

【０１６０】ステップＣで、オブジェクトはプロダクト
の和形式に変換され、ステップＤで、Ｕ−バッファが初
期化される。

【０１６１】ステップＥで、主ループは全てのプロダク
トをＰ−バッファに描写し、次にプロダクトをＵ−バッ
ファに併合する。主ループはＰ−バッファの初期化ステ
ップ（Ｅ１）、及びプロダクトに属する各要素を処理す
るループの完了を待機するステップを含む。後者は要素
が循環リストに記憶されているかの如く実施される。こ
の内部ループはＳ−バッファを初期化するステップ（Ｅ
２）、及び、Ｐ−バッファ及びＳ−バッファにより形成
される深度間隔バッファ（ＤＩＢ）を構成するステップ
（Ｅ３）を含む。ＤＩＢテストをパスした画素はＳ−バ
ッファに書込まれる。画素がＳ−バッファに書込まれる
度に、画素フラグが反転される。Ｓ−バッファは、ＴＲ
ＡＣＫＵｐｄコマンドにより変更される画素を追跡する
ために構成される（Ｅ４）。次に、要素が循環リストか
らフェッチされ（Ｅ４．１）、その面の全てがＤＩＢに
走査変換される（Ｅ５）。

【０１６２】この要素の全ての面が走査変換されると、
Ｓ−バッファは現行プロダクトの可視的な正面の表面上
に配置される候補となる表面ポイントを含む。これらの
ポイントは、画素フラグがアサートされ、Ｓ−バッファ
及びＰ−バッファに記憶されるｚ−値が異なれば、Ｐ−
バッファに書込まれる。従って、Ｐ−バッファは、入力
されるｚ−値がそのバッファ・メモリ４６に記憶される
ｚ−値と異なるかどうかをテストするように構成される
（Ｅ６．１）。フラグ・バッファは画素フラグの値をテ
ストするために構成される（Ｅ６．２）。Ｐ−バッファ
の画面ボックスはリセットされ、Ｐ−バッファはバッフ
ァ・メモリ４６内で更新される全ての画素の周辺の境界
ボックスを生成するように構成される（Ｅ６．３）。最
後に、Ｓ−バッファがそのバッファ・メモリ４６から、
Ｐ−バッファのバッファ・メモリ４６に画素の転送を開
始する（Ｅ６．４）。

【０１６３】新たに生成される画素を追跡するための準
備ステップ（Ｅ４及びＥ６．３）は、これらの画素周辺
の境界ボックスを維持しなければならない表面バッファ
・モジュールに対応するアドレス・マネージャ４８を書
込むステップを含む。これは最初にリセット・コマンド
を、続いてトラック・コマンドを送信することにより実
行される。ステップＥ６．４は、Ｓ−バッファにおいて
変更されたこれらの画素を、画素バス３８を介して、Ｐ
−バッファに転送する。これはホスト・プロセッサ１２
からのＧＥＮＥＲＡＴＥコマンドの発行により、画素を
画素バス３８に書込むように、Ｓ−バッファのアドレス
・マネージャ４８内のアドレス発生器１０２をプログラ
ムする処理が含まれる。これによりアドレス発生器１０
２のカウンタ１１８は、変更画素を囲む画面ボックスに
対応する画素アドレスを生成する。

【０１６４】ステップＥ７では、Ｐ−バッファが更新さ
れたかを確認するためのテストが実施される。更新され
た場合、主ループは完了され、実行はステップＦに移行
し、ここで合併を形成するためにＰ−バッファに記憶さ
れるプロダクトがＵ−バッファに併合される。更新され
なかった場合は、実行はステップ２に継続する。

【０１６５】例２ 第２の例はPaul Haeberli及びKurt Akeleyによる"The A
ccumulation Buffer:Hardware Support for High-Quali
ty Rendering"、Computer Graphics、24(4):309-318、A
ugust 1990で説明されるタイプの計算バッファにおいて
実施される。この計算バッファは、エイリアス除去、モ
ーション・ブラー （motion blur）、或いはソフト・シ
ャドウ （soft shadow）などの様々な描写技術を実施す
るために使用される。基本的な原理は、微妙に異なる描
写パラメータ或いはビュー・ポイントを使用し、イメー
ジを数回描写する。するとイメージは累算バッファにお
いて累算される。全てのイメージが描写された後、累算
バッファに記憶される値が描写パスの数により除算さ
れ、最終的なイメージ色が獲得される。

【０１６６】次に示す擬似コードは、このアルゴリズム
の構成を示す。

【０１６７】累算バッファをゼロに初期化する。描写パ
ラメータをリセットする。描写される全てのイメージに
対し、｛描写パラメータを乱す。ｚ−バッファをクリア
する。イメージを描写し、全ての画素（ｘ、ｙ）に対
し、 ｉｆ（ｎｅｗＺ［ｘ、ｙ］＜ｏｌｄＺ［ｘ、ｙ］） ｛ｏｌｄＺ［ｘ、ｙ］＝ｎｅｗＺ［ｘ、ｙ］； ａｃｃＢｕｆｆｅｒ［ｘ、ｙ］＋＝ｎｅｗＣｏｌｏｗ［ｘ、ｙ］； ｝ ｝ 全ての画素（ｘ、ｙ）に対し、 ａｃｃＢｕｆｆｅｒ［ｘ、ｙ］／＝描写イメージ数

【０１６８】この技術がＭ−バッファ２２のアーキテク
チャにおいて実施される場合、いくつかの考慮がなされ
る必要がある。

【０１６９】第１に、累算バッファは中間結果を保持す
るのに十分なビットを提供しなければならない。従っ
て、各色成分に対し、１６ビットが提供される。

【０１７０】第２に、各表面バッファ３２は画素当たり
３２ビットを記憶するため、累算バッファは表面バッフ
ァ３２の２個に跨って分散される。第１の表面バッファ
はレッド及びブルー成分を記憶し、第２の表面バッファ
はグリーン成分を記憶する。

【０１７１】第３に、画素バス３８は２つのデータ項目
を一度に転送するため、画素（ｚ、ＲＢ、Ｇ）を表現す
る３ワードが２ステップで転送される。第１のステップ
で、ｚ−値がバスＰＤａｔａ１ ３８ａ上に出力され、
またレッド及びブルー情報がバスＰＤａｔａ２ ３８ｂ
上に出力される。第２のステップでは、ｚ−値がバスＰ
Ｄａｔａ１ ３８ａ上にアサートされ、グリーン成分が
バスＰＤａｔａ２ ３８ｂ上にアサートされる。画素デ
ータを２ステップで送信するこの方法は、２つの画素デ
ータ・バスを使用する本実施例の結果による。もし３つ
の画素データ・バスを使用する場合には、全ての画素デ
ータは同時に転送されることになる。

【０１７２】第４に、これら２つのフェーズを区別する
ために、制御バッファ３４内の仮想ビット・プレーンが
使用される。走査変換処理はこのビット・プレーンを第
１のステップの間にセットし、第２のステップの間にリ
セットする。

【０１７３】第５に、深度比較が両ステップにおいて実
施される。しかしながら、ｚ−値は第２のステップの間
においてのみ、関連するバッファ・メモリ４６に書込ま
れる。

【０１７４】最後に、２個の表面バッファは、ＲＧＢ値
を保持するバッファを獲得するために併合される。これ
はＲＢ表面バッファの特定のビット・プレーンだけをマ
スクし、書込むことにより実行される。

【０１７５】上述の説明に基づき、本明細書において述
べられたＭ−バッファ２２は多くの点で、複数命令単一
データ（ＭＩＳＤ）ストリーム・アーキテクチャに類似
することが理解されよう。Ｍ−バッファ２２は追加のバ
ッファ・モジュールを提供することにより、より複雑な
レベル及び処理能力にも対応できる。この点で、数個の
バッファ・モジュールから成る基本的なグラフィックス
・バッファが用意され、後に更にバッファ・モジュール
を追加することにより、グラフィックス・バッファは拡
張される。

【０１７６】図２３はグラフィックス・バッファの別の
実施例を示す。仮想バッファ３６は走査変換ユニット２
０から入力を受信し、画素データ及び画素アドレスを画
素バス３８に提供する。画素バス３８には３つの表面バ
ッファ・モジュール３２ａ、３２ｂ、３２ｃが接続さ
れ、各々は非インタレース・システムでは、画素データ
の１つの完全なフレームを記憶する。これらの２個の表
面バッファ・モジュールはフレーム・バッファとして機
能し、画素色データのためのダブル・バッファを提供す
る。表面バッファ・モジュール３２ｃは深度バッファ
（ｚ−バッファ）として機能し、各画面画素に対応する
深度値を記憶する。

【０１７７】表面バッファ・モジュール３２ａ及び３２
ｂは、各々、表示装置２４と直接インタフェースするた
めの画素出力回路３３を含むように変更される。オペレ
ーションに際し、表示装置２４は表面バッファ・モジュ
ール３２ａ或いは３２ｂの一方から画素を読出し、他方
は次のフレームに対応する画素をロードされる。表示装
置２４はこうして２個の表面バッファ・モジュール３２
ａ及び３２ｂの間を交互する。この実施例では、表面バ
ッファ・モジュール３２ａ及び３２ｂはまた、表示装置
２４とインタフェースするための仮想バッファ・モジュ
ールとしても機能する。制御バッファ・モジュール３４
はこの実施例では不要である。

【０１７８】

【発明の効果】以上説明したように、本発明によれば、
モジュール方式のプログラマブルなグラフィックス・バ
ッファ・アーキテクチャが提供される。このアーキテク
チャはバッファ当たり１個のプロセッサと、モジュラ・
バッファを結合するバスと、所与のアプリケーションに
対応して、グラフィックス・バッファをプログラマブル
に構成する機能とを有する。

【図面の簡単な説明】

【図１】複数のイメージ・バッファを含むグラフィック
ス・システムの全体的なアーキテクチャを示すブロック
図である。

【図２】本発明により構成される複数イメージ・バッフ
ァ（Ｍ−バッファ）・アーキテクチャのブロック図であ
る。

【図３】本発明の特徴である画素バスの詳細を示す図で
ある。

【図４】Ｍ−バッファのオペレーションの基本シーケン
スを示す図である。

【図５】Ｍ−バッファにより実施される間接的画素アド
レス指定オペレーションの拡張シーケンスを示す図であ
る。

【図６】Ｍ−バッファの構成要素である表面バッファの
全体ブロック図である。

【図７】図６の表面バッファの詳細を示すブロック図で
ある。

【図８】表面バッファ制御装置の詳細構成を示すブロッ
ク図である。

【図９】表面バッファ・データ・パスの構造を示す図で
ある。

【図１０】表面バッファ・テスト・ユニットの詳細構成
を示す図である。

【図１１】表面バッファの判断テーブルの詳細構成を示
す図である。

【図１２】Ｍ−バッファの構成要素である制御バッファ
のブロック図である。

【図１３】読出しアクセスにおいて待機サイクルを有す
る画素バスのタイミング図である。

【図１４】書込みアクセスにおいて待機サイクルを有す
る画素バスのタイミング図である。

【図１５】リフレッシュ・サイクルを示す画素バスのタ
イミング図である。

【図１６】画素メモリの構成の一例を示し、表示画面上
の画素配列を表す。

【図１７】画素メモリの構成の一例を示し、画素メモリ
における画素の対応するロケーションを表す。

【図１８】Ｍ−バッファの構成要素であるアドレス・マ
ネージャの構成を示すブロック図である。

【図１９】アドレス・マネージャの構成要素であるアド
レス生成器の詳細構成を示すブロック図である。

【図２０】アドレス・マネージャ・オフセット・ユニッ
トのブロック図である。

【図２１】仮想バッファの一実施例を示すブロック図で
ある。

【図２２】Ｍ−バッファを使用するアプリケーションの
オペレーションを表す流れ図である。

【図２３】本発明により構成されるフレーム・バッファ
のブロック図である。

【符号の説明】

１２・・・主（ホスト）プロセッサ １４・・・グラフィックス・サブシステム ２０・・・走査変換（ラスタライゼーション）ユニット ２２・・・グラフィックス・バッファ・ユニット（Ｍ−
バッファ） ３０・・・ホスト・バス ３２・・・表面バッファ・モジュール ３４・・・制御バッファ・モジュール ３６・・・仮想バッファ・モジュール ３８・・・画素バス ４４・・・計算データ・パス ４６・・・バッファ・メモリ ４８・・・アドレス・マネージャ ５２・・・バス・インタフェース ７２・・・読出しマスク・レジスタ ７６・・・テスト・レジスタ ７８・・・基準レジスタ ９０・・・オペランド・レジスタ ９２・・・書込みマスク・レジスタ ９４・・・オペレーション・レジスタ １０２・・・アドレス発生器 １０４・・・オフセット・ユニット １０６・・・ＤＲＡＭ制御装置 １０８・・・マルチプレクサ・グループ １５２・・・ステータス・レジスタ １５４・・・ＰＩＰＥレジスタ

Claims (9)

【特許請求の範囲】
1. 【請求項１】複数の画素を表示する表示手段とともに使
   用され且つ当該複数の画素を表現する情報を記憶するグ
   ラフィックス・バッファであって、 モジュール相互接続用バスにより相互に結合された複数
   のモジュールが設けられ、 前記複数のモジュールのうち少なくとも１個の第１のモ
   ジュールは、前記複数の画素の各々ごとにオブジェクト
   のイメージの表面の性質を指定する情報を記憶する第１
   のメモリと、当該第１のメモリ内の記憶情報を変更する
   ために当該第１のメモリに結合された第１の処理手段と
   を含み、前記第１のメモリはその記憶情報を供給するた
   めに前記モジュール相互接続用バスに結合され、前記複
   数のモジュールのうち少なくとも１個の第２のモジュー
   ルは、前記複数の画素の各々ごとにその制御情報を記憶
   する第２のメモリと、当該第２のメモリ内の記憶情報を
   変更するために当該第２のメモリに結合された第２の処
   理手段とを含み、 前記複数のモジュールの各々を、関連する前記第１及び
   第２のメモリ内の記憶情報について前記第１及び第２の
   処理手段が実行すべきオペレーションを指定するホスト
   ・プロセッサ手段にそれぞれ結合する手段が設けられ、 前記複数のモジュールのうち少なくとも１個の第３のモ
   ジュールは、画素情報のソースから当該画素情報を受信
   し且つこれを前記モジュール相互接続用バスを介して前
   記複数のモジュールのうち少なくとも１個の他のモジュ
   ールに供給するように、当該モジュール相互接続用バス
   及び当該画素情報のソースにそれぞれ結合され、 前記複数のモジュールのうち少なくとも１個の第４のモ
   ジュールは、前記モジュール相互接続用バスから前記画
   素情報の利用手段に当該画素情報を供給するように、当
   該モジュール相互接続用バス及び当該利用手段にそれぞ
   れ結合されていること を特徴とするグラフィックス・バッファ。
2. 【請求項２】前記モジュール相互接続用バスは、 画素アドレスを伝達する第１の複数の信号線と、 画素データを伝達する第２の複数の信号線と、 前記モジュール相互接続用バス上で行われるオペレーシ
   ョンの制御情報を伝達する第３の複数の信号線と を含むことを特徴とする請求項１記載のグラフィックス
   ・バッファ。
3. 【請求項３】前記第３の複数の信号線は、 前記モジュール相互接続用バスのサイクルを定義する周
   期を有する同期用のクロック信号を伝達する信号線と、 アサート時に、前記モジュール相互接続用バス上に新た
   な画素情報が存在することを示す信号線と、 アサート時に、前記複数のモジュールのうち少なくとも
   １個のモジュールがオペレーションを完了するために前
   記モジュール相互接続用バスの１個以上の追加のサイク
   ルを必要とすることを示す信号線と、 各画素に対する画素情報を処理している間に、全ての前
   記モジュールのオペレーションを複数のオペレーション
   ・ステップを通してシーケンス制御するための繰り返し
   信号を伝達する信号線と を含むことを特徴とする請求項２記載のグラフィックス
   ・バッファ。
4. 【請求項４】前記第３の複数の信号線は、 アサート時に、ダイナミック・メモリ素子から構成され
   るメモリを有するモジュールにおいて、リフレッシュ・
   オペレーションが行われることを示す信号線 を含むことを特徴とする請求項２記載のグラフィックス
   ・バッファ。
5. 【請求項５】前記モジュール相互接続用バスは、 画素アドレスを伝達する第１の複数の信号線と、 画素データを伝達する第２の複数の信号線と、 画素について遂行されるテスト結果を表す情報を伝達す
   る第３の複数の信号線とを含み、 前記第３の複数の信号線の各々は、前記複数のモジュー
   ルの１個にそれぞれ結合されて、当該モジュールがこれ
   に関連する前記メモリから読出したデータを前記第２の
   複数の信号線から読出したデータと比較するオペレーシ
   ョンの結果に従い駆動され、前記第３の複数の信号線の
   各々は、前記複数のモジュールのうち他のモジュールに
   より受信され且つ当該他のモジュールに関連する前記メ
   モリ内の記憶情報を変更すべきか否かを決定するように
   当該他のモジュールの判断手段にそれぞれ結合され、前
   記決定は前記第３の複数の信号線に結合された前記複数
   のモジュールのうち全てのモジュールから受信される前
   記比較オペレーションの結果に従い遂行されること を特徴とする請求項１記載のグラフィックス・バッフ
   ァ。
6. 【請求項６】（ｎ×ｍ）個の画素を表示する表示手段と
   ともに使用され且つ複数のモジュールから構成されたグ
   ラフィックス・バッファであって、 前記複数のモジュールの１個が、 当該モジュールをモジュール相互接続用バスを介して他
   のモジュールに結合する手段と、 画素情報を記憶する少なくとも（ｎ×ｍ）個のロケーシ
   ョンを有するメモリ手段と、 前記メモリ手段に結合され、このメモリ手段に記憶され
   た画素情報を読出し、この画素情報を変更し、この変更
   済みの画素情報を前記メモリ手段に再度記憶させるプロ
   セッサ手段と、 前記メモリ手段に結合され、基準レジスタ手段及びテス
   ト・レジスタ手段を含むテスト手段とを備え、 当該テスト手段が、前記テスト・レジスタ手段に記憶さ
   れたテスト指定情報に応答して、（ａ）前記メモリ手段
   から読出した画素情報を、前記モジュール相互接続用バ
   スを介して他のモジュールから供給された画素データと
   比較するか、又は（ｂ）前記基準レジスタの内容を、前
   記メモリ手段から読出した画素情報若しくは前記モジュ
   ール相互接続用バスを介して他のモジュールから供給さ
   れた画素データと比較し、この比較オペレーションの結
   果を表す少なくとも１つの出力を前記モジュール相互接
   続用バスの少なくとも１つの結果信号線を介して他の前
   記モジュールに供給するようにしたこと を特徴とするグラフィックス・バッファ。
7. 【請求項７】前記１個のモジュールは、前記モジュール
   相互接続用バスに結合されたアドレス・マネージャ手段
   を含み、当該アドレス・マネージャ手段は前記モジュー
   ル相互接続用バスから一の画素アドレスを受け取り、当
   該画素アドレスで以て前記メモリ手段をアドレスするこ
   とにより、前記（ｎ×ｍ）個のロケーションの１つから
   記憶済みの画素情報を読出すことを特徴とする請求項６
   記載のグラフィックス・バッファ。
8. 【請求項８】前記１個のモジュールは、複数の画素処理
   状態を通して駆動される前記モジュール相互接続用バス
   のシーケンス制御信号線に結合された入力を有するシー
   ケンス制御手段を含むことを特徴とする請求項７記載の
   グラフィックス・バッファ。
9. 【請求項９】前記モジュール相互接続用バスは、 画素アドレスを伝達する第１の複数の信号線と、 画素データを伝達する第２の複数の信号線と、 前記モジュール相互接続用バス上で行われるオペレーシ
   ョンを表す情報を伝達する第３の複数の結果信号線とを
   含み、 前記画素処理状態は、 イネーブル時に、一の画素アドレスを前記アドレス・マ
   ネージャ手段から前記第１の複数の信号線に駆動するア
   ドレス生成（ＧＡ）状態と、 前記第１の複数の信号線から一の画素アドレスを読出
   し、必要に応じて、画素の処理オペレーションを実行す
   るために当該画素アドレスを変更するアドレス変更（Ｍ
   Ａ）状態と、 前記画素アドレス又は前記変更済みの画素アドレスを使
   用して前記メモリ手段からそのデータを読出し、イネー
   ブル時に、当該メモリ手段から読出したデータを前記第
   ２の複数の信号線に駆動する読出し（ＲＤ）状態と、 当該モジュールが前記第２の複数の信号線からデータを
   読出し、前記テスト手段が前記第２の複数の信号線から
   読出したデータを前記メモリ手段から読出したデータと
   比較し、前記プロセッサ手段が前記メモリ手段から読出
   したデータから変更済みのデータ値を計算し、前記テス
   ト手段が前記比較の結果を関連する１本以上の前記結果
   信号線に出力するテスト及び計算（ＴＣ）状態と、 当該モジュールが全ての前記結果信号線を読出し、前記
   テスト及び計算状態の間に出力される結果に基づき、前
   記テスト及び計算状態の間に計算された変更済みのデー
   タ値を前記メモリ手段に書込むか否かを判断する判断及
   び変更（ＤＭ）状態と、 前記判断及び変更状態によりイネーブルされると、前記
   テスト及び計算状態の間に計算した変更済みのデータ値
   を前記メモリ手段の前記画素アドレス又は前記変更済み
   の画素アドレスにおいて書込む書込み（ＷＲ）状態と を含むことを特徴とする請求項８記載のグラフィックス
   ・バッファ。