JPH0878358A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0878358A JPH0878358A JP23943894A JP23943894A JPH0878358A JP H0878358 A JPH0878358 A JP H0878358A JP 23943894 A JP23943894 A JP 23943894A JP 23943894 A JP23943894 A JP 23943894A JP H0878358 A JPH0878358 A JP H0878358A
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Abstract
(57)【要約】
【目的】 低抵抗なシリサイドを形成することができ、
しかもゲート酸化膜耐圧の劣化をも抑制することのでき
る、半導体装置の製造方法を提供する。 【構成】 シリコン基体１１表面または多結晶シリコン
１３表面上に、第１の金属からなる第１の金属層１９を
堆積させる工程と、第１の金属層１９の上に第２の金属
からなる第２の金属層２０を堆積させる工程と、これら
第１、第２の金属層とシリコン基体１１または多結晶シ
リコン１３とを反応させてシリコン合金物１６を形成す
る工程と、シリコン上に残された未反応の金属あるいは
合金層を除去する工程とを備えた半導体装置の製造方
法。第１の金属が、チタンとコバルトとから選択された
いずれか一方の金属であり、第２の金属が他方の金属で
ある。
しかもゲート酸化膜耐圧の劣化をも抑制することのでき
る、半導体装置の製造方法を提供する。 【構成】 シリコン基体１１表面または多結晶シリコン
１３表面上に、第１の金属からなる第１の金属層１９を
堆積させる工程と、第１の金属層１９の上に第２の金属
からなる第２の金属層２０を堆積させる工程と、これら
第１、第２の金属層とシリコン基体１１または多結晶シ
リコン１３とを反応させてシリコン合金物１６を形成す
る工程と、シリコン上に残された未反応の金属あるいは
合金層を除去する工程とを備えた半導体装置の製造方
法。第１の金属が、チタンとコバルトとから選択された
いずれか一方の金属であり、第２の金属が他方の金属で
ある。
Description
【０００１】
【産業上の利用分野】本発明は、特にシリコン表面にサ
リサイド（セルフアライン シリサイド）層を有する半
導体装置の製造に好適な方法に関する。
リサイド（セルフアライン シリサイド）層を有する半
導体装置の製造に好適な方法に関する。
【０００２】
【従来の技術】半導体回路、特にＭＯＳ集積回路の高速
動作を実現するためには、トランジスタの電流駆動能力
の向上や、回路を構成する配線などの容量および抵抗の
抑制が必要である。抵抗の抑制について着目すると、ト
ランジスタのゲート電極に使用され、また配線の一部と
しても利用されるポリシリコン層の低抵抗化や、トラン
ジスタのソース・ドレイン領域の寄生抵抗となる不純物
拡散層の低抵抗化が一つの課題となっている。従来、こ
のような抵抗抑制の解決策の一つとして、例えばポリシ
リコン層を低抵抗化するには、図３に示すように、ポリ
シリコン膜３の上に金属（タングステン等）のシリサイ
ド層４を積層するいわゆるポリサイド構造を形成するこ
とが一般に採用されている。なお、図３中において符号
１はシリコン基板、２はゲート酸化膜、５はソース・ド
レイン領域を示している。
動作を実現するためには、トランジスタの電流駆動能力
の向上や、回路を構成する配線などの容量および抵抗の
抑制が必要である。抵抗の抑制について着目すると、ト
ランジスタのゲート電極に使用され、また配線の一部と
しても利用されるポリシリコン層の低抵抗化や、トラン
ジスタのソース・ドレイン領域の寄生抵抗となる不純物
拡散層の低抵抗化が一つの課題となっている。従来、こ
のような抵抗抑制の解決策の一つとして、例えばポリシ
リコン層を低抵抗化するには、図３に示すように、ポリ
シリコン膜３の上に金属（タングステン等）のシリサイ
ド層４を積層するいわゆるポリサイド構造を形成するこ
とが一般に採用されている。なお、図３中において符号
１はシリコン基板、２はゲート酸化膜、５はソース・ド
レイン領域を示している。
【０００３】
【発明が解決しようとする課題】しかしながら、タング
ステンポリサイドはそれ自体が充分に低抵抗のものであ
るとはいえないことから、このポリサイド構造だけでは
半導体装置全体において要求されるだけの低抵抗化が充
分されず、しかもこのポリサイド構造では、ソース・ド
レイン領域の拡散層の低抵抗下に対しては何等有効な対
策が得られておらず、したがってより低抵抗化を達成し
得る新たな技術の提供が望まれていた。
ステンポリサイドはそれ自体が充分に低抵抗のものであ
るとはいえないことから、このポリサイド構造だけでは
半導体装置全体において要求されるだけの低抵抗化が充
分されず、しかもこのポリサイド構造では、ソース・ド
レイン領域の拡散層の低抵抗下に対しては何等有効な対
策が得られておらず、したがってより低抵抗化を達成し
得る新たな技術の提供が望まれていた。
【０００４】このような背景から、ゲートポリシリコン
膜上とソース・ドレイン領域の拡散層上とに自己整合的
にシリサイド層を形成する、いわゆるサリサイド構造が
提案され、一部に実施されている。このサリサイド構造
については、例えば特開平５−１４５０６８号公報記載
の技術が知られており、この技術によれば、ポリシリコ
ンと前記拡散層との同時低抵抗化が実現でき、かつ、タ
ングステンシリサイドに比べ抵抗が低いチタンシリサイ
ドを用いることにより、低抵抗化の度合いを高めること
ができるとされている。
膜上とソース・ドレイン領域の拡散層上とに自己整合的
にシリサイド層を形成する、いわゆるサリサイド構造が
提案され、一部に実施されている。このサリサイド構造
については、例えば特開平５−１４５０６８号公報記載
の技術が知られており、この技術によれば、ポリシリコ
ンと前記拡散層との同時低抵抗化が実現でき、かつ、タ
ングステンシリサイドに比べ抵抗が低いチタンシリサイ
ドを用いることにより、低抵抗化の度合いを高めること
ができるとされている。
【０００５】しかしながら、このような技術にあって
は、自己整合的にシリサイドを形成することが困難であ
り、また、特にチタンシリサイドを形成した場合、ゲー
ト酸化膜耐圧に劣化が生じるといった問題がある。すな
わち、シリコンとチタンとの反応においては、形成され
たシリサイド中をシリコンが拡散種として拡散してゆ
き、チタンと反応するため、反応が進んで欲しくないゲ
ート酸化膜上にまでシリサイドが形成される可能性があ
るからである。そして、このような拡散反応によってゲ
ートとドレインのショートが発生してしまうおそれがあ
り、さらには、チタンの反応性が強いことから、チタン
がゲートポリシリコン中の粒界を通ってゲート酸化膜に
到達し、ゲート、ゲート酸化膜の破壊あるいは耐圧劣化
を引き起こすといった不都合を生じてしまうのである。
は、自己整合的にシリサイドを形成することが困難であ
り、また、特にチタンシリサイドを形成した場合、ゲー
ト酸化膜耐圧に劣化が生じるといった問題がある。すな
わち、シリコンとチタンとの反応においては、形成され
たシリサイド中をシリコンが拡散種として拡散してゆ
き、チタンと反応するため、反応が進んで欲しくないゲ
ート酸化膜上にまでシリサイドが形成される可能性があ
るからである。そして、このような拡散反応によってゲ
ートとドレインのショートが発生してしまうおそれがあ
り、さらには、チタンの反応性が強いことから、チタン
がゲートポリシリコン中の粒界を通ってゲート酸化膜に
到達し、ゲート、ゲート酸化膜の破壊あるいは耐圧劣化
を引き起こすといった不都合を生じてしまうのである。
【０００６】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、低抵抗なシリサイドを形
成することができ、しかもゲート酸化膜耐圧の劣化をも
抑制することのできる、半導体装置の製造方法を提供す
ることにある。
で、その目的とするところは、低抵抗なシリサイドを形
成することができ、しかもゲート酸化膜耐圧の劣化をも
抑制することのできる、半導体装置の製造方法を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法では、シリコン基体表面または多結晶シリコン表
面上に第１の金属からなる第１の金属層を堆積させる工
程と、該第１の金属層の上に第２の金属からなる第２の
金属層を堆積させる工程と、これら第１、第２の金属層
と前記シリコン基体または多結晶シリコンと反応させて
シリコン合金物を形成する工程と、シリコン上に残され
た未反応の金属あるいは合金層を除去する工程とを備え
たことを前記課題の解決手段とした。
造方法では、シリコン基体表面または多結晶シリコン表
面上に第１の金属からなる第１の金属層を堆積させる工
程と、該第１の金属層の上に第２の金属からなる第２の
金属層を堆積させる工程と、これら第１、第２の金属層
と前記シリコン基体または多結晶シリコンと反応させて
シリコン合金物を形成する工程と、シリコン上に残され
た未反応の金属あるいは合金層を除去する工程とを備え
たことを前記課題の解決手段とした。
【０００８】
【作用】本発明によれば、シリコン上に堆積され積層さ
れた第１の金属層と第二の金属層とを例えば熱処理する
ことにより、これら金属が合金になるとともにシリサイ
ド化されてシリコン合金物を形成する。例えば、第１の
金属をコバルト、第二の金属をチタンとした場合に、シ
リコン上に堆積されたコバルト層とチタン層からなる積
層膜に約６００℃の熱を加えると、コバルトとチタンの
相互拡散による合金化と並行してシリサイド化反応が始
まる。このとき、コバルトはシリコン側に拡散してシリ
コン−シリサイド界面で反応し、チタンはあまり拡散せ
ずにシリサイド中を拡散してきたシリコンと反応してシ
リサイドを形成する。したがって、チタンコバルト合金
とシリコンとの反応では、コバルトとシリコンとがそれ
ぞれ相互拡散して反応が進む。
れた第１の金属層と第二の金属層とを例えば熱処理する
ことにより、これら金属が合金になるとともにシリサイ
ド化されてシリコン合金物を形成する。例えば、第１の
金属をコバルト、第二の金属をチタンとした場合に、シ
リコン上に堆積されたコバルト層とチタン層からなる積
層膜に約６００℃の熱を加えると、コバルトとチタンの
相互拡散による合金化と並行してシリサイド化反応が始
まる。このとき、コバルトはシリコン側に拡散してシリ
コン−シリサイド界面で反応し、チタンはあまり拡散せ
ずにシリサイド中を拡散してきたシリコンと反応してシ
リサイドを形成する。したがって、チタンコバルト合金
とシリコンとの反応では、コバルトとシリコンとがそれ
ぞれ相互拡散して反応が進む。
【０００９】このため、シリコンが拡散種として反応が
進む場合に見られる、過剰な拡散によるシリサイドの過
剰な成長や、シリコンが大量に移動することによって発
生するシリコン基体または多結晶シリコンでのストレス
の発生が、本発明では、コバルトのシリサイド化反応に
より、すなわちコバルトが拡散種としてシリコンを消費
しまたは反応が基体の厚み方向に進むことにより、チタ
ンとの反応によって基体側から吸い出されるシリコンを
補償するように作用し、結果として過剰な反応やストレ
スの発生が抑えられ、良好な制御性のもとでシリサイド
が形成されるのである。
進む場合に見られる、過剰な拡散によるシリサイドの過
剰な成長や、シリコンが大量に移動することによって発
生するシリコン基体または多結晶シリコンでのストレス
の発生が、本発明では、コバルトのシリサイド化反応に
より、すなわちコバルトが拡散種としてシリコンを消費
しまたは反応が基体の厚み方向に進むことにより、チタ
ンとの反応によって基体側から吸い出されるシリコンを
補償するように作用し、結果として過剰な反応やストレ
スの発生が抑えられ、良好な制御性のもとでシリサイド
が形成されるのである。
【００１０】また、形成されたシリサイド層は、シリコ
ン基体側または多結晶シリコン側の界面付近でコバルト
の割合が大きくなり、このため、コバルトとシリコンと
の格子定数の差が小さいことから、シリサイド層とシリ
コンとの界面でのストレスが小さくなる。さらに、主に
コバルトがシリコン側へ拡散してゆくため、このシリサ
イド層を例えばＭＯＳトランジスタのゲート電極とする
ことにより、ゲートポリシリコンの下にチタンが浸入す
ることによって生じるゲート破壊が防止される。
ン基体側または多結晶シリコン側の界面付近でコバルト
の割合が大きくなり、このため、コバルトとシリコンと
の格子定数の差が小さいことから、シリサイド層とシリ
コンとの界面でのストレスが小さくなる。さらに、主に
コバルトがシリコン側へ拡散してゆくため、このシリサ
イド層を例えばＭＯＳトランジスタのゲート電極とする
ことにより、ゲートポリシリコンの下にチタンが浸入す
ることによって生じるゲート破壊が防止される。
【００１１】
【実施例】以下、本発明を実施例に基づいて詳しく説明
する。まず、本発明の半導体装置の製造方法を説明する
に先立ち、本発明方法によって得られる半導体装置の一
例について説明する。図１（ｄ）は、本発明の製造方法
をＭＯＳトランジスタの製造に適用して得られたものの
構造を示す断面図であり、図１（ｄ）中符号１１はシリ
コン基板である。このシリコン基板１１表面にはゲート
酸化膜１２が形成され、ゲート酸化膜１２の上にはゲー
ト電極としてのポリシリコン膜１３がパターニングされ
ている。ポリシリコン膜１３の両側壁側にはサイドウォ
ール１４が形成され、ゲート電極（ポリシリコン膜１
３）の両わきのシリサイド基板１１にはソース・ドレイ
ン拡散層１５が形成されている。
する。まず、本発明の半導体装置の製造方法を説明する
に先立ち、本発明方法によって得られる半導体装置の一
例について説明する。図１（ｄ）は、本発明の製造方法
をＭＯＳトランジスタの製造に適用して得られたものの
構造を示す断面図であり、図１（ｄ）中符号１１はシリ
コン基板である。このシリコン基板１１表面にはゲート
酸化膜１２が形成され、ゲート酸化膜１２の上にはゲー
ト電極としてのポリシリコン膜１３がパターニングされ
ている。ポリシリコン膜１３の両側壁側にはサイドウォ
ール１４が形成され、ゲート電極（ポリシリコン膜１
３）の両わきのシリサイド基板１１にはソース・ドレイ
ン拡散層１５が形成されている。
【００１２】そして、これらポリシリコン膜１３および
ソース・ドレイン拡散層１５のそれぞれの表面には、チ
タン（Ｔｉ）とコバルト（Ｃｏ）とシリコン（Ｓｉ）と
の合金でなるＴｉＣｏＳｉX 合金層１６が形成されてい
る。さらに、層間絶縁膜１７が形成され、この層間絶縁
膜１７に形成された開口を介して、ソース・ドレイン拡
散層１５上のＴｉＣｏＳｉX 合金層１６に接続する電極
１８が形成されている。なお、このＴｉＣｏＳｉX 合金
層１６はＴｉＣｏＳｉ4 で表される組成の合金層となっ
ており、そのシート抵抗は５Ω／□以下となっている。
ソース・ドレイン拡散層１５のそれぞれの表面には、チ
タン（Ｔｉ）とコバルト（Ｃｏ）とシリコン（Ｓｉ）と
の合金でなるＴｉＣｏＳｉX 合金層１６が形成されてい
る。さらに、層間絶縁膜１７が形成され、この層間絶縁
膜１７に形成された開口を介して、ソース・ドレイン拡
散層１５上のＴｉＣｏＳｉX 合金層１６に接続する電極
１８が形成されている。なお、このＴｉＣｏＳｉX 合金
層１６はＴｉＣｏＳｉ4 で表される組成の合金層となっ
ており、そのシート抵抗は５Ω／□以下となっている。
【００１３】次に、図１（ａ）〜（ｄ）を用いてこのＭ
ＯＳトランジスタの製造方法を説明する。まず、シリコ
ン基板１１の表面にゲート酸化膜１２を形成し、このゲ
ート酸化膜１２の上に、例えばＣＶＤ法によって膜厚２
０ｎｍのポリシリコン酸化膜１３を堆積させる。そし
て、フォトリソグラフィー技術および異方性エッチング
技術を用い、図１（ａ）に示すようなゲートパターンを
形成する。次に、ポリシリコン膜１３を注入マスクとし
てＬＤＤ用のイオン注入を行って低濃度不純物層を形成
し、続いて、全面にシリコン酸化膜を堆積させてこれを
エッチバックし、これによりポリシリコン膜１３の側壁
にサイドウォール１４を形成する。なお、サイドウォー
ル１４についてはその幅を例えば１０ｎｍとする。そし
て、ポリシリコン膜１３およびサイドウォール１４を注
入マスクとしてイオン注入を行い、ソース・ドレイン拡
散層１５を形成する。
ＯＳトランジスタの製造方法を説明する。まず、シリコ
ン基板１１の表面にゲート酸化膜１２を形成し、このゲ
ート酸化膜１２の上に、例えばＣＶＤ法によって膜厚２
０ｎｍのポリシリコン酸化膜１３を堆積させる。そし
て、フォトリソグラフィー技術および異方性エッチング
技術を用い、図１（ａ）に示すようなゲートパターンを
形成する。次に、ポリシリコン膜１３を注入マスクとし
てＬＤＤ用のイオン注入を行って低濃度不純物層を形成
し、続いて、全面にシリコン酸化膜を堆積させてこれを
エッチバックし、これによりポリシリコン膜１３の側壁
にサイドウォール１４を形成する。なお、サイドウォー
ル１４についてはその幅を例えば１０ｎｍとする。そし
て、ポリシリコン膜１３およびサイドウォール１４を注
入マスクとしてイオン注入を行い、ソース・ドレイン拡
散層１５を形成する。
【００１４】次いで、図１（ｂ）に示すように、全面に
蒸着法等でＣｏ金属膜１９を例えば１０ｎｍの膜厚に形
成し、さらにその上に蒸着法でＴｉ金属膜２０を例えば
１０ｎｍの膜厚に形成する。続いて、約６００℃でアニ
ール処理を行ってＴｉ金属膜２０とＣｏ金属膜１９と、
ソース・ドレイン拡散層１５を形成するシリコン、ある
いはポリシリコン膜１３とを反応させ、図１（ｃ）に示
すようにソース・ドレイン拡散層１５およびポリシリコ
ン膜１３の表面にＴｉＣｏＳｉX 合金層１６を形成す
る。なおここでは、ＴｉＣｏＳｉX はＴｉＣｏＳｉ2 に
近い組成を有したものとなっている。また、ソース・ド
レイン拡散層１５上、およびポリシリコン膜１３に位置
しない、Ｔｉ金属膜２０とＣｏ金属膜１９とは、シリコ
ンを含まずにＴｉＣｏ合金膜２１を形成している。
蒸着法等でＣｏ金属膜１９を例えば１０ｎｍの膜厚に形
成し、さらにその上に蒸着法でＴｉ金属膜２０を例えば
１０ｎｍの膜厚に形成する。続いて、約６００℃でアニ
ール処理を行ってＴｉ金属膜２０とＣｏ金属膜１９と、
ソース・ドレイン拡散層１５を形成するシリコン、ある
いはポリシリコン膜１３とを反応させ、図１（ｃ）に示
すようにソース・ドレイン拡散層１５およびポリシリコ
ン膜１３の表面にＴｉＣｏＳｉX 合金層１６を形成す
る。なおここでは、ＴｉＣｏＳｉX はＴｉＣｏＳｉ2 に
近い組成を有したものとなっている。また、ソース・ド
レイン拡散層１５上、およびポリシリコン膜１３に位置
しない、Ｔｉ金属膜２０とＣｏ金属膜１９とは、シリコ
ンを含まずにＴｉＣｏ合金膜２１を形成している。
【００１５】このようにシリコン上に堆積され積層され
たＣｏ金属層１９とＴｉ金属層２０とを約６００℃で熱
処理すると、これら金属が合金になるとともにシリサイ
ド化反応を開始する。このとき、コバルトはシリコン側
に拡散してシリコン−シリサイド界面で反応し、チタン
はあまり拡散せずにシリサイド中を拡散してきたシリコ
ンと反応してシリサイドを形成する。したがって、チタ
ンコバルト合金とシリコンとの反応では、コバルトとシ
リコンとがそれぞれ相互拡散して反応が進む。
たＣｏ金属層１９とＴｉ金属層２０とを約６００℃で熱
処理すると、これら金属が合金になるとともにシリサイ
ド化反応を開始する。このとき、コバルトはシリコン側
に拡散してシリコン−シリサイド界面で反応し、チタン
はあまり拡散せずにシリサイド中を拡散してきたシリコ
ンと反応してシリサイドを形成する。したがって、チタ
ンコバルト合金とシリコンとの反応では、コバルトとシ
リコンとがそれぞれ相互拡散して反応が進む。
【００１６】このため、シリコンのみが拡散種として反
応が進む場合に見られる、過剰な拡散によるシリサイド
の過剰な成長や、シリコンが大量に移動することによっ
て生じるシリコン基体または多結晶シリコンでのストレ
スの発生が、本実施例では、コバルトのシリサイド化反
応により、すなわちコバルトが拡散種としてシリコンを
消費しまたは反応が基体の厚み方向に進むことにより、
チタンとの反応によって基体側から吸い出されるシリコ
ンを補償するように作用し、結果として過剰な反応やス
トレスの発生が抑えられるのである。
応が進む場合に見られる、過剰な拡散によるシリサイド
の過剰な成長や、シリコンが大量に移動することによっ
て生じるシリコン基体または多結晶シリコンでのストレ
スの発生が、本実施例では、コバルトのシリサイド化反
応により、すなわちコバルトが拡散種としてシリコンを
消費しまたは反応が基体の厚み方向に進むことにより、
チタンとの反応によって基体側から吸い出されるシリコ
ンを補償するように作用し、結果として過剰な反応やス
トレスの発生が抑えられるのである。
【００１７】次いで、シリコンあるいはポリシリコンと
未反応のＴｉＣｏ合金膜２１をアンモニア、過酸化水素
水などを用いたウェットエッチングで除去し、続いて、
改めて８５０℃で２０分間のアニールを行い、ＴｉＣｏ
ＳｉX 合金層１６の反応を促進させ、その組成をＴｉＣ
ｏＳｉ4 に変化させる。その後、図１（ｄ）に示すよう
に、層間絶縁膜１７を堆積させた後、ソース・ドレイン
拡散層１５上のＴｉＣｏＳｉX 合金層１６を露出させる
開口を形成し、この開口を介して例えばＡｌからなる電
極１８を形成し、ＭＯＳトランジスタを得る。
未反応のＴｉＣｏ合金膜２１をアンモニア、過酸化水素
水などを用いたウェットエッチングで除去し、続いて、
改めて８５０℃で２０分間のアニールを行い、ＴｉＣｏ
ＳｉX 合金層１６の反応を促進させ、その組成をＴｉＣ
ｏＳｉ4 に変化させる。その後、図１（ｄ）に示すよう
に、層間絶縁膜１７を堆積させた後、ソース・ドレイン
拡散層１５上のＴｉＣｏＳｉX 合金層１６を露出させる
開口を形成し、この開口を介して例えばＡｌからなる電
極１８を形成し、ＭＯＳトランジスタを得る。
【００１８】ここで、コバルトシリサイドはチタンシリ
サイドに次いで抵抗が低く、結晶構造、反応温度なども
チタンシリサイドにほぼ同じである。また、コバルトシ
リサイドは立方晶の結晶構造を有しており、シリコンの
格子定数に近いものであるから、シリコン上へのエピタ
キシャル成長も可能であり、またエピタキシャル成長し
ない場合でも界面へのひずみ、ストレスが小さいという
特徴がある。さらに、コバルトとシリコンとの反応では
コバルトが拡散種となり反応が進むことや、コバルトは
シリコン酸化膜に対する反応性が小さいことが知られて
いる。そして、本発明は、このようなコバルトシリサイ
ドにチタンを含有させたサリサイドを形成するものとな
っている。
サイドに次いで抵抗が低く、結晶構造、反応温度なども
チタンシリサイドにほぼ同じである。また、コバルトシ
リサイドは立方晶の結晶構造を有しており、シリコンの
格子定数に近いものであるから、シリコン上へのエピタ
キシャル成長も可能であり、またエピタキシャル成長し
ない場合でも界面へのひずみ、ストレスが小さいという
特徴がある。さらに、コバルトとシリコンとの反応では
コバルトが拡散種となり反応が進むことや、コバルトは
シリコン酸化膜に対する反応性が小さいことが知られて
いる。そして、本発明は、このようなコバルトシリサイ
ドにチタンを含有させたサリサイドを形成するものとな
っている。
【００１９】したがって、このようなＭＯＳトランジス
タの製造方法にあっては、前述したようにコバルトが拡
散種としてシリコンを消費しまたは反応が基体の厚み方
向に進むことにより、チタンとの反応によって基体側か
ら吸い出されるシリコンを補償するようにコバルトが作
用し、結果として過剰な反応やストレスの発生が抑える
ことができる。よって、シリサイド形成反応の制御性が
容易なものとなり、しかもポリシリコン膜１３、ソース
・ドレイン拡散層１５の低抵抗化を実現して電気特性に
優れたトランジスタを製造することができるようにな
る。
タの製造方法にあっては、前述したようにコバルトが拡
散種としてシリコンを消費しまたは反応が基体の厚み方
向に進むことにより、チタンとの反応によって基体側か
ら吸い出されるシリコンを補償するようにコバルトが作
用し、結果として過剰な反応やストレスの発生が抑える
ことができる。よって、シリサイド形成反応の制御性が
容易なものとなり、しかもポリシリコン膜１３、ソース
・ドレイン拡散層１５の低抵抗化を実現して電気特性に
優れたトランジスタを製造することができるようにな
る。
【００２０】また、このようにして形成されたシリサイ
ド層は、そのシート抵抗が５Ω／□以下と小さく、しか
もシリコン（またはポリシリコン）側界面付近でコバル
トの割合が大きくなり、このため、コバルトとシリコン
との格子定数の差が小さいことから、シリサイド層とシ
リコンとの界面でのストレスが小さくなる。また、主に
コバルトがシリコン側へ拡散してゆくため、このシリサ
イド層を例えばＭＯＳトランジスタのゲート電極とする
ことにより、ゲートポリシリコンの下にチタンが浸入す
ることによって生じるゲート破壊を防止することができ
る。
ド層は、そのシート抵抗が５Ω／□以下と小さく、しか
もシリコン（またはポリシリコン）側界面付近でコバル
トの割合が大きくなり、このため、コバルトとシリコン
との格子定数の差が小さいことから、シリサイド層とシ
リコンとの界面でのストレスが小さくなる。また、主に
コバルトがシリコン側へ拡散してゆくため、このシリサ
イド層を例えばＭＯＳトランジスタのゲート電極とする
ことにより、ゲートポリシリコンの下にチタンが浸入す
ることによって生じるゲート破壊を防止することができ
る。
【００２１】なお、前記実施例では第１の金属としてコ
バルトを、第２の金属としてチタンを用いたが、これら
を入れ換えて第１の金属としてチタンを、第２の金属と
してコバルトを用いてもよく、さらには、これら金属に
代えてニッケルやタングステンを用いてもよい。ただ
し、タングステンはチタン、コバルト、ニッケルに比べ
その抵抗が高いことから、これを用いた場合には最も抵
抗の低いチタンを組み合わせるのが望ましい。
バルトを、第２の金属としてチタンを用いたが、これら
を入れ換えて第１の金属としてチタンを、第２の金属と
してコバルトを用いてもよく、さらには、これら金属に
代えてニッケルやタングステンを用いてもよい。ただ
し、タングステンはチタン、コバルト、ニッケルに比べ
その抵抗が高いことから、これを用いた場合には最も抵
抗の低いチタンを組み合わせるのが望ましい。
【００２２】また、前記実施例ではソース・ドレイン拡
散層１５をＴｉＣｏＳｉX 合金層１６の形成前に行った
が、これを、ＴｉＣｏＳｉX 合金層１６の形成後にイオ
ン注入、アニールによって行うこともできる。その場合
には、イオン注入による損傷がＴｉＣｏＳｉX 合金層１
６中におさまるように、例えばヒ素（Ａｓ）イオンの加
速電圧を２５ｋｅＶとし、その後１０００℃程度のアニ
ールにより、シリコン中に拡散させればよい。この方法
は、基本的に不純物の固相拡散でありシリコンへのダメ
ージがないので、リーク電流の小さい良好なＰＮ接合を
形成する方法として有利である。また、前記実施例では
本発明をＭＯＳトランジスタの製造に適用した例につい
て説明したが、本発明はこれに限定されることなく、そ
の他各種の半導体装置に本発明を適用することが可能で
ある。
散層１５をＴｉＣｏＳｉX 合金層１６の形成前に行った
が、これを、ＴｉＣｏＳｉX 合金層１６の形成後にイオ
ン注入、アニールによって行うこともできる。その場合
には、イオン注入による損傷がＴｉＣｏＳｉX 合金層１
６中におさまるように、例えばヒ素（Ａｓ）イオンの加
速電圧を２５ｋｅＶとし、その後１０００℃程度のアニ
ールにより、シリコン中に拡散させればよい。この方法
は、基本的に不純物の固相拡散でありシリコンへのダメ
ージがないので、リーク電流の小さい良好なＰＮ接合を
形成する方法として有利である。また、前記実施例では
本発明をＭＯＳトランジスタの製造に適用した例につい
て説明したが、本発明はこれに限定されることなく、そ
の他各種の半導体装置に本発明を適用することが可能で
ある。
【００２３】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、半導体装置のシリコン基板あるいは多結
晶シリコンの表面に低抵抗で低ストレスな合金シリサイ
ド層（シリコン合金物）を形成することができるものと
なる。また、例えば第一の金属、第二の金属としてそれ
ぞれコバルト、チタンを選択した場合に、その製造に際
して、チタンのシリコンとの反応によるシリコン酸化膜
への到達を抑制することができ、これによりゲート酸化
膜耐圧の劣化を抑制することができる。このように本発
明によれば、シリサイド形成反応の制御性を容易にし、
しかもシリコン基体または多結晶シリコンの低抵抗化を
実現して電気特性に優れた半導体装置を製造することが
でき、これにより従来の方法に比べ実際のデバイスへの
適用のし易さなどを大幅に改善することができる。
の製造方法は、半導体装置のシリコン基板あるいは多結
晶シリコンの表面に低抵抗で低ストレスな合金シリサイ
ド層（シリコン合金物）を形成することができるものと
なる。また、例えば第一の金属、第二の金属としてそれ
ぞれコバルト、チタンを選択した場合に、その製造に際
して、チタンのシリコンとの反応によるシリコン酸化膜
への到達を抑制することができ、これによりゲート酸化
膜耐圧の劣化を抑制することができる。このように本発
明によれば、シリサイド形成反応の制御性を容易にし、
しかもシリコン基体または多結晶シリコンの低抵抗化を
実現して電気特性に優れた半導体装置を製造することが
でき、これにより従来の方法に比べ実際のデバイスへの
適用のし易さなどを大幅に改善することができる。
【図１】（ａ）〜（ｄ）は本発明の製造方法をＭＯＳト
ランジスタの製造方法に適用した場合の一実施例を説明
するための製造工程図である。
ランジスタの製造方法に適用した場合の一実施例を説明
するための製造工程図である。
【図２】本発明におけるシリサイド化の機構を説明する
ための模式図である。
ための模式図である。
【図３】従来のＭＯＳトランジスタの構造を示す断面図
である。
である。
１１ シリコン基板（シリコン基体） １２ ゲート酸化膜 １３ ポリシリコン膜（多結晶シリコン） １４ サイドウォール １５ ソース・ドレイン拡散層 １６ ＴｉＣｏＳｉX 合金層（シリコン合金物 １９ Ｃｏ金属膜（第１の金属層） ２０ Ｔｉ金属膜（第２の金属層）
Claims (2)
- 【請求項１】 シリコン基体表面または多結晶シリコン
表面上に、第１の金属からなる第１の金属層を堆積させ
る工程と、該第１の金属層の上に第２の金属からなる第
２の金属層を堆積させる工程と、これら第１、第２の金
属層と前記シリコン基体または多結晶シリコンとを反応
させてシリコン合金物を形成する工程と、シリコン上に
残された未反応の金属あるいは合金層を除去する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の金属が、チタンとコバルトと
から選択されたいずれか一方の金属であり、第２の金属
が、他方の金属である請求項１記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23943894A JPH0878358A (ja) | 1994-09-06 | 1994-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23943894A JPH0878358A (ja) | 1994-09-06 | 1994-09-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878358A true JPH0878358A (ja) | 1996-03-22 |
Family
ID=17044779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23943894A Pending JPH0878358A (ja) | 1994-09-06 | 1994-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878358A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10284732A (ja) * | 1997-04-07 | 1998-10-23 | Lsi Logic Corp | ２つのキャッピング層を用いて集積回路構造上に改良型ケイ化コバルト層を形成する方法 |
| KR100400288B1 (ko) * | 1996-12-31 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
| KR100465056B1 (ko) * | 2002-07-04 | 2005-01-06 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| KR100653689B1 (ko) * | 2004-06-09 | 2006-12-04 | 삼성전자주식회사 | 이중금속층을 이용한 샐리사이드 공정 및 이를 사용하여반도체 소자를 제조하는 방법 |
-
1994
- 1994-09-06 JP JP23943894A patent/JPH0878358A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400288B1 (ko) * | 1996-12-31 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
| JPH10284732A (ja) * | 1997-04-07 | 1998-10-23 | Lsi Logic Corp | ２つのキャッピング層を用いて集積回路構造上に改良型ケイ化コバルト層を形成する方法 |
| KR100465056B1 (ko) * | 2002-07-04 | 2005-01-06 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| KR100653689B1 (ko) * | 2004-06-09 | 2006-12-04 | 삼성전자주식회사 | 이중금속층을 이용한 샐리사이드 공정 및 이를 사용하여반도체 소자를 제조하는 방법 |
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