JPH0878686A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0878686A JPH0878686A JP21087094A JP21087094A JPH0878686A JP H0878686 A JPH0878686 A JP H0878686A JP 21087094 A JP21087094 A JP 21087094A JP 21087094 A JP21087094 A JP 21087094A JP H0878686 A JPH0878686 A JP H0878686A
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- drain
- semiconductor
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Abstract
(57)【要約】
【目的】ソース/ドレイン用領域の双方から入力のある
回路に用いた場合においても、回路構成を複雑にするこ
となく、基板浮遊効果を抑制することのできる SOIMISF
ET 及びその製造方法を提供すること。 【構成】上記目的は、SOI(Silicon‐On‐Insulator)基
板上に製造される金属絶縁物半導体電界効果トランジス
タ(MISFET)において、チャネル領域に接し、かつ、ソー
ス及びドレインに接しない活性領域中に、チャネル領域
と同一伝導型の第１の領域と、ソース及びドレインと同
一伝導型の第２の領域とを有し、これらの領域が電気的
に相互に接続されてチャネル領域に対する電位固定作用
を有するように構成されていることを特徴とする半導体
装置とすることによって達成することができる。
回路に用いた場合においても、回路構成を複雑にするこ
となく、基板浮遊効果を抑制することのできる SOIMISF
ET 及びその製造方法を提供すること。 【構成】上記目的は、SOI(Silicon‐On‐Insulator)基
板上に製造される金属絶縁物半導体電界効果トランジス
タ(MISFET)において、チャネル領域に接し、かつ、ソー
ス及びドレインに接しない活性領域中に、チャネル領域
と同一伝導型の第１の領域と、ソース及びドレインと同
一伝導型の第２の領域とを有し、これらの領域が電気的
に相互に接続されてチャネル領域に対する電位固定作用
を有するように構成されていることを特徴とする半導体
装置とすることによって達成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、SOI(Silicon‐On‐Ins
ulator)基板上に製造される半導体装置及びその製造方
法に係り、特に、ソース/ドレイン用領域の双方から入
力のある回路に用いた場合にも、回路構成を複雑にする
ことなく基板浮遊効果を抑制することのできる金属絶縁
物半導体型電界効果トランジスタ(Metal Insulator Sem
iconductor Field‐Effect Transistor ; MISFET)及び
その製造方法に関する。
ulator)基板上に製造される半導体装置及びその製造方
法に係り、特に、ソース/ドレイン用領域の双方から入
力のある回路に用いた場合にも、回路構成を複雑にする
ことなく基板浮遊効果を抑制することのできる金属絶縁
物半導体型電界効果トランジスタ(Metal Insulator Sem
iconductor Field‐Effect Transistor ; MISFET)及び
その製造方法に関する。
【０００２】
【従来の技術】図６に、従来技術によって SOI 基板上
に製造される MISFET(SOIMISFET)の構成を示す。図に示
してあるように、基板100上に形成した埋め込み絶縁膜1
01上に島状の活性領域を形成し、この活性領域中にソー
ス及びドレイン102、103、チャネル領域104を形成し、
該チャネル領域104上にゲート絶縁膜105を形成し、その
上にゲート電極106を形成して構成される。従来技術に
よるこの SOIMISFET は、ゲート電極に与えた電圧によ
ってソース‐ドレイン間の電流を制御する素子として用
いられる。ソース及びドレインに対しては、それぞれソ
ースコンタクト及びドレインコンタクト107が絶縁膜108
中に形成されており、外部から電圧が与えられるが、チ
ャネル領域104についてはコンタクトが存在せず、電気
的に浮遊状態になっている。このため、素子動作状態に
おいて、チャネル領域とドレインとの境界近傍で発生す
る衝突電離などによってキャリアが発生すると、浮遊状
態にあるチャネル領域104にキャリアが蓄積する。この
蓄積したキャリアがチャネル領域104の電位を変化さ
せ、この影響で閾値電圧ＶTHが変化する場合があり、こ
れを基板浮遊効果と言う。
に製造される MISFET(SOIMISFET)の構成を示す。図に示
してあるように、基板100上に形成した埋め込み絶縁膜1
01上に島状の活性領域を形成し、この活性領域中にソー
ス及びドレイン102、103、チャネル領域104を形成し、
該チャネル領域104上にゲート絶縁膜105を形成し、その
上にゲート電極106を形成して構成される。従来技術に
よるこの SOIMISFET は、ゲート電極に与えた電圧によ
ってソース‐ドレイン間の電流を制御する素子として用
いられる。ソース及びドレインに対しては、それぞれソ
ースコンタクト及びドレインコンタクト107が絶縁膜108
中に形成されており、外部から電圧が与えられるが、チ
ャネル領域104についてはコンタクトが存在せず、電気
的に浮遊状態になっている。このため、素子動作状態に
おいて、チャネル領域とドレインとの境界近傍で発生す
る衝突電離などによってキャリアが発生すると、浮遊状
態にあるチャネル領域104にキャリアが蓄積する。この
蓄積したキャリアがチャネル領域104の電位を変化さ
せ、この影響で閾値電圧ＶTHが変化する場合があり、こ
れを基板浮遊効果と言う。
【０００３】図７に、従来技術による SOIMISFET の他
の例の構成を示す。図において、図６との対応部分には
同一符号を付すこととし、詳細説明は省略する。図に示
したように、チャネル領域104からソース及びドレイン1
02、103以外の方向に活性領域を延長してボディコンタ
クト用領域110を形成し、チャネル領域104に電圧を供給
するためのボディコンタクト111をボディコンタクト用
領域110上に形成して構成する。この SOIMISFET は、ボ
ディコンタクト111に外部から電圧を供給することによ
って、基板浮遊効果を抑制することができる素子として
用いられる。
の例の構成を示す。図において、図６との対応部分には
同一符号を付すこととし、詳細説明は省略する。図に示
したように、チャネル領域104からソース及びドレイン1
02、103以外の方向に活性領域を延長してボディコンタ
クト用領域110を形成し、チャネル領域104に電圧を供給
するためのボディコンタクト111をボディコンタクト用
領域110上に形成して構成する。この SOIMISFET は、ボ
ディコンタクト111に外部から電圧を供給することによ
って、基板浮遊効果を抑制することができる素子として
用いられる。
【０００４】図８に、従来技術による SOIMISFET のさ
らに他の例の構成を示す。この場合も、上記例の場合と
同様に、図６との対応部分には同一符号を付し、詳細説
明は省略する。この例においては、図に示したように、
チャネル領域104の一部からソース102の方向にボディコ
ンタクト用領域120を形成し、チャネル領域104の電位を
ソース電位と一致させるためのボディコンタクト121を
ボディコンタクト用領域120上に形成して、ソースコン
タクトと接続する。この SOIMISFET においては、チャ
ネル領域104の電位がソース電位に固定されているた
め、外部から電圧を供給する配線がなくても、基板浮遊
効果を抑制することができる。
らに他の例の構成を示す。この場合も、上記例の場合と
同様に、図６との対応部分には同一符号を付し、詳細説
明は省略する。この例においては、図に示したように、
チャネル領域104の一部からソース102の方向にボディコ
ンタクト用領域120を形成し、チャネル領域104の電位を
ソース電位と一致させるためのボディコンタクト121を
ボディコンタクト用領域120上に形成して、ソースコン
タクトと接続する。この SOIMISFET においては、チャ
ネル領域104の電位がソース電位に固定されているた
め、外部から電圧を供給する配線がなくても、基板浮遊
効果を抑制することができる。
【０００５】
【発明が解決しようとする課題】図６構成の SOIMISFET
を用いた場合、基板浮遊効果によって閾値電圧が変化
するため、回路設計に支障がある。また、この問題につ
いて、図７構成の SOIMISFET を用いて解決を図ろうと
する場合には、ボディコンタクトに対して電圧を供給す
るための配線が必要になるため、回路が複雑化するとと
もに回路全体の面積の拡大が避けられず、その制約は大
きい。また、図８構成の SOIMISFET を用いることによ
って解決を図ろうとする場合には、ボディコンタクトを
電気的に接続する領域を常時ソースとしなければならな
いため、ソース及びドレインの関係が交替するような、
双方から入力のある回路には使用できないという問題が
ある。以上述べたように、回路構成上の自由度を犠牲に
することなく、基板浮遊効果を抑制する方法はこれまで
見出されていなかった。
を用いた場合、基板浮遊効果によって閾値電圧が変化
するため、回路設計に支障がある。また、この問題につ
いて、図７構成の SOIMISFET を用いて解決を図ろうと
する場合には、ボディコンタクトに対して電圧を供給す
るための配線が必要になるため、回路が複雑化するとと
もに回路全体の面積の拡大が避けられず、その制約は大
きい。また、図８構成の SOIMISFET を用いることによ
って解決を図ろうとする場合には、ボディコンタクトを
電気的に接続する領域を常時ソースとしなければならな
いため、ソース及びドレインの関係が交替するような、
双方から入力のある回路には使用できないという問題が
ある。以上述べたように、回路構成上の自由度を犠牲に
することなく、基板浮遊効果を抑制する方法はこれまで
見出されていなかった。
【０００６】本発明の目的は、上記従来技術の有してい
た課題を解決して、ソース/ドレイン用領域の双方から
入力のある回路に用いた場合においても、回路構成を複
雑にすることなく、基板浮遊効果を抑制することのでき
る SOIMISFET 及びその製造方法を提供することにあ
る。
た課題を解決して、ソース/ドレイン用領域の双方から
入力のある回路に用いた場合においても、回路構成を複
雑にすることなく、基板浮遊効果を抑制することのでき
る SOIMISFET 及びその製造方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記目的は、SOI(Silico
n‐On‐Insulator)基板上に製造される金属絶縁物半導
体電界効果トランジスタ(MISFET)において、チャネル領
域に接し、かつ、ソース及びドレインに接しない活性領
域中に、チャネル領域と同一伝導型の第１の領域と、ソ
ース及びドレインと同一伝導型の第２の領域とを有し、
これらの領域が電気的に相互に接続されてチャネル領域
に対する電位固定作用を有するように構成されているこ
とを特徴とする半導体装置とすることによって達成する
ことができる。
n‐On‐Insulator)基板上に製造される金属絶縁物半導
体電界効果トランジスタ(MISFET)において、チャネル領
域に接し、かつ、ソース及びドレインに接しない活性領
域中に、チャネル領域と同一伝導型の第１の領域と、ソ
ース及びドレインと同一伝導型の第２の領域とを有し、
これらの領域が電気的に相互に接続されてチャネル領域
に対する電位固定作用を有するように構成されているこ
とを特徴とする半導体装置とすることによって達成する
ことができる。
【０００８】なお、上記第１の領域が活性領域の下部領
域に位置し、上記第２の領域が活性領域の上部領域に位
置している構成とすることもできる。
域に位置し、上記第２の領域が活性領域の上部領域に位
置している構成とすることもできる。
【０００９】また、上記目的の第２は、(1) 絶縁膜上に
半導体領域を形成する工程と、(2)上記半導体領域の一
部にソース領域とドレイン領域とを形成する工程と、
(3) 上記ソース領域と上記ドレイン領域とに挟まれたチ
ャネル領域に第１の導電型を決める不純物を導入する工
程と、(4) 上記チャネル領域に接続された上記半導体領
域に第１の導電型を決める不純物を導入して第１の領域
を形成する工程と、(5)上記半導体領域で、上記第１の
領域に接続する領域に第２導電型を決める不純物を導入
して、第２の領域を形成する工程とからなることを特徴
とする半導体装置の製造方法とすることによって達成す
ることができる。
半導体領域を形成する工程と、(2)上記半導体領域の一
部にソース領域とドレイン領域とを形成する工程と、
(3) 上記ソース領域と上記ドレイン領域とに挟まれたチ
ャネル領域に第１の導電型を決める不純物を導入する工
程と、(4) 上記チャネル領域に接続された上記半導体領
域に第１の導電型を決める不純物を導入して第１の領域
を形成する工程と、(5)上記半導体領域で、上記第１の
領域に接続する領域に第２導電型を決める不純物を導入
して、第２の領域を形成する工程とからなることを特徴
とする半導体装置の製造方法とすることによって達成す
ることができる。
【００１０】また、本発明の製造方法は、上記した(5)
の工程の際に、活性層上に形成した上層膜からの固相拡
散により上記第２の領域を形成する工程を有する方法と
してもよい。
の工程の際に、活性層上に形成した上層膜からの固相拡
散により上記第２の領域を形成する工程を有する方法と
してもよい。
【００１１】また、別の製造方法としては、チャネル領
域と第１の領域とを同時に形成する工程を有する方法と
しても良い。
域と第１の領域とを同時に形成する工程を有する方法と
しても良い。
【００１２】
【作用】上記本発明構成の SOIMISFET においては、チ
ャネル領域に接し、かつ、ソース及びドレインに接しな
い活性領域中に、チャネル領域と同一伝導型の第１の領
域と、ソース及びドレインと同一伝導型の第２の領域を
有し、第１の領域と第２の領域とが電気的に相互に接続
された構成を有する。ここで、チャネル領域と上記第１
の領域とは伝導型が同一であり、ほぼ同電位となるた
め、結果的に、チャネル領域の電位は上記第１の領域と
電気的に接続されている第２の領域の電位によって制御
可能な構成となっている。すなわち、上記第２の領域は
実効的なボディコンタクトと看ることができる。一方、
上記第２の領域はチャネル領域と接しているので、ゲー
ト電極に一定の電圧を入力して SOIMISFET を動作状態
にすると、上記第２の領域は、オン状態にあるチャネル
領域の表面を介して、ソース及びドレインと一定の接続
抵抗を持って電気的に接続される。すなわち、実効的な
ボディコンタクトの電位が、この接続抵抗の比で決まる
一定の電位に固定される構造になっている。従って、こ
のような構成の SOIMISFET を用いることによって、チ
ャネル領域の電位が固定されるため基板浮遊効果を抑制
することができ、かつ、ソースとドレインとを逆にして
も同一の効果を有する SOIMISFET を、外部からのボデ
ィコンタクト用配線を必要とすることなしに、実現する
ことができる。
ャネル領域に接し、かつ、ソース及びドレインに接しな
い活性領域中に、チャネル領域と同一伝導型の第１の領
域と、ソース及びドレインと同一伝導型の第２の領域を
有し、第１の領域と第２の領域とが電気的に相互に接続
された構成を有する。ここで、チャネル領域と上記第１
の領域とは伝導型が同一であり、ほぼ同電位となるた
め、結果的に、チャネル領域の電位は上記第１の領域と
電気的に接続されている第２の領域の電位によって制御
可能な構成となっている。すなわち、上記第２の領域は
実効的なボディコンタクトと看ることができる。一方、
上記第２の領域はチャネル領域と接しているので、ゲー
ト電極に一定の電圧を入力して SOIMISFET を動作状態
にすると、上記第２の領域は、オン状態にあるチャネル
領域の表面を介して、ソース及びドレインと一定の接続
抵抗を持って電気的に接続される。すなわち、実効的な
ボディコンタクトの電位が、この接続抵抗の比で決まる
一定の電位に固定される構造になっている。従って、こ
のような構成の SOIMISFET を用いることによって、チ
ャネル領域の電位が固定されるため基板浮遊効果を抑制
することができ、かつ、ソースとドレインとを逆にして
も同一の効果を有する SOIMISFET を、外部からのボデ
ィコンタクト用配線を必要とすることなしに、実現する
ことができる。
【００１３】また、本発明による SOIMISFET の製造方
法は、上層膜からの固相拡散を用いて上記第１の領域上
に上記第２の領域を形成する工程を有する方法としても
よい。ここで、上記第２の領域は伝導型がソース及びド
レインと同一であるため、上記固相拡散の工程は、ソー
ス及びドレインを含む素子領域全面を覆う上層膜を用い
て行っても何等問題は起こらないし、ソース及びドレイ
ンの形成後でも形成前でも良い。また、チャネル領域と
上記第１の領域とは伝導型が同一であるため、同時に形
成することができる。以上述べたように、本発明の製造
方法によれば、上記した効果を有する SOIMISFET を容
易に製造することができる。
法は、上層膜からの固相拡散を用いて上記第１の領域上
に上記第２の領域を形成する工程を有する方法としても
よい。ここで、上記第２の領域は伝導型がソース及びド
レインと同一であるため、上記固相拡散の工程は、ソー
ス及びドレインを含む素子領域全面を覆う上層膜を用い
て行っても何等問題は起こらないし、ソース及びドレイ
ンの形成後でも形成前でも良い。また、チャネル領域と
上記第１の領域とは伝導型が同一であるため、同時に形
成することができる。以上述べたように、本発明の製造
方法によれば、上記した効果を有する SOIMISFET を容
易に製造することができる。
【００１４】
【実施例】以下、本発明の SOIMISFET 及びその製造方
法の構成について、実施例によって具体的に説明する。
法の構成について、実施例によって具体的に説明する。
【００１５】
【実施例１】図１は本発明の一実施例の N 型 SOIMISFE
T の概略構成を示す図で、(b)は平面図、(a)は(b)の線
D‐D における断面図である。図１において、図６との
対応部分には同一符号を付し、詳細な説明は省略する。
図に示したように、シリコン活性領域11上に T 型のゲ
ート電極12が形成され、該電極12を挟んで左右に N 型
層であるソース14及びドレイン15が形成されている。さ
らに、ゲート電極を挟んで、ソース14及びドレイン15と
は異なる位置に、P 型である第１の領域16及び N型であ
る第２の領域17が形成されている。また、P 型領域16と
N 型領域17とは金属コンタクト18によって相互に接続
されている。金属コンタクト18は、図示された領域以外
の電極に接続されていても接続されていなくても良い。
T の概略構成を示す図で、(b)は平面図、(a)は(b)の線
D‐D における断面図である。図１において、図６との
対応部分には同一符号を付し、詳細な説明は省略する。
図に示したように、シリコン活性領域11上に T 型のゲ
ート電極12が形成され、該電極12を挟んで左右に N 型
層であるソース14及びドレイン15が形成されている。さ
らに、ゲート電極を挟んで、ソース14及びドレイン15と
は異なる位置に、P 型である第１の領域16及び N型であ
る第２の領域17が形成されている。また、P 型領域16と
N 型領域17とは金属コンタクト18によって相互に接続
されている。金属コンタクト18は、図示された領域以外
の電極に接続されていても接続されていなくても良い。
【００１６】このような構成を有する N 型 SOIMISFET
を用いて、ゲート電極12に正の電圧を入力して動作状態
にすると、上記 N 型領域17とソース及びドレイン14、1
5との間に形成される N 型 MISFET によって、オン状態
にあるチャネル領域13の表面を介して、前記 N 型領域1
7は、ソース及びドレイン14、15とそれぞれ一定の接続
抵抗をもって電気的に接続される。ここで、上記14、15
はどちらがソースでもよく、電位の高い側がドレイン、
電位の低い側がソースとなる。
を用いて、ゲート電極12に正の電圧を入力して動作状態
にすると、上記 N 型領域17とソース及びドレイン14、1
5との間に形成される N 型 MISFET によって、オン状態
にあるチャネル領域13の表面を介して、前記 N 型領域1
7は、ソース及びドレイン14、15とそれぞれ一定の接続
抵抗をもって電気的に接続される。ここで、上記14、15
はどちらがソースでもよく、電位の高い側がドレイン、
電位の低い側がソースとなる。
【００１７】以下、本発明構成の N 型 SOIMISFET が、
結果的に、オン状態の時のみ、チャネル領域13の電位が
ほぼソース電位に固定されるような構成になっているこ
とを、図２の等価回路図を用いて説明する。図２に示し
たように、上記 N 型 SOIMISFET T1のソース/ドレイン
間にドレイン電圧 Vddが印加され、直列接続された上記
寄生 MISFET T2、T3(T2はドレインと N 型領域17との間
の寄生 MISFET 、T3はN型領域17とソースとの間の寄生
MISFET)が T1に並列接続されている。T1、T2、T3はゲー
ト電極がすべて共通電位である。ここで、T1、T2、T3の
ボディコンタクトを比較すると、T2は自らの低電圧側、
T3は自らの高電圧側がそれぞれボディコンタクトとして
接続されている。MISFET の一般的な性質から明らかな
ように、この構造が原因でオン抵抗はT3がT2に比べて低
く、結果として、N 型領域17の電位はほぼT1のソース電
位(接地電位)に等しくなる。すなわち、チャネル領域13
の電位は、N 型領域17を介して、14、15の低電圧側の電
位(ソース電位)とほぼ同一の電位に固定される構造にな
っており、基板浮遊効果の原因となっているチャネル領
域13の電位変動が抑制される。
結果的に、オン状態の時のみ、チャネル領域13の電位が
ほぼソース電位に固定されるような構成になっているこ
とを、図２の等価回路図を用いて説明する。図２に示し
たように、上記 N 型 SOIMISFET T1のソース/ドレイン
間にドレイン電圧 Vddが印加され、直列接続された上記
寄生 MISFET T2、T3(T2はドレインと N 型領域17との間
の寄生 MISFET 、T3はN型領域17とソースとの間の寄生
MISFET)が T1に並列接続されている。T1、T2、T3はゲー
ト電極がすべて共通電位である。ここで、T1、T2、T3の
ボディコンタクトを比較すると、T2は自らの低電圧側、
T3は自らの高電圧側がそれぞれボディコンタクトとして
接続されている。MISFET の一般的な性質から明らかな
ように、この構造が原因でオン抵抗はT3がT2に比べて低
く、結果として、N 型領域17の電位はほぼT1のソース電
位(接地電位)に等しくなる。すなわち、チャネル領域13
の電位は、N 型領域17を介して、14、15の低電圧側の電
位(ソース電位)とほぼ同一の電位に固定される構造にな
っており、基板浮遊効果の原因となっているチャネル領
域13の電位変動が抑制される。
【００１８】このような構成の N 型 SOIMISFET を用い
れば、図８について前述したボディコンタクトをソース
に接続した構成の場合と同様に、基板浮遊効果を抑制
し、かつ、ソースとなっている領域(低電圧側)を自動的
に選んで実効的なボディコンタクトを電気的に接続する
ため、ソースとドレインとを逆にしても、基板浮遊効果
に対する同一の抑制効果を、外部からのボディコンタク
ト用配線を用いることなく、実現することができる。
れば、図８について前述したボディコンタクトをソース
に接続した構成の場合と同様に、基板浮遊効果を抑制
し、かつ、ソースとなっている領域(低電圧側)を自動的
に選んで実効的なボディコンタクトを電気的に接続する
ため、ソースとドレインとを逆にしても、基板浮遊効果
に対する同一の抑制効果を、外部からのボディコンタク
ト用配線を用いることなく、実現することができる。
【００１９】このような構造は、従来技術の不純物イオ
ン注入及びコンタクト形成等の手段によって容易に形成
することができる。なお、上記においては N 型 SOIMIS
FETの例の場合について説明したが、極性を変えること
によって、P 型 SOIMISFETにも適用することができる。
また、P 型領域16及び N 型領域17は、それぞれがチャ
ネル領域に接している限り、位置関係は自由であり、例
えば図１において、相互が逆でもよく、また、図１のよ
うに、上から見て、N 型領域が P 型領域を取り囲むよ
うになっている必要はなく、上方から見て、縞状に複数
配置しても良い。
ン注入及びコンタクト形成等の手段によって容易に形成
することができる。なお、上記においては N 型 SOIMIS
FETの例の場合について説明したが、極性を変えること
によって、P 型 SOIMISFETにも適用することができる。
また、P 型領域16及び N 型領域17は、それぞれがチャ
ネル領域に接している限り、位置関係は自由であり、例
えば図１において、相互が逆でもよく、また、図１のよ
うに、上から見て、N 型領域が P 型領域を取り囲むよ
うになっている必要はなく、上方から見て、縞状に複数
配置しても良い。
【００２０】
【実施例２】図３は本発明の他の実施例の N 型 SOIMIS
FET の概略構成を示す図で、(b)は平面図、(a)は(b)の
線 E‐E における断面図である。図３において図１及び
図６との対応部分には同一符号を付し、詳細な説明は省
略する。この場合、ゲート電極12を挟んで左右に N 型
層であるソース14及びドレイン15が形成されている。さ
らに、ゲート電極12を挟んで、ソース14及びドレイン15
とは異なる位置に、下部領域に P 型領域20を有し、上
部領域に N 型領域21を有する活性領域が形成されてい
る。P 型領域20及び N 型領域21は、金属コンタクト22
によって相互に接続されている。なお、金属コンタクト
22は、図示された領域以外の電極に接続されていても接
続されていなくても良い。
FET の概略構成を示す図で、(b)は平面図、(a)は(b)の
線 E‐E における断面図である。図３において図１及び
図６との対応部分には同一符号を付し、詳細な説明は省
略する。この場合、ゲート電極12を挟んで左右に N 型
層であるソース14及びドレイン15が形成されている。さ
らに、ゲート電極12を挟んで、ソース14及びドレイン15
とは異なる位置に、下部領域に P 型領域20を有し、上
部領域に N 型領域21を有する活性領域が形成されてい
る。P 型領域20及び N 型領域21は、金属コンタクト22
によって相互に接続されている。なお、金属コンタクト
22は、図示された領域以外の電極に接続されていても接
続されていなくても良い。
【００２１】このような構成を有する N 型 SOIMISFET
を用いることによって、実施例１の場合と同様に、基板
浮遊効果に対する抑制効果が得られ、また、上下２層構
造のN型領域/P型領域を用いることによって、素子面積
の拡大を最小限に抑えることができる。なお、上記では
N 型 SOIMISFET の例について説明したが、極性を変え
ることによって、P 型 SOIMISFET にも適用することが
できる。
を用いることによって、実施例１の場合と同様に、基板
浮遊効果に対する抑制効果が得られ、また、上下２層構
造のN型領域/P型領域を用いることによって、素子面積
の拡大を最小限に抑えることができる。なお、上記では
N 型 SOIMISFET の例について説明したが、極性を変え
ることによって、P 型 SOIMISFET にも適用することが
できる。
【００２２】
【実施例３】図４は本発明 MISFET の製造方法の一実施
例の手順を説明するための図で、(a)〜(d)は断面図、
(e)は(d)の平面図を示す。製造の手順について説明する
と、まず、(a)に示すように、既知の方法によってチャ
ネル領域13及びゲート電極12を形成する。次に、(b)に
示す位置に第１の領域20を形成するとともに、ソース及
びドレイン領域14、15を、それぞれ不純物イオン注入等
の方法を用いて形成する。
例の手順を説明するための図で、(a)〜(d)は断面図、
(e)は(d)の平面図を示す。製造の手順について説明する
と、まず、(a)に示すように、既知の方法によってチャ
ネル領域13及びゲート電極12を形成する。次に、(b)に
示す位置に第１の領域20を形成するとともに、ソース及
びドレイン領域14、15を、それぞれ不純物イオン注入等
の方法を用いて形成する。
【００２３】次に、第２の領域21の伝導型を形成するた
めに必要な不純物を含有する上層膜23を形成し、(c)の
ように熱処理などの方法による固相拡散を用いて、第２
の領域21を形成する。この際に、ソース及びドレイン領
域14上においても同様の固相拡散が起こるが、この領域
の伝導型が固相拡散する不純物の伝導型と同一であるた
め、影響はない。上層膜23が絶縁膜である場合には、そ
のままコンタクト穴形成用の絶縁膜として用いても良い
し、第２の領域を形成後に除去しても良い。また、第２
の領域21は不純物イオン注入法等を用いて形成しても良
い。次に、金属コンタクト22を、上記第２の領域21を突
き抜けて上記第１の領域20に達するまで開口したホール
中に形成して、(d)、(e)に示すような構造を得る。この
ようにして構成される製法を用いれば、チャネル領域及
びソース/ドレイン以外のすべての活性領域に、下部に
第１の領域、上部に第２の領域を有する構造を形成する
ことができる。
めに必要な不純物を含有する上層膜23を形成し、(c)の
ように熱処理などの方法による固相拡散を用いて、第２
の領域21を形成する。この際に、ソース及びドレイン領
域14上においても同様の固相拡散が起こるが、この領域
の伝導型が固相拡散する不純物の伝導型と同一であるた
め、影響はない。上層膜23が絶縁膜である場合には、そ
のままコンタクト穴形成用の絶縁膜として用いても良い
し、第２の領域を形成後に除去しても良い。また、第２
の領域21は不純物イオン注入法等を用いて形成しても良
い。次に、金属コンタクト22を、上記第２の領域21を突
き抜けて上記第１の領域20に達するまで開口したホール
中に形成して、(d)、(e)に示すような構造を得る。この
ようにして構成される製法を用いれば、チャネル領域及
びソース/ドレイン以外のすべての活性領域に、下部に
第１の領域、上部に第２の領域を有する構造を形成する
ことができる。
【００２４】
【実施例４】図５は本発明 MISFET の製造方法の他の実
施例の手順を説明するための図で、(a)〜(c)は断面図、
(d)は(c)の平面図を示す。製造の手順について説明する
と、まず、(a)のように、既知の方法によって、チャネ
ル領域13及びゲート電極12を形成する。次に、(b)に示
した位置に第２の領域17を形成するとともに、ソース及
びドレイン領域14、15を、不純物注入等の方法等を用い
て、形成する。第２の領域17とソースドレイン領域14、
15は伝導型が同一であるため、同時に形成することも可
能である。次に、金属コンタクト18を形成して、(c)、
(d)の構造を得る。チャネル領域、ソース、ドレイン及
び及び第２の領域17以外の領域は、自動的に第１の領域
30として機能するため、第１の領域形成用の工程は不要
である。
施例の手順を説明するための図で、(a)〜(c)は断面図、
(d)は(c)の平面図を示す。製造の手順について説明する
と、まず、(a)のように、既知の方法によって、チャネ
ル領域13及びゲート電極12を形成する。次に、(b)に示
した位置に第２の領域17を形成するとともに、ソース及
びドレイン領域14、15を、不純物注入等の方法等を用い
て、形成する。第２の領域17とソースドレイン領域14、
15は伝導型が同一であるため、同時に形成することも可
能である。次に、金属コンタクト18を形成して、(c)、
(d)の構造を得る。チャネル領域、ソース、ドレイン及
び及び第２の領域17以外の領域は、自動的に第１の領域
30として機能するため、第１の領域形成用の工程は不要
である。
【００２５】
【発明の効果】以上述べてきたように、SOIMISFET 及び
その製造方法を本発明構成の SOIMISFET 及びその製造
方法とすることによって、従来技術の有していた課題を
解決して、ソース/ドレイン用領域の双方から入力のあ
る回路に用いた場合においても、回路構成を複雑にする
ことなく、基板浮遊効果を抑制することのできる SOIMI
SFET 及びその製造方法を提供することができた。
その製造方法を本発明構成の SOIMISFET 及びその製造
方法とすることによって、従来技術の有していた課題を
解決して、ソース/ドレイン用領域の双方から入力のあ
る回路に用いた場合においても、回路構成を複雑にする
ことなく、基板浮遊効果を抑制することのできる SOIMI
SFET 及びその製造方法を提供することができた。
【図１】本発明の一実施例の N 型 SOIMISFET の概略構
成を示す図。
成を示す図。
【図２】本発明の一実施例の N 型 SOIMISFET の等価回
路を示す回路図。
路を示す回路図。
【図３】本発明の他の実施例の N 型 SOIMISFET の概略
構成を示す図。
構成を示す図。
【図４】本発明 MISFET の製造方法の一実施例の手順を
説明するための図。
説明するための図。
【図５】本発明 MISFET の製造方法の他の実施例の手順
を説明するための図。
を説明するための図。
【図６】従来技術による SOIMISFET の一例の概略構成
を示す図。
を示す図。
【図７】従来技術による SOIMISFET の他の例の概略構
成を示す図。
成を示す図。
【図８】従来技術による SOIMISFET のさらに他の例の
概略構成を示す図。
概略構成を示す図。
11…シリコン活性層、12…ゲート電極、13…チャネル領
域、14…ソース、15…ドレイン、16…第１の領域、17…
第２の領域、18…金属コンタクト、20…第１の領域、21
…第２の領域、22…金属コンタクト、23…上層膜、30…
第１の領域、100…シリコン基板、101…埋め込み酸化
膜、102…ソース、103…ドレイン、104…チャネル領
域、105…ゲート酸化膜、106…ゲート電極、107…ソー
ス・ドレイン用コンタクト、108…層間絶縁膜。
域、14…ソース、15…ドレイン、16…第１の領域、17…
第２の領域、18…金属コンタクト、20…第１の領域、21
…第２の領域、22…金属コンタクト、23…上層膜、30…
第１の領域、100…シリコン基板、101…埋め込み酸化
膜、102…ソース、103…ドレイン、104…チャネル領
域、105…ゲート酸化膜、106…ゲート電極、107…ソー
ス・ドレイン用コンタクト、108…層間絶縁膜。
Claims (5)
- 【請求項１】SOI 基板上に製造される金属絶縁物半導体
電界効果トランジスタにおいて、チャネル領域に接し、
かつ、ソース及びドレインに接しない活性領域中に、チ
ャネル領域と同一伝導型の第１の領域と、ソース及びド
レインと同一伝導型の第２の領域とを有し、これらの領
域が電気的に相互に接続されてチャネル領域に対する電
位固定作用を有するように構成されていることを特徴と
する半導体装置。 - 【請求項２】上記第１の領域と上記第２の領域とから構
成される上下２層構成がチャネル領域に接続されている
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】下記工程を有することを特徴とする半導体
装置の製造方法。 (1) 絶縁膜上に半導体領域を形成する工程、 (2) 上記半導体領域の一部にソース領域とドレイン領域
とを形成する工程、 (3) 上記ソース領域と上記ドレイン領域とに挟まれたチ
ャネル領域に第１の導電型を決める不純物を導入する工
程、 (4) 上記チャネル領域に接続された上記半導体領域に第
１の導電型を決める不純物を導入して第１の領域を形成
する工程、 (5) 上記半導体領域で、上記第１の領域に接続する領域
に第２導電型を決める不純物を導入して、第２の領域を
形成する工程。 - 【請求項４】下記工程を有することを特徴とする半導体
装置の製造方法。 (1) 絶縁膜上に半導体領域を形成する工程、 (2) 上記半導体領域の一部にソース領域とドレイン領域
とを形成する工程、 (3) 上記ソース領域と上記ドレイン領域に挟まれたチャ
ネル領域に接続された上記半導体領域に第１の導電型を
決める不純物と第２の導電型を決める不純物とを導入し
て、異なる導電型を有する上下２層構成を形成する工
程。 - 【請求項５】下記工程を有することを特徴とする半導体
装置の製造方法。 (1) 絶縁膜上に半導体領域を形成する工程、 (2) 上記半導体領域の一部にソース領域とドレイン領域
とを形成する工程、 (3) 上記ソース領域とドレイン領域とに挟まれたチャネ
ル領域と、該チャンネル領域に接続された上記半導体領
域とに同時に第１の導電型を決める不純物を導入し、第
１の領域を形成する工程、 (4)上記半導体領域で、上記第１の領域に接続する領域
に第２の導電型を決める不純物を導入する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21087094A JP3352828B2 (ja) | 1994-09-05 | 1994-09-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21087094A JP3352828B2 (ja) | 1994-09-05 | 1994-09-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878686A true JPH0878686A (ja) | 1996-03-22 |
| JP3352828B2 JP3352828B2 (ja) | 2002-12-03 |
Family
ID=16596471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21087094A Expired - Fee Related JP3352828B2 (ja) | 1994-09-05 | 1994-09-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3352828B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997002604A1 (en) * | 1995-06-30 | 1997-01-23 | Nkk Corporation | Semiconductor device and its manufacture |
| JP2007288554A (ja) * | 2006-04-18 | 2007-11-01 | Nippon Telegr & Teleph Corp <Ntt> | スイッチトキャパシタ回路 |
-
1994
- 1994-09-05 JP JP21087094A patent/JP3352828B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997002604A1 (en) * | 1995-06-30 | 1997-01-23 | Nkk Corporation | Semiconductor device and its manufacture |
| JP2007288554A (ja) * | 2006-04-18 | 2007-11-01 | Nippon Telegr & Teleph Corp <Ntt> | スイッチトキャパシタ回路 |
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| Publication number | Publication date |
|---|---|
| JP3352828B2 (ja) | 2002-12-03 |
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