JPH0879056A

JPH0879056A - 論理回路

Info

Publication number: JPH0879056A
Application number: JP6207472A
Authority: JP
Inventors: Chiaki Furukawa; 千秋古川; Takahiro Yamamoto; 恭弘山本; Shuhei Yamaguchi; 修平山口; Hiroaki Ukai; 裕明鵜飼
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1994-08-31
Filing date: 1994-08-31
Publication date: 1996-03-22

Abstract

(57)【要約】【目的】高速で論理演算することができる論理回路を提
供する。【構成】異なるタイプのＭＯＳトランジスタTP1,TN1 を
直列に接続したＭＯＳトランジスタ対２と、ＭＯＳトラ
ンジスタTN2,TP2 を直列に接続したＭＯＳトランジスタ
対３とを高電位側電源Ｖccと出力端子OUT との間に接続
した。また、同じタイプのＭＯＳトランジスタTN3,TN4
、TP3,TP4 を直列に接続したＭＯＳトランジスタ対
４，５を出力端子OUT と低電位側電源Ｖssとの間に接続
した。ＭＯＳトランジスタ対２〜５を構成するＰＭＯＳ
トランジスタTP1 〜TP4 とＮＭＯＳトランジスタTN1 〜
TN4 は、それぞれのゲートに入力した入力信号Ａ，Ｂに
基づいて直ちにオン又はオフとなる。そして、直列に接
続されたＭＯＳトランジスタが共にオンとなるＭＯＳト
ランジスタ対２〜５に基づいて出力信号Ｘが出力され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路に係り、詳しく
は排他的オア回路と排他的ノア回路に関するものであ
る。

【０００２】近年、ＬＳＩにおいては、高集積化、高速
化が進められている。そのため、論理回路においても、
その動作の高速化が要求されている。

【０００３】

【従来の技術】一般に、デジタル伝送系、例えばマイコ
ンシステムのデータバスにおいては、伝送される複数の
ビットよりなるデータの符号誤りを検出するために、検
査ビット（パリティビット）を付加して伝送するように
なっているものが多い。

【０００４】この検査ビットには、偶数パリティビット
と奇数パリティビットとがある。偶数パリティビット
は、伝送するデータとパリティビットとに含まれる
「１」の数が常に偶数となるように検査ビットを付加す
るようになっている。奇数パリティビットは、伝送する
データに含まれる「１」の数が常に奇数となるように検
査ビットを付加するようになっている。

【０００５】そして、偶数パリティビットを付加したデ
ータを受信した場合、そのデータに含まれる「１」の数
が奇数になっていると、その受信したデータが異常であ
ると判断して再度送信要求を行なう等の処理を行なうよ
うになっている。そのため、データに含まれる「１」の
数が奇数であるか偶数であるかをチェックする奇偶検査
（パリティチェック）を行なうための回路が設けられて
いる。そのパリティチェック回路を図３，４に示す。

【０００６】図３は、パリティチェック回路５０の回路
図である。パリティチェック回路５０は、偶数パリティ
をチェックするための回路であって、多段接続された排
他的論理和回路（排他的オア回路）５１により構成され
ている。尚、図３において、パリティチェック回路５０
に入力される信号ＩＯ１〜ＩＯ８は８ビットのデータで
あって、信号ＩＯ９はパリティビットである。パリティ
チェック回路５０は、信号ＩＯ１〜ＩＯ９を入力し、そ
の信号ＩＯ１〜ＩＯ９が「１」、即ちＨレベルの信号の
数が偶数の場合にはＬレベルの信号ＥＰを、奇数の場合
にはＨレベルの信号ＥＰを出力するようになっている。

【０００７】また、図４は、奇数パリティをチェックす
るパリティチェック回路６０の回路図である。パリティ
チェック回路６０は、多段接続された排他的オア回路５
１と排他的否定論理和回路（排他的ノア回路）６１とか
ら構成されている。パリティチェック回路６０は、信号
ＩＯ１〜ＩＯ９を入力し、その信号ＩＯ１〜ＩＯ９が
「１」、即ちＨレベルの信号の数が奇数の場合にはＬレ
ベルの信号ＯＰを、偶数の場合にはＨレベルの信号ＯＰ
を出力するようになっている。

【０００８】図３，図４における排他的オア回路５１
は、図５のように構成されている。即ち、図５に示すよ
うに、排他的オア回路５１は、インバータ回路５２，５
３とトランスファゲート５４，５５とから構成されてい
る。インバータ回路５２，５３は、ＰチャネルＭＯＳト
ランジスタ（以下、ＰＭＯＳトランジスタという）とＮ
チャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジ
スタという）とからなるＣＭＯＳ構造であって、高電位
側電源Ｖccと低電位側電源Ｖssとの間に接続されてい
る。

【０００９】トランスファゲート５４，５５は、ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとから構成され
ている。トランスファゲート５４のＮＭＯＳトランジス
タのゲートには入力信号Ａが入力され、ＰＭＯＳトラン
ジスタのゲートにはインバータ回路５２を介して反転さ
れた入力信号Ａが入力されている。一方、トランスファ
ゲート５５のＰＭＯＳトランジスタのゲートには入力信
号Ａが入力され、ＮＭＯＳトランジスタのゲートにはイ
ンバータ回路５２を介して反転された入力信号Ａが入力
されている。従って、Ｈレベルの入力信号Ａを入力する
と、トランスファゲート５４はオンとなり、トランスフ
ァゲート５５はオフとなる。また、Ｌレベルの入力信号
Ａを入力するとトランスファゲート５４はオフ、トラン
スファゲート５５はオンとなるようになっている。

【００１０】従って、排他的オア回路５１は、Ｈレベル
の入力信号Ａを入力すると、トランスファゲート５４を
介してインバータ回路５３により反転した入力信号Ｂ
を、Ｌレベルの入力信号Ａを入力すると、トランスファ
ゲート５５を介して入力信号Ｂを出力信号Ｘとして出力
するようになっている。その結果、排他的オア回路５１
は、入力信号Ａ，Ｂが共にＨレベル、又は共にＬレベル
のときにはＬレベルの出力信号Ｘを、入力信号Ａ，Ｂの
いずれか一方のみがＨレベルのときにはＨレベルの出力
信号Ｘを出力するようになっている。

【００１１】同様に、図４における排他的ノア回路６１
は、図６に示すように、インバータ回路６２，６３とト
ランスファゲート６４，６５とから構成されている。そ
して、排他的ノア回路６１は、Ｈレベルの入力信号Ａを
入力するとトランスファゲート６４を介して入力信号Ｂ
を、Ｌレベルの入力信号Ａを入力するとトランスファゲ
ート６５を介してインバータ回路６３により反転された
入力信号Ｂを出力信号Ｘとして出力するようになってい
る。従って、排他的ノア回路６１は、入力信号Ａ，Ｂの
いずれか一方のみがＨレベルのときにはＬレベルの出力
信号Ｘを、入力信号Ａ，Ｂが共にＨレベル、又は共にＬ
レベルのときにはＨレベルの出力信号Ｘを出力するよう
になっている。

【００１２】

【発明が解決しようとする課題】ところで、図３に示す
排他的オア回路５１において、トランスファゲート５
４，５５は、入力信号Ａがインバータ回路５２により反
転された信号に基づいてオン・オフ制御される。その結
果、入力信号Ａがインバータ回路５２を介した分だけト
ランスファゲート５４，５５のオン・オフ制御が遅れる
ことになり、その遅れの分だけ遅れて入力信号Ｂが出力
信号Ｘとして出力されることになる。

【００１３】また、排他的ノア回路６１においても、同
様にトランスファゲート６４，６５は、入力信号Ａがイ
ンバータ回路６２を介して反転された信号に基づいてオ
ン・オフ制御されるので、そのインバータ回路６２を介
した分だけ入力信号Ｂが遅れて出力信号Ｘとして出力さ
れることになる。

【００１４】これら入力信号の遅れは、排他的オア回路
５１及び排他的ノア回路６１の論理演算の遅れを招いて
いる。また、入力信号の遅れは、図３または図４に示す
ように、排他的オア回路を多段構成にした場合にその段
数に比例して更に遅れることになる。従って、パリティ
チェック回路５０，６０から出力されるデータのパリテ
ィチェック結果である信号ＥＰ，ＯＰは、入力信号ＩＯ
１〜ＩＯ９からかなり遅れて出力されることになる。そ
の結果、判定結果に基づいた処理は信号ＥＰ，ＯＰから
更に遅くなるので、高速化の妨げになるという問題があ
った。

【００１５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は論理演算を高速に行なう
ことのできる論理回路を提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、複数のＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタとにより
構成され、入力した２つの信号Ａ，Ｂを論理演算し、そ
の論理演算結果の信号Ｘを出力する論理回路であって、
そのゲートに異なる信号Ａ，Ｂをそれぞれ入力した異な
るタイプのＭＯＳトランジスタTP1,TN1 、TN2,TP2 から
なり、それらを直列接続した第１のＭＯＳトランジスタ
対と、そのゲートに異なる信号をそれぞれ入力した同じ
タイプのＭＯＳトランジスタTN3,TN4 、TP3,TP4 からな
り、それらを直列接続した第２のＭＯＳトランジスタ対
とから構成される。

【００１７】請求項２に記載の発明は、請求項１に記載
の論理回路において、前記第１のＭＯＳトランジスタ対
は、２つの信号Ａ，Ｂのうちの一方の信号Ａを入力した
ＰチャネルＭＯＳトランジスタTP1 と他方の信号Ｂを入
力したＮチャネルＭＯＳトランジスタTN1 とを直列に接
続したＭＯＳトランジスタ対２と、一方の信号Ａを入力
したＮチャネルＭＯＳトランジスタTN2 と他方の信号Ｂ
を入力したＰチャネルＭＯＳトランジスタTP2 とを直列
に接続したＭＯＳトランジスタ対３とから構成され、前
記第２のＭＯＳトランジスタ対は、２つのＮチャネルＭ
ＯＳトランジスタTN3,TN4 を直列に接続したＭＯＳトラ
ンジスタ対４と、２つのＰチャネルＭＯＳトランジスタ
TP3,TP4 を直列に接続したＭＯＳトランジスタ対５とか
ら構成される。

【００１８】請求項３に記載の発明は、請求項２に記載
の論理回路において、前記論理演算は排他的論理和であ
って、前記第１のＭＯＳトランジスタ対２，３を高電位
側電源Ｖcc側に配置し、前記第２のＭＯＳトランジスタ
対４，５を低電位側電源Ｖss側に配置し、前記第１、第
２のＭＯＳトランジスタ対２〜５間から論理演算結果の
信号Ｘを出力するようにした。

【００１９】請求項４に記載の発明は、請求項２に記載
の論理回路において、前記論理演算は排他的否定論理和
であって、前記第２のＭＯＳトランジスタ対４，５を高
電位側電源Ｖcc側に配置し、前記第１のＭＯＳトランジ
スタ対２，３を低電位側電源Ｖss側に配置し、前記第
１、第２のＭＯＳトランジスタ対２〜５間から論理演算
結果の信号Ｘを出力するようにした。

【００２０】

【作用】従って、請求項１に記載の発明によれば、第１
のＭＯＳトランジスタ対は、異なるタイプのＭＯＳトラ
ンジスタTP1,TN1 、TN2,TP2 により構成される。ＭＯＳ
トランジスタTP1,TN2 のゲートとＭＯＳトランジスタTN
1,TP2 のゲートには異なる信号Ａ，Ｂがそれぞれ入力さ
れる。第２のＭＯＳトランジスタ対は、同じタイプのＭ
ＯＳトランジスタTN3,TN4 、TP3,TP4 により構成され
る。ＭＯＳトランジスタTN3,TP3 のゲートとＭＯＳトラ
ンジスタTN4,TP3 のゲートには異なる信号Ａ，Ｂがそれ
ぞれ入力される。各ＭＯＳトランジスタTP1 〜TP4,TN1
〜TN4 は、入力した信号Ａ，Ｂに基づいて直ちにオン又
はオフとなり、その状態に基づいて信号Ｘが出力され
る。

【００２１】請求項２に記載の発明によれば、前記第１
のＭＯＳトランジスタ対は、２つの信号Ａ，Ｂのうちの
一方の信号Ａを入力したＰチャネルＭＯＳトランジスタ
TP1と他方の信号Ｂを入力したＮチャネルＭＯＳトラン
ジスタTN1 とを直列に接続したＭＯＳトランジスタ対２
と、一方の信号Ａを入力したＮチャネルＭＯＳトランジ
スタTN2 と他方の信号Ｂを入力したＰチャネルＭＯＳト
ランジスタTP2 とを直列に接続したＭＯＳトランジスタ
対３とから構成され、前記第２のＭＯＳトランジスタ対
は、２つのＮチャネルＭＯＳトランジスタTN3,TN4 を直
列に接続したＭＯＳトランジスタ対４と、２つのＰチャ
ネルＭＯＳトランジスタTP3,TP4 を直列に接続したＭＯ
Ｓトランジスタ対５とから構成される。各ＭＯＳトラン
ジスタTP1 〜TP4,TN1 〜TN4 は、入力した信号Ａ，Ｂに
基づいて直ちにオン又はオフとなり、その状態に基づい
て信号Ｘが出力される。

【００２２】請求項３に記載の発明によれば、第１のＭ
ＯＳトランジスタ対２，３は高電位側電源Ｖcc側に配置
され、第２のＭＯＳトランジスタ対４，５は低電位側電
源Ｖss側に配置される。そして、第１のＭＯＳトランジ
スタ対２，３と第２のＭＯＳトランジスタ対４，５との
間から信号Ａ，Ｂを排他的論理和した論理演算結果の信
号Ｘを出力する。

【００２３】請求項４に記載の発明によれば、第２のＭ
ＯＳトランジスタ対４，５は高電位側電源Ｖcc側に配置
され、第１のＭＯＳトランジスタ対２，３は低電位側電
源Ｖss側に配置される。そして、第２のＭＯＳトランジ
スタ対４，５と第１のＭＯＳトランジスタ対２，３との
間から信号Ａ，Ｂを排他的否定論理和した論理演算結果
の信号Ｘを出力する。

【００２４】

【実施例】以下、本発明を具体化した一実施例を図１に
従って説明する。図１に示すように、排他的オア回路１
には、入力端子IN1 ，IN2 と出力端子OUT とが設けられ
ている。入力端子IN1 には入力信号Ａが入力され、入力
端子IN2には入力信号Ｂが入力されている。排他的オア
回路１は、入力した入力信号Ａと入力信号Ｂとに基づい
て排他的論理和演算を行い、その演算結果の出力信号Ｘ
を出力端子OUT から出力するようになっている。即ち、
排他的オア回路１は、入力信号Ａ，Ｂが共にＨレベル、
又は共にＬレベルの時、Ｌレベルの出力信号Ｘを出力す
る。また、排他的オア回路１は、入力信号Ａ，Ｂのうち
の一方がＬレベルの時、Ｈレベルの出力信号Ｘを出力す
るようになっている。

【００２５】排他的オア回路１は、２つの直列接続され
たＭＯＳトランジスタよりなるＭＯＳトランジスタ対２
〜５により構成されている。ＭＯＳトランジスタ対２は
第１のＭＯＳトランジスタ対であって、異なるタイプの
ＭＯＳトランジスタ、即ちＰＭＯＳトランジスタTP1 と
ＮＭＯＳトランジスタTN1 とから構成されている。そし
て、ＰＭＯＳトランジスタTP1 とＮＭＯＳトランジスタ
TN1 は、高電位側電源Ｖccと出力端子OUT との間に直列
に接続されている。ＰＭＯＳトランジスタTP1のゲート
は入力端子IN1 に接続され、入力信号Ａを入力してい
る。ＮＭＯＳトランジスタTN1 のゲートは入力端子IN2
に接続され、入力信号Ｂを入力している。

【００２６】ＭＯＳトランジスタ対３は第１のＭＯＳト
ランジスタ対であって、異なるタイプのＭＯＳトランジ
スタ、即ちＮＭＯＳトランジスタTN2 とＰＭＯＳトラン
ジスタTP2 とから構成されている。そして、ＮＭＯＳト
ランジスタTN2 とＰＭＯＳトランジスタTP2 は、高電位
側電源Ｖccと出力端子OUT との間に直列に接続されてい
る。ＮＭＯＳトランジスタTN2 のゲートは入力端子IN1
に接続され、入力信号Ａを入力している。ＰＭＯＳトラ
ンジスタTP2 のゲートは入力端子IN2 に接続され、入力
信号Ｂを入力している。

【００２７】ＭＯＳトランジスタ対４は第２のＭＯＳト
ランジスタ対であって、同じタイプのＭＯＳトランジス
タ、即ちＮＭＯＳトランジスタTN3,TN4 により構成され
ており、出力端子OUT と低電位側電源Ｖssとの間に直列
に接続されている。ＮＭＯＳトランジスタTN3 のゲート
は入力端子IN1 に接続され、入力信号Ａを入力してい
る。ＮＭＯＳトランジスタTN4 のゲートは入力端子IN2
に接続され、入力信号Ｂを入力している。

【００２８】ＭＯＳトランジスタ対５は第２のＭＯＳト
ランジスタ対であって、同じタイプのＭＯＳトランジス
タ、即ちＰＭＯＳトランジスタTP3,TP4 により構成され
ており、出力端子OUT と低電位側電源Ｖssとの間に直列
に接続されている。ＰＭＯＳトランジスタTP3 のゲート
は入力端子IN1 に接続され、入力信号Ａを入力してい
る。ＰＭＯＳトランジスタTP4 のゲートは入力端子IN2
に接続され、入力信号Ｂを入力している。

【００２９】次に、上記のように構成された排他的オア
回路１の動作を入力信号Ａ，Ｂのレベルに従って説明す
る。先ず、入力信号Ａ，Ｂが共にＨレベルの時について
説明する。

【００３０】排他的オア回路１は、共にＨレベルの入力
信号Ａ，Ｂを入力端子IN1,IN2 を介して入力する。入力
信号Ａは、各ＭＯＳトランジスタ対２〜５の構成するＰ
ＭＯＳトランジスタTP1 〜TP4 、ＮＭＯＳトランジスタ
TN1 〜TN4 のうち、ＰＭＯＳトランジスタTP1,TP3 とＮ
ＭＯＳトランジスタTN2,TN3 のゲートに入力される。す
ると、入力信号ＡはＨレベルであるので、ＰＭＯＳトラ
ンジスタTP1,TP3 は直ちにオフ、ＮＭＯＳトランジスタ
TN2,TN3 は直ちにオンとなる。

【００３１】一方、入力信号Ｂは、ＰＭＯＳトランジス
タTP2,TP4 とＮＭＯＳトランジスタTN1,TN4 のゲートに
入力される。すると、入力信号ＢはＨレベルであるの
で、ＰＭＯＳトランジスタTP2,TP4 は直ちにオフ、ＮＭ
ＯＳトランジスタTN1,TN4 は直ちにオンとなる。従っ
て、入力信号Ａ，Ｂに基づいて直ちにＭＯＳトランジス
タ対４を構成するＮＭＯＳトランジスタTN3,TN4 が共に
オンとなる。この時、他のＭＯＳトランジスタ対２，３
を構成するＭＯＳトランジスタは一方がオフとなり、Ｍ
ＯＳトランジスタ対５を構成するＭＯＳトランジスタは
共にオフとなる。その結果、排他的オア回路１は、出力
端子OUT からＬレベルの出力信号Ｘを出力する。

【００３２】次に、入力信号ＡがＨレベル、入力信号Ｂ
がＬレベルの時について説明する。排他的オア回路１に
入力された入力信号Ａは、ＰＭＯＳトランジスタTP1,TP
3とＮＭＯＳトランジスタTN2,TN3 のゲートに入力され
る。すると、入力信号ＡはＨレベルであるので、ＰＭＯ
ＳトランジスタTP1,TP3 は直ちにオフ、ＮＭＯＳトラン
ジスタTN2,TN3 は直ちにオンとなる。

【００３３】一方、入力信号Ｂは、ＰＭＯＳトランジス
タTP2,TP4 とＮＭＯＳトランジスタTN1,TN4 のゲートに
入力される。すると、入力信号ＢはＬレベルであるの
で、ＰＭＯＳトランジスタTP2,TP4 は直ちにオン、ＮＭ
ＯＳトランジスタTN1,TN4 は直ちにオフとなる。従っ
て、入力信号Ａ，Ｂに基づいて直ちにＭＯＳトランジス
タ対３を構成するＮＭＯＳトランジスタTN2 とＰＭＯＳ
トランジスタTP2 とが共にオンとなる。この時、他のＭ
ＯＳトランジスタ対２を構成するＭＯＳトランジスタは
共にオフとなり、ＭＯＳトランジスタ対４，５を構成す
るＭＯＳトランジスタは一方がオフとなる。その結果、
排他的オア回路１は、出力端子OUT からＨレベルの出力
信号Ｘを出力する。

【００３４】また、入力信号ＡがＬレベル、入力信号Ｂ
がＨレベルの時、入力信号Ａは、ＰＭＯＳトランジスタ
TP1,TP3 とＮＭＯＳトランジスタTN2,TN3 のゲートに入
力される。すると、入力信号ＡはＬレベルであるので、
ＰＭＯＳトランジスタTP1,TP3 は直ちにオン、ＮＭＯＳ
トランジスタTN2,TN3 は直ちにオフとなる。

【００３５】一方、入力信号Ｂは、ＰＭＯＳトランジス
タTP2,TP4 とＮＭＯＳトランジスタTN1,TN4 のゲートに
入力される。すると、入力信号ＢはＨレベルであるの
で、ＰＭＯＳトランジスタTP2,TP4 は直ちにオフ、ＮＭ
ＯＳトランジスタTN1,TN4 は直ちにオンとなる。従っ
て、入力信号Ａ，Ｂに基づいて直ちにＭＯＳトランジス
タ対２を構成するＰＭＯＳトランジスタTP1 とＮＭＯＳ
トランジスタTN1 とが共にオンとなる。この時、他のＭ
ＯＳトランジスタ対３を構成するＭＯＳトランジスタは
共にオフとなり、ＭＯＳトランジスタ対４，５を構成す
るＭＯＳトランジスタは一方がオフとなる。その結果、
排他的オア回路１は、出力端子OUT からＨレベルの出力
信号Ｘを出力する。

【００３６】更に、入力信号Ａ，Ｂが共にＬレベルの
時、入力信号Ａは、ＰＭＯＳトランジスタTP1,TP3 とＮ
ＭＯＳトランジスタTN2,TN3 のゲートに入力される。す
ると、入力信号ＡはＬレベルであるので、ＰＭＯＳトラ
ンジスタTP1,TP3 は直ちにオン、ＮＭＯＳトランジスタ
TN2,TN3 は直ちにオフとなる。

【００３７】一方、入力信号Ｂは、ＰＭＯＳトランジス
タTP2,TP4 とＮＭＯＳトランジスタTN1,TN4 のゲートに
入力される。すると、入力信号ＢはＬレベルであるの
で、ＰＭＯＳトランジスタTP2,TP4 は直ちにオン、ＮＭ
ＯＳトランジスタTN1,TN4 は直ちにオフとなる。従っ
て、入力信号Ａ，Ｂに基づいて直ちにＭＯＳトランジス
タ対５を構成するＮＭＯＳトランジスタTP3,TP4 が共に
オンとなる。この時、他のＭＯＳトランジスタ対２，３
を構成するＭＯＳトランジスタは一方がオフとなり、Ｍ
ＯＳトランジスタ対４を構成するＭＯＳトランジスタは
共にオフとなる。その結果、排他的オア回路１は、出力
端子OUT からＬレベルの出力信号Ｘを出力する。

【００３８】従って、排他的オア回路１は、入力信号
Ａ，Ｂが共にＨレベル、又は共にＬレベルの時にＬレベ
ルの出力信号Ｘを、入力信号Ａ，Ｂのいずれか一方がＨ
レベルのときにＨレベルの出力信号Ｘを出力端子OUT か
ら出力する。

【００３９】このように、本実施例では、異なるタイプ
のＭＯＳトランジスタTP1,TN1 を直列に接続したＭＯＳ
トランジスタ対２と、ＭＯＳトランジスタTN2,TP2 を直
列に接続したＭＯＳトランジスタ対３とを高電位側電源
Ｖccと出力端子OUT との間に接続した。また、同じタイ
プのＭＯＳトランジスタTN3,TN4 、TP3,TP4 を直列に接
続したＭＯＳトランジスタ対４，５を出力端子OUT と低
電位側電源Ｖssとの間に接続した。ＭＯＳトランジスタ
対２〜５を構成するＰＭＯＳトランジスタTP1〜TP4 と
ＮＭＯＳトランジスタTN1 〜TN4 は、それぞれのゲート
に入力した入力信号Ａ，Ｂに基づいて直ちにオン又はオ
フとなる。そして、直列に接続されたＭＯＳトランジス
タが共にオンとなるＭＯＳトランジスタ対２〜５に基づ
いて出力信号Ｘが出力される。

【００４０】その結果、入力信号Ａ，Ｂは遅延すること
なく、出力信号Ｘとして出力されるので、従来の排他的
オア回路５１に比べて論理演算を高速に行なうことがで
きる。

【００４１】また、本実施例の排他的オア回路１により
図３に示すパリティチェック回路５０を構成することに
より、従来の排他的オア回路５１を用いたパリティチェ
ック回路に比べて判定結果を高速に出力することができ
るので、半導体装置を高速化することができる。

【００４２】尚、本発明は前記実施例の他、以下の態様
で実施するようにしてもよい。１）上記実施例の他、図２に示すように、排他的ノア回
路１０を構成する。即ち、高電位側電源Ｖccと出力端子
OUT との間には、２個のＮＭＯＳトランジスタTN3,TN4
を直列に接続したＭＯＳトランジスタ対４と、２個のＰ
ＭＯＳトランジスタTP3,TP4 を直列に接続したＭＯＳト
ランジスタ対５とを配置する。出力端子OUT と低電位側
電源Ｖssとの間には、ＰＭＯＳトランジスタTP1 とＮＭ
ＯＳトランジスタTN1 とを直列に接続したＭＯＳトラン
ジスタ対２と、ＮＭＯＳトランジスタTN2 とＰＭＯＳト
ランジスタTP2 とを直列に接続したＭＯＳトランジスタ
対３を配置する。そして、上記実施例と同様に、ＰＭＯ
ＳトランジスタTP1,TP3 、ＮＭＯＳトランジスタTN2,TN
3 のゲートには入力信号Ａを入力し、ＰＭＯＳトランジ
スタTP2,TP4 、ＮＭＯＳトランジスタTN1,TN4 のゲート
には入力信号Ｂを入力する。この構成により、入力信号
Ａ，Ｂが共にＬレベル、又は共にＨレベルの時にＨレベ
ルの出力信号Ｘを、入力信号Ａ，Ｂのいずれか一方がＨ
レベルの時にＬレベルの出力信号Ｘを出力することがで
きる。

【００４３】また、上記実施例の排他的オア回路１と排
他的ノア回路１０とを用いて図４に示す奇数パリティチ
ェック回路６０を構成する。この構成により、従来の排
他的オア回路５１、排他的ノア回路６１を用いたパリテ
ィチェック回路より高速に判定することができるパリテ
ィチェック回路を提供することができる。

【００４４】２）上記実施例において、ＭＯＳトランジ
スタ対２〜５の配置を任意とする。例えば、ＭＯＳトラ
ンジスタ対２，４，５を高電位側電源Ｖccと出力端子OU
T との間に配置し、ＭＯＳトランジスタ対３を出力端子
OUT と低電位側電源Ｖssとの間に配置する。この構成に
より、入力ＡがＨレベル、かつ入力ＢがＬレベルの時の
みＬレベルの出力信号Ｘを出力する論理回路を構成する
ことができる。

【００４５】３）図３，４に示すパリティチェック回路
５０，６０に入力する信号ＩＯ１〜ＩＯ９のビット数
を、４ビット、５ビット、８ビット等の任意のビット数
に変更する。

【００４６】以上、この発明の各実施例について説明し
たが、上記実施例から把握できる請求項以外の技術的思
想について、以下にそれらの効果と共に記載する。イ）請求項３に記載の排他的論理和を出力する排他的オ
ア回路である論理回路を備え、偶数パリティチェックを
行なうようにしたパリティチェック回路。この構成によ
り、従来に比べて高速にパリティチェックを行なうこと
ができる。

【００４７】ロ）請求項３に記載の排他的論理和を出力
する排他的オア回路である論理回路と、請求項４に記載
の排他的否定論理和を出力する排他的ノア回路である論
理回路とを備え、奇数パリティチェックを行なうように
したパリティチェック回路。この構成により、従来に比
べて高速にパリティチェックを行なうことができる。

【００４８】ハ）上記イ又はロに記載のパリティチェッ
ク回路を備えた半導体装置。この構成により、従来に比
べて高速に処理を行なうことができる。

【００４９】

【発明の効果】以上詳述したように、本発明によれば、
論理演算を高速に行なうことが可能な論理回路を提供す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の排他的オア回路の回路図
である。

【図２】本発明の一実施例の排他的ノア回路の回路図
である。

【図３】偶数パリティチェック回路の回路図である。

【図４】奇数パリティチェック回路の回路図である。

【図５】従来の排他的オア回路の回路図である。

【図６】従来の排他的ノア回路の回路図である。

【符号の説明】

２，３第１のＭＯＳトランジスタ対４，５第２のＭＯＳトランジスタ対Ａ，Ｂ入力信号Ｘ出力信号 TP1 〜TP4 ＰチャネルＭＯＳトランジスタ TN1 〜TN4 ＮチャネルＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 // Ｈ０３Ｍ 13/00 8730−5Ｋ (72)発明者山口修平愛知県春日井市高蔵寺町二丁目1844番２富士通ヴィエルエスアイ株式会社内 (72)発明者鵜飼裕明愛知県春日井市高蔵寺町二丁目1844番２富士通ヴィエルエスアイ株式会社内

Claims

【特許請求の範囲】

【請求項１】複数のＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタとにより構成され、入力
した２つの信号を論理演算し、その論理演算結果の信号
を出力する論理回路であって、そのゲートに異なる信号をそれぞれ入力した異なるタイ
プのＭＯＳトランジスタからなり、それらを直列接続し
た第１のＭＯＳトランジスタ対と、そのゲートに異なる信号をそれぞれ入力した同じタイプ
のＭＯＳトランジスタからなり、それらを直列接続した
第２のＭＯＳトランジスタ対とから構成された論理回
路。
【請求項２】請求項１に記載の論理回路において、前記第１のＭＯＳトランジスタ対は、２つの信号のうち
の一方の信号を入力したＰチャネルＭＯＳトランジスタ
と他方の信号を入力したＮチャネルＭＯＳトランジスタ
とを直列に接続したＭＯＳトランジスタ対と、一方の信
号を入力したＮチャネルＭＯＳトランジスタと他方の信
号を入力したＰチャネルＭＯＳトランジスタとを直列に
接続したＭＯＳトランジスタ対とから構成され、前記第２のＭＯＳトランジスタ対は、２つのＮチャネル
ＭＯＳトランジスタを直列に接続したＭＯＳトランジス
タ対と、２つのＰチャネルＭＯＳトランジスタを直列に
接続したＭＯＳトランジスタ対とから構成された論理回
路。
【請求項３】請求項２に記載の論理回路において、前記論理演算は排他的論理和であって、第１のＭＯＳトランジスタ対を高電位側電源側に配置す
るとともに、第２のＭＯＳトランジスタ対を低電位側電
源側に配置し、前記第１、第２のＭＯＳトランジスタ対の間から論理演
算結果の信号を出力するようにした論理回路。
【請求項４】請求項２に記載の論理回路において、前記論理演算は排他的否定論理和であって、第２のＭＯＳトランジスタ対を高電位側電源側に配置す
るとともに、第１のＭＯＳトランジスタ対を低電位側電
源側に配置し、前記第１、第２のＭＯＳトランジスタ対間から論理演算
結果の信号を出力するようにした論理回路。