JPH0879061A - 差動ｘｏｒ回路とそれを用いた周波数逓倍回路 - Google Patents
差動ｘｏｒ回路とそれを用いた周波数逓倍回路Info
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- JPH0879061A JPH0879061A JP6214831A JP21483194A JPH0879061A JP H0879061 A JPH0879061 A JP H0879061A JP 6214831 A JP6214831 A JP 6214831A JP 21483194 A JP21483194 A JP 21483194A JP H0879061 A JPH0879061 A JP H0879061A
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- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 電圧制御ディレイライン型ＰＬＬを用いた周
波数逓倍回路のジッタを小さくする。 【構成】 電圧制御ディレイラインより９０度ずつ位相
がずれた４つの信号を差動型ＸＯＲ回路に入力させるこ
とにより、信号伝達経路の違いによる遅延の差を低減
し、出力ジッタを減少させる。
波数逓倍回路のジッタを小さくする。 【構成】 電圧制御ディレイラインより９０度ずつ位相
がずれた４つの信号を差動型ＸＯＲ回路に入力させるこ
とにより、信号伝達経路の違いによる遅延の差を低減
し、出力ジッタを減少させる。
Description
【０００１】
【産業上の利用分野】本発明は電圧制御ディレイライン
を用いた周波数逓倍を行うＰＬＬ回路に関し、特に、そ
のジッタを低減させるＸＯＲ回路の構成に関するもので
ある。
を用いた周波数逓倍を行うＰＬＬ回路に関し、特に、そ
のジッタを低減させるＸＯＲ回路の構成に関するもので
ある。
【０００２】
【従来の技術】従来、この種の周波数逓倍回路には、例
えば図４に示す様な回路が用いられる。入力端子２３１
に加えられた入力クロック信号は電圧制御ディレイライ
ン１１３の入力端に加えられ、遅延信号が出力される。
この遅延信号と入力クロック信号は位相比較器１１１に
よって位相比較され位相比較信号を出力し、この位相比
較信号はループフィルタによって高周波成分が取り除か
れたあと、入力クロック信号と遅延信号の位相が等しく
なるように、つまり入力クロック信号の一周期と電圧制
御ディレイラインの遅延時間が等しくなるように、電圧
制御ディレイラインの遅延時間の制御を行う。
えば図４に示す様な回路が用いられる。入力端子２３１
に加えられた入力クロック信号は電圧制御ディレイライ
ン１１３の入力端に加えられ、遅延信号が出力される。
この遅延信号と入力クロック信号は位相比較器１１１に
よって位相比較され位相比較信号を出力し、この位相比
較信号はループフィルタによって高周波成分が取り除か
れたあと、入力クロック信号と遅延信号の位相が等しく
なるように、つまり入力クロック信号の一周期と電圧制
御ディレイラインの遅延時間が等しくなるように、電圧
制御ディレイラインの遅延時間の制御を行う。
【０００３】この電圧制御ディレイラインは、通常、図
７に示すように電圧制御遅延素子をチェーン状に並べて
構成されるが、これらの電圧制御遅延素子がそれぞれ同
じもので出来ているとすると、出力端３６２、３６３、
３６４、３６５等から出力される信号の位相の関係は通
過した遅延素子の個数に比例する。
７に示すように電圧制御遅延素子をチェーン状に並べて
構成されるが、これらの電圧制御遅延素子がそれぞれ同
じもので出来ているとすると、出力端３６２、３６３、
３６４、３６５等から出力される信号の位相の関係は通
過した遅延素子の個数に比例する。
【０００４】そこで、電圧制御ディレイラインの遅延時
間が入力クロックの１周期に等しいとき、全体の電圧制
御遅延素子の個数のちょうど１／４だけ通過段数の異な
る２つの出力端子から出力された２つの信号は９０度の
位相を持つ。
間が入力クロックの１周期に等しいとき、全体の電圧制
御遅延素子の個数のちょうど１／４だけ通過段数の異な
る２つの出力端子から出力された２つの信号は９０度の
位相を持つ。
【０００５】この２つの信号をＸＯＲ回路に入力するこ
とによって、入力クロック信号を逓倍した信号を出力す
ることができる。
とによって、入力クロック信号を逓倍した信号を出力す
ることができる。
【０００６】従来のＸＯＲ回路は、図５、図６に示す様
な回路を用いていた。
な回路を用いていた。
【０００７】
【発明が解決しようとする課題】図５、図６に示す様な
ＸＯＲ回路は入力信号の状態によって、信号の伝搬経路
が異なり、そのために信号入力端子およびその他の信号
の状態によって大きく遅延時間が異なっていた。
ＸＯＲ回路は入力信号の状態によって、信号の伝搬経路
が異なり、そのために信号入力端子およびその他の信号
の状態によって大きく遅延時間が異なっていた。
【０００８】例えば、図５の回路ではインバータ４３と
トランスファゲート５１を通過する経路と、トランスフ
ァゲート５２のみを通過する経路で、遅延時間が大きく
異なる。
トランスファゲート５１を通過する経路と、トランスフ
ァゲート５２のみを通過する経路で、遅延時間が大きく
異なる。
【０００９】また、図６の回路ではＮＡＮＤゲート６１
およびＯＲ−ＮＡＮＤゲート７１を通過する経路とＯＲ
−ＮＡＮＤゲート７１のみを通過する経路で、遅延時間
が大きく異なる。
およびＯＲ−ＮＡＮＤゲート７１を通過する経路とＯＲ
−ＮＡＮＤゲート７１のみを通過する経路で、遅延時間
が大きく異なる。
【００１０】ＸＯＲ回路の遅延時間が状態によって変わ
ると前記ＰＬＬクロック逓倍回路の出力クロックの周期
がＸＯＲの入力端子の状態によって変化することにな
り、それによって大きなジッタを生じていた。
ると前記ＰＬＬクロック逓倍回路の出力クロックの周期
がＸＯＲの入力端子の状態によって変化することにな
り、それによって大きなジッタを生じていた。
【００１１】本発明の目的は、このＸＯＲ回路によって
生じる出力クロックの周期の状態による変化を最小限に
抑えるＸＯＲ回路およびＰＬＬクロック逓倍回路の構成
を提供する事にある。
生じる出力クロックの周期の状態による変化を最小限に
抑えるＸＯＲ回路およびＰＬＬクロック逓倍回路の構成
を提供する事にある。
【００１２】
【課題を解決するための手段】図２に示す様な差動型の
ＸＯＲ回路を用いることにより、状態による信号伝達経
路の違いを減らし、それによりＸＯＲ回路の遅延時間の
違いを減らし、結局ＰＬＬクロック逓倍回路の出力クロ
ックのジッタを低減する。
ＸＯＲ回路を用いることにより、状態による信号伝達経
路の違いを減らし、それによりＸＯＲ回路の遅延時間の
違いを減らし、結局ＰＬＬクロック逓倍回路の出力クロ
ックのジッタを低減する。
【００１３】
【実施例】図１に本発明の電圧制御ディレイラインを用
いたＰＬＬクロック逓倍回路の実施例を示す。入力端子
２０１に加えられた入力クロック信号は電圧制御ディレ
イライン１０３の入力端に加えられ、遅延信号が出力さ
れる。この遅延信号と入力クロック信号は位相比較器１
０１によって位相比較され位相比較信号を出力し、この
位相比較信号はループフィルタによって高周波成分が取
り除かれたあと、入力クロック信号と遅延信号の位相が
等しくなるように、つまり入力クロック信号の１周期と
電圧制御ディレイラインの遅延時間が等しくなるよう
に、電圧制御ディレイラインの遅延時間の制御を行う。
いたＰＬＬクロック逓倍回路の実施例を示す。入力端子
２０１に加えられた入力クロック信号は電圧制御ディレ
イライン１０３の入力端に加えられ、遅延信号が出力さ
れる。この遅延信号と入力クロック信号は位相比較器１
０１によって位相比較され位相比較信号を出力し、この
位相比較信号はループフィルタによって高周波成分が取
り除かれたあと、入力クロック信号と遅延信号の位相が
等しくなるように、つまり入力クロック信号の１周期と
電圧制御ディレイラインの遅延時間が等しくなるよう
に、電圧制御ディレイラインの遅延時間の制御を行う。
【００１４】この電圧制御ディレイラインは、通常図７
に示すように電圧制御遅延素子をチェーン状に並べて構
成されるが、これらの電圧制御遅延素子がそれぞれ同じ
もので出来ているとすると、出力端子３６２、３６３、
３６４、３６５等から出力される信号の位相の関係は通
過した遅延素子の個数に比例する。
に示すように電圧制御遅延素子をチェーン状に並べて構
成されるが、これらの電圧制御遅延素子がそれぞれ同じ
もので出来ているとすると、出力端子３６２、３６３、
３６４、３６５等から出力される信号の位相の関係は通
過した遅延素子の個数に比例する。
【００１５】そこで、電圧制御ディレイラインの遅延時
間が入力クロックの１周期に等しいとき、全体の電圧制
御遅延素子の個数のちょうど１／４だけ通過段数の異な
る２つの出力端子から出力された２つの信号は９０度の
位相差を、１／２だけ通過段数の異なる出力端子から出
力された２つの信号は１８０度の位相差を持つ。
間が入力クロックの１周期に等しいとき、全体の電圧制
御遅延素子の個数のちょうど１／４だけ通過段数の異な
る２つの出力端子から出力された２つの信号は９０度の
位相差を、１／２だけ通過段数の異なる出力端子から出
力された２つの信号は１８０度の位相差を持つ。
【００１６】そこで、電圧制御ディレイライン内の電圧
制御遅延素子の個数を４ｎ（ｎは自然数）として、入力
から近い方からｍ、ｍ＋ｎ、ｍ＋２ｎ、ｍ＋３ｎ（ｍは
０＜ｍ≦ｎの自然数）の４つの電圧制御遅延素子の出力
端子から出力される信号は、ｍ番目の電圧制御遅延素子
の出力端子から出力される信号の位相を０度とすると、
０度、９０度、１８０度、２７０度位相が遅れた信号と
なる。
制御遅延素子の個数を４ｎ（ｎは自然数）として、入力
から近い方からｍ、ｍ＋ｎ、ｍ＋２ｎ、ｍ＋３ｎ（ｍは
０＜ｍ≦ｎの自然数）の４つの電圧制御遅延素子の出力
端子から出力される信号は、ｍ番目の電圧制御遅延素子
の出力端子から出力される信号の位相を０度とすると、
０度、９０度、１８０度、２７０度位相が遅れた信号と
なる。
【００１７】これらの信号をＸＯＲ回路に入力すること
によって逓倍した信号を生成することができる。
によって逓倍した信号を生成することができる。
【００１８】図２に本発明の差動型ＸＯＲ回路の第１の
実施例を示す。
実施例を示す。
【００１９】例えば入力端子２１１に０度、入力端子２
１３に９０度、入力端子２１２に１８０度、入力端子２
１４に２７０度位相が遅れた信号を与えるとする。
１３に９０度、入力端子２１２に１８０度、入力端子２
１４に２７０度位相が遅れた信号を与えるとする。
【００２０】この様な信号を図２の差動型ＸＯＲ回路に
与えたときの信号の例を図８に示す。
与えたときの信号の例を図８に示す。
【００２１】もし、入力端子２１１がＨｉｇｈ、入力端
子２１２がＬｏｗ、入力端子２１３がＨｉｇｈ、入力端
子２１４がＬｏｗの時、ｎＭＯＳ１、ｎＭＯＳ４、ｐＭ
ＯＳ２３、ｐＭＯＳ２４がオン、ｎＭＯＳ２、ｎＭＯＳ
３、ｐＭＯＳ２１、ｐＭＯＳ２２がオフとなり、インバ
ータ４１の入力端がＨｉｇｈとなり、インバータ４１の
出力端がＬｏｗとなる。
子２１２がＬｏｗ、入力端子２１３がＨｉｇｈ、入力端
子２１４がＬｏｗの時、ｎＭＯＳ１、ｎＭＯＳ４、ｐＭ
ＯＳ２３、ｐＭＯＳ２４がオン、ｎＭＯＳ２、ｎＭＯＳ
３、ｐＭＯＳ２１、ｐＭＯＳ２２がオフとなり、インバ
ータ４１の入力端がＨｉｇｈとなり、インバータ４１の
出力端がＬｏｗとなる。
【００２２】もし、入力端子２１１がＬｏｗ、入力端子
２１２がＨｉｇｈ、入力端子２１３がＨｉｇｈ、入力端
子２１４がＬｏｗの時、ｎＭＯＳ３、ｎＭＯＳ４、ｐＭ
ＯＳ２１、ｐＭＯＳ２４がオン、ｎＭＯＳ１、ｎＭＯＳ
２、ｐＭＯＳ２３、ｐＭＯＳ２２がオフとなり、インバ
ータ４１の入力端がＬｏｗとなり、インバータ４１の出
力端がＨｉｇｈとなる。
２１２がＨｉｇｈ、入力端子２１３がＨｉｇｈ、入力端
子２１４がＬｏｗの時、ｎＭＯＳ３、ｎＭＯＳ４、ｐＭ
ＯＳ２１、ｐＭＯＳ２４がオン、ｎＭＯＳ１、ｎＭＯＳ
２、ｐＭＯＳ２３、ｐＭＯＳ２２がオフとなり、インバ
ータ４１の入力端がＬｏｗとなり、インバータ４１の出
力端がＨｉｇｈとなる。
【００２３】もし、入力端子２１１がＨｉｇｈ、入力端
子２１２がＬｏｗ、入力端子２１３がＬｏｗ、入力端子
２１４がＨｉｇｈの時、ｎＭＯＳ１、ｎＭＯＳ２、ｐＭ
ＯＳ２３、ｎＭＯＳ２２がオン、ｎＭＯＳ３、ｎＭＯＳ
４、ｐＭＯＳ２１、ｐＭＯＳ２４がオフとなり、インバ
ータ４１の入力端がＬｏｗとなり、インバータ４１の出
力端がＨｉｇｈとなる。
子２１２がＬｏｗ、入力端子２１３がＬｏｗ、入力端子
２１４がＨｉｇｈの時、ｎＭＯＳ１、ｎＭＯＳ２、ｐＭ
ＯＳ２３、ｎＭＯＳ２２がオン、ｎＭＯＳ３、ｎＭＯＳ
４、ｐＭＯＳ２１、ｐＭＯＳ２４がオフとなり、インバ
ータ４１の入力端がＬｏｗとなり、インバータ４１の出
力端がＨｉｇｈとなる。
【００２４】もし、入力端子２１１がＬｏｗ、入力端子
２１２がＨｉｇｈ、入力端子２１３がＬｏｗ、入力端子
２１４がＨｉｇｈの時、ｎＭＯＳ３、ｎＭＯＳ２、ｐＭ
ＯＳ２１、ｐＭＯＳ２２がオン、ｎＭＯＳ１、ｎＭＯＳ
４、ｐＭＯＳ２３、ｐＭＯＳ２４がオフとなり、インバ
ータ４１の入力端がＨｉｇｈとなり、インバータ４１の
出力端がＬｏｗとなる。
２１２がＨｉｇｈ、入力端子２１３がＬｏｗ、入力端子
２１４がＨｉｇｈの時、ｎＭＯＳ３、ｎＭＯＳ２、ｐＭ
ＯＳ２１、ｐＭＯＳ２２がオン、ｎＭＯＳ１、ｎＭＯＳ
４、ｐＭＯＳ２３、ｐＭＯＳ２４がオフとなり、インバ
ータ４１の入力端がＨｉｇｈとなり、インバータ４１の
出力端がＬｏｗとなる。
【００２５】このようにこの差動型ＸＯＲ回路は通常の
ＸＯＲ回路に比べ、信号伝達経路の違いが小さく、信号
の状態による遅延時間の差が小さい。ｐＭＯＳとｎＭＯ
Ｓの違いによる立ち上がり時間と立ち下がり時間の違い
はあるが、ジッタは立ち上がりから立ち上がりまで、ま
たは立ち下がりから立ち下がりまでの周期のゆれである
ので、立ち上がり時間と立ち下がり時間の違いはあまり
影響しない。
ＸＯＲ回路に比べ、信号伝達経路の違いが小さく、信号
の状態による遅延時間の差が小さい。ｐＭＯＳとｎＭＯ
Ｓの違いによる立ち上がり時間と立ち下がり時間の違い
はあるが、ジッタは立ち上がりから立ち上がりまで、ま
たは立ち下がりから立ち下がりまでの周期のゆれである
ので、立ち上がり時間と立ち下がり時間の違いはあまり
影響しない。
【００２６】図３に本発明の差動型ＸＯＲ回路の第２の
実施例を示す。ＭＯＳトランジスタは縦積みの位置の違
い、つまり電源に直接つながれたＭＯＳトランジスタで
あるか、それとも電源との間に他のＭＯＳトランジスタ
がはさまれたＭＯＳトランジスタであるかの違い（例え
ば図２におけるｐＭＯＳトランジスタ２１と２２の位置
の違い）によって基盤効果の大きさが異なり、入力端子
の違いによって微妙に遅延時間が異なってくる。図３の
ＸＯＲ回路はこの位置の対称性をとることによってこの
基盤効果による遅延時間の違いを減らしたものである。
実施例を示す。ＭＯＳトランジスタは縦積みの位置の違
い、つまり電源に直接つながれたＭＯＳトランジスタで
あるか、それとも電源との間に他のＭＯＳトランジスタ
がはさまれたＭＯＳトランジスタであるかの違い（例え
ば図２におけるｐＭＯＳトランジスタ２１と２２の位置
の違い）によって基盤効果の大きさが異なり、入力端子
の違いによって微妙に遅延時間が異なってくる。図３の
ＸＯＲ回路はこの位置の対称性をとることによってこの
基盤効果による遅延時間の違いを減らしたものである。
【００２７】例えば図２では入力端子２１１は電源に直
接接続されたｐＭＯＳトランジスタ２１および電源に直
接接続されたｎＭＯＳトランジスタ１に接続されている
が、入力端子２１３は電源に直接接続されていないｐＭ
ＯＳトランジスタ２２および、電源に直接接続されてい
ないｎＭＯＳトランジスタ４に接続されているので、入
力端子によって接続されているトランジスタの種類が異
なる。
接接続されたｐＭＯＳトランジスタ２１および電源に直
接接続されたｎＭＯＳトランジスタ１に接続されている
が、入力端子２１３は電源に直接接続されていないｐＭ
ＯＳトランジスタ２２および、電源に直接接続されてい
ないｎＭＯＳトランジスタ４に接続されているので、入
力端子によって接続されているトランジスタの種類が異
なる。
【００２８】ところが、図３では入力端子２２１は電源
に直接接続されたｐＭＯＳトランジスタ２５、電源に直
接接続されていないｐＭＯＳトランジスタ２８、電源に
直接接続されたｎＭＯＳトランジスタ５、電源に直接接
続されていないｎＭＯＳトランジスタ８が接続され、入
力端子２２３は電源に直接接続されたｐＭＯＳトランジ
スタ２７、電源に直接接続されていないｐＭＯＳトラン
ジスタ２６、電源に直接接続されたｎＭＯＳトランジス
タ１１、電源に直接接続されていないｎＭＯＳトランジ
スタ１０が接続され、入力端子によって接続されるトラ
ンジスタの種類が等しくなっている。
に直接接続されたｐＭＯＳトランジスタ２５、電源に直
接接続されていないｐＭＯＳトランジスタ２８、電源に
直接接続されたｎＭＯＳトランジスタ５、電源に直接接
続されていないｎＭＯＳトランジスタ８が接続され、入
力端子２２３は電源に直接接続されたｐＭＯＳトランジ
スタ２７、電源に直接接続されていないｐＭＯＳトラン
ジスタ２６、電源に直接接続されたｎＭＯＳトランジス
タ１１、電源に直接接続されていないｎＭＯＳトランジ
スタ１０が接続され、入力端子によって接続されるトラ
ンジスタの種類が等しくなっている。
【００２９】こうすることによって図２のＸＯＲ回路よ
りも入力信号の状態による遅延時間の差がより小さくな
る。
りも入力信号の状態による遅延時間の差がより小さくな
る。
【００３０】
【発明の効果】以上、説明してきたように本発明の構成
を用いて、電圧制御ディレイラインを用いたＰＬＬクロ
ック逓倍回路における出力クロックのジッタを低減する
ことができる。
を用いて、電圧制御ディレイラインを用いたＰＬＬクロ
ック逓倍回路における出力クロックのジッタを低減する
ことができる。
【図１】本発明の電圧制御ディレイラインを用いたＰＬ
Ｌクロック逓倍回路の実施例を示す図である。
Ｌクロック逓倍回路の実施例を示す図である。
【図２】本発明の差動型ＸＯＲ回路の第１の実施例であ
る。
る。
【図３】本発明の差動型ＸＯＲ回路の第２の実施例であ
る。
る。
【図４】従来の電圧制御ディレイラインを用いたＰＬＬ
クロック逓倍回路の例を示す図である。
クロック逓倍回路の例を示す図である。
【図５】従来のＸＯＲ回路の構成を示す第１の実施例で
ある。
ある。
【図６】従来のＸＯＲ回路の構成を示す第２の実施例で
ある。
ある。
【図７】電圧制御ディレイラインの例である。
【図８】差動型ＸＯＲ回路の入力信号および出力信号の
例である。
例である。
１〜１２ ｎＭＯＳトランジスタ ２１〜３２ ｐＭＯＳトランジスタ ４１〜４５ インバータ回路 ５１〜５２ トランスファゲート回路 ６１ ＮＡＮＤ回路 ７１ ＯＲ−ＮＡＮＤ回路 ８１〜８８ 電圧制御遅延素子 １０１、１１１ 位相比較器 １０２、１１２ ループフィルタ １０３、１１３ 電圧制御ディレイライン １０４ 本発明の差動型ＸＯＲ回路 １１４ 従来のＸＯＲ回路 ２０１ 入力クロック端子 ３０１ 出力クロック端子 ２１１〜２１４ 入力端子 ３１１ 出力端子 ２２１〜２２４ 入力端子 ３２１ 出力端子 ２３１ 入力クロック端子 ３３１ 出力クロック端子 ２４１、２４２ 入力端子 ３４１ 出力端子 ２５１、２５２ 入力端子 ３５１ 出力端子 ２６１ 入力クロック端子 ２６２ 遅延制御素子 ３６１ 出力クロック端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/21 9199−5Ｋ
Claims (3)
- 【請求項１】ゲートが第１の入力端子に接続され、ソー
スが第１の電源端子に接続された第１のｎＭＯＳトラン
ジスタと、 ゲートが第２の入力端子に接続され、ソースが第１のｎ
ＭＯＳトランジスタのドレインと接続されたｎＭＯＳト
ランジスタと、 ゲートが第１の入力端子に接続され、ソースが第２の電
源端子に接続された第１のｐＭＯＳトランジスタと、 ゲートが第３の入力端子に接続され、ソースが第１のｐ
ＭＯＳトランジスタのドレインと接続された第２のｐＭ
ＯＳトランジスタと、 ゲートが第４の入力端子に接続され、ソースが第１の電
源端子に接続された第３のｎＭＯＳトランジスタと、 ゲートが第３の入力端子に接続され、ソースが第３のｎ
ＭＯＳトランジスタのドレインと接続された第４のｎＭ
ＯＳトランジスタと、 ゲートが第４の入力端子に接続され、ソースが第２の電
源端子に接続された第３のｐＭＯＳトランジスタと、 ゲートが第２の入力端子に接続され、ソースが第３のｐ
ＭＯＳトランジスタのドレインと接続された第４のｐＭ
ＯＳトランジスタと、 入力端が第２のｎＭＯＳトランジスタのドレインと、第
４のｎＭＯＳトランジスタのドレインと、第２のｐＭＯ
Ｓトランジスタのドレインと、第４のｐＭＯＳトランジ
スタのドレインに接続され、出力端が第１の出力端子と
接続されたインバータからなり、 第１の入力端子と第４の入力端子に加えられる信号が１
８０度ずれた位相を持ち、第２の入力端子と第３の入力
端子に加えられる信号が１８０度ずれた位相を持つ事を
特徴とした差動ＸＯＲ回路。 - 【請求項２】ゲートが第１の入力端子と接続され、ソー
スが第１の電源端子に接続された第１のｎＭＯＳトラン
ジスタと、 ゲートが第２の入力端子と接続され、ソースが第１のｎ
ＭＯＳトランジスタのドレインと接続された第２のｎＭ
ＯＳトランジスタと、 ゲートが第２の入力端子と接続され、ソースが第１の電
源端子に接続された第３のｎＭＯＳトランジスタと、 ゲートが第１の入力端子と接続され、ソースが第３のｎ
ＭＯＳトランジスタのドレインと接続された第４のｎＭ
ＯＳトランジスタと、 ゲートが第１の入力端子と接続され、ソースが第２の電
源端子に接続された第１のｐＭＯＳトランジスタと、 ゲートが第３の入力端子と接続され、ソースが第１のｐ
ＭＯＳトランジスタのドレインと接続された第２のｐＭ
ＯＳトランジスタと、 ゲートが第３の入力端子と接続され、ソースが第２の電
源端子に接続された第３のｐＭＯＳトランジスタと、 ゲートが第１の入力端子と接続され、ソースが第３のｐ
ＭＯＳトランジスタのドレインと接続された第４のｐＭ
ＯＳトランジスタと、 ゲートが第４の入力端子と接続され、ソースが第１の電
源端子に接続された第５のｎＭＯＳトランジスタと、 ゲートが第３の入力端子と接続され、ソースが第５のｎ
ＭＯＳトランジスタのドレインと接続された第６のｎＭ
ＯＳトランジスタと、 ゲートが第３の入力端子と接続され、ソースが第１の電
源端子に接続された第７のｎＭＯＳトランジスタと、 ゲートが第４の入力端子と接続され、ソースが第７のｎ
ＭＯＳトランジスタのドレインと接続された第８のｎＭ
ＯＳトランジスタと、 ゲートが第４の入力端子と接続され、ソースが第２の電
源端子に接続された第５のｐＭＯＳトランジスタと、 ゲートが第２の入力端子と接続され、ソースが第５のｐ
ＭＯＳトランジスタのドレインと接続された第６のｐＭ
ＯＳトランジスタと、 ゲートが第２の入力端子と接続され、ソースが第２の電
源端子に接続された第７のｐＭＯＳトランジスタと、 ゲートが第４の入力端子と接続され、ソースが第７のｐ
ＭＯＳトランジスタのドレインと接続された第８のｐＭ
ＯＳトランジスタと、 入力端が第２のｎＭＯＳトランジスタのドレインと、第
４のｎＭＯＳトランジスタのドレインと、第６のｎＭＯ
Ｓトランジスタのドレインと、第８のｎＭＯＳトランジ
スタのドレインと、第２のｐＭＯＳトランジスタのドレ
インと、第４のｐＭＯＳトランジスタのドレインと、第
６のｐＭＯＳトランジスタのドレインと、第８のｐＭＯ
Ｓトランジスタのドレインと接続され、出力端が第１の
出力端子と接続されたインバータと、からなり、 第１の入力端子と第４の入力端子に加えられる信号が１
８０度ずれた位相を持ち、第２の入力端子と第３の入力
端子に加えられる信号が１８０度ずれた位相を持つ事を
特徴とした差動ＸＯＲ回路。 - 【請求項３】入力端が第１の入力端子と接続された電圧
制御ディレイラインと、 ２つの入力端に、電圧制御ディレイラインの出力端と第
１の入力端子が接続された位相比較器と、 入力端にこの位相比較器の出力端が接続され、出力端が
前記電圧制御ディレイラインの遅延制御素子と接続され
たループフィルタと、 ４つの入力端に、前記電圧制御ディレイラインの、そこ
から出力される信号がそれぞれ異なる位相を持つ４つの
出力端が接続され、出力端が第１の出力端子に接続され
た請求項１または２の差動ＸＯＲ回路と、を備え、 第１の入力端子にクロック信号が入力されると、第１の
出力端子に逓倍されたクロック信号が出力されることを
特徴としたＰＬＬ周波数逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6214831A JP2581463B2 (ja) | 1994-09-08 | 1994-09-08 | 差動ｘｏｒ回路とそれを用いた周波数逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6214831A JP2581463B2 (ja) | 1994-09-08 | 1994-09-08 | 差動ｘｏｒ回路とそれを用いた周波数逓倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0879061A true JPH0879061A (ja) | 1996-03-22 |
| JP2581463B2 JP2581463B2 (ja) | 1997-02-12 |
Family
ID=16662267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6214831A Expired - Fee Related JP2581463B2 (ja) | 1994-09-08 | 1994-09-08 | 差動ｘｏｒ回路とそれを用いた周波数逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581463B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002374159A (ja) * | 2001-06-12 | 2002-12-26 | Fujitsu Ltd | 出力回路 |
| EP0800275B1 (en) * | 1996-04-01 | 2006-01-18 | Kabushiki Kaisha Toshiba | A frequency multiplier using a voltage controlled delay circuit |
| WO2008141102A3 (en) * | 2007-05-11 | 2009-01-22 | Skyworks Solutions Inc | Systems and methods for providing a clock signal |
| JP2009071822A (ja) * | 2007-09-14 | 2009-04-02 | Dongbu Hitek Co Ltd | 位相クロック発生器 |
| US9397644B2 (en) | 2014-08-14 | 2016-07-19 | Samsung Electronics Co., Ltd. | Frequency doubler |
-
1994
- 1994-09-08 JP JP6214831A patent/JP2581463B2/ja not_active Expired - Fee Related
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| WO2008141102A3 (en) * | 2007-05-11 | 2009-01-22 | Skyworks Solutions Inc | Systems and methods for providing a clock signal |
| US7919997B2 (en) | 2007-05-11 | 2011-04-05 | Skyworks Solutions, Inc. | Systems and methods for providing a clock signal |
| US7956656B2 (en) | 2007-05-11 | 2011-06-07 | Skyworks Solutions, Inc. | Systems and methods for providing a clock signal |
| US8212593B2 (en) | 2007-05-11 | 2012-07-03 | Skyworks Solutions, Inc. | Systems and methods for providing a clock signal |
| JP2009071822A (ja) * | 2007-09-14 | 2009-04-02 | Dongbu Hitek Co Ltd | 位相クロック発生器 |
| US9397644B2 (en) | 2014-08-14 | 2016-07-19 | Samsung Electronics Co., Ltd. | Frequency doubler |
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| Publication number | Publication date |
|---|---|
| JP2581463B2 (ja) | 1997-02-12 |
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