JPH088260A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH088260A JPH088260A JP7057346A JP5734695A JPH088260A JP H088260 A JPH088260 A JP H088260A JP 7057346 A JP7057346 A JP 7057346A JP 5734695 A JP5734695 A JP 5734695A JP H088260 A JPH088260 A JP H088260A
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- JP
- Japan
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- insulating layer
- semiconductor device
- layer
- transistor
- transistors
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- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 フリップチップ・タイプの半導体装置に関
し、α線によるソフトエラーを無くすることを目的とす
る。 【構成】 複数のトランジスタ14がマトリックス状にパ
ターン形成されてある半導体基板１上に第１の絶縁層
６，配線層７，第２の絶縁層８と層形成すると共に、第
１と第２の絶縁層６，８にビアを設けて、トランジスタ
14を第２の絶縁層８上に設けてあるはんだバンプ11と回
路接続してなる半導体装置において、それぞれのトラン
ジスタ14の直上の第１の絶縁層６に設けてある第１のビ
アと、はんだバンプ11の真下の第２の絶縁層８に設けて
ある第２のビア９とがそれぞれ位置ずれしてパターン形
成してあることを特徴として半導体装置を構成する。
し、α線によるソフトエラーを無くすることを目的とす
る。 【構成】 複数のトランジスタ14がマトリックス状にパ
ターン形成されてある半導体基板１上に第１の絶縁層
６，配線層７，第２の絶縁層８と層形成すると共に、第
１と第２の絶縁層６，８にビアを設けて、トランジスタ
14を第２の絶縁層８上に設けてあるはんだバンプ11と回
路接続してなる半導体装置において、それぞれのトラン
ジスタ14の直上の第１の絶縁層６に設けてある第１のビ
アと、はんだバンプ11の真下の第２の絶縁層８に設けて
ある第２のビア９とがそれぞれ位置ずれしてパターン形
成してあることを特徴として半導体装置を構成する。
Description
【０００１】
【産業上の利用分野】本発明はα線によるソフトエラー
を低減した半導体装置に関する。大量の情報を迅速に処
理する必要から、情報処理装置は大容量化が行なわれて
おり、この装置の主体を構成する半導体装置は単位素子
の小型化による大容量化が行なわれてＬＳＩやＶＬＳＩ
が実用化されており、更にＵＬＳＩの開発が進められて
いる。
を低減した半導体装置に関する。大量の情報を迅速に処
理する必要から、情報処理装置は大容量化が行なわれて
おり、この装置の主体を構成する半導体装置は単位素子
の小型化による大容量化が行なわれてＬＳＩやＶＬＳＩ
が実用化されており、更にＵＬＳＩの開発が進められて
いる。
【０００２】こゝで、半導体装置のパッケージング方法
としてＴＡＢ（Tape Automated Bonding) 構造と並んで
フリップチップ構造が広く用いられており、この構造は
半導体基板上にマトリックス状に形成してあるトランジ
スタの上に第１の絶縁層を設けて絶縁すると共に、この
第１の絶縁層にビア（Via)を設けてトランジスタのエミ
ッタ, ベースおよびコレクタの配線引出しを行なった
後、この上に導体線路をパターン形成して第１の配線層
を形成し、マトリックス状に形成してある多数のトラン
ジスタの回路接続を行い、次に、この第１の配線層の上
に第２の絶縁層を設けると共に第２の絶縁層にビアを設
け、このビアの上に外部接続用のはんだバンプを設ける
ものである。
としてＴＡＢ（Tape Automated Bonding) 構造と並んで
フリップチップ構造が広く用いられており、この構造は
半導体基板上にマトリックス状に形成してあるトランジ
スタの上に第１の絶縁層を設けて絶縁すると共に、この
第１の絶縁層にビア（Via)を設けてトランジスタのエミ
ッタ, ベースおよびコレクタの配線引出しを行なった
後、この上に導体線路をパターン形成して第１の配線層
を形成し、マトリックス状に形成してある多数のトラン
ジスタの回路接続を行い、次に、この第１の配線層の上
に第２の絶縁層を設けると共に第２の絶縁層にビアを設
け、このビアの上に外部接続用のはんだバンプを設ける
ものである。
【０００３】こゝで、はんだバンプの構成材として鉛
（Pb) 合金が多く使用されているが、天然のＰb は４種
類の同位元素すなわち、 204Ｐb, 206Ｐb, 207Ｐb, 208
Ｐb の混合物であり、トリウム（Ｔh)崩壊系列, ウラニ
ウム（Ｕ）崩壊系列, アクチウム（Ａc ）崩壊系列の最
終生成物であることから、α崩壊を伴い、α線を放出
し、このα線を受けて半導体装置がソフトエラーを起こ
すと云う問題がある。
（Pb) 合金が多く使用されているが、天然のＰb は４種
類の同位元素すなわち、 204Ｐb, 206Ｐb, 207Ｐb, 208
Ｐb の混合物であり、トリウム（Ｔh)崩壊系列, ウラニ
ウム（Ｕ）崩壊系列, アクチウム（Ａc ）崩壊系列の最
終生成物であることから、α崩壊を伴い、α線を放出
し、このα線を受けて半導体装置がソフトエラーを起こ
すと云う問題がある。
【０００４】
【従来の技術】図２はフリップチップ構造をとる従来の
半導体装置の部分的な断面図（Ａ）と平面図（Ｂ）を示
すもので、例えば、ｐ型のシリコン基板（p-Ｓi 基板）
１の上にある多数のトランジスタ形成位置に、それぞれ
ｎ型となる不純物元素を埋め込んで埋め込み領域２（コ
レクタ領域）を形成した後、この基板上にＣＶＤ（気相
成長法）などによりｎ- Ｓi 層３をエピタキシャル成長
させ、次に、トランジスタ形成位置に選択的にイオン注
入を行なってｐ- Ｓi 領域４（ベース領域）とｎ + Ｓi
領域５（エミッタ領域）を作り、拡散を行なわせてトラ
ンジスタを形成する。
半導体装置の部分的な断面図（Ａ）と平面図（Ｂ）を示
すもので、例えば、ｐ型のシリコン基板（p-Ｓi 基板）
１の上にある多数のトランジスタ形成位置に、それぞれ
ｎ型となる不純物元素を埋め込んで埋め込み領域２（コ
レクタ領域）を形成した後、この基板上にＣＶＤ（気相
成長法）などによりｎ- Ｓi 層３をエピタキシャル成長
させ、次に、トランジスタ形成位置に選択的にイオン注
入を行なってｐ- Ｓi 領域４（ベース領域）とｎ + Ｓi
領域５（エミッタ領域）を作り、拡散を行なわせてトラ
ンジスタを形成する。
【０００５】次に、ＣＶＤなどの方法で二酸化硅素（Ｓ
i Ｏ2 ）や窒化硅素（Ｓi3Ｎ4 ）などからなる第１の絶
縁層６を形成し、これに各トランジスタのコレクタ領
域，エミッタ領域，ベース領域と回路接続するための第
１のビア（Via)を形成すると共に、第１の絶縁層６の上
に各トランジスタを結ぶ微細な導体線路よりなる配線層
７を形成する。
i Ｏ2 ）や窒化硅素（Ｓi3Ｎ4 ）などからなる第１の絶
縁層６を形成し、これに各トランジスタのコレクタ領
域，エミッタ領域，ベース領域と回路接続するための第
１のビア（Via)を形成すると共に、第１の絶縁層６の上
に各トランジスタを結ぶ微細な導体線路よりなる配線層
７を形成する。
【０００６】次に、この配線層７の上にＳi Ｏ2 やＳi3
Ｎ4 よりなる第２の絶縁層８を設けて絶縁した後、外部
接続のため、第２の絶縁層８に第２のビア９を形成し、
ニッケル（Ｎi)／金（Ａu ）の接合層などよりなるパッ
ド10を介してはんだバンプ11を設けることにより、同図
（Ｂ）に示すようにはんだバンプ11がマトリックス状に
配列している半導体装置ができ上がっている。
Ｎ4 よりなる第２の絶縁層８を設けて絶縁した後、外部
接続のため、第２の絶縁層８に第２のビア９を形成し、
ニッケル（Ｎi)／金（Ａu ）の接合層などよりなるパッ
ド10を介してはんだバンプ11を設けることにより、同図
（Ｂ）に示すようにはんだバンプ11がマトリックス状に
配列している半導体装置ができ上がっている。
【０００７】然し、はんだバンプ11を形成するＰb から
はα線を発生し、トランジスタを誤動作させることか
ら、トランジスタの真上にはんだバンプ11は形成できな
い。そこで、同図（Ａ）に示すようにトランジスタより
はんだバンプ11を遙かに離して形成していた。
はα線を発生し、トランジスタを誤動作させることか
ら、トランジスタの真上にはんだバンプ11は形成できな
い。そこで、同図（Ａ）に示すようにトランジスタより
はんだバンプ11を遙かに離して形成していた。
【０００８】具体的には同図（Ｂ）に示すようにＳi 基
板１の中央にトランジスタをマトリックス状に形成して
活性領域13とし、この外側を取り囲む形にはんだバンプ
11を設けることで、ソフトエラーの発生を防いでいた。
板１の中央にトランジスタをマトリックス状に形成して
活性領域13とし、この外側を取り囲む形にはんだバンプ
11を設けることで、ソフトエラーの発生を防いでいた。
【０００９】然し、ＬＳＩよりＶＬＳＩに、さらにＵＬ
ＳＩへと集積度が増してゆく現在、トランジスタが形成
されている活性領域上にはんだバンプを形成できれば半
導体装置が小型化できることから、色々な構造が提案さ
れている。
ＳＩへと集積度が増してゆく現在、トランジスタが形成
されている活性領域上にはんだバンプを形成できれば半
導体装置が小型化できることから、色々な構造が提案さ
れている。
【００１０】例えば図３は第２の絶縁層８の厚さを約50
μm と厚くすることによりα線を減衰させ、これにより
ソフトエラーを無くするものである。( 特開平5-23500
0)すなわち、α線の飛翔距離は空気中では数cm, 金属材
料中では数μm またポリイミドなどの絶縁樹脂中では0.
1 〜0.7 μm である。そこで、第２の絶縁層８をポリイ
ミドなどα線の減衰量の大きな樹脂を用いて約50μm と
厚く形成し、また、ビア９の形成金属にα線の減衰量の
大きな銅（Ｃu ）を用いることによりトランジスタ14の
直上にはんだバンプ11の形成を可能にしている。
μm と厚くすることによりα線を減衰させ、これにより
ソフトエラーを無くするものである。( 特開平5-23500
0)すなわち、α線の飛翔距離は空気中では数cm, 金属材
料中では数μm またポリイミドなどの絶縁樹脂中では0.
1 〜0.7 μm である。そこで、第２の絶縁層８をポリイ
ミドなどα線の減衰量の大きな樹脂を用いて約50μm と
厚く形成し、また、ビア９の形成金属にα線の減衰量の
大きな銅（Ｃu ）を用いることによりトランジスタ14の
直上にはんだバンプ11の形成を可能にしている。
【００１１】然し、半導体装置の小型化を実現するには
第２の絶縁層８をあまり厚くしないで、且つα線をカッ
トできる構造が望ましい。
第２の絶縁層８をあまり厚くしないで、且つα線をカッ
トできる構造が望ましい。
【００１２】
【発明が解決しようとする課題】フリップチップ構造を
とる半導体装置にははんだバンプが使用されているが、
はんだバンプからはα線が放射されており、これによる
ソフトエラーが生ずることから、これを防ぐために、は
んだバンプを活性領域より離して設けることで対処して
きたが、高集積化の点からは望ましくない。
とる半導体装置にははんだバンプが使用されているが、
はんだバンプからはα線が放射されており、これによる
ソフトエラーが生ずることから、これを防ぐために、は
んだバンプを活性領域より離して設けることで対処して
きたが、高集積化の点からは望ましくない。
【００１３】そこで、最近、図３に示すように、各トラ
ンジスタを回路接続する配線層７の上に設けてある第２
の絶縁層８を厚く形成し、第２のビア９を長く形成する
ことによりα線を減衰させ、ソフトエラーを無くする方
法が提案されている。
ンジスタを回路接続する配線層７の上に設けてある第２
の絶縁層８を厚く形成し、第２のビア９を長く形成する
ことによりα線を減衰させ、ソフトエラーを無くする方
法が提案されている。
【００１４】然し、第２の絶縁層８を約50μm と厚く形
成することは第２のビア９の生産性を著しく低下させ、
歩留りの減少が避けられない。そこで、この対策が課題
である。
成することは第２のビア９の生産性を著しく低下させ、
歩留りの減少が避けられない。そこで、この対策が課題
である。
【００１５】
【課題を解決するための手段】上記の課題はそれぞれの
トランジスタの直上の第１の絶縁層に設けてある第１の
ビアと、はんだバンプの真下の第２の絶縁層に設けてあ
る第２のビアとがそれぞれ位置ずれしてパターン形成し
てあることを特徴として半導体装置を構成することによ
り解決することができる。
トランジスタの直上の第１の絶縁層に設けてある第１の
ビアと、はんだバンプの真下の第２の絶縁層に設けてあ
る第２のビアとがそれぞれ位置ずれしてパターン形成し
てあることを特徴として半導体装置を構成することによ
り解決することができる。
【００１６】
【作用】本発明ははんだバンプをトランジスタ形成領域
より屈曲して設けることによりはんだバンプとトランジ
スタとの距離を稼ぎ、α線を減衰させ吸収するものであ
る。
より屈曲して設けることによりはんだバンプとトランジ
スタとの距離を稼ぎ、α線を減衰させ吸収するものであ
る。
【００１７】先に記したようにα線の飛翔距離は金属材
料中では数μm あるのに対し、ポリイミドのような樹脂
中では0.1 〜0.7 μm で減衰する。そのため、第２の絶
縁層を有機絶縁材料で形成すればよいが、ビアは導電性
のよい金属で形成する必要があるため、少なくとも10μ
m 以上の長さをもつビアが必要で、スパッタ法や真空蒸
着法で金属の孔埋めを行い、ビアを形成することは殆ど
不可能である。
料中では数μm あるのに対し、ポリイミドのような樹脂
中では0.1 〜0.7 μm で減衰する。そのため、第２の絶
縁層を有機絶縁材料で形成すればよいが、ビアは導電性
のよい金属で形成する必要があるため、少なくとも10μ
m 以上の長さをもつビアが必要で、スパッタ法や真空蒸
着法で金属の孔埋めを行い、ビアを形成することは殆ど
不可能である。
【００１８】そこで、本発明は図１（Ａ）に示すように
第１の絶縁層６に形成する第１のビアと第２の絶縁層８
に形成する第２のビア９を位置ずれして形成し、第１の
絶縁層上に形成してある配線層７で距離を稼ぎ、その長
さを10μm 以上とすることによりα線による障害を無く
するものである。
第１の絶縁層６に形成する第１のビアと第２の絶縁層８
に形成する第２のビア９を位置ずれして形成し、第１の
絶縁層上に形成してある配線層７で距離を稼ぎ、その長
さを10μm 以上とすることによりα線による障害を無く
するものである。
【００１９】このようにすると、第１の絶縁層６と第２
の絶縁層８に形成するビアの長さは従来と同様でよく、
従って、製造歩留りの低下を無くすることができる。な
お、本発明ははんだバンプ11の形成位置を同図（Ｂ）に
示すようにマトリックス状に形成されている４個のトラ
ンジスタ14の中心位置、または、同図（Ｃ）に示すよう
に各トランジスタよりも縦方向に半ピッチずれた位置と
するもので、各トランジスタ14の真上にある第１の絶縁
層６にエミッタ，ベース，コレクタのビアを設けて配線
層７にパターン形成してある導体線路に回路接続し、次
に、これよりずれた位置に設けてあるビア９を通じては
んだバンプ11に回路接続するもので、このような方法を
とることによりα線による障害を防ぐことができる。
の絶縁層８に形成するビアの長さは従来と同様でよく、
従って、製造歩留りの低下を無くすることができる。な
お、本発明ははんだバンプ11の形成位置を同図（Ｂ）に
示すようにマトリックス状に形成されている４個のトラ
ンジスタ14の中心位置、または、同図（Ｃ）に示すよう
に各トランジスタよりも縦方向に半ピッチずれた位置と
するもので、各トランジスタ14の真上にある第１の絶縁
層６にエミッタ，ベース，コレクタのビアを設けて配線
層７にパターン形成してある導体線路に回路接続し、次
に、これよりずれた位置に設けてあるビア９を通じては
んだバンプ11に回路接続するもので、このような方法を
とることによりα線による障害を防ぐことができる。
【００２０】さて、α線によるソフトエラーを防ぐには
はんだバンプ11とトランジスタ14との距離を大きくとれ
ばよいが、本発明においてはパッド10をニッケル（Ｎi
）膜とα線放射量の少ない金属膜との接合層で形成
し、このα線放射量の少ない金属膜の厚さを大きくとる
ことにより、α線によるソフトエラーを抑制するもので
ある。
はんだバンプ11とトランジスタ14との距離を大きくとれ
ばよいが、本発明においてはパッド10をニッケル（Ｎi
）膜とα線放射量の少ない金属膜との接合層で形成
し、このα線放射量の少ない金属膜の厚さを大きくとる
ことにより、α線によるソフトエラーを抑制するもので
ある。
【００２１】すなわち、従来ははんだバンプ11とトラン
ジスタ14との距離を大きくとる方法として、第２の絶縁
層８の厚さを厚くしていたが、本発明はパッド10を厚く
形成することにより、製造歩留りを下げることなくα線
によるソフトエラーを抑制するものである。こゝで、パ
ッド10は一般にはんだバンプ11を構成するはんだがビア
へ拡散するのを防ぐためにＮi 膜で形成されており、Ｎ
i は拡散阻止作用が顕著なことからバリアメタルと言わ
れている。
ジスタ14との距離を大きくとる方法として、第２の絶縁
層８の厚さを厚くしていたが、本発明はパッド10を厚く
形成することにより、製造歩留りを下げることなくα線
によるソフトエラーを抑制するものである。こゝで、パ
ッド10は一般にはんだバンプ11を構成するはんだがビア
へ拡散するのを防ぐためにＮi 膜で形成されており、Ｎ
i は拡散阻止作用が顕著なことからバリアメタルと言わ
れている。
【００２２】一方、金属のα線放射量（Count ／hour・
cm2 ）は次に示すようにＡg ，Ｃu，Ｎi は少ない。 Ａg ，Ｃu ，Ｎi ・・・・・・・・・0.005 〜0.01 Count／hour・cm2 Ｓn ，Ｓn-Ａg ，Ａu-Ｓn ・・・・・・・・・ 0.1 〜1.0 〃 Ｓn-５％Ｐb ・・・・・・・・・ 0.5 〜3.0 〃 Ｐb ・・・・・・・・・ 5.0 〜20.0 〃 そこで、本発明においてはスパッタ法または真空蒸着法
などによりＮi バリア膜を1000Å程度の厚さに形成し、
写真蝕刻技術（フォトリソグラフィ）によりパッドを形
成した後、この上に無電解メッキ法などによりＡg ，Ｃ
u ，Ｎi のようにα線放射量の少ない金属を厚めに形成
して接合層とし、この上にはんだバンプを設けるもの
で、第１の絶縁層に設ける第１のビアと第２の絶縁層に
設ける第２のビアとをずらせて形成し、且つ、パッドを
α線放射量の少ない金属をＮi 膜の上に厚く形成する方
法をとることによりα線によるソフトエラーを軽減する
ことができる。
cm2 ）は次に示すようにＡg ，Ｃu，Ｎi は少ない。 Ａg ，Ｃu ，Ｎi ・・・・・・・・・0.005 〜0.01 Count／hour・cm2 Ｓn ，Ｓn-Ａg ，Ａu-Ｓn ・・・・・・・・・ 0.1 〜1.0 〃 Ｓn-５％Ｐb ・・・・・・・・・ 0.5 〜3.0 〃 Ｐb ・・・・・・・・・ 5.0 〜20.0 〃 そこで、本発明においてはスパッタ法または真空蒸着法
などによりＮi バリア膜を1000Å程度の厚さに形成し、
写真蝕刻技術（フォトリソグラフィ）によりパッドを形
成した後、この上に無電解メッキ法などによりＡg ，Ｃ
u ，Ｎi のようにα線放射量の少ない金属を厚めに形成
して接合層とし、この上にはんだバンプを設けるもの
で、第１の絶縁層に設ける第１のビアと第２の絶縁層に
設ける第２のビアとをずらせて形成し、且つ、パッドを
α線放射量の少ない金属をＮi 膜の上に厚く形成する方
法をとることによりα線によるソフトエラーを軽減する
ことができる。
【００２３】
実施例１：（図１Ｂ参照） ｐ- Ｓi 基板１の上のそれぞれのトランジスタ形成位置
にｎ+ の埋め込み層を形成した後、この上にｎ型層をエ
ピタキシャル成長させ、次に、イオン注入法によりｐ型
領域を作ってベース領域とし、次に、このｐ型領域にイ
オン注入を行なってｎ+ 領域を作ってエミッタ領域と
し、また、拡散法により埋め込み層と結んでコレクタ領
域を作り、このようにしてマトリックス状にトランジス
タをパターン形成した。
にｎ+ の埋め込み層を形成した後、この上にｎ型層をエ
ピタキシャル成長させ、次に、イオン注入法によりｐ型
領域を作ってベース領域とし、次に、このｐ型領域にイ
オン注入を行なってｎ+ 領域を作ってエミッタ領域と
し、また、拡散法により埋め込み層と結んでコレクタ領
域を作り、このようにしてマトリックス状にトランジス
タをパターン形成した。
【００２４】次に、スパッタ法により5000Åの厚さにＳ
i Ｏ2 層を形成して第１の絶縁層６とし、ＲＩＥ（反応
性イオンエンチング）を使用する写真蝕刻技術（ホトリ
ソグラフィ）によりトランジスタの直上にエミッタ，ベ
ース，コレクタ用の孔開けを行なった後、Ｃu を真空蒸
着し、孔埋めをして第１のビアを形成すると共に、Ｃu
膜を選択エッチングして配線層７をパターン形成した。
i Ｏ2 層を形成して第１の絶縁層６とし、ＲＩＥ（反応
性イオンエンチング）を使用する写真蝕刻技術（ホトリ
ソグラフィ）によりトランジスタの直上にエミッタ，ベ
ース，コレクタ用の孔開けを行なった後、Ｃu を真空蒸
着し、孔埋めをして第１のビアを形成すると共に、Ｃu
膜を選択エッチングして配線層７をパターン形成した。
【００２５】次に、この上に感光性ポリイミド前駆体ワ
ニスをプリベーク後の厚さが１μmとなるようにスピン
コートし、90℃で１時間加熱して溶剤乾燥を行なって
後、紫外線のマスク露光を行なって、４個のトランジス
タの中間位置を感光させ、N-メチル-2- ピロリドンを用
いて超音波現像を行い、エチルアルコールでリンスした
後、350 ℃で30分の加熱を行なってイミド化させ、ビア
形成用の孔をもつ第２の絶縁層８を形成した。
ニスをプリベーク後の厚さが１μmとなるようにスピン
コートし、90℃で１時間加熱して溶剤乾燥を行なって
後、紫外線のマスク露光を行なって、４個のトランジス
タの中間位置を感光させ、N-メチル-2- ピロリドンを用
いて超音波現像を行い、エチルアルコールでリンスした
後、350 ℃で30分の加熱を行なってイミド化させ、ビア
形成用の孔をもつ第２の絶縁層８を形成した。
【００２６】次に、この上にCuを蒸着して孔埋めを行な
った後、選択エッチングを行い、第２のビア９を形成
し、次に、この第２の絶縁層８の上にＡu 膜とＮi 膜を
約1000Åの厚さに形成した後、写真蝕刻技術を用いてパ
ターン形成を行ってパッド10を作り、この上に転写法に
よりはんだバンプ11を形成した。
った後、選択エッチングを行い、第２のビア９を形成
し、次に、この第２の絶縁層８の上にＡu 膜とＮi 膜を
約1000Åの厚さに形成した後、写真蝕刻技術を用いてパ
ターン形成を行ってパッド10を作り、この上に転写法に
よりはんだバンプ11を形成した。
【００２７】このような方法をとることによりはんだバ
ンプ11をトランジスタ14よりビア距離で100 μm 以上離
すことができ、これによりα線のソフトエラーを軽減す
ることができた。 実施例２：（図１Ｃ参照） 実施例１と全く同様にしてｐ−Ｓi 基板１の上にトラン
ジスタをマトリックス状に形成した後、第１の絶縁層６
をＳi Ｏ2 層を用いて形成し、各トランジスタ14の直上
にエミッタ，ベース，コレクタ用の孔開けを行なった
後、Ｃu を真空蒸着し、孔埋めをして第１のビアを形成
すると共に、Ｃu 膜を選択エッチングして配線層７をパ
ターン形成した。
ンプ11をトランジスタ14よりビア距離で100 μm 以上離
すことができ、これによりα線のソフトエラーを軽減す
ることができた。 実施例２：（図１Ｃ参照） 実施例１と全く同様にしてｐ−Ｓi 基板１の上にトラン
ジスタをマトリックス状に形成した後、第１の絶縁層６
をＳi Ｏ2 層を用いて形成し、各トランジスタ14の直上
にエミッタ，ベース，コレクタ用の孔開けを行なった
後、Ｃu を真空蒸着し、孔埋めをして第１のビアを形成
すると共に、Ｃu 膜を選択エッチングして配線層７をパ
ターン形成した。
【００２８】次に、同様にポリイミドよりなる第２の絶
縁層８を形成した後、縦方向のトランジスタ14の中間位
置にビア形成用の孔開けを行い、この上にＣu を蒸着し
て孔埋めを行なった後、選択エッチングを行い、第２の
ビア９を形成し、次に、この上にＡu 膜とＮi 膜を約10
00Åの厚さに形成した後、写真蝕刻技術を用いてパター
ン形成を行ってパッド10を作り、この上に転写法により
はんだバンプ11を形成した。 このような方法をとるこ
とによりはんだバンプ11をトランジスタ14よりビア距離
で100 μm 以上離すことができ、これによりα線のソフ
トエラーを軽減することができた。 実施例３：５枚のガラス基板上にそれぞれポリアミック
酸溶液をスピンコートし、溶剤乾燥を行った後、450 ℃
で３時間キュアして厚さが約５μm のポリイミド膜を形
成して基板とした。この上にスパッタ法により5000Åの
厚さにＳi Ｏ2 層を形成して第１の絶縁層とし、ＲＩＥ
により径10μm の孔開けを行なった後、Cuを真空蒸着
し、孔埋めをして第１のビアを形成すると共に、Ｃu 膜
を選択エッチングして配線層をパターン形成した。
縁層８を形成した後、縦方向のトランジスタ14の中間位
置にビア形成用の孔開けを行い、この上にＣu を蒸着し
て孔埋めを行なった後、選択エッチングを行い、第２の
ビア９を形成し、次に、この上にＡu 膜とＮi 膜を約10
00Åの厚さに形成した後、写真蝕刻技術を用いてパター
ン形成を行ってパッド10を作り、この上に転写法により
はんだバンプ11を形成した。 このような方法をとるこ
とによりはんだバンプ11をトランジスタ14よりビア距離
で100 μm 以上離すことができ、これによりα線のソフ
トエラーを軽減することができた。 実施例３：５枚のガラス基板上にそれぞれポリアミック
酸溶液をスピンコートし、溶剤乾燥を行った後、450 ℃
で３時間キュアして厚さが約５μm のポリイミド膜を形
成して基板とした。この上にスパッタ法により5000Åの
厚さにＳi Ｏ2 層を形成して第１の絶縁層とし、ＲＩＥ
により径10μm の孔開けを行なった後、Cuを真空蒸着
し、孔埋めをして第１のビアを形成すると共に、Ｃu 膜
を選択エッチングして配線層をパターン形成した。
【００２９】次に、この上に再びスパッタ法により5000
Åの厚さにＳi Ｏ2 層を形成して第２の絶縁層とし、第
１のビアより50μm ずらせた位置にＲＩＥにより径10μ
m の孔開けを行なった後、Ｃu を蒸着して孔埋めを行
い、次に、選択エッチングを行って第２のビアを形成し
た。そして、この第２の絶縁層の上にスパッタ法により
Ｎｉ膜を約1000Åの厚さに形成し、選択エッチングを行
ってパッドをパターン形成した。
Åの厚さにＳi Ｏ2 層を形成して第２の絶縁層とし、第
１のビアより50μm ずらせた位置にＲＩＥにより径10μ
m の孔開けを行なった後、Ｃu を蒸着して孔埋めを行
い、次に、選択エッチングを行って第２のビアを形成し
た。そして、この第２の絶縁層の上にスパッタ法により
Ｎｉ膜を約1000Åの厚さに形成し、選択エッチングを行
ってパッドをパターン形成した。
【００３０】次に、かゝる５枚のガラス基板の内の３枚
について、パッドの上にＡg ，ＣuおよびＮi の無電解
メッキを５μm の厚さに行い、また、二枚については従
来と同様に1000Åの厚さにＡu をスパッタして後、選択
エッチングを行って接合層からなるパッドを形成した。
について、パッドの上にＡg ，ＣuおよびＮi の無電解
メッキを５μm の厚さに行い、また、二枚については従
来と同様に1000Åの厚さにＡu をスパッタして後、選択
エッチングを行って接合層からなるパッドを形成した。
【００３１】そして、このパッドの上に転写法によりは
んだバンプを形成した後、ヒドラジンを用いてガラス基
板上のポリイミド層を溶解することで、第１の絶縁層の
第１のビアを露出させ、Ｓi 半導体検出器を用いてはん
だバンプより放射されるα線量を測定した。その結果、
パッドの接合層を1000ÅのＡu 膜で形成した試料につい
ては約0.5 Count/hour・cm2 が計測されたのに対し、Ａ
g ，Ｃu およびＮi の無電解メッキ膜を形成した試料に
ついては何れも0.1 ＜Count/hour・cm2 であった。
んだバンプを形成した後、ヒドラジンを用いてガラス基
板上のポリイミド層を溶解することで、第１の絶縁層の
第１のビアを露出させ、Ｓi 半導体検出器を用いてはん
だバンプより放射されるα線量を測定した。その結果、
パッドの接合層を1000ÅのＡu 膜で形成した試料につい
ては約0.5 Count/hour・cm2 が計測されたのに対し、Ａ
g ，Ｃu およびＮi の無電解メッキ膜を形成した試料に
ついては何れも0.1 ＜Count/hour・cm2 であった。
【００３２】
【発明の効果】本発明の実施により、従来の半導体装置
の形成工程と殆ど変わらない方法でトランジスタよりは
んだバンプに到る実効距離を延ばすことができ、これに
よりビア形成の製造歩留りを低下させることなく、α線
のソフトエラーを無くすることができる。
の形成工程と殆ど変わらない方法でトランジスタよりは
んだバンプに到る実効距離を延ばすことができ、これに
よりビア形成の製造歩留りを低下させることなく、α線
のソフトエラーを無くすることができる。
【図１】 本発明を実施した半導体装置の部分断面構造
（Ａ）と平面図（Ｂ），（Ｃ）である。
（Ａ）と平面図（Ｂ），（Ｃ）である。
【図２】 フリップチップ方式をとる半導体装置の部分
断面構造（Ａ）と平面図（Ｂ）である。
断面構造（Ａ）と平面図（Ｂ）である。
【図３】 ソフトエラー対策を施した従来の半導体装置
の断面構造である。
の断面構造である。
１ ｐ- Ｓi 基板 ３ ｎ- Ｓi 層 ６ 第１の絶縁層 ７ 配線層 ８ 第２の絶縁層 ９ 第２のビア 11 はんだバンプ 14 トランジスタ
Claims (5)
- 【請求項１】 複数のトランジスタ（14）をマトリック
ス状にパターン形成した半導体基板（１）上に、第１の
絶縁層（６），配線層（７），第２の絶縁層（８）と層
形成すると共に、該第１と第２の絶縁層（６，８）にビ
アを設けて、前記トランジスタ（14）を第２の絶縁層
（８）上に設けたはんだバンプ（11）と回路接続してな
る半導体装置において、 それぞれのトランジスタ（14）の上の第１の絶縁層
（６）に設けた第１のビアと、はんだバンプ（11）の下
の第２の絶縁層（８）に設けた第２のビア（９）とがそ
れぞれ位置ずれしてパターン形成されてなることを特徴
とする半導体装置。 - 【請求項２】 前記第１のビアが半導体基板に形成して
あるトランジスタ（14）の真上に、また、第２のビア
（９）がマトリックス状に配列している四個のトランジ
スタ（14）の中心位置に形成してなることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記第１のビアが半導体基板に形成した
トランジスタ（14）の真上に、また、第２のビア（９）
がマトリックス状に配列しているトランジスタ（14）よ
り縦方向に半ピッチずれて形成してなることを特徴とす
る請求項１記載の半導体装置。 - 【請求項４】 前記第２の絶縁層（８）に設ける第２の
ビア（９）の上に存在してはんだバンプ（11) を搭載す
るパッド（10）が、ニッケル膜とメッキ法により作られ
たα線放射量の少ない金属膜との接合層よりなることを
特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記α線放射量の少ない金属膜が銀，
銅，ニッケルの少なくとも一つから形成されていること
を特徴とする請求項４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7057346A JPH088260A (ja) | 1994-04-19 | 1995-03-16 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7908294 | 1994-04-19 | ||
| JP6-79082 | 1994-04-19 | ||
| JP7057346A JPH088260A (ja) | 1994-04-19 | 1995-03-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088260A true JPH088260A (ja) | 1996-01-12 |
Family
ID=26398375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7057346A Withdrawn JPH088260A (ja) | 1994-04-19 | 1995-03-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0918355A2 (en) * | 1997-11-24 | 1999-05-26 | Delco Electronics Corporation | Solder bump input/output pad for a surface mount circuit device |
-
1995
- 1995-03-16 JP JP7057346A patent/JPH088260A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0918355A2 (en) * | 1997-11-24 | 1999-05-26 | Delco Electronics Corporation | Solder bump input/output pad for a surface mount circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |