JPH088347B2 - 室温で生成しうる銅−半導体複合体及びその形成方法 - Google Patents

室温で生成しうる銅−半導体複合体及びその形成方法

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JPH088347B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＣｕ−半導体複合体を作
りかつ使用することに関し、特にシリコン（Ｓｉ）、ゲ
ルマニウム（Ｇｅ）およびＳｉxＧｅ1-x電子的デバイス
のための相互接続用メタライゼーションとしてＶＬＳＩ
技術において銅を使用することに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】金属の
銅（Ｃｕ）は、極めて良好な導電性を有しており、その
ために、将来のＳｉ、Ｇｅ及びＳｉxＧｅ1-xの電子デバ
イスにおいて、その相互接続用のメタライゼーションと
して、Ｃｕについて関心が集まるとともに、その開発に
努めているのが現状である。しかしながら、ＣｕがＳｉ
中に拡散して、有効な再結合中心として作用するＳｉの
エネルギ・ギャップ内に深いエネルギ・レベルが生成す
ることにより、少数キャリアの寿命に影響があるという
ことが知られている。そして、この結果として、金属−
Ｓｉのショットキ・バリアやｐ−ｎジャンクションのよ
うな、前述のようなデバイスの電気的特性が著しく低下
することになる。また、Ｇｅ内のＣｕのために、Ｇｅの
エネルギ・バンド・ギャップに幾つかのアクセプタ・エ
ネルギ・レベルが誘導されるということも知られてい
る。このようなエネルギ・レベルは、同様にして、再結
合中心またはトラップとしての作用をして過剰電流を生
じさせ、ｐ−ｎや金属−Ｇｅのショットキ・バリア・ジ
ャンクションのような、前述のようなデバイスの電気的
特性を著しく劣化させる。
【０００３】シリコンその他の単結晶半導体材料内には
Ｃｕが常に拡散するという先行技術における経験や考え
に続けて、先行技術には、このようなデバイスにおける
電流−電圧特性の劣化を回避しながら、ＶＬＳＩデバイ
ス内にＣｕ半導体界面を生成するという問題点があっ
た。この発明の方法及び装置によりこの問題の解決並び
にその他の有利な適用がなされる。
【０００４】
【発明の概要】この発明によれば、Ｃｕは室温でＣｕ−
半導体複合体を形成するために単結晶半導体と組み合せ
ることができることが判明しており、かつ好適ＶＬＳＩ
実施例においては、例えばＳｉのような単結晶半導体基
板上に室温においてＣｕを付着することで形成された接
続部が、それらを長時間にわたって室温に維持したり、
または、例えば３０分間にわたり２００℃で焼成を行う
ことで該プロセスの加速をしたりするような処理を受け
て、付着しただけのＣｕ／Ｓｉ界面を良好に反応したシ
リサイド（Ｃｕ3Ｓｉ）／Ｓｉ界面に変換するようにさ
れる。該付着しただけの状態においては、これらの接続
部は理想的とはほど遠い電流−電圧特性を呈する。即
ち、順方向バイアスまたは逆方向バイアスの状態におい
て過剰な電流が流れるようにされる。しかるに、例えば
低温での焼成のような簡単な処理の結果として、接続部
には理想的な電流−電圧特性を呈することになる。深い
レベルの過渡的な分光学のような技術を用いてこれらの
接続部の特性を定めることで示されるのは、このような
低温での焼成により、深いエネルギ・レベルの消失がも
たらされることである。この深いエネルギ・レベルは、
順方向バイアスまたは逆方向バイアスの状態において大
きな過剰な電流が流れるように、有効な再結合中心とし
て作用するものと信じられている。更に、比較的低温で
ある２００℃で焼成された接続部によって呈示される理
想的な電流−電圧特性は、３０分間にわたり６００℃の
ような、より高温で該接続部を更に焼成することによ
り、影響を受けないようにしておくことが発見されてい
る。これらの発見事項は、結果として得られるシリサイ
ド界面を媒介として、例えば、高温（６００−８００
℃）で安定なＳｉに対するオーミック／ショットキ・コ
ンタクトとして、または、Ｃｕ拡散障壁として、将来の
ＶＬＳＩデバイスにおいて、「電気的に」安定な相互接
続用メタライゼーションとしての銅を用いることができ
るという点で、極めて重要なことである。
【０００５】同様にして、Ｓｉ上でのＣｕの場合のよう
に、ＣｕxＧｅ1-xなる複合体を形成するために、１５０
℃ないし２００℃の低温において、Ｇｅ上にＣｕを付着
することで形成された焼成接続部は、理想的な電流−電
圧特性を呈する接続部として得られる。また、このよう
な低温で焼成された接続部で呈示される理想的な電流−
電圧特性は、該接続部を６００℃までの温度で更に焼成
することにより、影響を受けないようにしておくことが
発見されている。将来のＧｅ及びＧｅxＳｉ1-xデバイス
における電気的に安定なコンタクト及び相互接続用メタ
ライゼーションとして、ＣｕxＧｅ1-xが容易に用いられ
ることが、これによって示される。
【０００６】付加的な実施例に含ませることが可能なも
のは、Ｓｉ基板上におけるＧｅ層上のＣｕ層、Ｓｉ基板
上におけるＳｉxＧｅ1-x層上のＣｕ層、及び、タングス
テン（Ｗ）のような耐火性金属を中間層として用いるこ
とである。以下詳細に説明するようにＦＥＴ，ＣＭＯ
Ｓ，ＮＭＯＳ等素子の製造において種々の実施例を有利
な態様で適用できる。
【０００７】その結果として発見されたことは、Ｃｕを
半導体材料と容易に組み合せることができること、およ
び単結晶半導体基板上にＣｕの膜を室温において付着す
ることにより、また、理想的な電流−電圧特性を有する
Ｃｕ半導体の複合体界面を形成するために該Ｃｕが被覆
された基板の処理をすることにより、集積回路のための
Ｃｕによる相互接続用メタライゼーションを形成するこ
とができるということである。
【０００８】
【実施例】この発明に含まれているものは、Ｃｕ−半導
体複合体を形成し、かつ室温に維持されている例えばＳ
ｉのような単結晶半導体層即ち基板上にＣｕの膜が付着
しており、また、該Ｃｕで被覆された基板が処理され
て、Ｃｕ−半導体複合体の界面接続部を形成するように
した、集積回路のための相互接続用メタライゼーション
の形成のためＣｕ−半導体複合体を有利に適用する装置
及び方法である。上記の処理は、該Ｃｕで被覆された基
板を、例えば少なくとも約２時間というような伸長した
期間にわたって室温に維持するだけでよいが、典型的に
は、該Ｃｕ膜の厚みに依存して、数時間及び場合によっ
ては数週間にわたってもよい。しかしながら、ＶＬＳＩ
デバイスを製造するためにこのプロセスに従うときに、
該界面接続部の形成は、該Ｃｕで被覆された基板を、少
なくとも約２０分間にわたって少なくとも約１５０℃の
温度に加熱することで加速される。また、より好適に
は、Ｃｕ半導体複合体の界面を形成するために、３０分
間にわたって２００℃の温度にされる。
【０００９】図１を参照しながら、この発明の一実施例
について説明する。ここに、Ｓｉ上にはＣｕが付着され
て、ＶＬＳＩデバイスにおける安定な相互接続用メタラ
イゼーションを形成するようにされている。図１に示さ
れているように、Ｓｉ層１０はその厚みが典型的には約
３００−５００Åのものであって、始めに耐火性の金属
例えばタングステン（Ｗ）の層１２の項部上に付着され
る。この耐火性の金属Ｗは、バイポーラ技術におけるｐ
−ｎ接続部のコンタクトのために現用されている。これ
に続けて、Ｓｉの層１０の頂部上には、その厚みが典型
的には約３０００−５０００ÅのＣｕの層１４が付着さ
れる。この構造のもの（ここでの例においては、Ｓｉ酸
化物（ＳｉＯ2）層１６、及び、ｐ−タイプのＳｉ基板
１８に形成されたｎ+拡散領域１７も含まれている）
は、これに次いで、３０分間にわたって２００℃まで加
熱されて、図２に示されているような銅シリサイド（Ｃ
ｕ3Ｓｉ）層２０を形成するようにされる。
【００１０】図３の別の実施例においては、始めに、Ｓ
ｉ層２２（約３００−５００Å）が全体的なＳｉ基板
（即ち、Ｓｉ酸化物層１６、及び、Ｓｉ基板１８の露出
部分）の上に付着される。そして、これに次いで、Ｃｕ
の層２４（約５００−１５００Å）が図示のようにＳｉ
層の頂部上に付着される。これに続けて、該構成のもの
が３０分間にわたり２００℃まで加熱され、図４に示さ
れているような銅シリサイド（Ｃｕ3Ｓｉ）２６を形成
するようにされる。次に、Ｗの層２８が付着され、これ
に続けて、図５に示されているように、Ｃｕの第２の層
３０（約３００−５００Å）が該Ｗ層の頂部上に付着さ
れる。この構成のものは、３０分間にわたり６００℃ま
では、電気的に安定であることが発見されている。
【００１１】層１６のためのＳｉ酸化物に代わるものと
して、ポリイミドの絶縁層が用いられるときには、形成
されたシリサイドとポリイミドとの間には優れた接着性
が達成されることが発見されている。
【００１２】ＦＥＴデバイスにおいては、ゲート領域、
ソース領域及びドレイン領域とのコンタクトのために、
銅シリサイド（Ｃｕ3Ｓｉ）を使用することができる。
図６に示されている例においては、まず、銅の層３２
（約５００−１５００Å）が、基板１８の露出部分にお
いて、ソース領域１７ａとドレイン領域１７ｂとをコン
タクトさせている全体的なＳｉ基板上に付着される。こ
の構成のものは、これに次いで、３０分間にわたり２０
０℃まで加熱されて、銅シリサイド（Ｃｕ3Ｓｉ）３４
を形成するようにされる。また、余剰の銅シリサイドは
化学的に除去され、この結果としての構成は図７に示さ
れている。ここで、先行技術に対する実質上の利点は次
の通りである。即ち、６００ないし７００℃というレベ
ルの温度を要する現用の技術に比べて、ソース領域とド
レイン領域とのオーミック・コンタクトの達成が、約１
５０−２００℃という極めて低い温度をもって可能にな
るということである。
【００１３】ＧｅをＳｉに代えることにより同様の形態
を達成することができ、事実銅ゲルマナイド（Ｃｕ3Ｇ
ｅ）は安定した複合体において最低の室温抵抗率を示す
ためコンタクトおよびゲート材料での使用に特に適して
いることが判明している。図２３は、銅ゲルマナイド
（Ｃｕ3Ｇｅ）に対して行った抵抗率対温度の測定結果
を示す。Ｃｕ3Ｇｅは、温度あるいは典型的には２００
℃以下の温度でＧｅとＣｕを反応させることにより形成
される。それは、ＧｅあるいはＳｉ基板の双方の上に形
成できる。Ｇｅ基板に形成された（Ｃｕ3Ｇｅ）に対し
て、室温（３００°Ｋ）抵抗率は、２０００Åの膜に対
して５．５−７μΩ−ｃｍの範囲であることが判明して
いる。４．２°Ｋでは、抵抗率は、１．７μΩ−ｃｍで
ある。Ｓｉ基板上に形成された膜に対しては、３００°
Ｋおよび４．２°Ｋでの抵抗率の値は、それぞれ１４お
よび５μΩ−ｃｍである。Ｓｉ基板に対する抵抗率の約
２の増加ファクタは主として、焼鈍中に（Ｃｕ3Ｇｅ）
にＳｉを組み入れたためである。この増加はＣｕとＧｅ
の相対厚さを調整することにより低減できる。比較すれ
ば、室温における多結晶ＴｉＳｉ2およびＣｏＳｉ2の抵
抗率はそれぞれ１５および２５μΩ−ｃｍである。ここ
でも、ＴｉＳｉ2およびＣｏＳｉ2は６００から７００℃
の温度で通常形成されるが、低抵抗性（Ｃｕ3Ｇｅ）は
２００℃で容易に形成されることに注目することが重要
である。
【００１４】Ｓｉに対するＧｅの代替について説明を戻
せば、例えばＧｅをまず付着させ、次にＣｕを付着させ
ることができる。それらの厚さはゲルマナイドの形成の
間にＳｉ組入れを最小とするよう調整され、即ちＣｕ3
ＧｅはＳｉＯ2あるいはポリシリコンの直接上のゲート
金属として使用できる。後者の場合、Ｃｕ3Ｇｅは６０
０〜７００℃まではＳｉＯ2上で熱的に安定しているこ
とが判明している。
【００１５】図８ないし図１２には、将来のデバイスに
おいて、安定なコンタクト及び相互接続用メタライゼー
ションとしてのＣｕxＧｅ1-xの使用の仕方が例示されて
いる。図８に示されているように、まず、ｐ−タイプの
Ｇｅ基板４０内に形成されたｎ+拡散領域４５の露出表
面上、及び、酸化物層４２の上に、Ｃｕ層４４が約２０
００ないし３０００Åの厚みまで付着される。この構成
のものは、これに次いで２００℃まで加熱されて、図９
に示されているように、ＣｕxＧｅ1-x層４６を形成する
ようにされる。これに続けて、余剰の未反応のＣｕの除
去が次のような技術を用いてなされる。即ち、ＩＢＭ
ＴＤＢ，Ｖｏｌ．２８，Ｎｏ．８，１９８６において、
ジェイ・エイチ・ブラノン（Ｊ．Ｈ．Ｂｒａｎｎｏｎ）
によって開示されているような、２４８ｎｍにおけるＫ
ｒＦまたは１９３ｎｍにおけるＡｒＦのようなエキシマ
・レーザ（ｅｘｃｉｍｅｒ ｌａｓｅｒ）、または、Ｃ
Ｆ2Ｂｒ2のような選択されたフレオン・ガスを用いた技
術によって所期の除去がなされる。このようなプロセス
においては、エッチングがなされるのはレーザ光が基板
４０上に衝突するエリアだけであって、システムを形成
するための簡単なライト・パターン（ｌｉｇｈｔ−ｐａ
ｔｔｅｒｎ）の使用が許容される。図１０には、この結
果としての構成が示されている。
【００１６】ＧｅxＳｉ1-x／Ｓｉ接続部の製造において
は、図１１に示されているように、まず、ＳｉまたはＧ
ｅの層４７が、約７５ないし５００Åの厚みにまで、酸
化物層５０内に形成されたウインドウを通して、Ｇｅx
Ｓｉ1-x層４９の露出表面上に付着される。そして、こ
れに続けて、Ｃｕの層４８が、約１２５ないし３０００
Åの厚みにまで付着される。次に、例えばＳｉからなる
基板５２上に配設されたこの構成は、２００℃まで加熱
されて、図１２に示されているように、ＣｕxＳｉ1-xま
たはＣｕxＧｅ1-xのコンタクト・メタライゼーション５
１を形成するようにされる。
【００１７】ここでも、先行技術に対して、本発明によ
って得られる実質的な利点として、Ｇｅデバイス及びＧ
ｅxＳｉ1-xデバイスにおける電気的に安定なコンタクト
・メタライゼーションが、低温で形成されることがあ
る。
【００１８】Ｃｕ3Ｇｅの別の適用例としては、耐エレ
クトロマイグレーション（ｅｌｅｃｔｒｏｍｉｇｒａｔ
ｉｏｎ）としての低抵抗配線およびマルチレベル相互接
続および構造を介する経路（ｖｉａ）がある。特に図１
３は、Ｔｉ／ＡｌＣｕ／Ｔｉ上側レベル部６０、経路６
１におけるＷスタッドおよび将来マルチレベル相互接続
メタライゼーションとして広く使用されるであろうと考
えられる形態でのＴｉ／ＡｌＣｕ／Ｔｉ下側レベル部６
２とからなる２レベルの相互接続構造を示している。し
かしながら図１３の６３で示すように丁度Ｗスタッドの
上方で、エレクトロマイグレーションが原因の空洞欠陥
が上側レベル部のＴｉ／ＣｕＡｌ／Ｔｉで観測された。
図１４は、本発明による、エレクトロマイグレーション
に対する耐性が顕著に向上した改良２レベル相互接続構
造を示している。この構造においては、経路６１はＣｕ
3Ｇｅで充てんされ、上側及び下側レベル部６０，６２
は、図１４から判るようにＣｕ3Ｇｅ／Ｃｕ／Ｃｕ3Ｇｅ
の三層である。ＣｕとＧｅの双方は化学蒸着法（ＣＶ
Ｄ）を用いて付着できる。約３０分間２００℃での低温
焼鈍に続いてＣｕ3Ｇｅが形成されるようにＣｕとＧｅ
の厚さを調整することができる。前述のように、Ｃｕ3
Ｇｅは複合体において最低の室温抵抗率を示し、さら
に、Ｃｕ3ＧｅはポリイミドＳｉＯ2およびＳｉ3Ｎ4に極
めてよく付着することが判明している。経路充てん時、
ＣＶＤでＧｅがまず付着され、続いてＣＶＤでＣｕが付
着されるか、あるいは代替的にＧｅとＣｕの層がＣＶＤ
で交互に付着される。次いで２００℃で３０分の焼鈍が
行われＣｕ3Ｇｅを作る。この方法は先行技術と比較し
て、極めて低い抵抗率とコンタクト抵抗であってエレク
トロマイグレーションに対する耐性の高い構造という利
点を提供する。さらに、製作が簡単で、Ｓｉデバイスに
対する有害作用の可能性を排除する。
【００１９】ＣｕおよびＣｕ3Ｇｅの間の極めて高い選
択性を提供するために、本発明により選択エッチング法
を用いることができる。図１５のＡからＧまでを参照す
れば、約１２５Åから約１０００Åまでの範囲の厚さを
有するＧｅ層７０が、露出されたシリコンの面上に選択
的に付着されることが判るが、シリコン層は、図１５の
Ａに示すようにＳｉＯ2７１とｐ−タイプＳｉ基板７３
に形成されたｎ+拡散領域７２とを含む。これに続いて
図１５のＢに示すようにシリコンウェフア全体に（約５
０から１００Åの）薄いＳｉ層７４が付着される。次い
で、標準的なリソグラフィック技術を用いてＳｉＯ2上
のＳｉが除去され図１５のＣに示す構造を提供する。約
１２５から約２０００Åの範囲の厚さのＣｕ層７５が図
１５のＤに示すようにシリコンウェフア全体に付着され
る。次いで図１５のＤに示す構造は、２００℃の温度で
３０分間加熱され、図１５のＥに示すようにＣｕ3Ｇｅ
（７７）の頂部に薄いＣｕ3Ｓｉ（７６）を形成する。
次いで層７５の余分のＣｕが、化学的にＣｕ3Ｓｉを侵
触させない１０：１のＨＮＯ3：Ｈ2Ｏの溶液中でエッチ
ングすることにより選択的に除去される。この結果図１
５のＦに示す構造が得られる。次いで、Ｃｕ3Ｓｉ層７
６は５０：１の稀釈ＨＦで５秒間浸漬されることにより
化学的に除去され図１５のＧに示す構造を提供する。
【００２０】代替的に、リソグラフィのステップを回避
するためにＧｅ層７０上に図１５のＢに示す薄いＳｉ層
７４を選択的に付着させることが可能である。
【００２１】本発明はまた、高度のバイポーラ、ＣＭＯ
ＳおよびＢｉＣＭＯＳデバイスのための低抵抗の自己整
合されたＣｕ3Ｇｅを作る自己整合化Ｃｕ3Ｇｅ法も計画
している。特に図１６のＡからＤまでを参照すれば、以
下の順序で自己整合された銅ゲルマナイドを形成するこ
とができる。
【００２２】１．図１５のＡに示す形態の露出シリコン
（図２２のＡ）の上に薄いＧｅの膜７８（例えば７０ｎ
ｍ）を選択的に付着する。この付着はＵＨＶ／ＣＶＤあ
るいはかなり低温（＜７００℃）でのその他の選択的エ
ピタキシ法により可能である。
【００２３】２．図１６のＢに示すようにＣｕの層７９
（例えば１４０ｎｍ）をスパッタリングするかあるいは
蒸発させる。
【００２４】３．次いで図１６のＢに示す構造を約１５
０−２００℃の範囲の温度まで加熱して図１６のＣに示
すＣｕ3Ｇｅ（８０）を形成する。
【００２５】４．次いで選択性が１５：１で例えば１
０：１のＨＮＯ3：Ｈ2Ｏ溶液を用いて選択的湿式化学エ
ッチングを用いて図１６のＤに示すようにＣｕ3Ｇｅを
そのままの状態に残しながら未反応のＣｕの層７９を除
去する。
【００２６】基板がＧｅであるとすれば、ステップ１は
必要でない。代替的に、Ｓｉの基板を用いれば、Ｓｉ／
Ｇｅ付着あるいはＧｅのイオン注入を実施し、次い熱酸
化および酸化物エッチングを行って表面にＧｅを堆積さ
せることができる。
【００２７】このようにゲート、ソースおよびドレイン
上に自己整合された銅ゲルマナイドを備えたＣＭＯＳデ
バイスを、Ｃｕ3Ｓｉに対して図７に示すものと類似の
図１７に示す形態で構成することができる。同様に、エ
ミッタ、ベースおよびコレクタ上に自己整合されたＣｕ
3Ｇｅを備えたバイポーラデバイスの例が図１８と図１
９とに示されている。
【００２８】ＣＭＯＳデバイスに適用するためのＭＯＳ
構造を本発明により極めて低温で製作するための改良技
術が図２０のＡからＤまでに示されている。図２０のＡ
に示すように、Ｃｕ層８１が室温でＳｉ基板８２上に５
０Åから５００Åの厚さまでまず付着される。次いで、
図２０のＡに示された構造は約１０-7トルの圧力の中で
１０から３０分間２００℃の温度で加熱され、図２０の
Ｂに示すようなＣｕ3Ｓｉ層８３を形成する。次いで、
図２０のＢに示す構造は室温まで冷却される。これに続
いて、３０から４５分の範囲の時間１０-6から１０-7ト
ルの範囲の圧力でＣｕ3Ｓｉ層８３を酸素に露出させ
る。次いで、Ｇｅ層８４を図２０のＣに示すようにＣｕ
3Ｓｉ層８３の頂部に３００Åから５００Åの厚さまで
直ちに付着される。層８３に導入された酸素はＳｉに結
合し、ＳｉＯｘ（ｘは約２）の層８５を形成し、Ｃｕを
解放する。ＣｕはＧｅと驚異的に反応しＣｕ3Ｇｅの層
８６を形成し、図２０のＤに示す構造を提供する。全て
の先行技術に対するこの簡単な技術の利点はＭＯＳ構造
が極めて低温で形成されることである。
【００２９】本発明はまた、Ｃｕ3Ｇｅを中間ギャップ
・ゲート金属として用いることによりＦＥＴ技術にも適
用できる。特に、ＦＥＴのスレッショルド電圧を中間ギ
ャップに対して調整するためにチャネル注入を除去する
か著しく低減させることにより相互コンダクタンスを改
良することができる。
【００３０】ＦＥＴ技術における性能向上並びにデバイ
ス密度の増大は、デバイスの寸法をスケールダウンする
ことを要する。しかしながら、適当な材料を選択するこ
とのみによって修正が可能な若干の非スケールパラメー
タがある。そのようなパラメータの１つは、相互接続お
よびゲート金属の抵抗率である。その他のパラメータ
は、シリコンに対するゲート金属の仕事関数である。
０．５μｍあるいはそれ以下のライン幅までポリシリコ
ンゲートＦＥＴを伸張させることには限度があることが
明らかである。ＦＥＴゲートに対する現在考えられてい
るポリサイド（ｐｏｌｙｃｉｄｅ）の方法は、２桁の大
きさで抵抗率を低減させる。この方法は、薄いゲートＳ
ｉＯ2の上にポリＳｉの下層を備えたＷＳｉ2あるいはＴ
ｉＳｉ2のような低抵抗率のケイ化物を形成することか
ら構成される。このポリシリコン層は酸化に対しておよ
びゲートの一貫性を保存するために必要とされる。
【００３１】しかしながら、所与のスレッショルド電圧
ＶTに対するチャネル内でのキャリヤの移動度を設定す
るのは依然としてｎ+ポリ−Ｓｉの仕事関数（φm＝４．
０５ｅＶ）であるので、適正な仕事関数の問題が残って
いる。移動度を最大にするためには、スレッショルド調
整に対するチャネル注入を低減させるか、あるいは排除
する必要がある。０．５μｍ ＮＭＯＳ技術に対して、
このことは仕事関数がφmn＝約４．６ｅＶであり、ｎ+
およびｐ+−ポリシリコンの間のゲート金属をもたら
す。ＣＭＯＳ技術においては、そのことは０．５μｍ以
下のライン幅においてさえも最小で対称的なチャネル注
入を必要とするので前記選択が望ましい。
【００３２】本発明によれば、４．６ｅＶの仕事関数を
有するＣｕ3Ｇｅが、ＳｉＯ2の直接上で使用される中間
ギャップ・ゲート金属として使用される。この材料の安
定性は極めて大きく、かつ酸化に対して極めて耐性があ
る。さらにそれは、室温抵抗率が５．５μΩ−ｃｍと低
く、かつ７７°Ｋにおいて１μΩ−ｃｍ以下まで低減す
る優れた導体である。温度を降下させることにより相互
接続におけるＲｃ損失を低減させる。０．５μｍ以下の
微細なライン寸法を備えたＳｉベースのＦＥＴが、液体
窒素温度で作動するように設計されており、７７°Ｋで
の作動に対するＣＭＯＳプロセスは既に試験ずみであ
る。ＳｉＯ2上のＣｕ3Ｇｅの安定性は実証ずみである。
それは、酸素雰囲気での優れた挙動と、銅メタライゼー
ションに対する互換性を提供する。
【００３３】ＣＭＯＳデバイスに適用するための構造を
本発明により極めて低温で製作する改良技術が、図２１
のＡからＥまでに示されている。図２１のＡから判るよ
うに、Ｇｅ層９０を、図６、図７および図１７に示す形
態のＳｉ基板上に付着することができる。特に、ゲート
絶縁パターンを形成した後、薄いＧｅの膜９０（例えば
７０ｎｍ）を、図２１のＢに示すように基板上のソース
とドレイン並びにゲート酸化物すなわち絶縁層上の領域
で選択的に付着することができる。
【００３４】前記の付着は、ＵＨＶ／ＣＶＤあるいはそ
の他の選択的なエピタキシ法を用いてかなり低い温度
（＜７００℃）で可能である。Ｃｕ層９１は次いで、例
えば蒸発あるいはスパッタリングのような適当な技術に
より図２１のＢに示す構造の上に例えば１４０ｎｍの厚
さまで付着され図２１のＣに示す構造を作る。図２１の
Ｃに示す構造は、次いで１５０−２００℃の範囲の温度
まで加熱され、ゲート絶縁体、ソースおよびドレインの
上方の領域におけるＧｅをＣｕ層９１と反応させ、図２
１のＤに示すようにＣｕ3Ｇｅ（９２）を形成する。選
択性が１５：１で例えば１０：１のＨＮＯ3：Ｈ2Ｏ溶液
を用いた選択的湿式化学エッチングを次に用いて、図２
１のＥに示すようにＣｕ3Ｇｅをそのまま残しながら未
反応のＣｕ層９１を除去する。
【００３５】代替的な技術を図２２のＡからＣまでに示
す。任意の絶縁体キャップ１０１を備えた約２００ｎｍ
のＣｕ3Ｇｅ層１００を図２２のＡに示すように薄いＳ
ｉＯ2層１０３のゲート絶縁体１０２上にパターン化で
きる。イオン注入および従来の自己整合化の領域により
ｎ+ソースおよびドレイン領域１０４，１０５を形成す
ることができる。次いで、図２２のＢに示すようにＳｉ
Ｏ2あるいはＳｉ3Ｎ4の絶縁体スペーサ１０６がＣｕ3Ｇ
ｅゲート電極スタック（１００，１０１）の側壁に形成
される。次いで薄いＳｉＯ2層１０３がｎ+ソースおよび
ドレイン領域１０４，１０５上でエッチングされ、Ｇｅ
（１０７）が露出されたソースおよびドレイン層上に選
択的に付着される。ｎ+ソースおよびドレイン領域上の
自己整合化されたＣｕ3Ｇｅの形成は図２１のＣからＥ
までに関して説明したものと同様である。最終的な構造
は図２２のＣに示す形態である。
【００３６】
【発明の効果】従って、ここに開示された装置及び方法
によれば、銅を用いてなる簡単かつ電気的に安定な相互
接続用のメタライゼーションが提供される。これは比較
的低温の焼成によって達成されるものである。
【００３７】本発明のＣｕ半導体現象はＶＬＳＩ相互接
続メタライゼーションでの使用に限定されるのでなく、
本発明の教示に照らせば当該技術分野の専門家には明ら
かであるその他の有利な金属学的適用も提供することが
企図される。例えばＧｅ、はパイプ上にＧｅをＣＶＤ付
着することによりＣｕ3Ｇｅの表面層を形成することに
よりＣｕ配管の腐触を遅らせるために使用することがで
きる。
【図面の簡単な説明】
【図１】この発明の一実施例に従ってＳｉ層上に付着さ
れた上部Ｃｕ層を有するＶＬＳＩデバイスの断面図であ
り、ここに、Ｗ層の頂部上に始めに付着されいるＳｉ層
は、バイポーラ技術におけるｐ−ｎ接続部のコンタクト
用に現用されているものである。
【図２】この発明に関連して、その加熱後に銅シリサイ
ド（Ｃｕ3Ｓｉ）層を形成している、図１のデバイスの
例示図である。
【図３】この発明の別の実施例によるデバイスを示す断
面図であり、ここに、Ｓｉ層が始めに全体的なＳｉ基板
（またはポリイミドの層）上に付着され、これに次い
で、Ｃｕ層がＳｉ層の頂部上に付着されている。
【図４】この発明に関連して、その加熱後に銅シリサイ
ド（Ｃｕ3Ｓｉ）層を形成している、図３のデバイスの
例示図である。
【図５】図４において、銅シリサイドの形成に次いでＷ
層の付着がなされ、これに続けてＣｕの第２の層が該Ｗ
層の頂部上に付着されたものの例示図である。
【図６】銅シリサイド（Ｃｕ3Ｓｉ）層を用いてソース
領域とドレイン領域とのコンタクトをするための、この
発明の更に別の実施例によるＦＥＴデバイスを示す断面
図であり、ここに、Ｃｕの層が始めに全体的なＳｉ基板
の上に付着されている。
【図７】この発明に関連して、その加熱後に銅シリサイ
ド（Ｃｕ3Ｓｉ）層を形成している、図６のデバイスの
例示図であり、余剰のＣｕＳｉは化学的に除去されてい
る。
【図８】この発明の別の実施例によるデバイスを示す断
面図であり、ここに、ＣｕxＧｅ1-xは安定なコンタクト
及び相互接続用のメタライゼーションとして用いられて
おり、また、始めに、Ｃｕの層が、ｐ−タイプのＧｅ基
板内に形成されたｎ+拡散領域の露出された面上及び、
酸化物層上に付着されている。
【図９】この発明に関連して、その加熱後にＣｕxＧｅ
1-xの層を形成している、図８のデバイスの例示図であ
る。
【図１０】基板上でレーザ光が衝突しているエリアだけ
をエッチングするためのエキシマ・レーザを用いて、余
剰の未反応Ｃｕが除去された後の、図９のデバイスの例
示図である。
【図１１】この発明の更に別の実施例によるＧｅxＳｉ
1-x／Ｓｉ接続部を示す断面図であり、ここで、始め
に、ＳｉまたはＧｅの層が、酸化物層内に形成されたウ
インドウを通して、ＧｅxＳｉ1-x層の露出表面上に付着
され、これに続けてＣｕ層の付着がなされる。
【図１２】その加熱後にＣｕxＳｉ1-xまたはＣｕxＧｅ
1-xのコンタクト・メタライゼーションを形成してい
る、図１１のデバイスの例示図である。
【図１３】マルチレベル相互接続用メタライゼーション
に用いるものと考えられる形態の二レベル相互接続構造
で接続スタッドの丁度上方での上方ラインにおいて空洞
欠陥を含んでいる構造を示す概略断面図である。
【図１４】空洞欠陥を未然に防ぐ本発明に則した要素を
示す図１３と同様の図である。
【図１５】ＡからＧまでは、ＣｕとＣｕ3Ｇｅとの間の
極めて高い選択性を提供するように本発明に従って使用
される選択的エッチング法のステップを概略図示する。
【図１６】ＡからＤまでは、高度のバイポーラＣＭＯＳ
およびＢｉＣＭＯＳデバイスのための低抵抗率の自己整
合されたＣｕ3Ｇｅを生成するための本発明による自己
整合されたＣｕ3Ｇｅプロセスの順序を概略的に図示す
る。
【図１７】ゲート、ソース、ドレイン上の自己整合され
た銅ゲルマナイドを備えたＣＭＯＳデバイスと、エミッ
タ、ベースおよびコレクタ上に自己整合されたＣｕ3Ｇ
ｅを備えたバイポーラデバイスの一例を示す。
【図１８】ゲート、ソースおよびドレイン上の自己整合
された銅ゲルマナイドを備えたＣＭＯＳデバイスと、エ
ミッタ、ベースおよびコレクタ上に自己整合されたＣｕ
3Ｇｅを備えたバイポーラデバイスの別の例を示す。
【図１９】ゲート、ソースおよびドレイン上の自己整合
された銅ゲルマナイドを備えたＣＭＯＳデバイスと、エ
ミッタ、ベースおよびコレクタ上に自己整合されたＣｕ
3Ｇｅを備えたバイポーラデバイスのさらに別の例を示
す。
【図２０】ＡからＤは、本発明によりＣＭＯＳデバイス
において適用するために極めて低温でＭＯＳ構造を製作
する改良技術を概略図示する。
【図２１】ＡからＥまでは、本発明によりＣＭＯＳデバ
イスにおいて適用するよう極めて低温で直接ＳｉＯ2上
で用いられる中間ギャップ・ゲート金属として４．６ｅ
Ｖの仕事関数を有するＣｕ3Ｇｅを製作するための改良
技術を概略図示する。
【図２２】ＡからＣまでは、図２１のＡからＥまでに示
すものに対する代替技術を概略図示する。
【図２３】Ｃｕ3Ｇｅの抵抗率の温度に対する依存性を
示す図である。
【符号の説明】
１０，７４：Ｓｉ層、１２：Ｗ層、 １４，２０，３２，４４，４８，７５，７９，８１，９
１：Ｃｕ層 １６，２６，４２，７２，１０３：ＳｉＯ2層、 １７，４５，７２：ｎ+拡散領域、１８：ｐＳｉ層、２
８：Ｗ層、 ３４：銅シリサイド、４０：Ｇｅ基板、４６：ＣｕxＧ
ｅ1-x層、 ４７，７０，８４：Ｇｅ層、４９：ＧｅxＳｉ1-x層、 ５２，７３，８２：Ｓｉ基板、５１：コンタクト・メタ
ライゼーション、 ６０：上側レベル部、６１：経路、６２：下側レベル
部、６３：空洞欠陥、 ７６，８３：Ｃｕ3Ｓｉ、７７，８０，８６，９２，１
００：Ｃｕ3Ｇｅ、 ７８，９０：Ｇｅの膜、８５：ＳｉＯｘ層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リア・クルシン−エルバウム アメリカ合衆国10522、ニューヨーク州 ドブス・フェリー ビーチデイル・ロード 79番地 (72)発明者 ユァン−チェン・サン アメリカ合衆国10536、ニューヨーク州 カトナー、アン・チャンバーズ・レーン 29番地 (56)参考文献 特開 昭63−73660（ＪＰ，Ａ) 特開 昭63−9926（ＪＰ，Ａ) 特開 昭58−139422（ＪＰ，Ａ) 特開 平１−124238（ＪＰ，Ａ)

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 化学蒸着（ＣＶＤ）を用いてＧｅ層とＣ
    ｕ層を付着して少なくとも２つの三層構造を各々作り、
    相対的な厚さを調整してＣｕ3Ｇｅ／Ｃｕ／Ｃｕ3Ｇｅを
    三層として形成し、 前記三層構造の１つを上側レベル部として、また他の１
    つを下側レベル部として用い、 化学蒸着（ＣＶＤ）を用いてＧｅ層とＣｕ層とを付着す
    ることにより前記上側及び下側レベル部の間の経路を作
    るステップを含む集積回路用のマルチレベルの相互接続
    用メタライゼーションを形成する方法。
  2. 【請求項２】ｎ+拡散領域を中に形成しているｐ−タイ
    プＧｅ基板を提供し、 前記拡散領域の面上にＣｕ層を付着し、 前記基板と前記Ｃｕ層を約２００℃の温度まで加熱して
    前記領域上にＣｕxＧｅ1-xの層を形成するステップを含
    む集積回路用の相互接続用メタライゼーションを形成す
    る方法。
  3. 【請求項３】エキシマレーザとＣＦ2Ｂｒ2ガスとを用い
    て余分の未処理のＣｕを除去する別のステップを含む請
    求項２に記載の方法。
  4. 【請求項４】 前記Ｃｕ層が約２０００から３０００Å
    の厚さまで付着される請求項２に記載の方法。
  5. 【請求項５】半導体基板上にＧｅxＳｉ1-xの層を付着
    し、 ウィンドウを有する酸化物層を前記ＧｅxＳｉ1-x層上に
    付着し、 前記酸化物層の前記ウィンドウ中の前記ＧｅxＳｉ1-xの
    露出面上に単結晶半導体層を付着し、 Ｃｕ層を前記半導体層上に付着し、 前記層を約２００℃の温度まで加熱しＣｕx半導体1-xコ
    ンタクトメタライゼーションを形成するステップを含む
    集積回路用の相互接続用メタライゼーションを形成する
    方法。
  6. 【請求項６】 前記単結晶半導体層が約７５から５００
    Åの範囲の厚さまで付着される請求項５に記載の方法。
  7. 【請求項７】 前記Ｃｕ層が約７５から３０００Åの範
    囲の厚さまで付着される請求項５に記載の方法。
  8. 【請求項８】 前記基板がＳｉである請求項５に記載の
    方法。
  9. 【請求項９】 前記基板がＧｅである請求項５に記載の
    方法。
  10. 【請求項１０】ｎ+拡散領域を中に形成したｐ−タイプ
    Ｓｉ基板を提供し、 前記拡散領域において基板面への開口を備えたＳｉＯ2
    の層を前記基板に付着し、 基板面上の露出された拡散領域上にＧｅ層を選択的に付
    着し、 前記Ｇｅ層の上にＳｉ層を付着し、 前記Ｓｉ層上にＣｕ層を付着し、 前記層を加熱してＣｕ3Ｇｅ層の頂部にＣｕ3Ｓｉ層を形
    成し、 １０：１のＨＮＯ3：Ｈ2Ｏの溶液中で選択的にエッチン
    グすることにより加熱後残っている前記Ｃｕ層のＣｕを
    除去し、 ５０：１稀釈ＨＦ中に約５秒間浸漬することにより前記
    Ｃｕ3Ｓｉ層を除去するステップを含む、集積回路用の
    マルチレベルの相互接続用メタライゼーションを形成す
    る方法。
  11. 【請求項１１】前記Ｇｅ層が約７５から１０００Åの範
    囲の厚さまで付着される請求項１０に記載の方法。
  12. 【請求項１２】 前記Ｓｉ層が約５０から１００Åの範
    囲の厚さまで付着される請求項１０に記載の方法。
  13. 【請求項１３】 前記Ｃｕ層が約１５００から２０００
    Åの範囲の厚さまで付着される請求項１０に記載の方
    法。
  14. 【請求項１４】ｎ+拡散領域を中に形成しているｐ−タ
    イプＧｅ基板を提供し、 前記拡散領域において基板の面に対する開口を備えたＳ
    ｉＯ2層を前記基板に付着し、 基板の面の露出した拡散領域上にＣｕ層を選択的に付着
    し、 前記層を加熱してＣｕ3Ｇｅ層を形成するステップを含
    む集積回路用のマルチレベルの相互接続用メタライゼー
    ションを形成する方法。
  15. 【請求項１５】選択性が１５：１の１０：１のＨＮ
    Ｏ3：Ｈ2Ｏ溶液中で選択的にエッチングすることにより
    加熱後残っている前記Ｃｕ層の余分の未反応のＣｕを除
    去する別のステップを含む請求項１４に記載の方法。
  16. 【請求項１６】ｎ+拡散領域を中に形成したｐ−タイプ
    のＳｉ基板を提供し、 前記拡散領域において基板の面に対する開口を備えたＳ
    ｉＯ2層を前記基板上に付着し、 基板面上の露出された拡散領域にＧｅ層を選択的に付着
    し、 前記Ｇｅ層上にＣｕ層を付着し、 前記層を加熱してＣｕ3Ｇｅの層を形成し、 選択的な湿式化学的エッチングにより加熱後残っている
    前記Ｃｕ層のＣｕを除去するステップを含む、集積回路
    用のマルチレベルの相互接続用メタライゼーションを形
    成する方法。
  17. 【請求項１７】前記Ｃｕを除去するステップが、選択性
    が１５：１の１０：１のＨＮＯ3：Ｈ2Ｏの溶液中で選択
    的にエッチングすることにより加熱後残っている前記Ｃ
    ｕ層のＣｕを除去することを含む請求項１６に記載の方
    法。
  18. 【請求項１８】Ｓｉ基板を提供し、 ５０Åから５００Åの範囲の厚さまで室温でＣｕ層を前
    記基板上に付着し、 約１０-7トルの圧力で１０から３０分間約２００℃の温
    度まで前記Ｃｕ層を加熱してＣｕ3Ｓｉ層を形成し、 前記Ｃｕ3Ｓｉ層を室温まで冷却し、 ３０分から４０分の時間１０-6から１０-7トルの圧力で
    前記Ｃｕ3Ｓｉ層を酸素に対して露出し、 Ｇｅ層を３００Åから５００Åの厚さまでＣｕ3Ｓｉ層
    の頂部に直ちに付着しＳｉＯx（ｘは約２）の層とＣｕ3
    Ｇｅ層とを形成するステップを含む、集積回路用のマル
    チレベルの相互接続用メタライゼーションを形成する方
    法。
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