JPH0883490A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0883490A JPH0883490A JP21892594A JP21892594A JPH0883490A JP H0883490 A JPH0883490 A JP H0883490A JP 21892594 A JP21892594 A JP 21892594A JP 21892594 A JP21892594 A JP 21892594A JP H0883490 A JPH0883490 A JP H0883490A
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Abstract
(57)【要約】
【目的】低電圧化を図りつつ、動作を高速化できる半導
体記憶装置を提供する。 【構成】メモリセルアレイ１はスタティック回路よりな
る多数のメモリセル２を備える。周辺回路３はメモリセ
ルアレイ１の所定のメモリセル２を選択してその選択さ
れたメモリセル２のデータの読み出し及び書き込みを行
うものである。周辺回路３には高電源ＶDD及び低電源Ｖ
SSを動作電源として供給する。メモリセル２には高電源
ＶDDを供給するとともに、データの読み出し時及び書き
込み時のうち少なくともデータの読み出し時において低
電源ＶSSよりも電位の低い基準電源Ｖref を供給する。
体記憶装置を提供する。 【構成】メモリセルアレイ１はスタティック回路よりな
る多数のメモリセル２を備える。周辺回路３はメモリセ
ルアレイ１の所定のメモリセル２を選択してその選択さ
れたメモリセル２のデータの読み出し及び書き込みを行
うものである。周辺回路３には高電源ＶDD及び低電源Ｖ
SSを動作電源として供給する。メモリセル２には高電源
ＶDDを供給するとともに、データの読み出し時及び書き
込み時のうち少なくともデータの読み出し時において低
電源ＶSSよりも電位の低い基準電源Ｖref を供給する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくはスタティック回路よりなる多数のメモリセルを
備えたものに関する。
詳しくはスタティック回路よりなる多数のメモリセルを
備えたものに関する。
【０００２】近年、半導体記憶装置には動作電源の低電
圧化が要求されるとともに、動作の高速化が要求されて
いる。
圧化が要求されるとともに、動作の高速化が要求されて
いる。
【０００３】
【従来の技術】図４は従来のスタティックランダムアク
セスメモリ（ＳＲＡＭ）のメモリセル１０を示す。
セスメモリ（ＳＲＡＭ）のメモリセル１０を示す。
【０００４】メモリセル１０は２つの抵抗Ｒ１，Ｒ２
と、４つのＮＭＯＳトランジスタ１１，１２，１３，１
４とを備える。抵抗Ｒ１及びトランジスタ１１は高電源
ＶDD及び低電源ＶSS間に直列に接続され、抵抗Ｒ２及び
トランジスタ１２は高電源ＶDD及び低電源ＶSS間に直列
に接続されている。なお、高電源ＶDD及び低電源ＶSS
は、メモリセル１０を選択してデータの読み出し及び書
き込みを行う周辺回路（図示略）に供給される電源と同
一である。トランジスタ１１のゲートはトランジスタ１
２のドレインに接続され、トランジスタ１２のゲートは
トランジスタ１１のドレインに接続されている。トラン
ジスタ１１のドレインはトランジスタ１３を介してビッ
ト線ＢＬ０に接続され、トランジスタ１２のドレインは
トランジスタ１４を介してビット線バーＢＬ０に接続さ
れている。トランジスタ１３，１４の各ゲートはワード
線ＷＬ０に接続されている。
と、４つのＮＭＯＳトランジスタ１１，１２，１３，１
４とを備える。抵抗Ｒ１及びトランジスタ１１は高電源
ＶDD及び低電源ＶSS間に直列に接続され、抵抗Ｒ２及び
トランジスタ１２は高電源ＶDD及び低電源ＶSS間に直列
に接続されている。なお、高電源ＶDD及び低電源ＶSS
は、メモリセル１０を選択してデータの読み出し及び書
き込みを行う周辺回路（図示略）に供給される電源と同
一である。トランジスタ１１のゲートはトランジスタ１
２のドレインに接続され、トランジスタ１２のゲートは
トランジスタ１１のドレインに接続されている。トラン
ジスタ１１のドレインはトランジスタ１３を介してビッ
ト線ＢＬ０に接続され、トランジスタ１２のドレインは
トランジスタ１４を介してビット線バーＢＬ０に接続さ
れている。トランジスタ１３，１４の各ゲートはワード
線ＷＬ０に接続されている。
【０００５】上記のように構成されたメモリセル１０に
おけるデータの読み出し時において、ワード線ＷＬ０が
選択されると、トランジスタ１３，１４がオンする。こ
のとき、ノードＮ１の電位が高く、ノードＮ２の電位が
低いと、トランジスタ１１はオフし、トランジスタ１２
はオンする。そのため、ビット線ＢＬ０の電位は低下せ
ず、ビット線バーＢＬ０からトランジスタ１２を介して
低電源ＶSSに電流が流れ、ビット線バーＢＬ０の電位は
低電源ＶSSとなる。そして、ビット線ＢＬ０，バーＢＬ
０の信号が図示しないセンスアンプによって増幅され、
読み出しデータとして出力される。
おけるデータの読み出し時において、ワード線ＷＬ０が
選択されると、トランジスタ１３，１４がオンする。こ
のとき、ノードＮ１の電位が高く、ノードＮ２の電位が
低いと、トランジスタ１１はオフし、トランジスタ１２
はオンする。そのため、ビット線ＢＬ０の電位は低下せ
ず、ビット線バーＢＬ０からトランジスタ１２を介して
低電源ＶSSに電流が流れ、ビット線バーＢＬ０の電位は
低電源ＶSSとなる。そして、ビット線ＢＬ０，バーＢＬ
０の信号が図示しないセンスアンプによって増幅され、
読み出しデータとして出力される。
【０００６】
【発明が解決しようとする課題】ところが、近年の半導
体記憶装置は低電圧化が要求されており、高電源ＶDDの
電圧が低くなってきている。メモリセル１０にも高電源
ＶDD及び低電源ＶSSが供給されているため、データの読
み出し時においてビット線ＢＬ０，バーＢＬ０からＮＭ
ＯＳトランジスタ１１，１２を介して流れる電流の値が
小さい。そのため、ビット線ＢＬ０，バーＢＬ０の電位
差が開くのに時間を要し、動作速度が遅くなる。
体記憶装置は低電圧化が要求されており、高電源ＶDDの
電圧が低くなってきている。メモリセル１０にも高電源
ＶDD及び低電源ＶSSが供給されているため、データの読
み出し時においてビット線ＢＬ０，バーＢＬ０からＮＭ
ＯＳトランジスタ１１，１２を介して流れる電流の値が
小さい。そのため、ビット線ＢＬ０，バーＢＬ０の電位
差が開くのに時間を要し、動作速度が遅くなる。
【０００７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、低電圧化を図りつつ、
読み出し速度を高速化できる半導体記憶装置を提供する
ことにある。
れたものであって、その目的は、低電圧化を図りつつ、
読み出し速度を高速化できる半導体記憶装置を提供する
ことにある。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。メモリセルアレイ１はスタティック回路より
なる多数のメモリセル２を備える。周辺回路３はメモリ
セルアレイ１の所定のメモリセル２を選択してその選択
されたメモリセル２のデータの読み出し及び書き込みを
行うものである。周辺回路３には高電源ＶDD及び低電源
ＶSSを動作電源として供給する。メモリセル２には高電
源ＶDDを供給するとともに、データの読み出し時及び書
き込み時のうち少なくともデータの読み出し時において
低電源ＶSSよりも電位の低い基準電源Ｖrefを供給す
る。
図である。メモリセルアレイ１はスタティック回路より
なる多数のメモリセル２を備える。周辺回路３はメモリ
セルアレイ１の所定のメモリセル２を選択してその選択
されたメモリセル２のデータの読み出し及び書き込みを
行うものである。周辺回路３には高電源ＶDD及び低電源
ＶSSを動作電源として供給する。メモリセル２には高電
源ＶDDを供給するとともに、データの読み出し時及び書
き込み時のうち少なくともデータの読み出し時において
低電源ＶSSよりも電位の低い基準電源Ｖrefを供給す
る。
【０００９】
【作用】従って、本発明によれば、データの読み出し時
において、メモリセル２には高電源ＶDDと、低電源ＶSS
よりも電位の低い基準電源Ｖref が供給される。従っ
て、高電源ＶDDを低電圧化しても、電位の低い基準電源
Ｖref によってメモリセル２に流れる電流を大きくで
き、読み出し速度を高速化できる。
において、メモリセル２には高電源ＶDDと、低電源ＶSS
よりも電位の低い基準電源Ｖref が供給される。従っ
て、高電源ＶDDを低電圧化しても、電位の低い基準電源
Ｖref によってメモリセル２に流れる電流を大きくで
き、読み出し速度を高速化できる。
【００１０】
【実施例】以下、本発明をスタティックランダムアクセ
スメモリ（以下、ＳＲＡＭという）具体化した一実施例
を図２，図３に従って説明する。
スメモリ（以下、ＳＲＡＭという）具体化した一実施例
を図２，図３に従って説明する。
【００１１】図２はＳＲＡＭ２０を示し、チップ２０ａ
上にはアドレスバッファ２１、ロウデコーダ２２、コラ
ムデコーダ２３、メモリセルアレイ２４、コラムゲート
２５、センスアンプ２６、出力回路２７、ライトアンプ
２８及び入力回路２９が設けられている。また、チップ
２０ａ上には基準電源生成回路３０及び切換回路３１が
設けられている。本実施例では、アドレスバッファ２
１、ロウデコーダ２２、コラムデコーダ２３、コラムゲ
ート２５、センスアンプ２６、出力回路２７、ライトア
ンプ２８及び入力回路２９により周辺回路が構成されて
いる。
上にはアドレスバッファ２１、ロウデコーダ２２、コラ
ムデコーダ２３、メモリセルアレイ２４、コラムゲート
２５、センスアンプ２６、出力回路２７、ライトアンプ
２８及び入力回路２９が設けられている。また、チップ
２０ａ上には基準電源生成回路３０及び切換回路３１が
設けられている。本実施例では、アドレスバッファ２
１、ロウデコーダ２２、コラムデコーダ２３、コラムゲ
ート２５、センスアンプ２６、出力回路２７、ライトア
ンプ２８及び入力回路２９により周辺回路が構成されて
いる。
【００１２】また、チップ２０ａはその周縁にアドレス
信号ＡＤ１〜ＡＤｎを入力するためのｎ個のアドレス端
子３２、電源端子３３，３４、書き込み信号ＷＥを入力
するための制御端子３５、及びデータの入出力を行うた
めの複数のデータ端子（図示せず）を備える。
信号ＡＤ１〜ＡＤｎを入力するためのｎ個のアドレス端
子３２、電源端子３３，３４、書き込み信号ＷＥを入力
するための制御端子３５、及びデータの入出力を行うた
めの複数のデータ端子（図示せず）を備える。
【００１３】電源端子３３には高電源ＶDDが入力され、
電源端子３４には低電源ＶSSが入力される。高電源ＶDD
及び低電源ＶSSはアドレスバッファ２１、ロウデコーダ
２２、コラムデコーダ２３、コラムゲート２５、センス
アンプ２６、出力回路２７、ライトアンプ２８及び入力
回路２９に供給され、これらの回路は高電源ＶDD及び低
電源ＶSSに基づいて動作する。基準電源生成回路３０は
高電源ＶDD及び低電源ＶSSを入力し、両電源ＶDD，ＶSS
に基づいて低電源ＶSSよりも電位の低い基準電源Ｖref
を生成し、その基準電源Ｖref をチップ２０ａに供給す
るものである。
電源端子３４には低電源ＶSSが入力される。高電源ＶDD
及び低電源ＶSSはアドレスバッファ２１、ロウデコーダ
２２、コラムデコーダ２３、コラムゲート２５、センス
アンプ２６、出力回路２７、ライトアンプ２８及び入力
回路２９に供給され、これらの回路は高電源ＶDD及び低
電源ＶSSに基づいて動作する。基準電源生成回路３０は
高電源ＶDD及び低電源ＶSSを入力し、両電源ＶDD，ＶSS
に基づいて低電源ＶSSよりも電位の低い基準電源Ｖref
を生成し、その基準電源Ｖref をチップ２０ａに供給す
るものである。
【００１４】アドレスバッファ２１はｎ個のアドレス端
子３２に接続され、アドレス端子３２を介してアドレス
信号ＡＤ１〜ＡＤｎを入力し、それらをロウデコーダ２
２及びコラムデコーダ２３に供給する。
子３２に接続され、アドレス端子３２を介してアドレス
信号ＡＤ１〜ＡＤｎを入力し、それらをロウデコーダ２
２及びコラムデコーダ２３に供給する。
【００１５】ロウデコーダ２２は入力したアドレス信号
を選択信号ＳＬにデコードし、メモリセルアレイ２４の
所定のワード線を選択する。コラムデコーダ２３は入力
したアドレス信号をコラム選択信号ＣＬにデコードし、
その選択信号ＣＬをコラムゲート２６に出力する。
を選択信号ＳＬにデコードし、メモリセルアレイ２４の
所定のワード線を選択する。コラムデコーダ２３は入力
したアドレス信号をコラム選択信号ＣＬにデコードし、
その選択信号ＣＬをコラムゲート２６に出力する。
【００１６】メモリセルアレイ２４にはコラムゲート２
５を介してセンスアンプ２６が接続され、センスアンプ
２６には出力回路２７が接続されている。センスアンプ
２６はビット線対ＢＬ，バーＢＬのデータを増幅し、増
幅した信号を出力回路２７に出力する。また、コラムゲ
ート２５にはライトアンプ２８が接続され、ライトアン
プ２８には入力回路２９に接続されている。入力回路２
９には図示しない制御装置から複数ビット（本実施例で
はｎビット）からなるデータ信号が入力されている。入
力回路２９はデータ書き込み時にはデータ信号をライト
アンプ２８に出力する。
５を介してセンスアンプ２６が接続され、センスアンプ
２６には出力回路２７が接続されている。センスアンプ
２６はビット線対ＢＬ，バーＢＬのデータを増幅し、増
幅した信号を出力回路２７に出力する。また、コラムゲ
ート２５にはライトアンプ２８が接続され、ライトアン
プ２８には入力回路２９に接続されている。入力回路２
９には図示しない制御装置から複数ビット（本実施例で
はｎビット）からなるデータ信号が入力されている。入
力回路２９はデータ書き込み時にはデータ信号をライト
アンプ２８に出力する。
【００１７】また、メモリセルアレイ２４には切換回路
３１が接続されている。切換回路３１は低電源ＶSS及び
基準電源Ｖref を入力するとともに、ロウデコーダ２２
の選択信号ＳＬ及び前記書き込み信号ＷＥを入力してい
る。切換回路３１は選択信号ＳＬ及び書き込み信号ＷＥ
に基づいてメモリセルアレイ２４のメモリセルに供給す
る低電位側の電源を、低電源ＶSSと基準電源Ｖref とに
切り換える。
３１が接続されている。切換回路３１は低電源ＶSS及び
基準電源Ｖref を入力するとともに、ロウデコーダ２２
の選択信号ＳＬ及び前記書き込み信号ＷＥを入力してい
る。切換回路３１は選択信号ＳＬ及び書き込み信号ＷＥ
に基づいてメモリセルアレイ２４のメモリセルに供給す
る低電位側の電源を、低電源ＶSSと基準電源Ｖref とに
切り換える。
【００１８】次に、メモリセルアレイ２４、切換回路３
１及びセンスアンプ２６の詳細を図３に従って説明す
る。メモリセルアレイ２４には左右方向に延びる複数の
ワード線ＷＬと、上下方向に延びるビット線対が複数対
設けられている。なお、図３では１本のワード線ＷＬ
と、一対のビット線ＢＬ，バーＢＬのみが示されてい
る。各ワード線間及び各ビット線対間には、メモリセル
４０が接続されている。
１及びセンスアンプ２６の詳細を図３に従って説明す
る。メモリセルアレイ２４には左右方向に延びる複数の
ワード線ＷＬと、上下方向に延びるビット線対が複数対
設けられている。なお、図３では１本のワード線ＷＬ
と、一対のビット線ＢＬ，バーＢＬのみが示されてい
る。各ワード線間及び各ビット線対間には、メモリセル
４０が接続されている。
【００１９】メモリセル４０は２つの抵抗Ｒ３，Ｒ４
と、４つのＮＭＯＳトランジスタ４１，４２，４３，４
４とを備える。抵抗Ｒ３及びトランジスタ４１は高電源
ＶDD及び切換回路３１間に直列に接続され、抵抗Ｒ４及
びトランジスタ４２は高電源ＶDD及び切換回路３１間に
直列に接続されている。トランジスタ４１のゲートはト
ランジスタ４２のドレインに接続され、トランジスタ４
２のゲートはトランジスタ４１のドレインに接続されて
いる。トランジスタ４１のドレインはトランジスタ４３
を介してビット線ＢＬに接続され、トランジスタ４２の
ドレインはトランジスタ４４を介してビット線バーＢＬ
に接続されている。トランジスタ４３，４４の各ゲート
はワード線ＷＬに接続されている。メモリセル４０はト
ランジスタ４３，４４のオフ状態において、ノードＮ
３，Ｎ４の電位を保持するスタティック回路である。
と、４つのＮＭＯＳトランジスタ４１，４２，４３，４
４とを備える。抵抗Ｒ３及びトランジスタ４１は高電源
ＶDD及び切換回路３１間に直列に接続され、抵抗Ｒ４及
びトランジスタ４２は高電源ＶDD及び切換回路３１間に
直列に接続されている。トランジスタ４１のゲートはト
ランジスタ４２のドレインに接続され、トランジスタ４
２のゲートはトランジスタ４１のドレインに接続されて
いる。トランジスタ４１のドレインはトランジスタ４３
を介してビット線ＢＬに接続され、トランジスタ４２の
ドレインはトランジスタ４４を介してビット線バーＢＬ
に接続されている。トランジスタ４３，４４の各ゲート
はワード線ＷＬに接続されている。メモリセル４０はト
ランジスタ４３，４４のオフ状態において、ノードＮ
３，Ｎ４の電位を保持するスタティック回路である。
【００２０】切換回路３１はメモリセルアレイ２４のワ
ード線毎に設けられ、２入力ＮＡＮＤ回路５０、インバ
ータ５１，５２及び２つのＮＭＯＳトランジスタ５３，
５４を備える。トランジスタ５３は前記メモリセル４０
のトランジスタ４１，４２と基準電源Ｖref との間に接
続されている。トランジスタ５４はトランジスタ４１，
４２と低電源ＶSSとの間に接続されている。トランジス
タ５３のゲートはインバータ５１を介してＮＡＮＤ回路
５０に接続されている。トランジスタ５４のゲートはイ
ンバータ５２，５１を介してＮＡＮＤ回路５０に接続さ
れている。ＮＡＮＤ回路５０は選択信号ＳＬ及び書き込
み信号ＷＥを入力し、両信号ＳＬ，ＷＥに基づく信号を
出力する。書き込み信号ＷＥがＬレベルのときメモリセ
ルにデータを書き込むことができ、書き込み信号ＷＥが
Ｈレベルのときメモリセルのデータを読み出すことがで
きる。
ード線毎に設けられ、２入力ＮＡＮＤ回路５０、インバ
ータ５１，５２及び２つのＮＭＯＳトランジスタ５３，
５４を備える。トランジスタ５３は前記メモリセル４０
のトランジスタ４１，４２と基準電源Ｖref との間に接
続されている。トランジスタ５４はトランジスタ４１，
４２と低電源ＶSSとの間に接続されている。トランジス
タ５３のゲートはインバータ５１を介してＮＡＮＤ回路
５０に接続されている。トランジスタ５４のゲートはイ
ンバータ５２，５１を介してＮＡＮＤ回路５０に接続さ
れている。ＮＡＮＤ回路５０は選択信号ＳＬ及び書き込
み信号ＷＥを入力し、両信号ＳＬ，ＷＥに基づく信号を
出力する。書き込み信号ＷＥがＬレベルのときメモリセ
ルにデータを書き込むことができ、書き込み信号ＷＥが
Ｈレベルのときメモリセルのデータを読み出すことがで
きる。
【００２１】従って、書き込み信号ＷＥがＬレベルであ
るデータの書き込み時に、選択信号ＳＬに関わりなく、
ＮＡＮＤ回路５０の出力信号はＨレベルとなる。その結
果、トランジスタ５３はオフしトランジスタ５４はオン
してメモリセル４０には低電源ＶSSが供給される。ま
た、書き込み信号ＷＥがＨレベルであるデータの読み出
し時に、選択信号ＳＬがＨレベルになると、ＮＡＮＤ回
路５０の出力信号はＬレベルとなる。その結果、トラン
ジスタ５３はオンしトランジスタ５４はオフしてメモリ
セル４０には基準電源Ｖref が供給される。
るデータの書き込み時に、選択信号ＳＬに関わりなく、
ＮＡＮＤ回路５０の出力信号はＨレベルとなる。その結
果、トランジスタ５３はオフしトランジスタ５４はオン
してメモリセル４０には低電源ＶSSが供給される。ま
た、書き込み信号ＷＥがＨレベルであるデータの読み出
し時に、選択信号ＳＬがＨレベルになると、ＮＡＮＤ回
路５０の出力信号はＬレベルとなる。その結果、トラン
ジスタ５３はオンしトランジスタ５４はオフしてメモリ
セル４０には基準電源Ｖref が供給される。
【００２２】前記ビット線対ＢＬ，バーＢＬはコラムゲ
ート２５を介してセンスアンプ２６に接続されている。
コラムゲート２５にはコラムデコーダ２３からのコラム
選択信号ＣＬが入力されている。コラム選択信号ＣＬが
Ｈレベルになると、コラムゲート２５がオンし、ビット
線対ＢＬ，バーＢＬのデータはセンスアンプ２６に転送
される。
ート２５を介してセンスアンプ２６に接続されている。
コラムゲート２５にはコラムデコーダ２３からのコラム
選択信号ＣＬが入力されている。コラム選択信号ＣＬが
Ｈレベルになると、コラムゲート２５がオンし、ビット
線対ＢＬ，バーＢＬのデータはセンスアンプ２６に転送
される。
【００２３】センスアンプ２６は２つのＰＭＯＳトラン
ジスタ５７，５８、３つのＮＭＯＳトランジスタ５９，
６０，６１を備える。トランジスタ５９，６０のソース
は互いに接続されるとともに、両トランジスタ５９，６
０のソースはトランジスタ６１を介して低電源ＶSSに接
続されている。トランジスタ５９，６０のドレインはカ
レントミラー回路を構成するトランジスタ５７，５８を
介して高電源ＶDDに接続されている。トランジスタ６１
のゲートには活性化信号φ１が入力されている。各トラ
ンジスタ５９，６０のゲートは前記ビット線ＢＬ，バー
ＢＬに接続されている。データの読み出し時において、
活性化信号φ１がＨレベルになるとトランジスタ６１が
オンし、トランジスタ５９，６０はビット線対ＢＬ，バ
ーＢＬの電位差を増幅する。トランジスタ６０のドレイ
ンから増幅された信号ＶOUT が出力される。
ジスタ５７，５８、３つのＮＭＯＳトランジスタ５９，
６０，６１を備える。トランジスタ５９，６０のソース
は互いに接続されるとともに、両トランジスタ５９，６
０のソースはトランジスタ６１を介して低電源ＶSSに接
続されている。トランジスタ５９，６０のドレインはカ
レントミラー回路を構成するトランジスタ５７，５８を
介して高電源ＶDDに接続されている。トランジスタ６１
のゲートには活性化信号φ１が入力されている。各トラ
ンジスタ５９，６０のゲートは前記ビット線ＢＬ，バー
ＢＬに接続されている。データの読み出し時において、
活性化信号φ１がＨレベルになるとトランジスタ６１が
オンし、トランジスタ５９，６０はビット線対ＢＬ，バ
ーＢＬの電位差を増幅する。トランジスタ６０のドレイ
ンから増幅された信号ＶOUT が出力される。
【００２４】さて、上記のように構成されたＳＲＡＭ２
０の作用について説明する。メモリセルアレイ２４から
データを読み出すには、アドレス信号ＡＤ１〜ＡＤｎ
と、Ｈレベルの書き込み信号ＷＥとをチップ２０ａに供
給する。アドレス信号ＡＤ１〜ＡＤｎはロウデコーダ２
２及びコラムデコーダ２３によって選択信号ＳＬ，ＣＬ
にデコードされる。このとき、書き込み信号ＷＥがＨレ
ベルであるため、切換回路３１のトランジスタ５３がオ
ンし、メモリセル４０には低電位側の電源として基準電
源Ｖref が供給される。
０の作用について説明する。メモリセルアレイ２４から
データを読み出すには、アドレス信号ＡＤ１〜ＡＤｎ
と、Ｈレベルの書き込み信号ＷＥとをチップ２０ａに供
給する。アドレス信号ＡＤ１〜ＡＤｎはロウデコーダ２
２及びコラムデコーダ２３によって選択信号ＳＬ，ＣＬ
にデコードされる。このとき、書き込み信号ＷＥがＨレ
ベルであるため、切換回路３１のトランジスタ５３がオ
ンし、メモリセル４０には低電位側の電源として基準電
源Ｖref が供給される。
【００２５】選択信号ＳＬに基づいてワード線ＷＬが選
択されるとともに、選択信号ＣＬによってビット線対Ｂ
Ｌ，バーＢＬが選択されると、メモリセル４０のトラン
ジスタ４３，４４がオンする。このとき、ノードＮ３の
電位が高く、ノードＮ４の電位が低いと、トランジスタ
４１はオフし、トランジスタ４２はオンする。そのた
め、ビット線ＢＬの電位は低下せず、ビット線バーＢＬ
からトランジスタ４２を介して基準電源Ｖref に電流が
流れる。基準電源Ｖref は低電源ＶSSよりも電位が低い
ため、トランジスタ４２を流れる電流が大きくなり、ビ
ット線バーＢＬの電位は高速で低下する。
択されるとともに、選択信号ＣＬによってビット線対Ｂ
Ｌ，バーＢＬが選択されると、メモリセル４０のトラン
ジスタ４３，４４がオンする。このとき、ノードＮ３の
電位が高く、ノードＮ４の電位が低いと、トランジスタ
４１はオフし、トランジスタ４２はオンする。そのた
め、ビット線ＢＬの電位は低下せず、ビット線バーＢＬ
からトランジスタ４２を介して基準電源Ｖref に電流が
流れる。基準電源Ｖref は低電源ＶSSよりも電位が低い
ため、トランジスタ４２を流れる電流が大きくなり、ビ
ット線バーＢＬの電位は高速で低下する。
【００２６】ビット線ＢＬ，バーＢＬのデータはコラム
ゲート２５を介してセンスアンプ２６に転送される。そ
して、センスアンプ２６によってビット線対ＢＬ，バー
ＢＬのデータが増幅され、増幅された信号ＶOUT が出力
回路２７に出力される。
ゲート２５を介してセンスアンプ２６に転送される。そ
して、センスアンプ２６によってビット線対ＢＬ，バー
ＢＬのデータが増幅され、増幅された信号ＶOUT が出力
回路２７に出力される。
【００２７】メモリセルアレイ２４にデータを書き込む
には、アドレス信号ＡＤ１〜ＡＤｎと、Ｌレベルの書き
込み信号ＷＥとをチップ２０ａに供給する。アドレス信
号ＡＤ１〜ＡＤｎはロウデコーダ２２及びコラムデコー
ダ２３によって選択信号ＳＬ，ＣＬにデコードされる。
このとき、書き込み信号ＷＥがＬレベルであるため、切
換回路３１のトランジスタ５４がオンし、メモリセル４
０には低電位側の電源として低電源ＶSSが供給される。
には、アドレス信号ＡＤ１〜ＡＤｎと、Ｌレベルの書き
込み信号ＷＥとをチップ２０ａに供給する。アドレス信
号ＡＤ１〜ＡＤｎはロウデコーダ２２及びコラムデコー
ダ２３によって選択信号ＳＬ，ＣＬにデコードされる。
このとき、書き込み信号ＷＥがＬレベルであるため、切
換回路３１のトランジスタ５４がオンし、メモリセル４
０には低電位側の電源として低電源ＶSSが供給される。
【００２８】選択信号ＳＬに基づいてワード線ＷＬが選
択されるとともに、選択信号ＣＬによってビット線対Ｂ
Ｌ，バーＢＬが選択されると、メモリセル４０のトラン
ジスタ４３，４４がオンする。このとき、ビット線ＢＬ
の電位が高く、ビット線バーＢＬの電位が低いと、トラ
ンジスタ４１はオフし、トランジスタ４２はオンする。
そのため、ノードＮ３の電位は高くなり、ノードＮ４の
電位は低くなる。選択信号ＳＬが出力されなくなってワ
ード線ＷＬが選択されなくなると、トランジスタ４３，
４４がオフし、メモリセル４０にデータが書き込まれ
る。
択されるとともに、選択信号ＣＬによってビット線対Ｂ
Ｌ，バーＢＬが選択されると、メモリセル４０のトラン
ジスタ４３，４４がオンする。このとき、ビット線ＢＬ
の電位が高く、ビット線バーＢＬの電位が低いと、トラ
ンジスタ４１はオフし、トランジスタ４２はオンする。
そのため、ノードＮ３の電位は高くなり、ノードＮ４の
電位は低くなる。選択信号ＳＬが出力されなくなってワ
ード線ＷＬが選択されなくなると、トランジスタ４３，
４４がオフし、メモリセル４０にデータが書き込まれ
る。
【００２９】このように、本実施例では、メモリセル４
０に供給する低電位側の電源を低電源ＶSSと、低電源Ｖ
SSよりも電位の低い基準電源Ｖref とに切り換えるため
の切換回路３１を設けた。メモリセル４０には高電源Ｖ
DDを供給するとともに、データの読み出し時には切換回
路３１によって基準電源Ｖref を供給し、データの書き
込み時には切換回路３１によって低電源ＶSSを供給し
た。従って、高電源ＶDDを低電圧化しても、電位の低い
基準電源Ｖref によってメモリセル４０に流れる電流が
大きくなる。その結果、ビット線ＢＬ，バーＢＬの電位
差が開くのを高速化して読み出し速度を高速化できる。
そのため、高電源ＶDDの低電圧化を図ることができる。
０に供給する低電位側の電源を低電源ＶSSと、低電源Ｖ
SSよりも電位の低い基準電源Ｖref とに切り換えるため
の切換回路３１を設けた。メモリセル４０には高電源Ｖ
DDを供給するとともに、データの読み出し時には切換回
路３１によって基準電源Ｖref を供給し、データの書き
込み時には切換回路３１によって低電源ＶSSを供給し
た。従って、高電源ＶDDを低電圧化しても、電位の低い
基準電源Ｖref によってメモリセル４０に流れる電流が
大きくなる。その結果、ビット線ＢＬ，バーＢＬの電位
差が開くのを高速化して読み出し速度を高速化できる。
そのため、高電源ＶDDの低電圧化を図ることができる。
【００３０】また、本実施例ではチップ２０ａにバック
ゲート電圧を供給するための基準電圧生成回路３０の基
準電源Ｖref を、データ読み出し時におけるメモリセル
４０の低電位側の電源として供給するようにした。その
ため、メモリセルアレイ２４に供給する電源用に専用の
電源回路を設けずに済み、ＳＲＡＭ２０の大型化を抑制
することができる。
ゲート電圧を供給するための基準電圧生成回路３０の基
準電源Ｖref を、データ読み出し時におけるメモリセル
４０の低電位側の電源として供給するようにした。その
ため、メモリセルアレイ２４に供給する電源用に専用の
電源回路を設けずに済み、ＳＲＡＭ２０の大型化を抑制
することができる。
【００３１】また、データの読み出し時にメモリセル４
０に流れる電流は、切換回路３１により選択されたブロ
ック単位のメモリセルに分割することにより、センスア
ンプ２６、及びライトアンプ２８等の周辺回路の消費電
流と比較して非常に小さくできる。そのため、データの
読み出し時に低電源ＶSSよりも電位の低い基準電源Ｖre
f をメモリセル４０に供給しても消費電力の増加を抑制
できる。
０に流れる電流は、切換回路３１により選択されたブロ
ック単位のメモリセルに分割することにより、センスア
ンプ２６、及びライトアンプ２８等の周辺回路の消費電
流と比較して非常に小さくできる。そのため、データの
読み出し時に低電源ＶSSよりも電位の低い基準電源Ｖre
f をメモリセル４０に供給しても消費電力の増加を抑制
できる。
【００３２】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）基準電源Ｖref をチップの外部から供給してもよ
い。 （２）切換回路にコラムデコーダ２３の選択信号ＣＬと
書き込み信号ＷＥとを入力し、両信号ＣＬ，ＷＥに基づ
いてメモリセルに供給する低電位側の電源を低電源ＶSS
と基準電源Ｖref とに切り換えるように構成してもよ
い。
具体化することも可能である。 （１）基準電源Ｖref をチップの外部から供給してもよ
い。 （２）切換回路にコラムデコーダ２３の選択信号ＣＬと
書き込み信号ＷＥとを入力し、両信号ＣＬ，ＷＥに基づ
いてメモリセルに供給する低電位側の電源を低電源ＶSS
と基準電源Ｖref とに切り換えるように構成してもよ
い。
【００３３】（３）切換回路にロウデコーダ２２の選択
信号ＳＬ、コラムデコーダ２３の選択信号ＣＬ及び書き
込み信号ＷＥを入力し、これらの信号ＳＬ，ＣＬ，ＷＥ
に基づいてメモリセルに供給する低電位側の電源を低電
源ＶSSと基準電源Ｖref とに切り換えるように構成して
もよい。
信号ＳＬ、コラムデコーダ２３の選択信号ＣＬ及び書き
込み信号ＷＥを入力し、これらの信号ＳＬ，ＣＬ，ＷＥ
に基づいてメモリセルに供給する低電位側の電源を低電
源ＶSSと基準電源Ｖref とに切り換えるように構成して
もよい。
【００３４】（４）切換回路を省略し、メモリセルの低
電位側の電源として基準電源Ｖrefを供給するように構
成してもよい。 （５）メモリセル４０の抵抗Ｒ３，Ｒ４に代えてＰＭＯ
Ｓトランジスタを使用したメモリセルを備えるＳＲＡＭ
に実施してもい。
電位側の電源として基準電源Ｖrefを供給するように構
成してもよい。 （５）メモリセル４０の抵抗Ｒ３，Ｒ４に代えてＰＭＯ
Ｓトランジスタを使用したメモリセルを備えるＳＲＡＭ
に実施してもい。
【００３５】
【発明の効果】以上詳述したように、本発明によれば、
半導体記憶装置の低電圧化を図りつつ、動作を高速化で
きる優れた効果がある。
半導体記憶装置の低電圧化を図りつつ、動作を高速化で
きる優れた効果がある。
【図１】 本発明の原理説明図である。
【図２】 一実施例の半導体記憶装置を示すブロック図
である。
である。
【図３】 メモリセルアレイ、切換回路及びセンスアン
プを示す回路図である。
プを示す回路図である。
【図４】 従来のメモリセルを示す回路図である。
１，２４ メモリセルアレイ ２，４０ メモリセル ３ 周辺回路 ３０ 基準電源生成回路 ３１ 切換回路 ＶDD 高電源 Ｖref 基準電源 ＶSS 低電源
Claims (3)
- 【請求項１】 スタティック回路よりなる多数のメモリ
セルを備えたメモリセルアレイと、 前記メモリセルアレイの所定のメモリセルを選択してそ
の選択されたメモリセルのデータの読み出し及び書き込
みを行うための周辺回路とを備えた半導体記憶装置にお
いて、 前記周辺回路には高電源及び低電源を動作電源として供
給し、 前記メモリセルには前記高電源を供給するとともに、デ
ータの読み出し時及び書き込み時のうち少なくともデー
タの読み出し時において前記低電源よりも電位の低い基
準電源を供給するようにした半導体記憶装置。 - 【請求項２】 データの書き込み時において前記メモリ
セルに供給する電源を前記低電源に切り換え、データの
読み出し時において前記メモリセルに供給する電源を前
記基準電源に切り換える切換回路を備える請求項１に記
載の半導体記憶装置。 - 【請求項３】 前記高電源及び低電源に基づいて前記基
準電源を生成する基準電源生成回路を備える請求項１又
は２に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21892594A JPH0883490A (ja) | 1994-09-13 | 1994-09-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21892594A JPH0883490A (ja) | 1994-09-13 | 1994-09-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883490A true JPH0883490A (ja) | 1996-03-26 |
Family
ID=16727477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21892594A Pending JPH0883490A (ja) | 1994-09-13 | 1994-09-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0883490A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091029A (ja) * | 2007-12-27 | 2008-04-17 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2010287287A (ja) * | 2009-06-12 | 2010-12-24 | Renesas Electronics Corp | 半導体装置 |
-
1994
- 1994-09-13 JP JP21892594A patent/JPH0883490A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091029A (ja) * | 2007-12-27 | 2008-04-17 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2010287287A (ja) * | 2009-06-12 | 2010-12-24 | Renesas Electronics Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030225 |