JPH088360B2 - トンネルトランジスタおよびその製造方法 - Google Patents
トンネルトランジスタおよびその製造方法Info
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- JPH088360B2 JPH088360B2 JP5119811A JP11981193A JPH088360B2 JP H088360 B2 JPH088360 B2 JP H088360B2 JP 5119811 A JP5119811 A JP 5119811A JP 11981193 A JP11981193 A JP 11981193A JP H088360 B2 JPH088360 B2 JP H088360B2
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Landscapes
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Description
【０００１】
【産業上の利用分野】本発明は、トンネル現象を利用し
た高集積化，高速動作，多機能化が可能なトランジスタ
に関するものである。
た高集積化，高速動作，多機能化が可能なトランジスタ
に関するものである。
【０００２】
【従来の技術】半導体表面におけるｐ+ −ｎ+ 接合での
トンネル現象を利用し、多機能性を有するトンネルトラ
ンジスタが提案されている。このデバイスについては、
例えば、本出願人による特願平３−１９６３２１号明細
書「半導体装置」に記載されている。このトンネルトラ
ンジスタは、少ない素子数で機能回路を構成でき、高集
積化を可能にするものである。
トンネル現象を利用し、多機能性を有するトンネルトラ
ンジスタが提案されている。このデバイスについては、
例えば、本出願人による特願平３−１９６３２１号明細
書「半導体装置」に記載されている。このトンネルトラ
ンジスタは、少ない素子数で機能回路を構成でき、高集
積化を可能にするものである。
【０００３】図２は、従来のトンネルトランジスタの模
式断面図である。１は基板、１０は基板１上に形成され
た絶縁領域、１１は半導体チャネル層、１２は一導電型
を有し縮退した半導体からなるソース領域、１３はソー
ス領域１２と反対の導電型を有し縮退した半導体からな
るドレイン領域、６は半導体チャネル層１１よりも禁止
帯幅が広い材料からなる絶縁層、７は絶縁層上のゲート
電極、８はソース領域１２とオーミック接合を形成する
ソース電極、９はドレイン領域１３とオーミック接合を
形成するドレイン電極である。
式断面図である。１は基板、１０は基板１上に形成され
た絶縁領域、１１は半導体チャネル層、１２は一導電型
を有し縮退した半導体からなるソース領域、１３はソー
ス領域１２と反対の導電型を有し縮退した半導体からな
るドレイン領域、６は半導体チャネル層１１よりも禁止
帯幅が広い材料からなる絶縁層、７は絶縁層上のゲート
電極、８はソース領域１２とオーミック接合を形成する
ソース電極、９はドレイン領域１３とオーミック接合を
形成するドレイン電極である。
【０００４】この従来のトンネルトランジスタの動作に
ついて、基板１にＧａＡｓ基板、絶縁領域１０にｉ−Ａ
ｌ0.5 Ｇａ0.5 Ａｓ、半導体チャネル層１１に薄いｉ−
ＧａＡｓ、ソース領域１２にｎ+ −ＧａＡｓ、ドレイン
領域１３にｐ+ −ＧａＡｓ、絶縁層６にｉ−Ａｌ0.5 Ｇ
ａ0.5 Ａｓ、ゲート電極７にＡｌ、ソース電極８および
ドレイン電極９にＡｕを用いた例により説明する。ソー
ス電極８をアース電位とし、ゲート電極７には電圧を印
加せず、ドレイン電極９に正の電圧を印加すると、ソー
ス領域１２（ｎ+ −ＧａＡｓ）とドレイン領域１３（ｐ
+ −ＧａＡｓ）との間は、非常に薄い半導体チャネル層
１１（ｉ−ＧａＡｓ）を介して順方向バイアスになる。
このバイアス方向は、逆方向バイアスに比べ、ドレイン
電流が流れ易いが、キャリアの拡散電流が顕著とならな
い電圧以下（ＧａＡｓで０．７Ｖ以下）にしておけば、
ほとんど電流は流れない。さて、ゲート電極７に大きな
正の電圧を印加すると、半導体チャネル層１１（ｉ−Ｇ
ａＡｓ）には高濃度の電子が誘起される。その結果、こ
の半導体チャネル層１１は、電子濃度が非常に大きい縮
退した状態となり、等価的なｎ+ −ＧａＡｓとなる。こ
のため、ソース領域１２（ｎ+ −ＧａＡｓ）と半導体チ
ャネル層１１（ｉ−ＧａＡｓ）は完全な導通状態とな
る。一方、半導体チャネル層１１（ｉ−ＧａＡｓ）とド
レイン領域１３（ｐ+ −ＧａＡｓ）との間は、江崎ダイ
オード（トンネルダイオード）と同様の接合（トンネル
接合）が形成される。したがって、順方向バイアスが印
加されたドレイン・ソース間には、トンネル効果による
大きなトンネル電流が流れるようになり、電流−電圧特
性には微分負性抵抗が現れる。トンネル電流の大きさ
は、半導体チャネル層１１に誘起される電子の濃度に依
存するため、この微分負性抵抗特性は、ゲート電極に印
加する電圧より制御されることになる。
ついて、基板１にＧａＡｓ基板、絶縁領域１０にｉ−Ａ
ｌ0.5 Ｇａ0.5 Ａｓ、半導体チャネル層１１に薄いｉ−
ＧａＡｓ、ソース領域１２にｎ+ −ＧａＡｓ、ドレイン
領域１３にｐ+ −ＧａＡｓ、絶縁層６にｉ−Ａｌ0.5 Ｇ
ａ0.5 Ａｓ、ゲート電極７にＡｌ、ソース電極８および
ドレイン電極９にＡｕを用いた例により説明する。ソー
ス電極８をアース電位とし、ゲート電極７には電圧を印
加せず、ドレイン電極９に正の電圧を印加すると、ソー
ス領域１２（ｎ+ −ＧａＡｓ）とドレイン領域１３（ｐ
+ −ＧａＡｓ）との間は、非常に薄い半導体チャネル層
１１（ｉ−ＧａＡｓ）を介して順方向バイアスになる。
このバイアス方向は、逆方向バイアスに比べ、ドレイン
電流が流れ易いが、キャリアの拡散電流が顕著とならな
い電圧以下（ＧａＡｓで０．７Ｖ以下）にしておけば、
ほとんど電流は流れない。さて、ゲート電極７に大きな
正の電圧を印加すると、半導体チャネル層１１（ｉ−Ｇ
ａＡｓ）には高濃度の電子が誘起される。その結果、こ
の半導体チャネル層１１は、電子濃度が非常に大きい縮
退した状態となり、等価的なｎ+ −ＧａＡｓとなる。こ
のため、ソース領域１２（ｎ+ −ＧａＡｓ）と半導体チ
ャネル層１１（ｉ−ＧａＡｓ）は完全な導通状態とな
る。一方、半導体チャネル層１１（ｉ−ＧａＡｓ）とド
レイン領域１３（ｐ+ −ＧａＡｓ）との間は、江崎ダイ
オード（トンネルダイオード）と同様の接合（トンネル
接合）が形成される。したがって、順方向バイアスが印
加されたドレイン・ソース間には、トンネル効果による
大きなトンネル電流が流れるようになり、電流−電圧特
性には微分負性抵抗が現れる。トンネル電流の大きさ
は、半導体チャネル層１１に誘起される電子の濃度に依
存するため、この微分負性抵抗特性は、ゲート電極に印
加する電圧より制御されることになる。
【０００５】
【発明が解決しようとする課題】このデバイスで最も重
要となるのは、半導体チャネル層とドレイン領域間のト
ンネル接合の形成であるが、これらは異なった半導体か
らなるため、イオン注入や選択再成長のような、いくつ
かのプロセスを経て形成する必要がある。このため、プ
ロセスに伴う発生・再結合センターがトンネル接合近傍
に誘起され易く、このセンターを介した大きな再結合電
流により微分負性抵抗特性が劣化するという問題があっ
た。機能素子として高い信頼性を得るためには、この発
生・再結合センターの抑制が必要であった。
要となるのは、半導体チャネル層とドレイン領域間のト
ンネル接合の形成であるが、これらは異なった半導体か
らなるため、イオン注入や選択再成長のような、いくつ
かのプロセスを経て形成する必要がある。このため、プ
ロセスに伴う発生・再結合センターがトンネル接合近傍
に誘起され易く、このセンターを介した大きな再結合電
流により微分負性抵抗特性が劣化するという問題があっ
た。機能素子として高い信頼性を得るためには、この発
生・再結合センターの抑制が必要であった。
【０００６】本発明の目的は、発生・再結合センターを
抑制することのできるトンネルトランジスタを提供する
ことにある。
抑制することのできるトンネルトランジスタを提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明のトンネルトラン
ジスタは、基板上に形成され一導電型を有し高濃度の不
純物を含有する第１の半導体と、第１の半導体上に形成
され低濃度の不純物を含有する第２の半導体と、第２の
半導体上に形成され第１の半導体と反対の導電型を有し
高濃度の不純物を含有する第３の半導体と、第１から第
３の半導体の積層構造の露出した表面に接して形成され
第１から第３の半導体よりも禁止帯幅が狭い材料からな
る第４の半導体と、第４の半導体に接して形成され第４
の半導体よりも禁止帯幅が広い材料からなる絶縁層と、
絶縁層上に設けられたゲート電極と、第１の半導体上に
設けられたソース電極と、第３の半導体上に設けられた
ドレイン電極とを有することを特徴としている。
ジスタは、基板上に形成され一導電型を有し高濃度の不
純物を含有する第１の半導体と、第１の半導体上に形成
され低濃度の不純物を含有する第２の半導体と、第２の
半導体上に形成され第１の半導体と反対の導電型を有し
高濃度の不純物を含有する第３の半導体と、第１から第
３の半導体の積層構造の露出した表面に接して形成され
第１から第３の半導体よりも禁止帯幅が狭い材料からな
る第４の半導体と、第４の半導体に接して形成され第４
の半導体よりも禁止帯幅が広い材料からなる絶縁層と、
絶縁層上に設けられたゲート電極と、第１の半導体上に
設けられたソース電極と、第３の半導体上に設けられた
ドレイン電極とを有することを特徴としている。
【０００８】
【作用】本発明のトンネルトランジスタにおいては、ト
ンネル接合が第４の半導体内に形成されるため、この接
合特性はプロセスの影響を受けにくく、発生・再結合セ
ンターの発生が抑制される。
ンネル接合が第４の半導体内に形成されるため、この接
合特性はプロセスの影響を受けにくく、発生・再結合セ
ンターの発生が抑制される。
【０００９】
【実施例】次に、本発明の実施例について、図面を参照
して詳細に説明する。
して詳細に説明する。
【００１０】図１は、本発明の第１の実施例を示す模式
断面図である。図１において、図２と同じ符号の部分は
図２と同等物で同一機能を果たすものであり、２は一導
電型を有し高濃度の不純物を含有した第１の半導体、３
は低不純物濃度の第２の半導体、４は第１の半導体２と
反対の導電型を有し、高濃度の不純物を含有した第３の
半導体、５は第１から第３の半導体よりも禁止帯幅の狭
い第４の半導体である。
断面図である。図１において、図２と同じ符号の部分は
図２と同等物で同一機能を果たすものであり、２は一導
電型を有し高濃度の不純物を含有した第１の半導体、３
は低不純物濃度の第２の半導体、４は第１の半導体２と
反対の導電型を有し、高濃度の不純物を含有した第３の
半導体、５は第１から第３の半導体よりも禁止帯幅の狭
い第４の半導体である。
【００１１】次に、第１の実施例の動作について、基板
１にＧａＡｓ基板、第１の半導体２にｎ+ −ＧａＡｓ、
第２の半導体３にｉ−ＧａＡｓ、第３の半導体４にｐ+
−ＧａＡｓ、第４の半導体５に薄いｉ−Ｉｎ0.1 Ｇａ
0.9 Ａｓ、絶縁層６にｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ、ゲー
ト電極７にＡｌ、ソース電極８およびドレイン電極９に
Ａｕを用いて説明する。
１にＧａＡｓ基板、第１の半導体２にｎ+ −ＧａＡｓ、
第２の半導体３にｉ−ＧａＡｓ、第３の半導体４にｐ+
−ＧａＡｓ、第４の半導体５に薄いｉ−Ｉｎ0.1 Ｇａ
0.9 Ａｓ、絶縁層６にｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ、ゲー
ト電極７にＡｌ、ソース電極８およびドレイン電極９に
Ａｕを用いて説明する。
【００１２】第１の半導体２と第４の半導体５は変調ド
ープ構造を形成しているため、第１に半導体２中の電子
の一部は第４の半導体５に移動する。このため、第４の
半導体５の第１の半導体２に接している部分は、高濃度
の電子が蓄積する縮退した半導体となっている。同様
に、第３の半導体４と第４の半導体５間も変調ドープ構
造となっており、第３の半導体４に接している第４の半
導体５は、高濃度の正孔が蓄積する縮退半導体となって
いる。このため、ゲート電極７に正の電圧を印加して絶
縁層下の第４の半導体５に高濃度の電子を誘起すると、
この領域と第１の半導体２に接する第４の半導体５とは
完全な導通状態となり、第３の半導体４に接する第４の
半導体５との間にはトンネル接合が形成される。したが
って、従来のトンネルトランジスタと同様に微分負性抵
抗特性を有するトランジスタ動作が実現できる。なお、
第１の半導体２および第３の半導体４は必ずしも縮退し
ている必要はないが、第４の半導体５との間の寄生抵抗
を減らすためには縮退していることが望ましい。 実施
例のトンネルトランジスタでは、上に述べたようにトン
ネル接合が単一の半導体層内に形成されるため、トンネ
ル接合近傍での異種半導体接合形成プロセスに伴うよう
な発生・再結合センターの発生が抑制される。このた
め、再結合電流が抑制され、従来構造よりも顕著な微分
負性抵抗特性が得られる。
ープ構造を形成しているため、第１に半導体２中の電子
の一部は第４の半導体５に移動する。このため、第４の
半導体５の第１の半導体２に接している部分は、高濃度
の電子が蓄積する縮退した半導体となっている。同様
に、第３の半導体４と第４の半導体５間も変調ドープ構
造となっており、第３の半導体４に接している第４の半
導体５は、高濃度の正孔が蓄積する縮退半導体となって
いる。このため、ゲート電極７に正の電圧を印加して絶
縁層下の第４の半導体５に高濃度の電子を誘起すると、
この領域と第１の半導体２に接する第４の半導体５とは
完全な導通状態となり、第３の半導体４に接する第４の
半導体５との間にはトンネル接合が形成される。したが
って、従来のトンネルトランジスタと同様に微分負性抵
抗特性を有するトランジスタ動作が実現できる。なお、
第１の半導体２および第３の半導体４は必ずしも縮退し
ている必要はないが、第４の半導体５との間の寄生抵抗
を減らすためには縮退していることが望ましい。 実施
例のトンネルトランジスタでは、上に述べたようにトン
ネル接合が単一の半導体層内に形成されるため、トンネ
ル接合近傍での異種半導体接合形成プロセスに伴うよう
な発生・再結合センターの発生が抑制される。このた
め、再結合電流が抑制され、従来構造よりも顕著な微分
負性抵抗特性が得られる。
【００１３】次に、第１の実施例の製造方法について、
動作の説明で用いた材料と同一の材料を用いて説明す
る。
動作の説明で用いた材料と同一の材料を用いて説明す
る。
【００１４】まず、ＧａＡｓ基板上に５００ｎｍのｎ+
−ＧａＡｓ（ｎ＝１×１０19ｃｍ-3），２００ｎｍのｉ
−ＧａＡｓ，１５０ｎｍのｐ+ −ＧａＡｓ（ｐ＝５×１
０19ｃｍ-3）をＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ）法により形成する。次に、リソグラ
フィとエッチングによりドレイン領域をメサ形状に残
し、ｎ+ −ＧａＡｓの一部を露出させる。その後、再び
基板をＭＢＥ装置に導入し、形成した構造表面に２０ｎ
ｍのｉ−Ｉｎ0.1 Ｇａ0.9 Ａｓと５０ｎｍのｉ−Ａｌ
0.5 Ｇａ0.5 Ａｓを再成長させる。ＭＢＥ装置から取り
出した後、Ａｌを蒸着し、Ａｌおよびｉ−Ｉｎ0.1 Ｇａ
0.9 Ａｓ／ｉ−Ａｌ0.5 Ｇａ0.5 Ａｓをゲート電極形状
にエッチングする。リフトオフによりＡｕをｎ+ −Ｇａ
Ａｓ上およびｐ+ −ＧａＡｓ上に形成し、ソース電極と
ドレイン電極とする。
−ＧａＡｓ（ｎ＝１×１０19ｃｍ-3），２００ｎｍのｉ
−ＧａＡｓ，１５０ｎｍのｐ+ −ＧａＡｓ（ｐ＝５×１
０19ｃｍ-3）をＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ）法により形成する。次に、リソグラ
フィとエッチングによりドレイン領域をメサ形状に残
し、ｎ+ −ＧａＡｓの一部を露出させる。その後、再び
基板をＭＢＥ装置に導入し、形成した構造表面に２０ｎ
ｍのｉ−Ｉｎ0.1 Ｇａ0.9 Ａｓと５０ｎｍのｉ−Ａｌ
0.5 Ｇａ0.5 Ａｓを再成長させる。ＭＢＥ装置から取り
出した後、Ａｌを蒸着し、Ａｌおよびｉ−Ｉｎ0.1 Ｇａ
0.9 Ａｓ／ｉ−Ａｌ0.5 Ｇａ0.5 Ａｓをゲート電極形状
にエッチングする。リフトオフによりＡｕをｎ+ −Ｇａ
Ａｓ上およびｐ+ −ＧａＡｓ上に形成し、ソース電極と
ドレイン電極とする。
【００１５】この構造のデバイスにより、微分負性抵抗
特性のピーク・バレー比として５以上が得られ、従来構
造より改善されていることがわかった。なお、ソースと
ドレインを入れ替え、ゲートに負の電圧を印加してゲー
ト下に高濃度の正孔を誘起した場合にも、トンネルトラ
ンジスタとしての同様な特性が得られた。
特性のピーク・バレー比として５以上が得られ、従来構
造より改善されていることがわかった。なお、ソースと
ドレインを入れ替え、ゲートに負の電圧を印加してゲー
ト下に高濃度の正孔を誘起した場合にも、トンネルトラ
ンジスタとしての同様な特性が得られた。
【００１６】また、第４の半導体にｎ+ −Ｉｎ0.1 Ｇａ
0.9 Ａｓ（ｎ＝２×１０18ｃｍ-3）を用いた場合には、
ゲート電圧を印加しない場合にもトンネル接合が形成さ
れ、ディプレッション型の動作をすることができた。
0.9 Ａｓ（ｎ＝２×１０18ｃｍ-3）を用いた場合には、
ゲート電圧を印加しない場合にもトンネル接合が形成さ
れ、ディプレッション型の動作をすることができた。
【００１７】次に、本発明の第２の実施例について、第
１の実施例と同様に図１を用いて説明する。ただし、絶
縁層６は不純物を含有した半導体である。以下、絶縁層
６にｎ−Ａｌ0.3 Ｇａ0.7 Ａｓを用い、その他は第１の
実施例と同じ材料を用いて説明する。
１の実施例と同様に図１を用いて説明する。ただし、絶
縁層６は不純物を含有した半導体である。以下、絶縁層
６にｎ−Ａｌ0.3 Ｇａ0.7 Ａｓを用い、その他は第１の
実施例と同じ材料を用いて説明する。
【００１８】第２の半導体３に接する第４の半導体５
と、絶縁層６との間は、ｉ−Ｉｎ0.1Ｇａ0.9 Ａｓ／ｎ
−Ａｌ0.3 Ｇａ0.7 Ａｓ変調ドープ構造となっている。
したがって、ｎ−Ａｌ0.3 Ｇａ0.7 Ａｓの電子がｉ−Ｉ
ｎ0.1 Ｇａ0.9 Ａｓへと移動し、第２の半導体３に接す
る第４の半導体５にも高濃度の電子が蓄積し、この領域
も縮退した半導体となっている。一方、第３の半導体４
に接している第４の半導体５の領域では、ｎ−Ａｌ0.3
Ｇａ0.7 Ａｓ絶縁層６のために正孔濃度が減少するが第
３の半導体４の正孔濃度を絶縁層６の電子濃度よりもか
なり高くしておくことにより、その影響を少なくするこ
とができる。このため、正のゲート電圧を印加しないで
も第４の半導体５の内部にはトンネル接合が形成されて
おり、この素子は、第１の実施例で第４の半導体５にｎ
+ −Ｉｎ0.1 Ｇａ0.9 Ａｓ（ｎ＝２×１０18ｃｍ-3）を
用いた場合と同様に、大きなトンネル電流密度を有し、
ディプレッション型の動作をすることができる。これに
加え、トンネル障壁内に不純物がほとんど存在しないた
め、不純物準位を通したトンネル電流などのリーク電流
の発生がなく、第１の実施例よりも大きなピーク・バレ
ー比が得られる。このように第２の実施例においては、
第１の実施例よりもさらに負性抵抗特性の改善が期待で
きる。
と、絶縁層６との間は、ｉ−Ｉｎ0.1Ｇａ0.9 Ａｓ／ｎ
−Ａｌ0.3 Ｇａ0.7 Ａｓ変調ドープ構造となっている。
したがって、ｎ−Ａｌ0.3 Ｇａ0.7 Ａｓの電子がｉ−Ｉ
ｎ0.1 Ｇａ0.9 Ａｓへと移動し、第２の半導体３に接す
る第４の半導体５にも高濃度の電子が蓄積し、この領域
も縮退した半導体となっている。一方、第３の半導体４
に接している第４の半導体５の領域では、ｎ−Ａｌ0.3
Ｇａ0.7 Ａｓ絶縁層６のために正孔濃度が減少するが第
３の半導体４の正孔濃度を絶縁層６の電子濃度よりもか
なり高くしておくことにより、その影響を少なくするこ
とができる。このため、正のゲート電圧を印加しないで
も第４の半導体５の内部にはトンネル接合が形成されて
おり、この素子は、第１の実施例で第４の半導体５にｎ
+ −Ｉｎ0.1 Ｇａ0.9 Ａｓ（ｎ＝２×１０18ｃｍ-3）を
用いた場合と同様に、大きなトンネル電流密度を有し、
ディプレッション型の動作をすることができる。これに
加え、トンネル障壁内に不純物がほとんど存在しないた
め、不純物準位を通したトンネル電流などのリーク電流
の発生がなく、第１の実施例よりも大きなピーク・バレ
ー比が得られる。このように第２の実施例においては、
第１の実施例よりもさらに負性抵抗特性の改善が期待で
きる。
【００１９】第４の半導体５に２０ｎｍのｉ−Ｉｎ0.1
Ｇａ0.9 Ａｓ、絶縁層６として５０ｎｍのｎ−Ａｌ0.3
Ｇａ0.7 Ａｓ（ｎ＝２×１０18ｃｍ-3）を用い、その他
は第１の実施例と同様な材料，製造方法を用いてトンネ
ルトランジスタを作製した結果、大きなトンネル電流が
得られると共に、ピーク・バレー比が１０以上と微分負
性抵抗特性の大きな改善が得られた。また、絶縁層６に
ｐ−Ａｌ0.3 Ｇａ0.7Ａｓを用いた場合にもゲート電圧
の極性を逆にして、同様な特性が得られた。
Ｇａ0.9 Ａｓ、絶縁層６として５０ｎｍのｎ−Ａｌ0.3
Ｇａ0.7 Ａｓ（ｎ＝２×１０18ｃｍ-3）を用い、その他
は第１の実施例と同様な材料，製造方法を用いてトンネ
ルトランジスタを作製した結果、大きなトンネル電流が
得られると共に、ピーク・バレー比が１０以上と微分負
性抵抗特性の大きな改善が得られた。また、絶縁層６に
ｐ−Ａｌ0.3 Ｇａ0.7Ａｓを用いた場合にもゲート電圧
の極性を逆にして、同様な特性が得られた。
【００２０】ここでは絶縁層全体に不純物をドープした
構造を示したが、ゲート耐圧を高めるためにプレーナー
ドープなど絶縁層の一部だけにドープしてもよい。
構造を示したが、ゲート耐圧を高めるためにプレーナー
ドープなど絶縁層の一部だけにドープしてもよい。
【００２１】以上の本発明の実施例においては，第１の
半導体から第３の半導体として同種類の半導体とした場
合しか示さなかったが、異種半導体を用いても良いこと
は明かである。また、半導体材料として、ＧａＡｓ、Ｉ
ｎＧａＡｓしか示さなかったが、Ｇｅ，Ｓｉ，ＳｉＧ
ｅ，ＳｉＧｅＣ，ＧａＰ，ＩｎＰ，ＧａＳｂ，ＩｎＡ
ｓ，ＩｎＳｂ，ＩｎＡｓＰ，ＩｎＡｌＡｓ，ＡｌＧａＳ
ｂ，ＨｇＣｄＴｅ，ＣｄＴｅなど他の多くの半導体の組
み合わせでも本発明に適用できることは明かである。さ
らに、絶縁膜としてＡｌＧａＡｓしか示さなかったが、
その他の禁止帯幅の広い半導体や、ＳｉＯ2 ，Ｓｉ3 Ｎ
4 ，ＳｉＯＮ，Ａｌ2 Ｏ3 ，ＴｉＯ2 ，ＰｂＺｒＴＩＯ
3 ，ＣａＦなどの絶縁体でも良いことは明かである。
半導体から第３の半導体として同種類の半導体とした場
合しか示さなかったが、異種半導体を用いても良いこと
は明かである。また、半導体材料として、ＧａＡｓ、Ｉ
ｎＧａＡｓしか示さなかったが、Ｇｅ，Ｓｉ，ＳｉＧ
ｅ，ＳｉＧｅＣ，ＧａＰ，ＩｎＰ，ＧａＳｂ，ＩｎＡ
ｓ，ＩｎＳｂ，ＩｎＡｓＰ，ＩｎＡｌＡｓ，ＡｌＧａＳ
ｂ，ＨｇＣｄＴｅ，ＣｄＴｅなど他の多くの半導体の組
み合わせでも本発明に適用できることは明かである。さ
らに、絶縁膜としてＡｌＧａＡｓしか示さなかったが、
その他の禁止帯幅の広い半導体や、ＳｉＯ2 ，Ｓｉ3 Ｎ
4 ，ＳｉＯＮ，Ａｌ2 Ｏ3 ，ＴｉＯ2 ，ＰｂＺｒＴＩＯ
3 ，ＣａＦなどの絶縁体でも良いことは明かである。
【００２２】
【発明の効果】以上説明したように、本発明のトンネル
トランジスタは、トンネル接合が単一の半導体層内に形
成されるため、発生・再結合センターが少なく、顕著な
微分負性抵抗特性を有し、本発明により、高速，低消費
電力，室温動作，超高密度のトンネルデバイス集積回路
の形成が可能になる。
トランジスタは、トンネル接合が単一の半導体層内に形
成されるため、発生・再結合センターが少なく、顕著な
微分負性抵抗特性を有し、本発明により、高速，低消費
電力，室温動作，超高密度のトンネルデバイス集積回路
の形成が可能になる。
【図１】本発明の第１および第２の実施例を示す模式断
面図である。
面図である。
【図２】従来のトンネルトランジスタの模式断面図であ
る。
る。
１ 基板 ２ 第１の半導体 ３ 第２の半導体 ４ 第３の半導体 ５ 第４の半導体 ６ 絶縁層 ７ ゲート電極 ８ ソース電極 ９ ドレイン電極 １０ 絶縁領域 １１ チャネル層 １２ ソース領域 １３ ドレイン領域
Claims (3)
- 【請求項１】基板上に形成され一導電型を有し高濃度の
不純物を含有する第１の半導体と、 第１の半導体上に形成され低濃度の不純物を含有する第
２の半導体と、 第２の半導体上に形成され第１の半導体と反対の導電型
を有し高濃度の不純物を含有する第３の半導体と、 第１から第３の半導体の積層構造の露出した表面に接し
て形成され第１から第３の半導体よりも禁止帯幅が狭い
材料からなる第４の半導体と、 第４の半導体に接して形成され第４の半導体よりも禁止
帯幅が広い材料からなる絶縁層と、 絶縁層上に設けられたゲート電極と、 第１の半導体上に設けられたソース電極と、 第３の半導体上に設けられたドレイン電極とを有するこ
とを特徴とするトンネルトランジスタ。 - 【請求項２】少なくとも前記絶縁層の一部にイオン化不
純物を含有し、第２の半導体に接する第４の半導体内部
にキャリアを誘起させることを特徴とする請求項１記載
のトンネルトランジスタ。 - 【請求項３】一導電型を有し高濃度の不純物を含有する
第１の半導体と、低濃度の不純物を含有する第２の半導
体と、第１の半導体と反対の導電型を有し高濃度の不純
物を含有する第３の半導体からなる積層構造をＭＢＥ法
により基板上に形成し、 次に、リソグラフィとエッチングによりドレイン領域と
なる部分をメサ形状に残して第１の半導体の一部を露出
させ、 再び、ＭＢＥ法により第１から第３の半導体よりも禁止
帯幅が狭い材料からなる第４の半導体、および第４の半
導体よりも禁止帯幅が広い材料からなる絶縁層を積層形
成し、 その後に、Ａｌを蒸着し、 Ａｌ、絶縁層および第４の半導体からなる積層構造をゲ
ート電極形状にエッチングし、 リフトオフ法によりＡｕを第１の半導体上および第３の
半導体上に形成してそれぞれソース電極およびドレイン
電極とすることを特徴とするトンネルトランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5119811A JPH088360B2 (ja) | 1993-05-21 | 1993-05-21 | トンネルトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5119811A JPH088360B2 (ja) | 1993-05-21 | 1993-05-21 | トンネルトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334175A JPH06334175A (ja) | 1994-12-02 |
| JPH088360B2 true JPH088360B2 (ja) | 1996-01-29 |
Family
ID=14770825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5119811A Expired - Fee Related JPH088360B2 (ja) | 1993-05-21 | 1993-05-21 | トンネルトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088360B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936265A (en) * | 1996-03-25 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device including a tunnel effect element |
| EP0892440A1 (en) * | 1997-07-18 | 1999-01-20 | Hitachi Europe Limited | Controllable conduction device |
| KR101247747B1 (ko) * | 2011-08-26 | 2013-03-26 | 경북대학교 산학협력단 | 질화물 반도체 소자 제조방법 |
| JP2014203851A (ja) | 2013-04-01 | 2014-10-27 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR102234174B1 (ko) * | 2019-09-16 | 2021-04-01 | 성균관대학교산학협력단 | 부성미분저항 소자 제조방법 |
-
1993
- 1993-05-21 JP JP5119811A patent/JPH088360B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06334175A (ja) | 1994-12-02 |
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