JPH0883808A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0883808A JPH0883808A JP17581195A JP17581195A JPH0883808A JP H0883808 A JPH0883808 A JP H0883808A JP 17581195 A JP17581195 A JP 17581195A JP 17581195 A JP17581195 A JP 17581195A JP H0883808 A JPH0883808 A JP H0883808A
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- semiconductor device
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Abstract
(57)【要約】
【目的】しきい値電圧の制御性が良く、ゲート寄生容量
およびソース・ゲート寄生抵抗を小さくできるＰＮ接合
ゲート電界効果トランジスタを有する半導体装置を提供
する。 【構成】半導体層から成るソース、ドレインを一導電型
の能動層上に配置し、このソースおよびドレインの相対
する端面間の能動層上に能動層よりもバンドギャップの
大きいアンドープ半導体層を配置し、ソースおよびドレ
インから離してアンドープ半導体層上に一導電型とは反
対導電型の半導体層を配置し、反対導電型の半導体層、
アンドープ半導体層および能動層とでＰＮ接合ゲートを
構成する。 【効果】特に、ＧａＡｓ等の化合物半導体を用いた単一
電源が可能なエンハンスメント型ＰＮ接合パワーＦＥ
Ｔ、およびこれと高周波低雑音増幅器などをモノリシッ
クに形成した半導体装置を実現できる。
およびソース・ゲート寄生抵抗を小さくできるＰＮ接合
ゲート電界効果トランジスタを有する半導体装置を提供
する。 【構成】半導体層から成るソース、ドレインを一導電型
の能動層上に配置し、このソースおよびドレインの相対
する端面間の能動層上に能動層よりもバンドギャップの
大きいアンドープ半導体層を配置し、ソースおよびドレ
インから離してアンドープ半導体層上に一導電型とは反
対導電型の半導体層を配置し、反対導電型の半導体層、
アンドープ半導体層および能動層とでＰＮ接合ゲートを
構成する。 【効果】特に、ＧａＡｓ等の化合物半導体を用いた単一
電源が可能なエンハンスメント型ＰＮ接合パワーＦＥ
Ｔ、およびこれと高周波低雑音増幅器などをモノリシッ
クに形成した半導体装置を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＮ接合ゲートＦＥＴ
（電界効果トランジスタ）を有する半導体装置、特に高
性能なＭＭＩＣ（マイクロ波モノリシック集積回路）の
提供が可能な半導体装置に関する。
（電界効果トランジスタ）を有する半導体装置、特に高
性能なＭＭＩＣ（マイクロ波モノリシック集積回路）の
提供が可能な半導体装置に関する。
【０００２】
【従来の技術】近年、個人が野外に持ち運び可能な携帯
電話が広く普及し、電波の送信部分にエンハンスメント
型ＰＮ接合ゲートＦＥＴを用いることが考えられる。こ
の型のＦＥＴは、例えば、アイイーアイシーイー・トラ
ンザクション・オン・エレクトロン、第Ｅ７５−Ｃ巻、
第１０号、第１１１０頁から第１１１４頁（ＩＥＩＣＥ
Ｔｒａｎｓ．ＥＬＥＣＴＲＯＮ．，Ｖｏｌ．Ｅ７５−
Ｃ，Ｎｏ．１０，ｐ１１１０−ｐ１１１４）に記載され
ており、その作製方法は次のとおりである。
電話が広く普及し、電波の送信部分にエンハンスメント
型ＰＮ接合ゲートＦＥＴを用いることが考えられる。こ
の型のＦＥＴは、例えば、アイイーアイシーイー・トラ
ンザクション・オン・エレクトロン、第Ｅ７５−Ｃ巻、
第１０号、第１１１０頁から第１１１４頁（ＩＥＩＣＥ
Ｔｒａｎｓ．ＥＬＥＣＴＲＯＮ．，Ｖｏｌ．Ｅ７５−
Ｃ，Ｎｏ．１０，ｐ１１１０−ｐ１１１４）に記載され
ており、その作製方法は次のとおりである。
【０００３】ｎ型能動層およびソース・ドレインｎ+型
ＧａＡｓ層をイオン注入法で形成する。その後、ＳｉＮ
などの絶縁膜を被着し、そのゲート部分に開口部を形成
し、開口部を通してＺｎを拡散することによりｎ型能動
層中にＰＮ接合を形成する。ゲート電極用金属は拡散後
被着し、ドライエッチングを用いるホトリソグラフィー
により、ゲート電極を形成する。
ＧａＡｓ層をイオン注入法で形成する。その後、ＳｉＮ
などの絶縁膜を被着し、そのゲート部分に開口部を形成
し、開口部を通してＺｎを拡散することによりｎ型能動
層中にＰＮ接合を形成する。ゲート電極用金属は拡散後
被着し、ドライエッチングを用いるホトリソグラフィー
により、ゲート電極を形成する。
【０００４】
【発明が解決しようとする課題】上記従来技術は、ＰＮ
接合の形成に拡散工程を用いる為、しきい値電圧Ｖｔｈ
の制御性が極めて悪い。
接合の形成に拡散工程を用いる為、しきい値電圧Ｖｔｈ
の制御性が極めて悪い。
【０００５】また、ｎ型能動層中にＰＮ接合が形成され
るためゲート寄生容量（ソース・ゲート容量とゲート・
ドレイン容量）が大きくなる。特に、ゲート寄生容量は
ソース・ゲート寄生抵抗とトレードオフの関係にある。
すなわち、ｎ+型ＧａＡｓソース・ドレイン層とｐ型Ｇ
ａＡｓゲート層を隔てる目あき部分のｎ型ＧａＡｓ能動
層の抵抗（ソース・ゲート寄生抵抗）を下げる為に、ｐ
型ＧａＡｓゲート層の拡散深さを浅くするとゲート寄生
容量が大きくなる。更に、ゲート・ドレイン容量の増大
は、パワーアンプと低雑音アンプをモノリシックに形成
するＭＭＩＣの場合、パワーアンプと低雑音アンプの利
得を下げる。
るためゲート寄生容量（ソース・ゲート容量とゲート・
ドレイン容量）が大きくなる。特に、ゲート寄生容量は
ソース・ゲート寄生抵抗とトレードオフの関係にある。
すなわち、ｎ+型ＧａＡｓソース・ドレイン層とｐ型Ｇ
ａＡｓゲート層を隔てる目あき部分のｎ型ＧａＡｓ能動
層の抵抗（ソース・ゲート寄生抵抗）を下げる為に、ｐ
型ＧａＡｓゲート層の拡散深さを浅くするとゲート寄生
容量が大きくなる。更に、ゲート・ドレイン容量の増大
は、パワーアンプと低雑音アンプをモノリシックに形成
するＭＭＩＣの場合、パワーアンプと低雑音アンプの利
得を下げる。
【０００６】このように、上記従来技術は、以上の問題
点を有している。また、この問題点は、エンハンスメン
ト型ＰＮ接合ゲートＦＥＴに限らず、デプレッション型
ＰＮ接合ゲートＦＥＴも有している。
点を有している。また、この問題点は、エンハンスメン
ト型ＰＮ接合ゲートＦＥＴに限らず、デプレッション型
ＰＮ接合ゲートＦＥＴも有している。
【０００７】本発明の目的は、しきい値電圧の制御性が
良く、ゲート寄生容量およびソース・ゲート寄生抵抗を
小さくできるＰＮ接合ゲートＦＥＴを有する半導体装置
を提供することにある。
良く、ゲート寄生容量およびソース・ゲート寄生抵抗を
小さくできるＰＮ接合ゲートＦＥＴを有する半導体装置
を提供することにある。
【０００８】
【課題を解決するための手段】上記目的は、電界効果ト
ランジスタの半導体層から成るソース、ドレインを一導
電型の能動層上に配置し、このソースおよびドレインの
相対する端面間の能動層上に能動層よりもバンドギャッ
プの大きいアンドープ半導体層を配置し、ソースおよび
ドレインから離してアンドープ半導体層上に一導電型と
は反対導電型の半導体層を配置し、反対導電型の半導体
層、アンドープ半導体層および能動層とで電界効果トラ
ンジスタのＰＮ接合ゲートを構成することにより達成で
きる。
ランジスタの半導体層から成るソース、ドレインを一導
電型の能動層上に配置し、このソースおよびドレインの
相対する端面間の能動層上に能動層よりもバンドギャッ
プの大きいアンドープ半導体層を配置し、ソースおよび
ドレインから離してアンドープ半導体層上に一導電型と
は反対導電型の半導体層を配置し、反対導電型の半導体
層、アンドープ半導体層および能動層とで電界効果トラ
ンジスタのＰＮ接合ゲートを構成することにより達成で
きる。
【０００９】
【作用】ＰＮ接合ゲートを構成する反対導電型の半導体
層を一導電型の能動層上に配置しているので、すなわち
従来の拡散による形成を採っていないので、しきい値電
圧の制御性が良い。ＰＮ接合ゲートを構成する反対導電
型の半導体層とソース、ドレインとが離れていているた
め、これらで構成されるゲート寄生容量が小さい。半導
体層から成るソース、ドレインを一導電型の能動層上に
配置して、ＰＮ接合によるビルトインポテンシャルФｐ
ｎとソースとゲートの間の能動層（目あき部分）の表面
ポテンシャルФｓとの違いによる能動層内への空乏層の
延び方の違いを積極的に利用して、目あき部分での空乏
層の延びを小さくしているので、ソース・ゲート寄生抵
抗が小さい。ゲート下における空乏層の延びは、エンハ
ンスメント型の場合は能動層の厚さ全体にわたり、デプ
レッション型の場合は能動層の厚さ全体にわたらず能動
層の一部が残こる。
層を一導電型の能動層上に配置しているので、すなわち
従来の拡散による形成を採っていないので、しきい値電
圧の制御性が良い。ＰＮ接合ゲートを構成する反対導電
型の半導体層とソース、ドレインとが離れていているた
め、これらで構成されるゲート寄生容量が小さい。半導
体層から成るソース、ドレインを一導電型の能動層上に
配置して、ＰＮ接合によるビルトインポテンシャルФｐ
ｎとソースとゲートの間の能動層（目あき部分）の表面
ポテンシャルФｓとの違いによる能動層内への空乏層の
延び方の違いを積極的に利用して、目あき部分での空乏
層の延びを小さくしているので、ソース・ゲート寄生抵
抗が小さい。ゲート下における空乏層の延びは、エンハ
ンスメント型の場合は能動層の厚さ全体にわたり、デプ
レッション型の場合は能動層の厚さ全体にわたらず能動
層の一部が残こる。
【００１０】以下、図１（ｃ）の構造を例にとり、ソー
ス・ゲート寄生抵抗の減少について詳細に説明する。ｎ
型能動層１４の濃度をＮＤ、膜厚をａ、誘電率をε、単
位電荷素量をｑと定義すると、エンハンスメント型ＰＮ
接合ゲートＦＥＴのしきい値電圧 Ｖｔｈは Ｖｔｈ＝Φｐｎ−ｑＮＤａ2／２ε ………（式１） で表される。
ス・ゲート寄生抵抗の減少について詳細に説明する。ｎ
型能動層１４の濃度をＮＤ、膜厚をａ、誘電率をε、単
位電荷素量をｑと定義すると、エンハンスメント型ＰＮ
接合ゲートＦＥＴのしきい値電圧 Ｖｔｈは Ｖｔｈ＝Φｐｎ−ｑＮＤａ2／２ε ………（式１） で表される。
【００１１】また、目あき部分７０（ＳｉＮ側壁２０お
よびＳｉＯ2側壁２１の直下のｎ型能動層１４の領域７
０）中に延びる空乏層の厚みをｈとすると表面電位Φｓ
とｈの関係は Φｓ＝ｑＮＤｈ2／２ε ………（式２） で表される。
よびＳｉＯ2側壁２１の直下のｎ型能動層１４の領域７
０）中に延びる空乏層の厚みをｈとすると表面電位Φｓ
とｈの関係は Φｓ＝ｑＮＤｈ2／２ε ………（式２） で表される。
【００１２】一方、ショットキーバリアのビルトインポ
テンシャルをΦBｎ、ｎ型能動層の膜厚をｂと定義する
と、ショットキーゲートを有するＭＥＳＦＥＴやヘテロ
接合ＦＥＴのエンハンスメント型ＦＥＴのＶｔｈは Ｖｔｈ＝ΦBｎ−εＮＤｂ2／２ε ………（式３） で表される。
テンシャルをΦBｎ、ｎ型能動層の膜厚をｂと定義する
と、ショットキーゲートを有するＭＥＳＦＥＴやヘテロ
接合ＦＥＴのエンハンスメント型ＦＥＴのＶｔｈは Ｖｔｈ＝ΦBｎ−εＮＤｂ2／２ε ………（式３） で表される。
【００１３】また、ショットキー接合のビルトインポテ
ンシャルΦBnと表面電位Φｓは殆ど同じである。
ンシャルΦBnと表面電位Φｓは殆ど同じである。
【００１４】したがって、同一Ｖｔｈの場合に、ＰＮ接
合ゲートＦＥＴとショットキーゲートＦＥＴを比べる
と、同じ能動層不純物濃度ＮＤなら Φｐｎ−ΦBｎ≒ｑＮＤ（ａ2−ｂ2）／２ε＝０．７〜１．０Ｖ……（式４） となり、ａの方がｂよりかなり大きくできる。つまり、
ＰＮ接合ゲートＦＥＴの方がショットキーゲートＦＥＴ
より、チャネル層を厚くでき、また図１（ｃ）の目あき
部分７０での空乏層の延びを抑えてシート抵抗を比較的
小さくできるので、多くのソース、ドレイン電流が流
れ、ソース・ゲート寄生抵抗を小さくできる。 具体例
として、Ｖｔｈ＝０．２Ｖ、ＮＤ＝７×１０17／ｃ
ｍ3、Φｐｎ＝１．４Ｖ、Φｓ＝０．７Ｖ，移動度μ＝
３５００ｃｍ2／Ｖｓの時、以上の式からＳｉＯ2側壁２
１直下のｎ型能動層のシート抵抗ρｓは２ＫΩ／□前後
になる事が予想され、実験的にも確かめられている。
合ゲートＦＥＴとショットキーゲートＦＥＴを比べる
と、同じ能動層不純物濃度ＮＤなら Φｐｎ−ΦBｎ≒ｑＮＤ（ａ2−ｂ2）／２ε＝０．７〜１．０Ｖ……（式４） となり、ａの方がｂよりかなり大きくできる。つまり、
ＰＮ接合ゲートＦＥＴの方がショットキーゲートＦＥＴ
より、チャネル層を厚くでき、また図１（ｃ）の目あき
部分７０での空乏層の延びを抑えてシート抵抗を比較的
小さくできるので、多くのソース、ドレイン電流が流
れ、ソース・ゲート寄生抵抗を小さくできる。 具体例
として、Ｖｔｈ＝０．２Ｖ、ＮＤ＝７×１０17／ｃ
ｍ3、Φｐｎ＝１．４Ｖ、Φｓ＝０．７Ｖ，移動度μ＝
３５００ｃｍ2／Ｖｓの時、以上の式からＳｉＯ2側壁２
１直下のｎ型能動層のシート抵抗ρｓは２ＫΩ／□前後
になる事が予想され、実験的にも確かめられている。
【００１５】ＳｉＯ2側壁２１の膜厚を２００ｎｍ程度
に設計すると、トランジスタ幅１０μｍあたり４０Ωの
ソース・ゲート寄生抵抗が発生し、ｎ++型ＧａＡｓ高濃
度層１８およびソース電極が加わるとトランジスタ幅１
０μｍあたりのソース・ゲート寄生抵抗は７０Ω程度に
なるが、この値はパワーＦＥＴとして実用に耐え得る充
分小さな値である。
に設計すると、トランジスタ幅１０μｍあたり４０Ωの
ソース・ゲート寄生抵抗が発生し、ｎ++型ＧａＡｓ高濃
度層１８およびソース電極が加わるとトランジスタ幅１
０μｍあたりのソース・ゲート寄生抵抗は７０Ω程度に
なるが、この値はパワーＦＥＴとして実用に耐え得る充
分小さな値である。
【００１６】一方、ショットキーゲートのＭＥＳＦＥＴ
やヘテロ接合ＦＥＴでエンハンスメント型ＦＥＴを形成
する場合、ショットキー接合のビルトインポテンシャル
ΦBnと表面電位Φｓは殆ど同じになるので、目あき部分
のｎ型能動層のシート抵抗ρｓは極めて高くなる。この
シート抵抗ρｓを下げなければ実用的なデバイスになら
ないので、従来は深いしきい値を持ち、かつプロセスが
簡単なデプリーション型のＧａＡｓＭＥＳＦＥＴがパワ
ーＧａＡｓＦＥＴの主流であった。つまり、従来のＭＥ
ＳＦＥＴやヘテロ接合ＦＥＴでエンハンスメント型ＦＥ
Ｔを作ろうとすると、目あき部分７０のシート抵抗が数
十ｋΩ／□以上になり、イオン注入源などによりｎ型能
動層の不純物濃度をゲート直下のチャンネル層の能動層
の不純物濃度より必ず上げざるを得ないので、ソース、
ゲート、ドレイン耐圧の劣化を招いていた。逆に耐圧を
確保しようとするとデバイス性能が落ちていた。
やヘテロ接合ＦＥＴでエンハンスメント型ＦＥＴを形成
する場合、ショットキー接合のビルトインポテンシャル
ΦBnと表面電位Φｓは殆ど同じになるので、目あき部分
のｎ型能動層のシート抵抗ρｓは極めて高くなる。この
シート抵抗ρｓを下げなければ実用的なデバイスになら
ないので、従来は深いしきい値を持ち、かつプロセスが
簡単なデプリーション型のＧａＡｓＭＥＳＦＥＴがパワ
ーＧａＡｓＦＥＴの主流であった。つまり、従来のＭＥ
ＳＦＥＴやヘテロ接合ＦＥＴでエンハンスメント型ＦＥ
Ｔを作ろうとすると、目あき部分７０のシート抵抗が数
十ｋΩ／□以上になり、イオン注入源などによりｎ型能
動層の不純物濃度をゲート直下のチャンネル層の能動層
の不純物濃度より必ず上げざるを得ないので、ソース、
ゲート、ドレイン耐圧の劣化を招いていた。逆に耐圧を
確保しようとするとデバイス性能が落ちていた。
【００１７】本発明によれば、上述のように、パワーＦ
ＥＴとして実用に耐える充分低いソース・ゲート寄生抵
抗をもつエンハンスメント型ＦＥＴ実現できる。また、
本発明では、能動層上に配置された能動層よりもバンド
ギャップの大きいアンドープ半導体層（図１（ｃ）にお
いてはアンドープＡｌＧａＡｓ層１５）もゲート・ドレ
イン間耐圧の向上に寄与している。すなわち、ゲートの
ドレイン側端から延びる空乏層の厚さが有効に厚くなり
電界が緩和されて耐圧が向上する。ここで、アンドープ
とは、不純物原子が意識的にはドープされていないこと
を意味する。また、ソース、ドレインの形成にイオン注
入法を採っていないこともゲート・ドレイン間耐圧耐圧
の向上に寄与している。すなわち、結晶性に乱れがない
ため、電流リークによるブレークダウンが生じず、耐圧
が向上する。
ＥＴとして実用に耐える充分低いソース・ゲート寄生抵
抗をもつエンハンスメント型ＦＥＴ実現できる。また、
本発明では、能動層上に配置された能動層よりもバンド
ギャップの大きいアンドープ半導体層（図１（ｃ）にお
いてはアンドープＡｌＧａＡｓ層１５）もゲート・ドレ
イン間耐圧の向上に寄与している。すなわち、ゲートの
ドレイン側端から延びる空乏層の厚さが有効に厚くなり
電界が緩和されて耐圧が向上する。ここで、アンドープ
とは、不純物原子が意識的にはドープされていないこと
を意味する。また、ソース、ドレインの形成にイオン注
入法を採っていないこともゲート・ドレイン間耐圧耐圧
の向上に寄与している。すなわち、結晶性に乱れがない
ため、電流リークによるブレークダウンが生じず、耐圧
が向上する。
【００１８】図１（ｃ）においては、ＰＮ接合ゲートを
構成するＰ型およびＮ型の半導体層は共にＧａＡｓでバ
ンドギャップが同じ材料で構成されているが、上記説明
から容易に理解できるように、能動層としても働く一方
の層の方が他の層よりバンドギャップの小さい材料で構
成されていても本発明は実施できる。
構成するＰ型およびＮ型の半導体層は共にＧａＡｓでバ
ンドギャップが同じ材料で構成されているが、上記説明
から容易に理解できるように、能動層としても働く一方
の層の方が他の層よりバンドギャップの小さい材料で構
成されていても本発明は実施できる。
【００１９】ＮチャネルのＦＥＴを例にとり説明した
が、上記説明からから容易に理解できるように、本発明
はＰチャネルのＦＥＴにも有効である。
が、上記説明からから容易に理解できるように、本発明
はＰチャネルのＦＥＴにも有効である。
【００２０】本発明はエンハンスメント型およびデプレ
ッション型の両方の型に有効であるが、電源の観点から
は、単一電源ですむエンハンスメント型の方が、２つの
電源を必要とするデプレッション型より有利である。
ッション型の両方の型に有効であるが、電源の観点から
は、単一電源ですむエンハンスメント型の方が、２つの
電源を必要とするデプレッション型より有利である。
【００２１】本発明の半導体装置の製造には、近年量産
技術としての地歩を築きつつあるＭＯＣＶＤ（有機金属
熱分解法）やＭＢＥ（分子線エピタキシー法）を用いる
ことができる。
技術としての地歩を築きつつあるＭＯＣＶＤ（有機金属
熱分解法）やＭＢＥ（分子線エピタキシー法）を用いる
ことができる。
【００２２】本発明の半導体装置と同一のデバイス構造
および製造プロセスを用いて、本発明の半導体装置とは
平面構成は異なる高周波領域での高性能低雑音増幅器や
スイッチを本発明の半導体装置とモノリシックに構成で
きる。
および製造プロセスを用いて、本発明の半導体装置とは
平面構成は異なる高周波領域での高性能低雑音増幅器や
スイッチを本発明の半導体装置とモノリシックに構成で
きる。
【００２３】
実施例１ 本発明の実施例１の、チャネルにｎ型導電層を用いたエ
ンハンスメント型パワーＦＥＴ（Ｖｔｈ＝０．２Ｖ）を
図１（ａ）〜図１（ｃ）、図２を用いて説明する。半絶
縁性ＧａＡｓ基板１０上にＭＯＣＶＤエピ成長技術を用
いて、アンドープＧａＡｓ層１１（厚さ５００ｎｍ）、
アンドープＡｌＧａＡｓ層１２（厚さ５ｎｍ）、アンド
ープＧａＡｓ層１３（厚さ５０ｎｍ）、ｎ型ＧａＡｓ層
１４（厚さ５０ｎｍ）、アンドープＡｌＧａＡｓ層１５
（厚さ５ｎｍ）、ｐ型ＧａＡｓ層１６（厚さ５０ｎ
ｍ）、ｐ++型ＧａＡｓ層１７（厚さ５０ｎｍ）をこの順
序で被着する（図１(a)）。次に、図示しないが、ｐ++
型ＧａＡｓ層１７上に、高耐熱ゲート金属であるＷＳｉ
（厚さ５０ｎｍ）、Ｗ（厚さ８００ｎｍ）および／ＷＳ
ｉ（厚さ５０ｎｍ）をこの順序で被着する。次に、ＷＳ
ｉ層上に、ＳｉＮなどの保護膜（厚さ２５０ｎｍ）を形
成する。アンドープＡｌＧａＡｓ層１２のＡｌ組成は
０．３である。通常、この組成は０．１から０．４５の
範囲から選ばれる。アンドープＡｌＧａＡｓ層１５のＡ
ｌ組成はそれぞれ０．４５である。通常、この組成は
０．４２から０．５の範囲から選ばれる。ｎ型ＧａＡｓ
層１４の不純物濃度はＮＤ＝７×１０17／ｃｍ3であ
る。通常、この不純物濃度はＮＤ＝１−１０×１０17／
ｃｍ3の範囲から選ばれる。ｐ型ＧａＡｓ層１６の不純
物濃度はＮＡ＝２×１０19／ｃｍ3である。ｐ++型Ｇａ
Ａｓ層１７の不純物濃度はＮＡ＝５×１０20／ｃｍ3で
あり、そのドーパントはカーボン（Ｃ）である。
ンハンスメント型パワーＦＥＴ（Ｖｔｈ＝０．２Ｖ）を
図１（ａ）〜図１（ｃ）、図２を用いて説明する。半絶
縁性ＧａＡｓ基板１０上にＭＯＣＶＤエピ成長技術を用
いて、アンドープＧａＡｓ層１１（厚さ５００ｎｍ）、
アンドープＡｌＧａＡｓ層１２（厚さ５ｎｍ）、アンド
ープＧａＡｓ層１３（厚さ５０ｎｍ）、ｎ型ＧａＡｓ層
１４（厚さ５０ｎｍ）、アンドープＡｌＧａＡｓ層１５
（厚さ５ｎｍ）、ｐ型ＧａＡｓ層１６（厚さ５０ｎ
ｍ）、ｐ++型ＧａＡｓ層１７（厚さ５０ｎｍ）をこの順
序で被着する（図１(a)）。次に、図示しないが、ｐ++
型ＧａＡｓ層１７上に、高耐熱ゲート金属であるＷＳｉ
（厚さ５０ｎｍ）、Ｗ（厚さ８００ｎｍ）および／ＷＳ
ｉ（厚さ５０ｎｍ）をこの順序で被着する。次に、ＷＳ
ｉ層上に、ＳｉＮなどの保護膜（厚さ２５０ｎｍ）を形
成する。アンドープＡｌＧａＡｓ層１２のＡｌ組成は
０．３である。通常、この組成は０．１から０．４５の
範囲から選ばれる。アンドープＡｌＧａＡｓ層１５のＡ
ｌ組成はそれぞれ０．４５である。通常、この組成は
０．４２から０．５の範囲から選ばれる。ｎ型ＧａＡｓ
層１４の不純物濃度はＮＤ＝７×１０17／ｃｍ3であ
る。通常、この不純物濃度はＮＤ＝１−１０×１０17／
ｃｍ3の範囲から選ばれる。ｐ型ＧａＡｓ層１６の不純
物濃度はＮＡ＝２×１０19／ｃｍ3である。ｐ++型Ｇａ
Ａｓ層１７の不純物濃度はＮＡ＝５×１０20／ｃｍ3で
あり、そのドーパントはカーボン（Ｃ）である。
【００２４】次に、ホトレジストをマスクとしてゲート
形成部分を残し他の部分をμ波ドライエッチング法を用
いて除去して、ＳｉＮ層２２、ＷＳｉ層３２、Ｗ層３
１、ＷＳｉ層３０を形成する。その結果、ＷＳｉ層３０
／Ｗ層３１／ＷＳｉ層３２から成るゲート電極が形成さ
れる。次に、ホトレジストを除去、洗浄後、ＳｉＮ層２
２とゲート電極をマスクとしてゲート形成部分を残し他
の部分をＲＩＥ（反応性イオンエッチング法）を用いて
選択的に除去して、ｐ++型ＧａＡｓ層１７、ｐ型ＧａＡ
ｓ層１６を形成する。その結果、ｎ型ＧａＡｓ層１４／
アンドープＡｌＧａＡｓ層１５／ｐ型ＧａＡｓ層１６か
ら成るＰＮ接合ゲートが形成される。ｎ型ＧａＡｓ能動
層１４の不純物濃度と膜厚は、Ｖｔｈが同一であっても
（本実施例では、Ｖｔｈ＝０．２Ｖ）、式１に従って、
変えることができる。次に、ＳｉＮ層２０（厚さ５０ｎ
ｍ）をプラズマＣＶＤにより形成する。次に、ＳｉＯ2
（厚さ３００ｎｍ）をプラズマＣＶＤによりデポ後、Ｓ
ｉＯ2をＳｉＮ層２０に対してＣＨＦ3系ガスを用いたＲ
ＩＥにより選択エッチングし、ゲートにＳｉＯ2の側壁
２１を形成する。ＳｉＯ2側壁２１の厚みは２５０ｎｍ
であった。ＳｉＯ2側壁２１の厚みは、ソースおよびド
レインの耐圧の設計により決まり、１００ｎｍ〜４００
ｎｍの範囲に設定される（図１（ｂ））。
形成部分を残し他の部分をμ波ドライエッチング法を用
いて除去して、ＳｉＮ層２２、ＷＳｉ層３２、Ｗ層３
１、ＷＳｉ層３０を形成する。その結果、ＷＳｉ層３０
／Ｗ層３１／ＷＳｉ層３２から成るゲート電極が形成さ
れる。次に、ホトレジストを除去、洗浄後、ＳｉＮ層２
２とゲート電極をマスクとしてゲート形成部分を残し他
の部分をＲＩＥ（反応性イオンエッチング法）を用いて
選択的に除去して、ｐ++型ＧａＡｓ層１７、ｐ型ＧａＡ
ｓ層１６を形成する。その結果、ｎ型ＧａＡｓ層１４／
アンドープＡｌＧａＡｓ層１５／ｐ型ＧａＡｓ層１６か
ら成るＰＮ接合ゲートが形成される。ｎ型ＧａＡｓ能動
層１４の不純物濃度と膜厚は、Ｖｔｈが同一であっても
（本実施例では、Ｖｔｈ＝０．２Ｖ）、式１に従って、
変えることができる。次に、ＳｉＮ層２０（厚さ５０ｎ
ｍ）をプラズマＣＶＤにより形成する。次に、ＳｉＯ2
（厚さ３００ｎｍ）をプラズマＣＶＤによりデポ後、Ｓ
ｉＯ2をＳｉＮ層２０に対してＣＨＦ3系ガスを用いたＲ
ＩＥにより選択エッチングし、ゲートにＳｉＯ2の側壁
２１を形成する。ＳｉＯ2側壁２１の厚みは２５０ｎｍ
であった。ＳｉＯ2側壁２１の厚みは、ソースおよびド
レインの耐圧の設計により決まり、１００ｎｍ〜４００
ｎｍの範囲に設定される（図１（ｂ））。
【００２５】次に、ソースおよびドレイン形成部分のＳ
ｉＮ層２０を、大気圧下での沸点（１５０℃）の温度の
熱リン酸を用いて、ＳｉＯ2側壁２１に対して選択的に
除去しゲートにＳｉＮの側壁２０を形成する。次に、ソ
ースおよびドレイン形成部分のアンドープＡｌＧａＡｓ
層１５を除去する。アンドープＡｌＧａＡｓ層１５のＡ
ｌ組成を０．４２から０．５の範囲で選んでおくと、バ
ッファー沸酸（ＨＦ）を用いて、ｎ型ＧａＡｓ層１４に
対して選択比１０００以上で選択的にＡｌＧａＡｓを除
去できる。次に、ＭＯＣＶＤ法を用い、ｎ型ＧａＡｓ能
動層１４に電子的に接続するソースおよびドレインとし
て働く２つのｎ++ＧａＡｓ層１８（厚さ３００ｎｍ、Ｎ
Ｄ＝２×１０18／ｃｍ3）を選択成長させて形成する
（図１（ｃ））。
ｉＮ層２０を、大気圧下での沸点（１５０℃）の温度の
熱リン酸を用いて、ＳｉＯ2側壁２１に対して選択的に
除去しゲートにＳｉＮの側壁２０を形成する。次に、ソ
ースおよびドレイン形成部分のアンドープＡｌＧａＡｓ
層１５を除去する。アンドープＡｌＧａＡｓ層１５のＡ
ｌ組成を０．４２から０．５の範囲で選んでおくと、バ
ッファー沸酸（ＨＦ）を用いて、ｎ型ＧａＡｓ層１４に
対して選択比１０００以上で選択的にＡｌＧａＡｓを除
去できる。次に、ＭＯＣＶＤ法を用い、ｎ型ＧａＡｓ能
動層１４に電子的に接続するソースおよびドレインとし
て働く２つのｎ++ＧａＡｓ層１８（厚さ３００ｎｍ、Ｎ
Ｄ＝２×１０18／ｃｍ3）を選択成長させて形成する
（図１（ｃ））。
【００２６】次に、図示はしないが、ＡｕＧｅ、Ｗ、Ｎ
ｉ、Ａｕの順序で２つのｎ++ＧａＡｓ層１８上に積層
し、ソース電極およびドレイン電極を形成しＦＥＴが完
成する。 なお、能動層１４としてシュードモルフィッ
ク（Ｐｓｅｕｄｏｍｏｒｐｈｉｃ）なＩｎＧａＡｓを用
いてデバイス性能を向上させることもできる。つまり、
ｎ型ＧａＡｓ層１４の代わりに、２０ｎｍから１０ｎｍ
程度の歪の入らない臨界膜厚以下のｎ型ＩｎzＧａ1-zＡ
ｓ層（ｚ＝０．１−０．２）を用いる。更に必要なら、
この層にｎ型ＧａＡｓ層を積層しても良い。ＩｎＧａＡ
ｓの電子ドリフト速度は高いので、ピンチオフ電圧近傍
での素子特性を向上させることが可能になる。ゲート耐
圧やドレイン耐圧を向上させるために、ＩｎＧａＡｓの
不純物濃度をｎ型ＧａＡｓの不純物濃度より下げて設計
する事も可能である。
ｉ、Ａｕの順序で２つのｎ++ＧａＡｓ層１８上に積層
し、ソース電極およびドレイン電極を形成しＦＥＴが完
成する。 なお、能動層１４としてシュードモルフィッ
ク（Ｐｓｅｕｄｏｍｏｒｐｈｉｃ）なＩｎＧａＡｓを用
いてデバイス性能を向上させることもできる。つまり、
ｎ型ＧａＡｓ層１４の代わりに、２０ｎｍから１０ｎｍ
程度の歪の入らない臨界膜厚以下のｎ型ＩｎzＧａ1-zＡ
ｓ層（ｚ＝０．１−０．２）を用いる。更に必要なら、
この層にｎ型ＧａＡｓ層を積層しても良い。ＩｎＧａＡ
ｓの電子ドリフト速度は高いので、ピンチオフ電圧近傍
での素子特性を向上させることが可能になる。ゲート耐
圧やドレイン耐圧を向上させるために、ＩｎＧａＡｓの
不純物濃度をｎ型ＧａＡｓの不純物濃度より下げて設計
する事も可能である。
【００２７】ゲート電極は、ＷＳｉを用いず、Ｗだけの
一層（厚さ６００ｎｍ程度）にしても良い。ゲート電極
のシート抵抗は、通常０．３Ω／□以下の値をもつ。
一層（厚さ６００ｎｍ程度）にしても良い。ゲート電極
のシート抵抗は、通常０．３Ω／□以下の値をもつ。
【００２８】静的な素子特性のみを抽出する場合には、
ｐ++型ＧａＡｓ層１７を用いず、直接ＮＡ＝２×１０19
／ｃｍ3程度の比較的低濃度のｐ型ＧａＡｓ層１６にゲ
ート電極を接触させることもできる。しかし、大略０．
８ＧＨｚ以上の高周波で動作させる時には、ｐ++型Ｇａ
Ａｓ層１７は必要である。大略０．８ＧＨｚ以上の高周
波で動作させる時には、ゲート抵抗が重要な役割を演じ
る為、ゲート電極とＰＮ接合のＰ型半導体層との間のオ
ーミック接触抵抗が大略５×１０-6Ωｃｍ2以上だと、
ゲート抵抗がソース抵抗に比べて無視できなくなり、そ
の結果デバイス特性が劣化する。これを防ぐには、ｐ++
型ＧａＡｓ層１７の不純物濃度はＮＡ＝８×１０19／ｃ
ｍ3以上である必要がある。また、ｐ型ＧａＡｓ層１６
の不純物は濃度がＮＡ＝２ｘ１０19／ｃｍ3程度と比較
的低濃度であるためＢｅやＭｇなども可能であるが、ｐ
++型ＧａＡｓ層１７の不純物濃度は高濃度である為、そ
のドーパントとしてはプロセス工程における各種の熱工
程で拡散の少ないカーボンが必須である。
ｐ++型ＧａＡｓ層１７を用いず、直接ＮＡ＝２×１０19
／ｃｍ3程度の比較的低濃度のｐ型ＧａＡｓ層１６にゲ
ート電極を接触させることもできる。しかし、大略０．
８ＧＨｚ以上の高周波で動作させる時には、ｐ++型Ｇａ
Ａｓ層１７は必要である。大略０．８ＧＨｚ以上の高周
波で動作させる時には、ゲート抵抗が重要な役割を演じ
る為、ゲート電極とＰＮ接合のＰ型半導体層との間のオ
ーミック接触抵抗が大略５×１０-6Ωｃｍ2以上だと、
ゲート抵抗がソース抵抗に比べて無視できなくなり、そ
の結果デバイス特性が劣化する。これを防ぐには、ｐ++
型ＧａＡｓ層１７の不純物濃度はＮＡ＝８×１０19／ｃ
ｍ3以上である必要がある。また、ｐ型ＧａＡｓ層１６
の不純物は濃度がＮＡ＝２ｘ１０19／ｃｍ3程度と比較
的低濃度であるためＢｅやＭｇなども可能であるが、ｐ
++型ＧａＡｓ層１７の不純物濃度は高濃度である為、そ
のドーパントとしてはプロセス工程における各種の熱工
程で拡散の少ないカーボンが必須である。
【００２９】次に、本実施例の平面図を図２を用いて説
明する。図中の符号６０´はソースパッド、６１´はド
レインパッド、６２´、６２´´はゲートパッドであ
る。本実施例では、ゲート電極に、抵抗率がＡｌ，Ｃ
ｕ，Ａｕ等に比べて一桁以上高い高耐熱金属を用いる
為、櫛型ゲート構造の単位ゲート幅を小さくして（単位
ゲート幅：５０μｍ）、全ゲート抵抗を通常の場合（単
位ゲート幅：１００μｍ）の１／４に低減している。ま
た、３つのソースパッド領域６０´の方向を中心線とし
て対称に折り返した構造にして、単位ゲート配列方向の
トランジスタの寸法を小さくしている。
明する。図中の符号６０´はソースパッド、６１´はド
レインパッド、６２´、６２´´はゲートパッドであ
る。本実施例では、ゲート電極に、抵抗率がＡｌ，Ｃ
ｕ，Ａｕ等に比べて一桁以上高い高耐熱金属を用いる
為、櫛型ゲート構造の単位ゲート幅を小さくして（単位
ゲート幅：５０μｍ）、全ゲート抵抗を通常の場合（単
位ゲート幅：１００μｍ）の１／４に低減している。ま
た、３つのソースパッド領域６０´の方向を中心線とし
て対称に折り返した構造にして、単位ゲート配列方向の
トランジスタの寸法を小さくしている。
【００３０】以下、ゲート抵抗Ｒｇと単位ゲート配列方
向のトランジスタの寸法の関係を説明する。高耐熱ゲー
ト金属のシート抵抗をρsｇ、櫛型ゲートの単位ゲート
幅をＷｇ、ゲート長をＬｇと定義すると、２ＧＨｚ−５
ＧＨｚレベルの高周波では、単位ゲート幅当たりのゲー
ト抵抗Ｒｇ（高周波近似）は、 Ｒｇ＝ρsｇＷｇ／（３Ｌｇ） ………（式５） で表される。
向のトランジスタの寸法の関係を説明する。高耐熱ゲー
ト金属のシート抵抗をρsｇ、櫛型ゲートの単位ゲート
幅をＷｇ、ゲート長をＬｇと定義すると、２ＧＨｚ−５
ＧＨｚレベルの高周波では、単位ゲート幅当たりのゲー
ト抵抗Ｒｇ（高周波近似）は、 Ｒｇ＝ρsｇＷｇ／（３Ｌｇ） ………（式５） で表される。
【００３１】また、ρseffをソース・ゲート電極間の実
効的なシート抵抗、Ｌｓｇをソース・ゲート電極間距離
定義すると、ソース抵抗Ｒｓは、 Ｒｓ＝ρseffLsg/Wg ………（式６） で表される。
効的なシート抵抗、Ｌｓｇをソース・ゲート電極間距離
定義すると、ソース抵抗Ｒｓは、 Ｒｓ＝ρseffLsg/Wg ………（式６） で表される。
【００３２】ゲート抵抗Ｒｇは、ソース抵抗Ｒｓ以下か
無視できる値にすることが望ましい。ゲート抵抗Ｒｇ
は、同一ゲート幅において、単位ゲート幅Ｗｇを短縮す
れば原理的に小さくできる。しかし、短縮しすぎると単
位ゲートの数が増え、単位ゲート配列方向のトランジス
タの寸法が大きくなり過ぎてしまう。その結果、両端の
単位ゲートの入力信号の位相がずれ、パワー付加効率が
落ちるという問題が生じる。この問題の解決策として、
図２の３つのソースパッド６０´の方向を中心線として
対称に折り返した構造（ソースパッドが線対称軸）が採
用された。
無視できる値にすることが望ましい。ゲート抵抗Ｒｇ
は、同一ゲート幅において、単位ゲート幅Ｗｇを短縮す
れば原理的に小さくできる。しかし、短縮しすぎると単
位ゲートの数が増え、単位ゲート配列方向のトランジス
タの寸法が大きくなり過ぎてしまう。その結果、両端の
単位ゲートの入力信号の位相がずれ、パワー付加効率が
落ちるという問題が生じる。この問題の解決策として、
図２の３つのソースパッド６０´の方向を中心線として
対称に折り返した構造（ソースパッドが線対称軸）が採
用された。
【００３３】本実施例におけるゲート６２の構成は、単
位ゲート幅Ｗｇ＝５０μｍ、ゲート長Ｌｇ＝０．５μ
ｍ、ゲートパッド６２´´が４個、各ゲートパッド６２
´´に連なった１８個の単位ゲート（全部で７２個）、
全ゲート幅Ｗは３．６ｍｍから成っている。最大ソース
ドレイン電流は、ソースドレイン電圧Ｖｄｓ＝２．０Ｖ
のとき１Ａ（アンペア）であった。ゲート電極のシート
抵抗は、ρsｇ＝０．１８Ω／□で単位ゲート幅当たり
のゲート抵抗Ｒｇは６Ω、ソース抵抗Ｒｓは１４Ω、真
性チャネル領域の抵抗は１０Ωであった。一方、通常の
平面構造の場合は、単位ゲート幅当たりのゲート抵抗Ｒ
ｇは１２Ω、ソース抵抗Ｒｓは７Ω、真性ゲート領域の
抵抗は５Ωである。これから分かるように、単位ゲート
幅当たりのゲート抵抗Ｒｇはソース抵抗Ｒｓに比べて小
さく、デバイス性能に殆ど影響を及ぼさない。
位ゲート幅Ｗｇ＝５０μｍ、ゲート長Ｌｇ＝０．５μ
ｍ、ゲートパッド６２´´が４個、各ゲートパッド６２
´´に連なった１８個の単位ゲート（全部で７２個）、
全ゲート幅Ｗは３．６ｍｍから成っている。最大ソース
ドレイン電流は、ソースドレイン電圧Ｖｄｓ＝２．０Ｖ
のとき１Ａ（アンペア）であった。ゲート電極のシート
抵抗は、ρsｇ＝０．１８Ω／□で単位ゲート幅当たり
のゲート抵抗Ｒｇは６Ω、ソース抵抗Ｒｓは１４Ω、真
性チャネル領域の抵抗は１０Ωであった。一方、通常の
平面構造の場合は、単位ゲート幅当たりのゲート抵抗Ｒ
ｇは１２Ω、ソース抵抗Ｒｓは７Ω、真性ゲート領域の
抵抗は５Ωである。これから分かるように、単位ゲート
幅当たりのゲート抵抗Ｒｇはソース抵抗Ｒｓに比べて小
さく、デバイス性能に殆ど影響を及ぼさない。
【００３４】また、単位ゲート配列方向のトランジスタ
の寸法が小さい場合は、図２のような折り返し構造を採
る必要はない。
の寸法が小さい場合は、図２のような折り返し構造を採
る必要はない。
【００３５】実施例２ 本発明の実施例２の、チャンネルにｎ−ＡｌＧａＡｓと
ｕ−ＧａＡｓのヘテロ接合界面に形成される二次元電子
ガスを用いたエンハンスメント型パワーＦＥＴを図２お
よび図３（ａ）〜図３（ｄ）を用いて説明する。
ｕ−ＧａＡｓのヘテロ接合界面に形成される二次元電子
ガスを用いたエンハンスメント型パワーＦＥＴを図２お
よび図３（ａ）〜図３（ｄ）を用いて説明する。
【００３６】半絶縁性ＧａＡｓ基板１０上に、アンドー
プＧａＡｓバッファー層１１（厚さ５００ｎｍ）、アン
ドープＡｌＧａＡｓバッファー層１１２（厚さ５ｎ
ｍ）、アンドープＧａＡｓ層１１３（厚さ５０ｎｍ）、
ｎ型ＡｌＧａＡｓ層（Ａｌ組成０．３、厚さ５０ｎｍ）
１１４、アンドープＡｌＧａＡｓ層１５´（厚さ１０ｎ
ｍ）、ｐ型ＡｌＧａＡｓ層１９（Ａｌ組成０．３、厚さ
５０ｎｍ）、ｐ■■型ＧａＡｓ層１７（厚さ５０ｎｍ）
をこの順序でＭＢＥを用いて形成する（図３（ａ））。
ｐ型ＡｌＧａＡｓ層１９のＡｌ組成は、通常０．３から
０．４５の範囲から選ばれる。
プＧａＡｓバッファー層１１（厚さ５００ｎｍ）、アン
ドープＡｌＧａＡｓバッファー層１１２（厚さ５ｎ
ｍ）、アンドープＧａＡｓ層１１３（厚さ５０ｎｍ）、
ｎ型ＡｌＧａＡｓ層（Ａｌ組成０．３、厚さ５０ｎｍ）
１１４、アンドープＡｌＧａＡｓ層１５´（厚さ１０ｎ
ｍ）、ｐ型ＡｌＧａＡｓ層１９（Ａｌ組成０．３、厚さ
５０ｎｍ）、ｐ■■型ＧａＡｓ層１７（厚さ５０ｎｍ）
をこの順序でＭＢＥを用いて形成する（図３（ａ））。
ｐ型ＡｌＧａＡｓ層１９のＡｌ組成は、通常０．３から
０．４５の範囲から選ばれる。
【００３７】この後のプロセスは、以下の点を除いて実
施例１と同様である。本実施例では、ソースおよびドレ
イン電極５１の寄生抵抗を低減するため、図２に示す単
位ゲート電極５０に対向するソースおよびドレイン電極
５１上に配線電極Ｍｏ５２およびＡｕ５３この順序で設
ける（図３（ｂ））。図３（ｂ）では、ソース電極およ
びドレイン電極の一方のみが図示されている。配線電極
のシート抵抗は、ソースおよびドレイン電極５１（Ａｕ
Ｇｅ／Ｗ／Ｎｉ／Ａｕ）のアロイ後のシート抵抗が１Ω
／□であるので、０．１Ω／□−０．０１Ω／□程度に
する。配線電極材料は、Ａｌ、Ｃｕを用いても良い。
施例１と同様である。本実施例では、ソースおよびドレ
イン電極５１の寄生抵抗を低減するため、図２に示す単
位ゲート電極５０に対向するソースおよびドレイン電極
５１上に配線電極Ｍｏ５２およびＡｕ５３この順序で設
ける（図３（ｂ））。図３（ｂ）では、ソース電極およ
びドレイン電極の一方のみが図示されている。配線電極
のシート抵抗は、ソースおよびドレイン電極５１（Ａｕ
Ｇｅ／Ｗ／Ｎｉ／Ａｕ）のアロイ後のシート抵抗が１Ω
／□であるので、０．１Ω／□−０．０１Ω／□程度に
する。配線電極材料は、Ａｌ、Ｃｕを用いても良い。
【００３８】本実施例では、アンドープＧａＡｓ層１１
３のｎ型ＡｌＧａＡｓ層１１４との界面部分に形成され
る二次元電子ガス層（２ＤＥＧ）がチャネルである。ま
た、ｎ型ＡｌＧａＡｓ層１１４と二次元電子ガス層とが
能動層である。ゲート電圧を印加しない状態では、ゲー
ト電極５０の直下の上記界面部分は空乏化している。し
かし、ＳｉＯ2側壁２１の直下の上記界面部分は空乏化
していず、二次元電子ガス（２ＤＥＧ）７０’が存在し
ている（図３（ｃ））。したがって、ソース・ゲート寄
生抵抗は小さい。
３のｎ型ＡｌＧａＡｓ層１１４との界面部分に形成され
る二次元電子ガス層（２ＤＥＧ）がチャネルである。ま
た、ｎ型ＡｌＧａＡｓ層１１４と二次元電子ガス層とが
能動層である。ゲート電圧を印加しない状態では、ゲー
ト電極５０の直下の上記界面部分は空乏化している。し
かし、ＳｉＯ2側壁２１の直下の上記界面部分は空乏化
していず、二次元電子ガス（２ＤＥＧ）７０’が存在し
ている（図３（ｃ））。したがって、ソース・ゲート寄
生抵抗は小さい。
【００３９】なお、アンドープＧａＡｓ層１１３のＧａ
Ａｓをシュードモルフィック（Ｐｓｅｕｄｏｍｏｒｐｈ
ｉｃ）なＩｎＧａＡｓに代えた場合、２ＤＥＧのシート
抵抗を１ＫΩ／□に小さくできるので、ソース・ゲート
寄生抵抗をさらに低減できる。 また、折り返し構造の
平面設計をしても、ゲート抵抗が素子特性に悪影響を与
える場合（例えば、１０ＧＨｚ以上で動作させる時等）
には、図３（ｄ）に示す様にゲート金属５０の上に低抵
抗メタル５４、５５を形成して、ゲート抵抗を低減する
手段を用いる。
Ａｓをシュードモルフィック（Ｐｓｅｕｄｏｍｏｒｐｈ
ｉｃ）なＩｎＧａＡｓに代えた場合、２ＤＥＧのシート
抵抗を１ＫΩ／□に小さくできるので、ソース・ゲート
寄生抵抗をさらに低減できる。 また、折り返し構造の
平面設計をしても、ゲート抵抗が素子特性に悪影響を与
える場合（例えば、１０ＧＨｚ以上で動作させる時等）
には、図３（ｄ）に示す様にゲート金属５０の上に低抵
抗メタル５４、５５を形成して、ゲート抵抗を低減する
手段を用いる。
【００４０】実施例では二次元キャリアガス層である二
次元電子ガス層をチャネルとして用いたが、二次元正孔
ガス層をチャネルとして用いても良い。
次元電子ガス層をチャネルとして用いたが、二次元正孔
ガス層をチャネルとして用いても良い。
【００４１】ヘテロ接合形成材料としては、ＡｌＩｎＡ
ｓ／ＩｎＧａＡｓ等、他のヘテロ接合系を用いても良
い。
ｓ／ＩｎＧａＡｓ等、他のヘテロ接合系を用いても良
い。
【００４２】実施例３ 以下本発明の実施例３を図４を用いて説明する。本実施
例では、実施例１，２で用いた図２に示す平面構造よ
り、さらにチップ面積を小さくする平面構造とした。
例では、実施例１，２で用いた図２に示す平面構造よ
り、さらにチップ面積を小さくする平面構造とした。
【００４３】その特徴は、図２において対向しているゲ
ートパッド６２´´を共通化して、全体で２個のゲート
パッド６２´´にすることにある。その結果、本実施例
によれば、トランジスタの横幅を、ソース電極で折り返
さない、通常の平面構造の場合と等しい４００μｍにで
き、チップ面積を通常の平面構造の場合から殆ど増加さ
せなくする事が可能である。
ートパッド６２´´を共通化して、全体で２個のゲート
パッド６２´´にすることにある。その結果、本実施例
によれば、トランジスタの横幅を、ソース電極で折り返
さない、通常の平面構造の場合と等しい４００μｍにで
き、チップ面積を通常の平面構造の場合から殆ど増加さ
せなくする事が可能である。
【００４４】すなわち、図２では、ドレインパッド６１
´の長さＬ１、Ｌ５はそれぞれ１００μｍ、単位ゲート
幅Ｌ２、Ｌ４はそれぞれ５０μｍ、ソース，ゲートパッ
ド６０´、６２´´の部分の長さＬ３は２００μｍにな
るので、トランジスタの横幅は５００μｍであるが、本
実施例の図４では、ゲートパッドを共通化したのでゲー
ト・ソースパッドの長さＬ３を半分の１００μｍにで
き、トランジスタの横幅は４００μｍである。
´の長さＬ１、Ｌ５はそれぞれ１００μｍ、単位ゲート
幅Ｌ２、Ｌ４はそれぞれ５０μｍ、ソース，ゲートパッ
ド６０´、６２´´の部分の長さＬ３は２００μｍにな
るので、トランジスタの横幅は５００μｍであるが、本
実施例の図４では、ゲートパッドを共通化したのでゲー
ト・ソースパッドの長さＬ３を半分の１００μｍにで
き、トランジスタの横幅は４００μｍである。
【００４５】上記実施例のエンハンスメント型ＰＮ接合
ゲートＦＥＴによれば、単一電源による２．０Ｖ程度の
低電源動作が可能なパワーＦＥＴを実現でき、またそれ
と高周波領域での高性能低雑音増幅器やスイッチをモノ
リシックに集積したＭＭＩＣを実現できる。
ゲートＦＥＴによれば、単一電源による２．０Ｖ程度の
低電源動作が可能なパワーＦＥＴを実現でき、またそれ
と高周波領域での高性能低雑音増幅器やスイッチをモノ
リシックに集積したＭＭＩＣを実現できる。
【００４６】
【発明の効果】本発明によれば、特に、ＧａＡｓ等の化
合物半導体を用いた単一電源が可能なエンハンスメント
型ＰＮ接合パワーＦＥＴ、およびこれと高周波低雑音増
幅器などをモノリシックに形成した半導体装置を実現で
きる。
合物半導体を用いた単一電源が可能なエンハンスメント
型ＰＮ接合パワーＦＥＴ、およびこれと高周波低雑音増
幅器などをモノリシックに形成した半導体装置を実現で
きる。
【図１】本発明の実施例１のパワーＦＥＴの製造工程図
である。
である。
【図２】本発明の実施例１，２のパワーＦＥＴの平面構
造図である。
造図である。
【図３】本発明の実施例２のパワーＦＥＴの製造工程図
である。
である。
【図４】本発明の実施例３のパワーＦＥＴの平面構造図
である。
である。
１０…半絶縁性ＧａＡｓ基板、１４、１１４、５５…能
動層、１６、１９…ｐ型半導体層、１７…オーミックコ
ンタクト用ｐ＋＋型半導体層、１２、１１２…選択エッ
チングストッパ、１５…選択エッチングストッパ兼高耐
圧バリヤ層、１５´…高耐圧バリヤ層、２１…ＳｉＯ2
側壁、７０、７０´…ソース（ドレイン）ゲート目あき
部分のチャンネル層、３０、３１、３２、５０、６２…
ゲート電極、５１…ソース、ドレイン電極、５２、５３
…配線電極、５４、５５…低抵抗電極、６０…ソース電
極、６０´…ソースパッド、６１…ドレイン電極、６１
´…ドレインパッド、６２´、６２´´…ゲートパッ
ド。
動層、１６、１９…ｐ型半導体層、１７…オーミックコ
ンタクト用ｐ＋＋型半導体層、１２、１１２…選択エッ
チングストッパ、１５…選択エッチングストッパ兼高耐
圧バリヤ層、１５´…高耐圧バリヤ層、２１…ＳｉＯ2
側壁、７０、７０´…ソース（ドレイン）ゲート目あき
部分のチャンネル層、３０、３１、３２、５０、６２…
ゲート電極、５１…ソース、ドレイン電極、５２、５３
…配線電極、５４、５５…低抵抗電極、６０…ソース電
極、６０´…ソースパッド、６１…ドレイン電極、６１
´…ドレインパッド、６２´、６２´´…ゲートパッ
ド。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/338 29/812 29/778 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｌ 9171−4Ｍ Ｈ
Claims (13)
- 【請求項１】一導電型の能動層と、上記能動層上に形成
された半導体層から成る電界効果トランジスタのソー
ス、ドレインと、上記ソースおよび上記ドレインの相対
する端面間の上記能動層上に形成された上記能動層より
バンドギャップの大きいアンドープ半導体層と、上記ソ
ースおよび上記ドレインとは距離をおいて上記アンドー
プ半導体層上に形成された上記一導電型とは反対導電型
の半導体層を有し、上記反対導電型の半導体層、上記ア
ンドープ半導体層および上記能動層は上記電界効果トラ
ンジスタのＰＮ接合ゲートを構成しており、上記ソー
ス、上記ドレインおよび上記ゲートに各々電気的に接続
されたソース電極、ドレイン電極およびゲート電極を有
していることを特徴とする半導体装置。 - 【請求項２】請求項１に記載の半導体装置において、上
記電界効果トランジスタはエンハンスメント型であるこ
とを特徴とする半導体装置。 - 【請求項３】請求項２に記載の半導体装置において、上
記ソースと上記ゲートの間および上記ドレインと上記ゲ
ートの間の上記アンドープ半導体層は絶縁膜で保護され
ていることを特徴とする半導体装置。 - 【請求項４】請求項３に記載の半導体装置において、上
記絶縁膜はＳｉＯ2およびＳｉＮであることを特徴とす
る半導体装置。 - 【請求項５】請求項１に記載の半導体装置において、上
記電界効果トランジスタはＮチャネル型であり、上記Ｐ
Ｎ接合ゲートを構成するＰ型半導体層の上記ゲート電極
に接する部分は不純物原子としてカーボン（Ｃ）を含
み、上記不純物原子の濃度は大略６ｘ１０18／ｃｍ3以
上であることを特徴とする半導体装置。 - 【請求項６】請求項１に記載の半導体装置において、上
記能動層は上記ゲート電極側に配置されたＧａＡｓ層と
上記ゲート電極から遠い側に配置されたPseudomorphic
なＩｎＧａＡａ層との積層体であることを特徴とする半
導体装置。 - 【請求項７】請求項６に記載の半導体装置において、上
記ＩｎＧａＡｓ層の不純物濃度は上記ＧａＡｓ層の不純
物濃度より低いことを特徴とする半導体装置。 - 【請求項８】請求項１に記載の半導体装置において、上
記能動層は二次元キャリアガス層を有しており、該二次
元キャリアガス層が上記電界効果トランジスタのチャネ
ルとして働くことを特徴とする半導体装置。 - 【請求項９】請求項１に記載の半導体装置において、上
記ＰＮ接合ゲートを構成する上記反対導電型の半導体層
および上記能動層のバンドギャップは上記反対導電型の
半導体層方が大きいことを特徴とする半導体装置。 - 【請求項１０】請求項１に記載の半導体装置において、
上記ソース電極のパッドを線対称軸とする平面構造を有
する上記電界効果型トランジスタを少なくとも１つ有す
ることを特徴とする半導体装置。 - 【請求項１１】請求項１０に記載の半導体装置におい
て、上記平面構造を有し、かつゲート電極のパッドを共
通にし、該共通ゲート電極パッドに対し２つの上記ドレ
イン電極パッドが対応している上記電界効果トランジス
タを少なくとも１つ有することを特徴とする半導体装
置。 - 【請求項１２】請求項１に記載の半導体装置において、
上記能動層はＮ型ＧａＡｓ層であり、上記ソース、ドレ
インはＮ型ＧａＡｓ層であり、上記アンドープ半導体層
はアンドープＡｌＧａＡｓ層であり、上記反対導電型の
半導体層はＰ型ＧａＡｓ層であることを特徴とする半導
体装置。 - 【請求項１３】請求項１２に記載の半導体装置におい
て、上記ＡｌＧａＡｓのＡｌの組成は０．４２から０．
５の範囲から選ばれたものであることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17581195A JPH0883808A (ja) | 1994-07-13 | 1995-07-12 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-160931 | 1994-07-13 | ||
| JP16093194 | 1994-07-13 | ||
| JP17581195A JPH0883808A (ja) | 1994-07-13 | 1995-07-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883808A true JPH0883808A (ja) | 1996-03-26 |
Family
ID=26487255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17581195A Pending JPH0883808A (ja) | 1994-07-13 | 1995-07-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0883808A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900482B2 (en) | 2001-03-30 | 2005-05-31 | Fujitsu Quantum Devices Limited | Semiconductor device having divided active regions with comb-teeth electrodes thereon |
| JP2007504649A (ja) * | 2003-08-29 | 2007-03-01 | フリースケール セミコンダクター インコーポレイテッド | 半導体部品および半導体部品の製造方法 |
-
1995
- 1995-07-12 JP JP17581195A patent/JPH0883808A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900482B2 (en) | 2001-03-30 | 2005-05-31 | Fujitsu Quantum Devices Limited | Semiconductor device having divided active regions with comb-teeth electrodes thereon |
| JP2007504649A (ja) * | 2003-08-29 | 2007-03-01 | フリースケール セミコンダクター インコーポレイテッド | 半導体部品および半導体部品の製造方法 |
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