JPH0883840A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

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JPH0883840A
JPH0883840A JP21598494A JP21598494A JPH0883840A JP H0883840 A JPH0883840 A JP H0883840A JP 21598494 A JP21598494 A JP 21598494A JP 21598494 A JP21598494 A JP 21598494A JP H0883840 A JPH0883840 A JP H0883840A
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JP
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film
contact hole
sio
semiconductor substrate
interlayer
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JP21598494A
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Yutaka Inaba
豊 稲葉
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【目的】 コンタクトホールが容易に形成でき、誘電体
膜の膜厚が均一となる半導体装置を得る。 【構成】 半導体基板１と、半導体基板１上に形成され
た層間ＳｉＯ2膜６と、層間ＳｉＯ2膜６上に形成された
ＳｉＯＮ膜１２と、層間ＳｉＯ2膜６およびＳｉＯＮ膜
１２を貫通して半導体基板１の不純物拡散層３に至るま
で形成されたコンタクトホール１３と、コンタクトホー
ル１３に埋め込まれるとともにＳｉＯＮ膜１２上の所望
の位置に形成された第１の導電体膜１４と、ＳｉＯＮ膜
１２および第１の導電体膜１４上にＳｉ3Ｎ4膜１５ｂお
よびＳｉＯ2膜１５ａが順次積層されて成る誘電体膜１
５とを備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、コンタクトホールの
形成を容易にできるとともに誘電体膜の膜厚が均一とな
る半導体装置および半導体装置の製造方法に関するもの
である。
【０００２】
【従来の技術】図９は従来の半導体装置の構成を示す断
面図である。図において、１は半導体基板、２は半導体
基板１上に形成され例えばＳｉＯ2から成る素子分離領
域、３は半導体基板１上面に形成されたソース／ドレイ
ン領域としての不純物拡散層、４は半導体基板１上にゲ
ート酸化膜５を介して形成された例えばｐｏｌｙＳｉか
ら成るゲート電極、６は半導体基板１上にゲート電極４
を覆うように形成されたＳｉＯ2から成る層間ＳｉＯ
2膜、７は層間ＳｉＯ2膜６上に形成されたＳｉ3Ｎ4膜で
ある。
【０００３】８は層間ＳｉＯ2膜６およびＳｉ3Ｎ4膜７
を貫通させ不純物拡散層３に至るまで形成されたコンタ
クトホール、９はこのコンタクトホール８に埋め込まれ
るとともに、Ｓｉ3Ｎ4膜７上に形成された例えばｐｏｌ
ｙＳｉから成るキャパシタの下部電極としての第１の導
電体膜、１０は第１の導電体膜９上に形成されたキャパ
シタの誘電体膜で、ＳｉＯ2１０ａおよびＳｉ3Ｎ4膜１
０ｂから成る。１１は誘電体膜１０上に形成された例え
ばｐｏｌｙＳｉから成るキャパシタの上部電極としての
第２の導電体膜である。
【０００４】次いで上記のように構成された従来の半導
体装置の製造工程について図９ないし図１２に基づいて
説明する。まず、半導体基板１上の所定領域に例えばＬ
ＯＣＯＳ法を用いて素子分離領域２を形成する（図１０
（ａ））。次に、素子分離領域２によって囲まれた半導
体基板１上の所定領域に例えば熱酸化法によりゲート酸
化膜５を形成し、これを介して例えば減圧ＣＶＤ法によ
りゲート電極４を形成する（図１０（ｂ））。次に、半
導体基板１にイオン注入法により不純物である砒素など
を打ち込み熱拡散法にて不純物を活性化させ不純物拡散
層３を形成する（図１０（ｃ））。
【０００５】次に、例えば減圧ＣＶＤ法により全面を覆
うように層間ＳｉＯ2膜６を形成する（図１０
（ｄ））。次に、例えばＳｉＨ2Ｃｌ2とＮＨ3を用い、
７００〜８００℃程度の減圧ＣＶＤ法にて、Ｓｉ3Ｎ4膜
７を形成する（図１１（ａ））。次に、レジストを塗布
し写真製版をしてパターニングを行い、このレジストを
マスクとしてＳｉ3Ｎ4膜７および層間ＳｉＯ2膜６のエ
ッチングを行い、コンタクトホール８を形成する（図１
１（ｂ））。
【０００６】次に、コンタクトホール８内を埋め込むよ
うにＳｉ3Ｎ4膜７上にｐｏｌｙＳｉ膜９ａを積層する
（図１１（ｃ））。次に、ｐｏｌｙＳｉ膜９ａのパター
ニングを行い第１の導電体膜９を形成する（図１２
（ａ））。次に、第１の導電体膜９およびＳｉ3Ｎ4膜７
上に例えば減圧ＣＶＤ法にて３０〜１００オンク゛ストロームの
厚さのＳｉ3Ｎ4膜１０ｂを積層する（図１２（ｂ））。
次に、Ｓｉ3Ｎ4膜１０ｂを例えば８００〜９００℃の水
蒸気雰囲気にて酸化を行い、上面に薄いＳｉＯ2１０ａ
を形成して誘電体膜１０を形成する（図１２（ｂ））。
次に、例えば減圧ＣＶＤ法によりｐｏｌｙＳｉ膜を積層
させパターニングを行い第２の導電体膜１１を形成する
（図９）。
【０００７】以上にように、層間ＳｉＯ2膜６上にＳｉ3
Ｎ4膜７を形成するのは、Ｓｉ3Ｎ4膜１０ｂの積層がこ
のＳｉ3Ｎ4膜７上と第１の導電体膜９上とになされるこ
とになり、両者における堆積特性が同等であることか
ら、Ｓｉ3Ｎ4膜７上に積層されるＳｉ3Ｎ4膜１０ｂの膜
厚と第１の導電体膜９上に積層されるＳｉ3Ｎ4膜１０ｂ
の膜厚とが均一となるからである。すなわち、Ｓｉ3Ｎ4
膜７が存在しない場合にはＳｉ3Ｎ4膜１０ｂの積層が層
間ＳｉＯ2膜６上と第１の導電体膜９上とになされるこ
とになり、両者における堆積特性が異なることから層間
ＳｉＯ2膜６上のＳｉ3Ｎ4膜１０ｂの膜厚は第１の導電
体膜９上のＳｉ3Ｎ4膜１０ｂの膜厚より薄く積層される
ため、第１の導電体膜９と層間ＳｉＯ2膜６の上面との
境界となる箇所ではＳｉ3Ｎ4膜１０ｂが薄く形成される
こととなり、Ｓｉ3Ｎ4膜１０ｂの酸化時にこの箇所から
酸素が入り込み、この酸素が第１の導電体膜９を酸化し
て誘電体膜１０が設計仕様より厚くなり、素子の機能を
損なう可能性があった。
【０００８】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成され、誘電体膜１０の膜厚は均一に形成
されているものの、コンタクトホール８を形成するエッ
チング工程ではＳｉ3Ｎ4膜７と層間ＳｉＯ2膜６との被
エッチング特性が異なるので、仮に、１種類のエッチン
グ工程で処理すると、エッチングされにくいＳｉ3Ｎ4膜
７の開孔形状が新たなマスクとなってコンタクトホール
８の形状を決定してしまうことになり、Ｓｉ3Ｎ4膜のエ
ッチングのバラツキが、そのままコンタクトホール８の
寸法精度に影響を及ぼすことになる。従って、両膜のエ
ッチングをエッチャントを変えて行う必要があり、製造
工程が２段階となり複雑になるという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、誘電体膜の膜厚を均一に形成す
るとともに、コンタクトホールの形成を容易に行うこと
ができる半導体装置および半導体装置の製造方法に関す
るものである。
【００１０】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、半導体基板と、半導体基板上に形成さ
れた層間ＳｉＯ2膜と、層間ＳｉＯ2膜上に形成された第
１の絶縁膜と、層間ＳｉＯ2膜および第１の絶縁膜を貫
通して半導体基板に至るまで形成されたコンタクトホー
ルと、コンタクトホールに埋め込まれるとともに第１の
絶縁膜上の所望の位置に形成された導電体膜と、第１の
絶縁膜および導電体膜上に窒化膜および酸化膜が順次積
層されて成る誘電体膜とを備え、第１の絶縁膜への窒化
膜の堆積特性と導電体膜への窒化膜の堆積特性とが同等
となるよう第１の絶縁膜の材質を設定してなるものにお
いて、第１の絶縁膜が層間ＳｉＯ2膜の被エッチング特
性と同等の被エッチング特性を有するものにて成るもの
である。
【００１１】又、この発明の請求項２に係る半導体装置
は、半導体基板と、半導体基板上に形成された層間Ｓｉ
Ｏ2膜と、層間ＳｉＯ2膜を貫通して半導体基板に至るま
で形成されたコンタクトホールと、コンタクトホールに
埋め込まれるとともに層間ＳｉＯ2膜上の所望の位置に
形成された導電体膜と、層間ＳｉＯ2膜上の導電体膜の
周辺外方に形成された第１の絶縁膜と、導電体膜および
第１の絶縁膜上に窒化膜および酸化膜が順次積層されて
成る誘電体膜とを備え、第１の絶縁膜への窒化膜の堆積
特性と導電体膜への窒化膜の堆積特性とが同等となるよ
う第１の絶縁膜の材質を設定してなるものである。
【００１２】又、この発明の請求項３に係る半導体装置
は、半導体基板と、半導体基板上に形成されたＳｉＯＮ
膜と、ＳｉＯＮ膜を貫通して半導体基板に至るまで形成
されたコンタクトホールと、コンタクトホールに埋め込
まれるとともにＳｉＯＮ膜上の所望の位置に形成された
導電体膜と、導電体膜およびＳｉＯＮ膜上に窒化膜およ
び酸化膜が順次積層されて成る誘電体膜とを備えたもの
である。
【００１３】又、この発明の請求項４に係る半導体装置
は、半導体基板と、半導体基板上に形成された層間Ｓｉ
Ｏ2膜と、層間ＳｉＯ2膜を貫通して半導体基板に至るま
で形成されたコンタクトホールと、コンタクトホールに
埋め込まれるとともに層間ＳｉＯ2膜上の所望の位置に
形成された導電体膜と、層間ＳｉＯ2膜および導電体膜
上に島状に形成された複数のＳｉ核と、導電体膜および
層間ＳｉＯ2膜上に各Ｓｉ核を介して窒化膜および酸化
膜が順次積層されて成る誘電体膜とを備えたものであ
る。
【００１４】又、この発明の請求項５に係る半導体装置
の製造方法は、半導体基板上に層間ＳｉＯ2膜を形成
し、層間ＳｉＯ2膜上に第１のレジストを形成し写真製
版によりパターニングを行い、第１のレジストパターン
をマスクとして層間ＳｉＯ2膜のエッチングを行い半導
体基板に至るまでのコンタクトホールを形成する。そし
て、層間ＳｉＯ2膜上にコンタクトホール内を埋め込む
導電体膜を形成し、導電体膜上に第２のレジストを形成
し写真製版によりパターニングを行い、第２のレジスト
パターンをマスクとして導電体膜のエッチングを行い所
望の箇所のみ残し、第２のレジストパターンをマスクと
して層間ＳｉＯ2膜に荷電物質を注入し層間ＳｉＯ2膜上
面に第１の絶縁膜を形成し、第１の絶縁膜および導電体
膜上に窒化膜を堆積させ酸化を行い窒化膜および酸化膜
が順次積層して成る誘電体膜を形成するものである。
【００１５】又、子の発明の請求項６に係る半導体装置
の製造方法は、半導体基板上に層間ＳｉＯ2膜を形成
し、層間ＳｉＯ2膜上に第１のレジストを形成し写真製
版によりパターニングを行い、第１のレジストパターン
をマスクとして層間ＳｉＯ2膜のエッチングを行い半導
体基板に至るまでのコンタクトホールを形成する。そし
て、層間ＳｉＯ2膜上にコンタクトホール内を埋め込む
導電体膜を形成し、導電体膜上に第２のレジストを形成
し写真製版によりパターニングを行い、第２のレジスト
パターンをマスクとして導電体膜のエッチングを行い所
望の箇所のみ残し、層間ＳｉＯ2膜および導電体膜上に
減圧ＣＶＤ法により島状の複数のＳｉ核を形成し、層間
ＳｉＯ2膜および導電体膜上に各Ｓｉ核を介して窒化膜
を堆積させ酸化を行い窒化膜および酸化膜が順次積層し
て成る誘電体膜を形成するものである。
【００１６】
【作用】この発明における請求項１の半導体装置は、第
１の絶縁膜を層間ＳｉＯ2膜の被エッチング特性と同等
の被エッチング特性を有するものとしたので、コンタク
トホール形成時の第１の絶縁膜および層間ＳｉＯ2膜の
エッチングが容易にでき、又、誘電体膜の膜厚を均一に
できる。
【００１７】又、この発明における請求項２の半導体装
置は、第１の絶縁膜を層間ＳｉＯ2膜上の導電体膜の周
辺外方に形成したので、層間ＳｉＯ2膜のエッチングの
みでコンタクトホールが形成でき、又、誘電体膜の膜厚
を均一にできる。
【００１８】又、この発明における請求項３の半導体装
置は、半導体基板上にＳｉＯＮ膜が形成され、ＳｉＯＮ
膜を貫通するコンタクトホールが形成されるので、Ｓｉ
ＯＮ膜のエッチングのみでコンタクトホールが形成で、
又、誘電体膜の膜厚を均一にできる。
【００１９】又、この発明における請求項４の半導体装
置は、層間ＳｉＯ2膜および導電体膜上に島状のＳｉ核
を形成したので、層間ＳｉＯ2膜のエッチングのみでコ
ンタクトホールが形成でき、又、誘電体膜の膜厚を均一
にできる。
【００２０】又、この発明における請求項５の半導体装
置の製造方法は、半導体基板上に層間ＳｉＯ2膜を形成
し、層間ＳｉＯ2膜上に第１のレジストを形成し写真製
版によりパターニングを行い、第１のレジストパターン
をマスクとして層間ＳｉＯ2膜のエッチングを行い半導
体基板に至るまでのコンタクトホールを形成する。そし
て、層間ＳｉＯ2膜上にコンタクトホール内を埋め込む
導電体膜を形成し、導電体膜上に第２のレジストを形成
し写真製版によりパターニングを行い、第２のレジスト
パターンをマスクとして導電体膜のエッチングを行い所
望の箇所のみ残し、第２のレジストパターンをマスクと
して層間ＳｉＯ2膜に荷電物質を注入し層間ＳｉＯ2膜上
面に第１の絶縁膜を形成し、第１の絶縁膜および導電体
膜上に窒化膜を堆積させ酸化を行い窒化膜および酸化膜
が順次積層して成る誘電体膜を形成するようにしたの
で、第１の絶縁膜を層間ＳｉＯ2膜上の導電体膜の周辺
外方に形成し、又、誘電体膜の膜厚を均一に形成する。
【００２１】又、この発明における請求項６の半導体装
置の製造方法は、半導体基板上に層間ＳｉＯ2膜を形成
し、層間ＳｉＯ2膜上に第１のレジストを形成し写真製
版によりパターニングを行い、第１のレジストパターン
をマスクとして層間ＳｉＯ2膜のエッチングを行い半導
体基板に至るまでのコンタクトホールを形成する。そし
て、層間ＳｉＯ2膜上にコンタクトホール内を埋め込む
導電体膜を形成し、導電体膜上に第２のレジストを形成
し写真製版によりパターニングを行い、第２のレジスト
パターンをマスクとして導電体膜のエッチングを行い所
望の箇所のみ残し、層間ＳｉＯ2膜および導電体膜上に
減圧ＣＶＤ法により島状の複数のＳｉ核を形成し、層間
ＳｉＯ2膜および導電体膜上に各Ｓｉ核を介して窒化膜
を堆積させ酸化を行い窒化膜および酸化膜が順次積層し
て成る誘電体膜を形成するようにしたので、層間ＳｉＯ
2膜および導電体膜上に島状に複数のＳｉ核を形成し、
又、誘電体膜の膜厚を均一に形成する。
【００２２】
【実施例】
実施例１．以下、この発明の実施例を図について説明す
る。図１はこの発明の実施例１における半導体装置の構
成を示す断面図である。図において、従来の場合と同様
の部分は同一符号を付して説明を省略する。１２は層間
ＳｉＯ2膜６上に形成され第１の絶縁膜としてのＳｉＯ
Ｎ膜、１３は層間ＳｉＯ2膜６およびＳｉＯＮ膜１２を
貫通させ不純物拡散層３に至るまで形成されたコンタク
トホール、１４はこのコンタクトホール１３に埋めこま
れるとともに、ＳｉＯＮ膜１２上に形成された例えばｐ
ｏｌｙＳｉから成るキャパシタ下部電極としての第１の
導電体膜、１５は第１の導電体膜１４上に形成されたキ
ャパシタの誘電体膜で、ＳｉＯ2１５ａおよびＳｉ3Ｎ4
膜１５ｂから成る。１６は誘電体膜１５上に形成された
例えばｐｏｌｙＳｉから成るキャパシタの下部電極とし
ての第２の導電体膜である。ここで、ＳｉＯＮ膜１２が
使用されているのは、ＳｉＯＮ膜１２上へのＳｉ3Ｎ4膜
１５ｂの堆積特性と第１の導電体膜１４上へのＳｉ3Ｎ4
膜１５ｂの堆積特性が同等、且つ、ＳｉＯＮ膜１２と層
間ＳｉＯ2膜６との被エッチング特性が同等となるから
である。
【００２３】次いで上記のように構成された実施例１の
半導体装置の製造工程について図１ないし図４に基づい
て説明する。まず、従来の場合と同様に半導体基板１上
の所定領域に例えばＬＯＣＯＳ法を用いて素子分離領域
２を形成する（図２（ａ））。次に、素子分離領域２に
よって囲まれた半導体基板１上の所定領域に例えば熱酸
化法によりゲート酸化膜５を形成し、これを介して例え
ば減圧ＣＶＤ法によりゲート電極４を形成する（図２
（ｂ））。次に、半導体基板１にイオン注入法により不
純物である砒素などを打ち込み熱拡散法にて不純物を活
性化させ不純物拡散層３を形成する（図２（ｃ））。
【００２４】次に、例えば減圧ＣＶＤ法により全面を覆
うように層間ＳｉＯ2膜６を形成する（図２（ｄ））。
次に、層間ＳｉＯ2膜６上に窒素イオン１７をイオン注
入法により例えば注入エネルギ１５ｋｅＶ、ドーズ量１
Ｅ１７ａｔｏｍ／ｃｍ2の条件にて注入を行い、層間Ｓ
ｉＯ2膜表面のオキシナイトライド化を行い３００〜５
００オンク゛ストロームの厚みのＳｉＯＮ膜１２を形成する（図
３（ａ））。この時、窒素イオン１７は熱処理時に層間
ＳｉＯ2膜６の外方向に拡散するので、層間ＳｉＯ2膜６
上にＳｉＯＮ膜１２が形成できる。
【００２５】次に、レジストを塗布し写真製版によりパ
ターニングを行い、このレジストをマスクとしてＳｉＯ
Ｎ膜および層間ＳｉＯ2膜６のエッチングを行い、コン
タクトホール１３を形成する（図３（ｂ））。
【００２６】次に、コンタクトホール１３内を埋め込む
ようにＳｉＯＮ膜１２上にｐｏｌｙＳｉ膜１４ａを積層
する（図３（ｃ））。次に、ｐｏｌｙＳｉ膜１４ａのパ
ターニングを行い第１の導電体膜１４を形成する（図４
（ａ））。次に、第１の導電体膜１４およびＳｉＯＮ膜
１２上に例えば減圧ＣＶＤ法にて３０〜１００オンク゛ストロー
ムの厚さのＳｉ3Ｎ4膜１５ｂを積層する（図４
（ｂ））。次に、Ｓｉ3Ｎ4膜１５ｂを例えば８００〜９
００℃の水蒸気雰囲気にて酸化を行い、上面に薄いＳｉ
Ｏ2１５ａを形成して誘電体膜１５を形成する（図４
（ｃ））。次に、例えば減圧ＣＶＤ法によりｐｏｌｙＳ
ｉ膜を積層させパターニングを行い第２の導電体膜１６
を形成する（図１）。
【００２７】上記のように構成された実施例１の半導体
装置はＳｉＯＮ膜１２へのＳｉ3Ｎ4膜１５ｂの堆積特性
と第１の導電体膜１４へのＳｉ3Ｎ4膜１５ｂの堆積特性
が同等であるのでＳｉＯＮ膜１２および第１の導電体膜
１４の上ではＳｉ3Ｎ4膜１５ｂの膜厚が均一に形成さ
れ、Ｓｉ3Ｎ4膜１５ｂを酸化する時に第１の導電体膜１
４の酸化は防止され誘電体膜１５の膜厚が均一に形成で
き、又、ＳｉＯＮ膜１２と層間ＳｉＯ2膜６との被エッ
チング特性が同等である為、エッチャントを変化させる
ことなくエッチングを行うことができるので、コンタク
トホール１３形成時のエッチングを一工程で行うことが
できる。
【００２８】実施例２．上記実施例１では層間ＳｉＯ2
膜６に窒化イオン１７を注入しＳｉＯＮ膜１２を形成す
る例を示したけれども、これに限られることはなく、例
えば不活性元素（アルゴン等）、ハロゲン元素（フッ
素、塩素等）またはシリコンなどを層間ＳｉＯ2膜にイ
オン注入しこのイオン注入時の損傷により層間ＳｉＯ2
膜の表面付近の原子間の結合手を切断し、未結合手を増
加させ表面を活性化させた第１の絶縁膜を形成するよう
にしても、これら第１の絶縁膜へのＳｉ3Ｎ4膜の堆積特
性と第１の導電体膜へのＳｉ3Ｎ4膜の堆積特性が層間Ｓ
ｉＯ2膜と比較して改善されるため、上記実施例１と同
様に誘電体膜の膜厚は均一に形成でき、又、層間ＳｉＯ
2膜とこれら第１の絶縁膜との被エッチング特性が同等
である為、コンタクトホール形成時のエッチング工程を
容易に行うことができる。
【００２９】実施例３．上記各実施例では層間ＳｉＯ2
膜にイオンを注入して第１の絶縁膜を形成する例を示し
たけれども、これに限られることはなく、例えば電子を
層間ＳｉＯ2膜に注入し、帯電された第１の絶縁膜を形
成するようにしても第１の絶縁膜へのＳｉ3Ｎ4膜の堆積
特性と第１の導電体膜へのＳｉ3Ｎ4膜の堆積特性が層間
ＳｉＯ2膜と比較して改善されるため、上記各実施例と
同様に誘電体膜の膜厚は均一に形成でき、又、層間Ｓｉ
Ｏ2膜と第１の膜との被エッチング特性が同等である
為、コンタクトホール形成時のエッチング工程を容易に
行うことができる。
【００３０】実施例４．上記実施例１では層間ＳｉＯ2
膜６に窒化イオン１７を注入しＳｉＯＮ膜１２を形成す
る例を示したけれども、これに限られることはなく、例
えば減圧ＣＶＤ法により層間ＳｉＯ2膜上にＳｉＯＮ膜
を堆積するようにしても、上記実施例１と同様の効果を
奏することができる。
【００３１】実施例５．図５はこの発明の実施例５にお
ける半導体装置の構成を示す断面図である。図におい
て、上記実施例１と同様の部分は同一符号を付して説明
を省略する。１８は層間ＳｉＯ2膜６を貫通させ不純物
拡散層３に至るまで形成されたコンタクトホール、１９
はこのコンタクトホール１８に埋め込まれるとともに、
層間ＳｉＯ2膜６上に形成された例えばｐｏｌｙＳｉか
ら成るキャパシタ下部電極としての第１の導電体膜、２
０は層間ＳｉＯ2膜６の第１の導電体膜１９の周辺外方
に形成されたＳｉＯＮ膜である。
【００３２】次いで、上記のように構成された実施例５
の半導体装置の製造方法について図５および図６に基づ
いて説明する。まず、上記実施例１と同様の工程を経て
層間ＳｉＯ2膜６を形成し、レジストを塗布し写真製版
をしてパターニングを行う。そして、このレジストをマ
スクとして、エッチングを行い、コンタクトホールを形
成する（図６（ａ））。
【００３３】次に、コンタクトホール１８内を埋め込む
ように層間ＳｉＯ2膜６上にｐｏｌｙＳｉ膜１９ａを積
層する（図６（ｂ））。次に、ｐｏｌｙＳｉ膜１９ａ上
にレジストを塗布し写真製版をしてパターニングを行い
レジスト膜２１を形成し、これをマスクとしてエッチン
グを行い第１の導電体膜１９を形成する。そして、レジ
スト膜２１をマスクとして層間ＳｉＯ2膜６上に窒素イ
オン１７を、イオン注入法により例えば注入エネルギ１
５ｋｅＶ、ドーズ量１Ｅ１７ａｔｏｍ／ｃｍ2の条件に
て注入を行い、オキシナイトライド化を行い３００〜５
００オンク゛ストロームの厚みのＳｉＯＮ膜２０を形成する（図
６（ｃ））。
【００３４】次に、上記実施例１と同様の工程を経て、
Ｓｉ3Ｎ4膜１５ａおよびＳｉＯ2１５ｂから成る誘電体
膜１５と、第２の導電体膜１６とを形成し、図５に示す
ような半導体装置を製造する。
【００３５】上記のように構成された実施例５の半導体
装置は、上記実施例１と同様に誘電体膜１５の膜厚が均
一に形成されるのはもちろんのこと、コンタクトホール
１８の形成を層間ＳｉＯ2膜６のみのエッチングにて行
うことができるため、より一層コンタクトホール１８の
形成が容易となる。
【００３６】実施例６．上記実施例５では層間ＳｉＯ2
膜６に窒素イオン１７を注入しＳｉＯＮ膜２０を形成す
る例を示したけれども、これに限られることはなく、例
えば不活性元素（アルゴン等）、ハロゲン元素（フッ
素、塩素等）シリコンまたは荷電粒子（電子等）を層間
ＳｉＯ2膜に注入し、第１の絶縁膜を形成するようにし
ても、誘電体膜の膜厚は均一に形成できるのはもとろん
のこと、コンタクトホール形成時のエッチング工程を容
易に行うことができることは言うまでもない。
【００３７】実施例７．図７はこの発明の実施例７にお
ける半導体装置の構成を示す断面図である。図におい
て、上記実施例１と同様の部分は同一符号を付して説明
を省略する。２２は半導体基板１上にゲート電極４を覆
うように例えば減圧ＣＶＤ法にて形成されたＳｉＯＮ
膜、２３はこのＳｉＯＮ膜２２を貫通させ不純物拡散層
３に至るまでエッチングして形成されたコンタクトホー
ルである。
【００３８】上記のように構成された実施例７の半導体
装置は、上記実施例１と同様に誘電体膜１５の膜厚が均
一に形成されるのはもちろんのこと、コンタクトホール
２３の形成をＳｉＯＮ膜２２のみのエッチングにて行う
ことができるため、より一層コンタクトホール２３の形
成が容易となる。
【００３９】実施例８．図８はこの発明の実施例８にお
ける半導体装置の構成を示す断面図である。図におい
て、上記実施例５と同様の部分は同一符号を付して説明
を省略する。２４は層間ＳｉＯ2膜６および第１の導電
体膜１４上に島状に形成された複数のＳｉ核で、例えば
減圧ＣＶＤ炉を用いて、ＳｉＨ4のガスを約１Ｅ−５Ｔ
ｏｒｒ程度の分圧で導入させ、温度、圧力等をＳｉの堆
積速度が十分遅くなるように調整して形成している。
【００４０】上記のように構成された実施例８の半導体
装置は、層間ＳｉＯ2膜６および第１の導電体膜１４上
に島状に複数のＳｉ核２４が形成されているため、Ｓｉ
3Ｎ4膜１５ｂがこれらＳｉ核２４を種として膜成長を行
うので膜厚が均一となり延いては誘電体膜１５の膜厚が
均一に形成でき、又、コンタクトホール１８の形成を層
間ＳｉＯ2膜６のみのエッチングにて行うことができる
ため、上記実施例５と同様の効果を奏する。
【００４１】
【発明の効果】以上のように、この発明の請求項１によ
れば、半導体基板と、半導体基板上に形成された層間Ｓ
ｉＯ2膜と、層間ＳｉＯ2膜上に形成された第１の絶縁膜
と、層間ＳｉＯ2膜および第１の絶縁膜を貫通して半導
体基板に至るまで形成されたコンタクトホールと、コン
タクトホールに埋め込まれるとともに第１の絶縁膜上の
所望の位置に形成された導電体膜と、第１の絶縁膜およ
び導電体膜上に窒化膜および酸化膜が順次積層されて成
る誘電体膜とを備え、第１の絶縁膜への窒化膜の堆積特
性と導電体膜への窒化膜の堆積特性とが同等となるよう
第１の絶縁膜の材質を設定してなるものにおいて、第１
の絶縁膜が層間ＳｉＯ2膜の被エッチング特性と同等の
被エッチング特性を有するものにて成るようにしたの
で、コンタクトホールの形成が容易となり、誘電体膜の
膜厚が均一に形成できる半導体装置を提供することが可
能である。
【００４２】又、この発明の請求項２によれば、半導体
基板と、半導体基板上に形成された層間ＳｉＯ2膜と、
層間ＳｉＯ2膜を貫通して半導体基板に至るまで形成さ
れたコンタクトホールと、コンタクトホールに埋め込ま
れるとともに層間ＳｉＯ2膜上の所望の位置に形成され
た導電体膜と、層間ＳｉＯ2膜上の導電体膜の周辺外方
に形成された第１の絶縁膜と、導電体膜および第１の絶
縁膜上に窒化膜および酸化膜が順次積層されて成る誘電
体膜とを備え、第１の絶縁膜への窒化膜の堆積特性と導
電体膜への窒化膜の堆積特性とが同等となるよう第１の
絶縁膜の材質を設定してなるようにしたので、コンタク
トホールの形成が容易となり、誘電体膜の膜厚が均一に
形成できる半導体装置を提供することが可能である。
【００４３】又、この発明の請求項３によれば、半導体
基板と、半導体基板上に形成されたＳｉＯＮ膜と、Ｓｉ
ＯＮ膜を貫通して半導体基板に至るまで形成されたコン
タクトホールと、コンタクトホールに埋め込まれるとと
もにＳｉＯＮ膜上の所望の位置に形成された導電体膜
と、導電体膜およびＳｉＯＮ膜上に窒化膜および酸化膜
が順次積層されて成る誘電体膜とを備えるようにしたの
で、コンタクトホールの形成が容易となり、誘電体膜の
膜厚が均一に形成できる半導体装置を提供することが可
能である。
【００４４】又、この発明の請求項４によれば、半導体
基板と、半導体基板上に形成された層間ＳｉＯ2膜と、
層間ＳｉＯ2膜を貫通して半導体基板に至るまで形成さ
れたコンタクトホールと、コンタクトホールに埋め込ま
れるとともに層間ＳｉＯ2膜上の所望の位置に形成され
た導電体膜と、層間ＳｉＯ2膜および導電体膜上に島状
に形成された複数のＳｉ核と、導電体膜および層間Ｓｉ
Ｏ2膜上に各Ｓｉ核を介して窒化膜および酸化膜が順次
積層されて成る誘電体膜とを備えるようにしたので、コ
ンタクトホールの形成が容易となり、誘電体膜の膜厚が
均一に形成できる半導体装置を提供することが可能であ
る。
【００４５】又、この発明の請求項５によれば、半導体
基板上に層間ＳｉＯ2膜を形成し、層間ＳｉＯ2膜上に第
１のレジストを形成し写真製版によりパターニングを行
い、第１のレジストパターンをマスクとして層間ＳｉＯ
2膜のエッチングを行い半導体基板に至るまでのコンタ
クトホールを形成する。そして、層間ＳｉＯ2膜上にコ
ンタクトホール内を埋め込む導電体膜を形成し、導電体
膜上に第２のレジストを形成し写真製版によりパターニ
ングを行い、第２のレジストパターンをマスクとして導
電体膜のエッチングを行い所望の箇所のみ残し、第２の
レジストパターンをマスクとして層間ＳｉＯ2膜に荷電
物質を注入し層間ＳｉＯ2膜上面に第１の絶縁膜を形成
し、第１の絶縁膜および導電体膜上に窒化膜を堆積させ
酸化を行い窒化膜および酸化膜が順次積層して成る誘電
体膜を形成するようにしたので、コンタクトホールの形
成が容易となり、誘電体膜の膜厚が均一に形成できる半
導体装置の製造方法を提供することが可能である。
【００４６】又、この発明の請求項６によれば、半導体
基板上に層間ＳｉＯ2膜を形成し、層間ＳｉＯ2膜上に第
１のレジストを形成し写真製版によりパターニングを行
い、第１のレジストパターンをマスクとして層間ＳｉＯ
2膜のエッチングを行い半導体基板に至るまでのコンタ
クトホールを形成する。そして、層間ＳｉＯ2膜上にコ
ンタクトホール内を埋め込む導電体膜を形成し、導電体
膜上に第２のレジストを形成し写真製版によりパターニ
ングを行い、第２のレジストパターンをマスクとして導
電体膜のエッチングを行い所望の箇所のみ残し、層間Ｓ
ｉＯ2膜および導電体膜上に減圧ＣＶＤ法により島状の
複数のＳｉ核を形成し、層間ＳｉＯ2膜および導電体膜
上に各Ｓｉ核を介して窒化膜を堆積させ酸化を行い窒化
膜および酸化膜が順次積層して成る誘電体膜を形成する
ようにしたので、コンタクトホールの形成が容易とな
り、誘電体膜の膜厚が均一に形成できる半導体装置の製
造方法を提供することが可能である。
【図面の簡単な説明】
【図１】 この発明の実施例１における半導体装置の構
成を示す断面図である。
【図２】 図１に示す半導体装置の製造工程における一
工程を示す断面図である。
【図３】 図１に示す半導体装置の製造工程における一
工程を示す断面図である。
【図４】 図１に示す半導体装置の製造工程における一
工程を示す断面図である。
【図５】 この発明の実施例５における半導体装置の構
成を示す断面図である。
【図６】 図４に示す半導体装置の製造工程における工
程を示す断面図である。
【図７】 この発明の実施例７における半導体装置の構
成を示す断面図である。
【図８】 この発明の実施例８における半導体装置の構
成を示す断面図である。
【図９】 従来の半導体装置の構成を示す断面図であ
る。
【図１０】 図９に示す半導体装置の製造工程における
一工程を示す断面図である。
【図１１】 図９に示す半導体装置の製造工程における
一工程を示す断面図である。
【図１２】 図９に示す半導体装置の製造工程における
一工程を示す断面図である。
【符号の説明】
１ 半導体基板、６ 層間ＳｉＯ2膜、１２，２０，２
２ ＳｉＯＮ膜、１３，１８，２３ コンタクトホー
ル、１４，１９ 第１の導電体膜、１５ 誘電体膜、１
５ａ Ｓｉ3Ｎ4膜、１５ｂ ＳｉＯ2、１６ 第２の導
電体膜、１７ 窒素イオン、２１ レジスト膜、２４
Ｓｉ核。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｍ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、上記半導体基板上に形成
    された層間ＳｉＯ2膜と、上記層間ＳｉＯ2膜上に形成さ
    れた第１の絶縁膜と、上記層間ＳｉＯ2膜および上記第
    １の絶縁膜を貫通して上記半導体基板に至るまで形成さ
    れたコンタクトホールと、上記コンタクトホールに埋め
    込まれるとともに上記第１の絶縁膜上の所望の位置に形
    成された導電体膜と、上記第１の絶縁膜および上記導電
    体膜上に窒化膜および酸化膜が順次積層されて成る誘電
    体膜とを備え、上記第１の絶縁膜への上記窒化膜の堆積
    特性と上記導電体膜への上記窒化膜の堆積特性とが同等
    となるよう上記第１の絶縁膜の材質を設定してなる半導
    体装置において、上記第１の絶縁膜が上記層間ＳｉＯ2
    膜の被エッチング特性と同等の被エッチング特性を有す
    るものにて成ることを特徴とする半導体装置。
  2. 【請求項２】 半導体基板と、上記半導体基板上に形成
    された層間ＳｉＯ2膜と、上記層間ＳｉＯ2膜を貫通して
    上記半導体基板に至るまで形成されたコンタクトホール
    と、上記コンタクトホールに埋め込まれるとともに上記
    層間ＳｉＯ2膜上の所望の位置に形成された導電体膜
    と、上記層間ＳｉＯ2膜上の上記導電体膜の周辺外方に
    形成された第１の絶縁膜と、上記導電体膜および上記第
    １の絶縁膜上に窒化膜および酸化膜が順次積層されて成
    る誘電体膜とを備え、上記第１の絶縁膜への上記窒化膜
    の堆積特性と上記導電体膜への上記窒化膜の堆積特性と
    が同等となるよう上記第１の絶縁膜の材質を設定してな
    ることを特徴とする半導体装置。
  3. 【請求項３】 半導体基板と、上記半導体基板上に形成
    されたＳｉＯＮ膜と、上記ＳｉＯＮ膜を貫通して上記半
    導体基板に至るまで形成されたコンタクトホールと、上
    記コンタクトホールに埋め込まれるとともに上記ＳｉＯ
    Ｎ膜上の所望の位置に形成された導電体膜と、上記導電
    体膜および上記ＳｉＯＮ膜上に窒化膜および酸化膜が順
    次積層されて成る誘電体膜とを備えたことを特徴とする
    半導体装置。
  4. 【請求項４】 半導体基板と、上記半導体基板上に形成
    された層間ＳｉＯ2膜と、上記層間ＳｉＯ2膜を貫通して
    上記半導体基板に至るまで形成されたコンタクトホール
    と、上記コンタクトホールに埋め込まれるとともに上記
    層間ＳｉＯ2膜上の所望の位置に形成された導電体膜
    と、上記層間ＳｉＯ2膜および上記導電体膜上に島状に
    形成された複数のＳｉ核と、上記導電体膜および上記層
    間ＳｉＯ2膜上に上記各Ｓｉ核を介して窒化膜および酸
    化膜が順次積層されて成る誘電体膜とを備えたことを特
    徴とする半導体装置。
  5. 【請求項５】 半導体基板上に層間ＳｉＯ2膜を形成す
    る工程と、上記層間ＳｉＯ2膜上に第１のレジストを形
    成し写真製版によりパターニングを行う工程と、上記第
    １のレジストパターンをマスクとして上記層間ＳｉＯ2
    膜のエッチングを行い上記半導体基板に至るまでのコン
    タクトホールを形成する工程と、上記層間ＳｉＯ2膜上
    に上記コンタクトホール内を埋め込む導電体膜を形成す
    る工程と、上記導電体膜上に第２のレジストを形成し写
    真製版によりパターニングを行う工程と、上記第２のレ
    ジストパターンをマスクとして上記導電体膜のエッチン
    グを行い所望の箇所のみ残す工程と、上記第２のレジス
    トパターンをマスクとして上記層間ＳｉＯ2膜に荷電物
    質を注入し上記層間ＳｉＯ2膜上面に第１の絶縁膜を形
    成する工程と、上記第１の絶縁膜および上記導電体膜上
    に窒化膜を堆積させ酸化を行い上記窒化膜および酸化膜
    が順次積層して成る誘電体膜を形成する工程とを備えた
    ことを特徴とする半導体装置の製造方法。
  6. 【請求項６】 半導体基板上に層間ＳｉＯ2膜を形成す
    る工程と、上記層間ＳｉＯ2膜上に第１のレジストを形
    成し写真製版によりパターニングを行う工程と、上記第
    １のレジストパターンをマスクとして上記層間ＳｉＯ2
    膜のエッチングを行い上記半導体基板に至るまでのコン
    タクトホールを形成する工程と、上記層間ＳｉＯ2膜上
    に上記コンタクトホール内を埋め込む導電体膜を形成す
    る工程と、上記導電体膜上に第２のレジストを形成し写
    真製版によりパターニングを行う工程と、上記第２のレ
    ジストパターンをマスクとして上記導電体膜のエッチン
    グを行い所望の箇所のみ残す工程と、上記層間ＳｉＯ2
    膜および上記導電体膜上に減圧ＣＶＤ法により島状の複
    数のＳｉ核を形成する工程と、上記層間ＳｉＯ2膜およ
    び上記導電体膜上に上記各Ｓｉ核を介して窒化膜を堆積
    させ酸化を行い上記窒化膜および酸化膜が順次積層して
    成る誘電体膜を形成する工程とを備えたことを特徴とす
    る半導体装置の製造方法。
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