JPH088412A - ダイナミックランダムアクセスメモリデバイスおよびそのためのマルチウェルトランジスタを製造する方法 - Google Patents
ダイナミックランダムアクセスメモリデバイスおよびそのためのマルチウェルトランジスタを製造する方法Info
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- JPH088412A JPH088412A JP7142314A JP14231495A JPH088412A JP H088412 A JPH088412 A JP H088412A JP 7142314 A JP7142314 A JP 7142314A JP 14231495 A JP14231495 A JP 14231495A JP H088412 A JPH088412 A JP H088412A
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0156—Manufacturing their doped wells
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】異なるサイズのデバイス間で異なるバイアス電
圧を使用すること。 【構成】ダイナミックランダムアクセスメモリデバイス
（１０）は３つの別個の部分、すなわち入出力部分（１
２）と、周辺トランジスタ部分（１４）と、メモリアレ
イ部分（１６）とを含み、これらすべての部分はｐ−形
基板層（１８）上に形成される。このダイナミックラン
ダムアクセスメモリデバイス（１０）は部分ごとに別々
の基板バイアス電圧を使用できる。
圧を使用すること。 【構成】ダイナミックランダムアクセスメモリデバイス
（１０）は３つの別個の部分、すなわち入出力部分（１
２）と、周辺トランジスタ部分（１４）と、メモリアレ
イ部分（１６）とを含み、これらすべての部分はｐ−形
基板層（１８）上に形成される。このダイナミックラン
ダムアクセスメモリデバイス（１０）は部分ごとに別々
の基板バイアス電圧を使用できる。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には半導体製造
方法および半導体デバイスに関し、より詳細にはマルチ
基板バイアスダイナミックランダムアクセスメモリデバ
イスを製造するための装置および方法に関する。
方法および半導体デバイスに関し、より詳細にはマルチ
基板バイアスダイナミックランダムアクセスメモリデバ
イスを製造するための装置および方法に関する。
【０００２】
【従来技術】ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）は、ラッチアップを受けにくい特性、セルアイ
ソレーションおよび回路速度を改善するため、これまで
Ｎチャンネルトランジスタ上で基板バイアス電圧を使用
してきた。しかしながら、サブミクロンの大きさのデバ
イスに対して基板バイアス電圧は好ましくない短チャン
ネル効果の発生率を増やす。このような短チャンネル効
果は基板バイアス電圧を印加した際に異なるサイズのデ
バイス間のスレッショルド電圧差を大きくする。かかる
異なるサイズのデバイス間の大きな電圧差によって、ス
レッショルド電圧の制御が極めて困難となる。
ＲＡＭ）は、ラッチアップを受けにくい特性、セルアイ
ソレーションおよび回路速度を改善するため、これまで
Ｎチャンネルトランジスタ上で基板バイアス電圧を使用
してきた。しかしながら、サブミクロンの大きさのデバ
イスに対して基板バイアス電圧は好ましくない短チャン
ネル効果の発生率を増やす。このような短チャンネル効
果は基板バイアス電圧を印加した際に異なるサイズのデ
バイス間のスレッショルド電圧差を大きくする。かかる
異なるサイズのデバイス間の大きな電圧差によって、ス
レッショルド電圧の制御が極めて困難となる。
【０００３】
【発明が解決しようとする課題】このような短チャンネ
ル効果の問題を解消する試みとして、ダイナミックラン
ダムアクセスメモリの異なる部分に異なる基板バイアス
を印加できるよう、トリプルウェル（井戸）アイソレー
ション法を用いる方法がある。しかしながらこのような
トリプルウェル解決方法はこれまで使用されていないこ
のｎ形基板および種々のｐ形ウェルとのアイソレーショ
ンを使用している。更にｐ形ウェルの深さはＤＲＡＭ出
倍し得のメモリアレイ内のトレンチの深さを限定する。
トレンチの壁は、Ｎ＋導電形でドープされているので、
トレンチとｎ−形基板との接触によりトレンチもショー
トされてしまう。従って従来の方法により短チャンネル
効果およびトレンチ深さの問題を克服することが好まし
い。
ル効果の問題を解消する試みとして、ダイナミックラン
ダムアクセスメモリの異なる部分に異なる基板バイアス
を印加できるよう、トリプルウェル（井戸）アイソレー
ション法を用いる方法がある。しかしながらこのような
トリプルウェル解決方法はこれまで使用されていないこ
のｎ形基板および種々のｐ形ウェルとのアイソレーショ
ンを使用している。更にｐ形ウェルの深さはＤＲＡＭ出
倍し得のメモリアレイ内のトレンチの深さを限定する。
トレンチの壁は、Ｎ＋導電形でドープされているので、
トレンチとｎ−形基板との接触によりトレンチもショー
トされてしまう。従って従来の方法により短チャンネル
効果およびトレンチ深さの問題を克服することが好まし
い。
【０００４】これまでの説明から、短チャンネル効果を
克服するため、マルチ（多数の）基板バイアス電圧で作
動するダイナミックランダムアクセスメモリデバイスが
望まれていることが理解できよう。従来の方法により短
チャンネル効果を克服するダイナミックランダムアクセ
スメモリデバイスも望まれている。
克服するため、マルチ（多数の）基板バイアス電圧で作
動するダイナミックランダムアクセスメモリデバイスが
望まれていることが理解できよう。従来の方法により短
チャンネル効果を克服するダイナミックランダムアクセ
スメモリデバイスも望まれている。
【０００５】
【課題を解決するための手段】本発明によれば、短チャ
ンネル効果を克服しようとする他の方法に関連した欠点
および問題を実質的に解消または減少する、マルチ基板
バイアスダイナミックランダムアクセスメモリデバイス
を製造するための装置および方法が提供される。
ンネル効果を克服しようとする他の方法に関連した欠点
および問題を実質的に解消または減少する、マルチ基板
バイアスダイナミックランダムアクセスメモリデバイス
を製造するための装置および方法が提供される。
【０００６】本発明の一実施例によれば、第１基板バイ
アス電圧から作動する入出力部分をｐ−形基板層内に形
成することを含む、マルチ基板バイアスダイナミックラ
ンダムアクセスメモリデバイスを製造する方法が提供さ
れる。周辺トランジスタ部分が第２基板バイアス電圧か
ら作動できるよう、ｐ−形基板層内に周辺トランジスタ
部分を形成する。第３基板バイアス電圧からメモリアレ
イ部分が作動できるように、ｐ−形基板層内にメモリア
レイ部分を形成する。
アス電圧から作動する入出力部分をｐ−形基板層内に形
成することを含む、マルチ基板バイアスダイナミックラ
ンダムアクセスメモリデバイスを製造する方法が提供さ
れる。周辺トランジスタ部分が第２基板バイアス電圧か
ら作動できるよう、ｐ−形基板層内に周辺トランジスタ
部分を形成する。第３基板バイアス電圧からメモリアレ
イ部分が作動できるように、ｐ−形基板層内にメモリア
レイ部分を形成する。
【０００７】
【発明の利点】本発明に係わる装置および方法は、短チ
ャンネル効果を克服しようと試みた他の方法よりも優れ
た種々の技術的利点を提供するものである。例えば１つ
の技術的利点として、短チャンネル効果を克服するの
に、従来のｐ−形基板層を使用していることが挙げられ
る。他の技術的利点としてマルチ基板バイアス電圧方法
により、短チャンネル効果を克服していることが挙げら
れる。当業者であれば、下記の図面、説明および特許請
求の範囲から上記以外の技術的な利点が容易に明らかと
なろう。
ャンネル効果を克服しようと試みた他の方法よりも優れ
た種々の技術的利点を提供するものである。例えば１つ
の技術的利点として、短チャンネル効果を克服するの
に、従来のｐ−形基板層を使用していることが挙げられ
る。他の技術的利点としてマルチ基板バイアス電圧方法
により、短チャンネル効果を克服していることが挙げら
れる。当業者であれば、下記の図面、説明および特許請
求の範囲から上記以外の技術的な利点が容易に明らかと
なろう。
【０００８】本発明およびその利点をより完全に理解で
きるよう、次に添付図面に関連させて下記の説明を参照
する。添付図面中、同一の参照番号は同一部品を示す。
きるよう、次に添付図面に関連させて下記の説明を参照
する。添付図面中、同一の参照番号は同一部品を示す。
【０００９】
【実施例】図１は、マルチ基板バイアス電圧を使用でき
るダイナミックランダムアクセスメモリデバイス１０を
示す。このダイナミックランダムアクセスメモリデバイ
ス１０は、少なくとも３つの異なる部分、すなわち入出
力部分１２と、周辺トランジスタ部分１４と、メモリア
レイ部分１６とから構成されている。ダイナミックラン
ダムアクセスメモリデバイス１０の各部分は、ｐ−形基
板層１８上で別々にアイソレートできる。
るダイナミックランダムアクセスメモリデバイス１０を
示す。このダイナミックランダムアクセスメモリデバイ
ス１０は、少なくとも３つの異なる部分、すなわち入出
力部分１２と、周辺トランジスタ部分１４と、メモリア
レイ部分１６とから構成されている。ダイナミックラン
ダムアクセスメモリデバイス１０の各部分は、ｐ−形基
板層１８上で別々にアイソレートできる。
【００１０】入出力部分１２は、ｐ−形基板層１８内に
ｎ−形ウェル領域２０を形成することによって製造され
る。このｎ−形ウェル領域２０内にはｐ−形領域２２お
よびｎ−形領域２４を形成する。ｎ形ウェル領域２０
は、ｐ−形領域２２とｐ−形基板層１８とをアイソレー
トしている。
ｎ−形ウェル領域２０を形成することによって製造され
る。このｎ−形ウェル領域２０内にはｐ−形領域２２お
よびｎ−形領域２４を形成する。ｎ形ウェル領域２０
は、ｐ−形領域２２とｐ−形基板層１８とをアイソレー
トしている。
【００１１】メモリアレイ部分１６は、ｐ−形基板層１
８内にｐ−形ウェル領域２６を形成することにより製造
する。ｐ−形ウェル領域２６内にはソース領域２８と、
ゲート領域３０と、ドレイン領域３２を有するマルチサ
ブデバイスとを形成する。メモリアレイ部分１６のうち
のこれらマルチサブデバイスはトレンチ３４によってア
イソレートされている。
８内にｐ−形ウェル領域２６を形成することにより製造
する。ｐ−形ウェル領域２６内にはソース領域２８と、
ゲート領域３０と、ドレイン領域３２を有するマルチサ
ブデバイスとを形成する。メモリアレイ部分１６のうち
のこれらマルチサブデバイスはトレンチ３４によってア
イソレートされている。
【００１２】周辺トレンチ部分１４は、ｐ−形基板層１
８内にｐ９形領域３６およびｎ−形領域３８を形成する
ことにより製造する。周辺トランジスタ部分１４と、メ
モリアレイ部分１６との間をアイソレートする必要があ
る場合、ｐ形領域３６とｐ−形基板層１８とをアイソレ
ートするようにｐ−形領域３６とｎ−形領域３８を形成
する前に、オプションのＮ−形領域４０を形成すること
ができる。
８内にｐ９形領域３６およびｎ−形領域３８を形成する
ことにより製造する。周辺トランジスタ部分１４と、メ
モリアレイ部分１６との間をアイソレートする必要があ
る場合、ｐ形領域３６とｐ−形基板層１８とをアイソレ
ートするようにｐ−形領域３６とｎ−形領域３８を形成
する前に、オプションのＮ−形領域４０を形成すること
ができる。
【００１３】ｎ−形領域５４を形成することによりダイ
ナミックランダムアクセスメモリデバイス１０を３つの
別個の基板バイアス電圧で作動できる。周辺トランジス
タ部分１４では、トランジスタのバックゲートバイアス
化を防止し、スレッショルド電圧に対するボディ効果を
大きくさせるような短チャンネル効果を抑制するためア
ースの中立基板バイアス電圧を印加する。セルアイソレ
ーションを改善し、接合容量を減少するため、メモリア
レイ部分１６に異なるバイアス電圧を印加してもよい。
内部のｐ−形ウェルのアイソレーションは、メモリアレ
イ部分１６のうちのｐ−形ウェル領域２６と同時にドラ
イブできるｎ−形ウェル領域によって達成されるので、
ウェル間のアイソレーションのためのｎ−形基板は不要
となる。更にトレンチ３４のトレンチのステップはより
広いコンデンサ面積を使用できるようにセグのリークを
大幅に増加することなく、ｐ−形ウェル領域２６ご同じ
か、またはそれよりも若干深くすることができる。
ナミックランダムアクセスメモリデバイス１０を３つの
別個の基板バイアス電圧で作動できる。周辺トランジス
タ部分１４では、トランジスタのバックゲートバイアス
化を防止し、スレッショルド電圧に対するボディ効果を
大きくさせるような短チャンネル効果を抑制するためア
ースの中立基板バイアス電圧を印加する。セルアイソレ
ーションを改善し、接合容量を減少するため、メモリア
レイ部分１６に異なるバイアス電圧を印加してもよい。
内部のｐ−形ウェルのアイソレーションは、メモリアレ
イ部分１６のうちのｐ−形ウェル領域２６と同時にドラ
イブできるｎ−形ウェル領域によって達成されるので、
ウェル間のアイソレーションのためのｎ−形基板は不要
となる。更にトレンチ３４のトレンチのステップはより
広いコンデンサ面積を使用できるようにセグのリークを
大幅に増加することなく、ｐ−形ウェル領域２６ご同じ
か、またはそれよりも若干深くすることができる。
【００１４】要約すればダイナミックランダムアクセス
メモリデバイスは従来のｐ−形基板層によりまたは基板
バイアス電圧を用いることにより、短チャンネル効果を
克服できる。ダイナミックランダムアクセスメモリデバ
イスの各部分は別々にアイソレートされ、メモリアレイ
部分内のトレンチ深さはもはやクリティカルなファクタ
とはならない。
メモリデバイスは従来のｐ−形基板層によりまたは基板
バイアス電圧を用いることにより、短チャンネル効果を
克服できる。ダイナミックランダムアクセスメモリデバ
イスの各部分は別々にアイソレートされ、メモリアレイ
部分内のトレンチ深さはもはやクリティカルなファクタ
とはならない。
【００１５】従って本発明によれば、上記のような利点
をもたらすマルチ基板バイアス電圧ダイナミックランダ
ムアクセルメモリデバイスを製造する装置および方法が
提供されるのは明らかである。以上で好ましい実施例に
ついて詳細に説明したが、本発明の要旨内では、種々の
変更、置換および変形が可能であると理解すべきであ
る。例えばプロセスの工程シーケンスは同じダイナミッ
クランダムアクセスメモリデバイスを製造できるよう、
他の態様に配列できる。当業者であればその他の実施例
も容易に考えつくことができるであろうし、添付した特
許請求の範囲に記載した本発明の要旨から逸脱すること
なく可能である。
をもたらすマルチ基板バイアス電圧ダイナミックランダ
ムアクセルメモリデバイスを製造する装置および方法が
提供されるのは明らかである。以上で好ましい実施例に
ついて詳細に説明したが、本発明の要旨内では、種々の
変更、置換および変形が可能であると理解すべきであ
る。例えばプロセスの工程シーケンスは同じダイナミッ
クランダムアクセスメモリデバイスを製造できるよう、
他の態様に配列できる。当業者であればその他の実施例
も容易に考えつくことができるであろうし、添付した特
許請求の範囲に記載した本発明の要旨から逸脱すること
なく可能である。
【００１６】以上の説明に関し、更に以下の項を開示す
る。 （１）第１基板バイアス電圧から作動する入出力部分
を、ｐ−形基板層内に形成する工程と、第２基板バイア
ス電圧から作動する周辺トランジスタ部分を基板層内に
形成する工程と、第３基板バイアス電圧から作動するメ
モリアレイ部分を基板層内に形成する工程とを備えた、
ダイナミックランダムアクセスメモリデバイスのための
マルチウェルトランジスタを製造する方法。 （２）前記入出力部分形成工程は、基板層内にｎ−形ウ
ェルを形成する工程と、このｎ−形ウェルがｐ−形ソー
スと基板層とをアイソレートするように、ｎ−形ウェル
内にｐ−形ソースを形成する工程とを含む、第１項記載
の方法。 （３）前記周辺トランジスタ部分形成工程は、基板層内
にｐ−形ソースを直接形成する工程と、第３基板バイア
ス電圧に等しい第２基板バイアス電圧をｐ−形ソースに
印加する工程とを含む、第１項記載の方法。 （４）前記周辺トランジスタ部分を形成する工程は、基
板層内にｎ−形ウェル領域を構成する工程と、ｎ−形ウ
ェル領域がｐ−形ソース領域と基板層とをアイソレート
するように、ｎ−形ウェル領域内にｐ−形ソース領域を
形成する工程、第３基板バイアス電圧に等しくない第２
基板バイアス電圧をｐ−形ソース領域に印加する工程と
を含む、第１項記載の方法。 （５）前記メモリアレイ部分形成工程は基板層内にｐ−
形ウェル領域を形成する工程と、ｐ−形ウェルに第３基
板バイアス電圧を印加する工程とを含む、第１項記載の
方法。 （６）ｐ−形ウェル領域内にトレンチ領域を形成し、メ
モリアレイ部分のうちのメモリセルをアイソレートする
工程を更に含む、第５項記載の方法。 （７）デバイスの動作に悪影響を与えることなく、ｐ−
形ウェル領域を通して基板層内にトレンチ領域を形成で
きる、第６項記載の方法。
る。 （１）第１基板バイアス電圧から作動する入出力部分
を、ｐ−形基板層内に形成する工程と、第２基板バイア
ス電圧から作動する周辺トランジスタ部分を基板層内に
形成する工程と、第３基板バイアス電圧から作動するメ
モリアレイ部分を基板層内に形成する工程とを備えた、
ダイナミックランダムアクセスメモリデバイスのための
マルチウェルトランジスタを製造する方法。 （２）前記入出力部分形成工程は、基板層内にｎ−形ウ
ェルを形成する工程と、このｎ−形ウェルがｐ−形ソー
スと基板層とをアイソレートするように、ｎ−形ウェル
内にｐ−形ソースを形成する工程とを含む、第１項記載
の方法。 （３）前記周辺トランジスタ部分形成工程は、基板層内
にｐ−形ソースを直接形成する工程と、第３基板バイア
ス電圧に等しい第２基板バイアス電圧をｐ−形ソースに
印加する工程とを含む、第１項記載の方法。 （４）前記周辺トランジスタ部分を形成する工程は、基
板層内にｎ−形ウェル領域を構成する工程と、ｎ−形ウ
ェル領域がｐ−形ソース領域と基板層とをアイソレート
するように、ｎ−形ウェル領域内にｐ−形ソース領域を
形成する工程、第３基板バイアス電圧に等しくない第２
基板バイアス電圧をｐ−形ソース領域に印加する工程と
を含む、第１項記載の方法。 （５）前記メモリアレイ部分形成工程は基板層内にｐ−
形ウェル領域を形成する工程と、ｐ−形ウェルに第３基
板バイアス電圧を印加する工程とを含む、第１項記載の
方法。 （６）ｐ−形ウェル領域内にトレンチ領域を形成し、メ
モリアレイ部分のうちのメモリセルをアイソレートする
工程を更に含む、第５項記載の方法。 （７）デバイスの動作に悪影響を与えることなく、ｐ−
形ウェル領域を通して基板層内にトレンチ領域を形成で
きる、第６項記載の方法。
【００１７】（８）ダイナミックランダムアクセスメモ
リデバイスのためのマルチウェルトランジスタを製造す
る方法であって、第２導電形の基板層内に第１導電形の
深いウェル領域を形成し、この深いウェル領域内で第１
導電形の第１中間ウェル領域および第２導電形の第２中
間ウェル領域を形成し、第１の基板バイアス電圧から作
動する、デバイスのための入出力部分を構成する工程
と、基板層内に第１導電形の第１中間ウェル領域および
第２導電形の第４中間ウェル領域を形成し、第２基板バ
イアス電圧から作動する、デバイスのための周辺トラン
ジスタ部分を構成する工程と、基板層内に第２導電形の
第２の深いウェル領域を形成する工程と、第２の深いウ
ェル領域内に複数のメモリセルを形成し、第３の基板バ
イアス電圧から作動する、デバイスのためのメモリアレ
イ部分を形成する工程とを備えた、ダイナミックランダ
ムアクセスメモリデバイス用マルチウェルトランジスタ
を製造する方法。 （９）第２基板バイアス電圧が第３基板バイアス電圧と
異なるように、第３および第４中間ウェル領域と基板層
とをアイソレートするように、周辺トランジスタ部分の
基板層内に第３の深いウェル領域を形成する工程を更に
含む、第８項記載の方法。 （１０）メモリセルをアイソレートするように、メモリ
アレイ部分の第２の深いウェル領域内に、デバイスの動
作に悪影響を与えることなく第２の深いウェル領域を貫
通し、基板層内まで延びることができるトレンチ領域を
形成する工程を更に含む、第８項記載の方法。 （１１）第２の基板バイアス電圧が第３の基板バイアス
電圧に等しい、第８項記載の方法。
リデバイスのためのマルチウェルトランジスタを製造す
る方法であって、第２導電形の基板層内に第１導電形の
深いウェル領域を形成し、この深いウェル領域内で第１
導電形の第１中間ウェル領域および第２導電形の第２中
間ウェル領域を形成し、第１の基板バイアス電圧から作
動する、デバイスのための入出力部分を構成する工程
と、基板層内に第１導電形の第１中間ウェル領域および
第２導電形の第４中間ウェル領域を形成し、第２基板バ
イアス電圧から作動する、デバイスのための周辺トラン
ジスタ部分を構成する工程と、基板層内に第２導電形の
第２の深いウェル領域を形成する工程と、第２の深いウ
ェル領域内に複数のメモリセルを形成し、第３の基板バ
イアス電圧から作動する、デバイスのためのメモリアレ
イ部分を形成する工程とを備えた、ダイナミックランダ
ムアクセスメモリデバイス用マルチウェルトランジスタ
を製造する方法。 （９）第２基板バイアス電圧が第３基板バイアス電圧と
異なるように、第３および第４中間ウェル領域と基板層
とをアイソレートするように、周辺トランジスタ部分の
基板層内に第３の深いウェル領域を形成する工程を更に
含む、第８項記載の方法。 （１０）メモリセルをアイソレートするように、メモリ
アレイ部分の第２の深いウェル領域内に、デバイスの動
作に悪影響を与えることなく第２の深いウェル領域を貫
通し、基板層内まで延びることができるトレンチ領域を
形成する工程を更に含む、第８項記載の方法。 （１１）第２の基板バイアス電圧が第３の基板バイアス
電圧に等しい、第８項記載の方法。
【００１８】（１２）ｐ−形基板層上に形成され、第１
の基板バイアス電圧から作動する入出力部分と、前記ｐ
−形基板層上に形成され、第２の基板バイアス電圧から
作動する周辺トランジスタ部分と、前記ｐ−形基板層上
に形成され、第３の基板バイアス電圧から作動するメモ
リアレイ部分とを備え、前記入出力部分と、前記周辺ト
ランジスタ部分と前記メモリアレイ部分とは互いにアイ
ソレートされている、マルチサブストレートバイアスダ
イナミックランダムアクセスメモリデバイス。 （１３）前記第２の基板電圧は前記第３の基板電圧に等
しい第１２項記載のデバイス。 （１４）前記入出力部分はｎ−形ウェル領域によって前
記ｐ−形基板からアイソレートされている、第１２項記
載のデバイス。 （１５）前記第２の基板バイアス電圧の値が、前記第３
の基板バイアス電圧の値と異なるように、前記周辺トラ
ンジスタ部分をｎ−形ウェル領域により前記ｐ−形基板
部分からアイソレートした、第１２項記載のデバイス。 （１６）前記メモリアレイ部分は前記基板層内のｐ−形
ウェル領域内に形成されたメモリセルを含み、前記メモ
リセルはトレンチ領域により互いにアイソレートされ、
前記トレンチ領域はデバイスの動作に悪影響を与えるこ
となく、ｐ−形ウェル領域を貫通し、基板層内に延びる
ことができる、第１２項記載のデバイス。
の基板バイアス電圧から作動する入出力部分と、前記ｐ
−形基板層上に形成され、第２の基板バイアス電圧から
作動する周辺トランジスタ部分と、前記ｐ−形基板層上
に形成され、第３の基板バイアス電圧から作動するメモ
リアレイ部分とを備え、前記入出力部分と、前記周辺ト
ランジスタ部分と前記メモリアレイ部分とは互いにアイ
ソレートされている、マルチサブストレートバイアスダ
イナミックランダムアクセスメモリデバイス。 （１３）前記第２の基板電圧は前記第３の基板電圧に等
しい第１２項記載のデバイス。 （１４）前記入出力部分はｎ−形ウェル領域によって前
記ｐ−形基板からアイソレートされている、第１２項記
載のデバイス。 （１５）前記第２の基板バイアス電圧の値が、前記第３
の基板バイアス電圧の値と異なるように、前記周辺トラ
ンジスタ部分をｎ−形ウェル領域により前記ｐ−形基板
部分からアイソレートした、第１２項記載のデバイス。 （１６）前記メモリアレイ部分は前記基板層内のｐ−形
ウェル領域内に形成されたメモリセルを含み、前記メモ
リセルはトレンチ領域により互いにアイソレートされ、
前記トレンチ領域はデバイスの動作に悪影響を与えるこ
となく、ｐ−形ウェル領域を貫通し、基板層内に延びる
ことができる、第１２項記載のデバイス。
【００１９】（１７）のダイナミックランダムアクセス
メモリデバイス（１０）は３つの別個の部分、すなわち
入出力部分（１２）と、周辺トランジスタ部分（１４）
と、メモリアレイ部分（１６）とを含み、これらすべて
の部分はｐ−形基板層（１８）上に形成される。このダ
イナミックランダムアクセスメモリデバイス（１０）は
部分ごとに別々の基板バイアス電圧を使用できる。入出
力部分（１２）はｎ−形ウェル領域（２０）によりｐ−
形基板層（１８）からアイソレートされたｐ−形領域
（２２）を有し、周辺トランジスタ部分（１４）は、周
辺トランジスタ部分（１４）とメモリアレイ部分（１
６）との間で異なる基板バイアス電圧を必要とするデバ
イスに対し、オプションのｎ−形ウェル領域（４０）に
よりｐ−形基板層（１８）からアイソレートできるｐ−
形領域（３６）を有する。
メモリデバイス（１０）は３つの別個の部分、すなわち
入出力部分（１２）と、周辺トランジスタ部分（１４）
と、メモリアレイ部分（１６）とを含み、これらすべて
の部分はｐ−形基板層（１８）上に形成される。このダ
イナミックランダムアクセスメモリデバイス（１０）は
部分ごとに別々の基板バイアス電圧を使用できる。入出
力部分（１２）はｎ−形ウェル領域（２０）によりｐ−
形基板層（１８）からアイソレートされたｐ−形領域
（２２）を有し、周辺トランジスタ部分（１４）は、周
辺トランジスタ部分（１４）とメモリアレイ部分（１
６）との間で異なる基板バイアス電圧を必要とするデバ
イスに対し、オプションのｎ−形ウェル領域（４０）に
よりｐ−形基板層（１８）からアイソレートできるｐ−
形領域（３６）を有する。
【図１】本発明に係わるマルチ基板バイアスダイナミッ
クランダムアクセスメモリデバイスを示す。
クランダムアクセスメモリデバイスを示す。
１２ 入出力部分 １４ 周辺トランジスタ部分 １６ メモリアレイ部分 １８ ｐ−形基板層 ２０ ｎ−形ウェル領域 ２２ ｎ−形ウェル領域 ３６ ｐ−形領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/082 21/8238 27/092 Ｈ０１Ｌ 27/08 ３２１ Ｂ (72)発明者 クラレンス ダブリュ．テング アメリカ合衆国テキサス州プラノ，デンパ ー ドライブ 4301
Claims (2)
- 【請求項１】第１基板バイアス電圧から作動する入出力
部分を、ｐ−形基板層内に形成する工程と、 第２基板バイアス電圧から作動する周辺トランジスタ部
分を基板層内に形成する工程と、 第３基板バイアス電圧から作動するメモリアレイ部分を
基板層内に形成する工程とを備えた、ダイナミックラン
ダムアクセスメモリデバイスのためのマルチウェルトラ
ンジスタを製造する方法。 - 【請求項２】ｐ−形基板層上に形成され、第１の基板バ
イアス電圧から作動する入出力部分と、 前記ｐ−形基板層上に形成され、第２の基板バイアス電
圧から作動する周辺トランジスタ部分と、 前記ｐ−形基板層上に形成され、第３の基板バイアス電
圧から作動するメモリアレイ部分とを備え、前記入出力
部分と、前記周辺トランジスタ部分と前記メモリアレイ
部分とは互いにアイソレートされている、マルチサブス
トレートバイアスダイナミックランダムアクセスメモリ
デバイス。
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|---|---|---|---|
| US08/236,745 US5595925A (en) | 1994-04-29 | 1994-04-29 | Method for fabricating a multiple well structure for providing multiple substrate bias for DRAM device formed therein |
| US236745 | 1994-04-29 |
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