JPH088418A - 負差分抵抗素子を有する論理回路およびその製造方法 - Google Patents
負差分抵抗素子を有する論理回路およびその製造方法Info
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- JPH088418A JPH088418A JP7173894A JP17389495A JPH088418A JP H088418 A JPH088418 A JP H088418A JP 7173894 A JP7173894 A JP 7173894A JP 17389495 A JP17389495 A JP 17389495A JP H088418 A JPH088418 A JP H088418A
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- G—PHYSICS
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Abstract
(57)【要約】
【目的】 能動素子の全てを単一プロセスで形成するこ
とができる論理回路およびその製造方法を提供する。 【構成】 前記論理回路は、並列接続され、第１および
第２共通電流端子（２４，２５）を含む１対のＦＥＴ
（２２，２３）を含み、各ＦＥＴは論理信号を受けるよ
うに接続された制御端子（Ａ，Ｂ）を有する。負差分抵
抗素子（２６）が、第１および第２共通電流端子の一方
に接続され、前記ＦＥＴの一方がオンのときピーク電流
で動作し、前記ＦＥＴが双方とも同時にオンのときバレ
ー電流で動作するようなコンダクタンス特性を有する。
負荷抵抗（２７）が第１および第２共通電流端子の他方
に結合され、論理回路の出力を構成する。
とができる論理回路およびその製造方法を提供する。 【構成】 前記論理回路は、並列接続され、第１および
第２共通電流端子（２４，２５）を含む１対のＦＥＴ
（２２，２３）を含み、各ＦＥＴは論理信号を受けるよ
うに接続された制御端子（Ａ，Ｂ）を有する。負差分抵
抗素子（２６）が、第１および第２共通電流端子の一方
に接続され、前記ＦＥＴの一方がオンのときピーク電流
で動作し、前記ＦＥＴが双方とも同時にオンのときバレ
ー電流で動作するようなコンダクタンス特性を有する。
負荷抵抗（２７）が第１および第２共通電流端子の他方
に結合され、論理回路の出力を構成する。
Description
【０００１】
【産業上の利用分野】本発明は論理回路に関し、更に特
定すれば、複数の要素を含み単一素子として形成される
論理回路に関するものである。
定すれば、複数の要素を含み単一素子として形成される
論理回路に関するものである。
【０００２】
【従来の技術】論理回路およびその用法は、当技術では
公知である。通常、論理回路は、具体的にはトランジス
タ、ダイオード、抵抗などのような複数の要素即ち素子
を含む。また、これら種々の素子を単一半導体チップ上
に集積するのは、用途が異なるなどの理由から非常に難
しい。更に、抵抗を半導体チップ上に精度高く製造する
のは難しく、通常比較的多量のチップ表面を必要とす
る。
公知である。通常、論理回路は、具体的にはトランジス
タ、ダイオード、抵抗などのような複数の要素即ち素子
を含む。また、これら種々の素子を単一半導体チップ上
に集積するのは、用途が異なるなどの理由から非常に難
しい。更に、抵抗を半導体チップ上に精度高く製造する
のは難しく、通常比較的多量のチップ表面を必要とす
る。
【０００３】したがって、単一ユニットとして形成可能
な簡素化された論理回路を提供する必要性がある。
な簡素化された論理回路を提供する必要性がある。
【０００４】
【発明が解決しようとする課題】本発明の目的は、単一
ユニットに製造可能な新規で改良された論理回路を提供
することである。
ユニットに製造可能な新規で改良された論理回路を提供
することである。
【０００５】本発明の他の目的は、用いるとしても少数
の抵抗のみを用いる新規で改良された論理回路を提供す
ることである。
の抵抗のみを用いる新規で改良された論理回路を提供す
ることである。
【０００６】本発明の更に他の目的は、既存技術と組み
合わせて、論理回路用の高性能でしかも小型化を図った
ダイを提供することができる、新規で改良された論理回
路を提供することである。
合わせて、論理回路用の高性能でしかも小型化を図った
ダイを提供することができる、新規で改良された論理回
路を提供することである。
【０００７】
【課題を解決するための手段】上述のおよびその他の問
題の実質的な解決、ならびに上述のおよびその他の目的
の実現は、本発明による論理回路によって達成される。
この論理回路は、並列接続され第１および第２共通電流
端子を含む１対の電界効果トランジスタを含み、これら
１対の電界効果トランジスタの各々は更に、論理信号を
受信するように接続された制御端子を有する。この論理
回路は、更に、１対の電界効果トランジスタの第１およ
び第２共通電流端子の一方に動作可能に取り付けられた
負差分抵抗素子(negative differential resistance de
vice)も含む。負差分抵抗素子は、１対の電界効果トラ
ンジスタの一方がオンになったときほぼピーク電流で動
作し、前記１対の電界効果トランジスタの双方が同時に
オンになったときほぼバレー電流(valley current)で動
作するようなコンダクタンス特性を有する。負荷抵抗が
第１および第２共通電流端子の他方に結合され、論理回
路の出力を形成する。
題の実質的な解決、ならびに上述のおよびその他の目的
の実現は、本発明による論理回路によって達成される。
この論理回路は、並列接続され第１および第２共通電流
端子を含む１対の電界効果トランジスタを含み、これら
１対の電界効果トランジスタの各々は更に、論理信号を
受信するように接続された制御端子を有する。この論理
回路は、更に、１対の電界効果トランジスタの第１およ
び第２共通電流端子の一方に動作可能に取り付けられた
負差分抵抗素子(negative differential resistance de
vice)も含む。負差分抵抗素子は、１対の電界効果トラ
ンジスタの一方がオンになったときほぼピーク電流で動
作し、前記１対の電界効果トランジスタの双方が同時に
オンになったときほぼバレー電流(valley current)で動
作するようなコンダクタンス特性を有する。負荷抵抗が
第１および第２共通電流端子の他方に結合され、論理回
路の出力を形成する。
【０００８】上記論理回路に負差分抵抗素子を設け、第
１共通電流端子と供給電位が印加されるように構成され
た端子との間に接続して、排他的論理和機能を実行する
ことができる。或いは、上記論理回路に設ける負差分抵
抗素子を、前記第２共通電流端子と基準電位が印加され
るように構成された端子との間に接続することによっ
て、排他的ＮＯＲ機能を実行することもできる。
１共通電流端子と供給電位が印加されるように構成され
た端子との間に接続して、排他的論理和機能を実行する
ことができる。或いは、上記論理回路に設ける負差分抵
抗素子を、前記第２共通電流端子と基準電位が印加され
るように構成された端子との間に接続することによっ
て、排他的ＮＯＲ機能を実行することもできる。
【０００９】上述のおよびその他の問題の実質的な解
決、ならびに上述のおよびその他の目的の実現は、本発
明による論理回路の製造方法によって達成される。この
方法は、比較的平坦な平面を有する基板を用意する段
階、ならびに基板の平坦面上のバッファ層、バッファ層
上のチャネル層、チャネル層上の供給層、供給層上の導
電層、導電層上のエッチ・ストップ層、エッチ・ストッ
プ層上の第１共鳴トンネリング層、共鳴トンネリング層
上の第１バリア層、第１バリア層上の量子井戸層、量子
井戸層上の第２バリア層、および第２バリア層上の第２
共鳴トンネリング層を含む複数の層を形成する段階を含
む。第２共鳴トンネリング層上にオーム金属接点(ohmic
metal contact)を形成して負差分抵抗素子の第１接点
を規定し、第１エッチング剤を用いると共にオーム金属
接点をマスクとして用いて、第２共鳴トンネリング層、
第２バリア層、量子井戸層、第１バリア層、および第１
共鳴トンネリング層を、前記エッチ・ストップ層まで選
択的にエッチングする段階を実行する。第２エッチング
剤を用いると共にオーム金属接点をマスクとして用い
て、エッチ・ストップ層を導電層まで選択的にエッチン
グする段階を実行し、負差分抵抗素子の第２接点を完成
する。この第２接点は、第１共通電流端子領域を規定す
る。規定された第１共通電流端子領域とは離間された関
係で、１対のオーム金属接点を導電層上に形成する。離
間された１対のオーム金属接点の各々と規定された第１
共通回路端子領域との間に位置するように、１対のゲー
ト接点領域を規定し、１対のゲート接点領域において導
電層を選択的に除去して供給層上の１対の表面領域を露
出する段階を実行し、このゲート接点領域内の供給層の
１対の露出表面領域上に、ショットキ金属接点を形成す
る。
決、ならびに上述のおよびその他の目的の実現は、本発
明による論理回路の製造方法によって達成される。この
方法は、比較的平坦な平面を有する基板を用意する段
階、ならびに基板の平坦面上のバッファ層、バッファ層
上のチャネル層、チャネル層上の供給層、供給層上の導
電層、導電層上のエッチ・ストップ層、エッチ・ストッ
プ層上の第１共鳴トンネリング層、共鳴トンネリング層
上の第１バリア層、第１バリア層上の量子井戸層、量子
井戸層上の第２バリア層、および第２バリア層上の第２
共鳴トンネリング層を含む複数の層を形成する段階を含
む。第２共鳴トンネリング層上にオーム金属接点(ohmic
metal contact)を形成して負差分抵抗素子の第１接点
を規定し、第１エッチング剤を用いると共にオーム金属
接点をマスクとして用いて、第２共鳴トンネリング層、
第２バリア層、量子井戸層、第１バリア層、および第１
共鳴トンネリング層を、前記エッチ・ストップ層まで選
択的にエッチングする段階を実行する。第２エッチング
剤を用いると共にオーム金属接点をマスクとして用い
て、エッチ・ストップ層を導電層まで選択的にエッチン
グする段階を実行し、負差分抵抗素子の第２接点を完成
する。この第２接点は、第１共通電流端子領域を規定す
る。規定された第１共通電流端子領域とは離間された関
係で、１対のオーム金属接点を導電層上に形成する。離
間された１対のオーム金属接点の各々と規定された第１
共通回路端子領域との間に位置するように、１対のゲー
ト接点領域を規定し、１対のゲート接点領域において導
電層を選択的に除去して供給層上の１対の表面領域を露
出する段階を実行し、このゲート接点領域内の供給層の
１対の露出表面領域上に、ショットキ金属接点を形成す
る。
【００１０】
【実施例】現在、共鳴トンネリング・ダイオード（ＲＴ
Ｄ）および共鳴トンネリング・トランジスタ（ＲＴＴ）
に基づく論理素子は、電子回路における未来の多機能素
子として研究されている。現在提案されている素子の殆
どは、ＲＴＴのゲート（またはベース）を入力ノードと
して用いるものである。ゲート電圧を増大させることに
よって、量子井戸における共鳴レベルが、注入されるキ
ャリアのフェルミ・レベルに同調して共鳴したり、或は
同調が外れて共鳴しなくなる。このようにして、入力に
対する非単調出力依存性(non-monotonic output depend
ence)が得られるので、多機能型(multi-functionality)
となる。
Ｄ）および共鳴トンネリング・トランジスタ（ＲＴＴ）
に基づく論理素子は、電子回路における未来の多機能素
子として研究されている。現在提案されている素子の殆
どは、ＲＴＴのゲート（またはベース）を入力ノードと
して用いるものである。ゲート電圧を増大させることに
よって、量子井戸における共鳴レベルが、注入されるキ
ャリアのフェルミ・レベルに同調して共鳴したり、或は
同調が外れて共鳴しなくなる。このようにして、入力に
対する非単調出力依存性(non-monotonic output depend
ence)が得られるので、多機能型(multi-functionality)
となる。
【００１１】最近提案された１つの排他的ＯＲ（ＸＯ
Ｒ）または排他的ＮＯＲ（ＸＮＯＲ）素子は、ＲＴＤ、
および直列接続された通常のバイポーラ・トランジスタ
との２つの部分に実際に分離可能な動作原理(working p
rinciple)で、「ＲＴＴ」を利用したものである。バイ
ポーラ・トランジスタは可変抵抗として機能する（電流
飽和によって）。エミッタ共通構成においてＶceを固定
した場合（ＴＲＤピーク電圧を越える）、Ｖbeの変化に
よってバイポーラ・トランジスタ間の電圧効果の相対量
が変化すると共に、電流Ｉcも変化する。ゼロＶbeにお
いてバイポーラ・トランジスタがオフ（Ｉc＝０）であ
ると仮定すると、初期に正のＶbeが徐々にバイポーラ・
トランジスタをオンにし、Ｉcを上昇させる。Ｖbeがよ
り強くオンになれば、Ｉcの上昇も高くなり、ＲＴＤの
ピーク電流を越え、Ｉcは急激に低下して所望の負トラ
ンスコンダクタンスを生じる。
Ｒ）または排他的ＮＯＲ（ＸＮＯＲ）素子は、ＲＴＤ、
および直列接続された通常のバイポーラ・トランジスタ
との２つの部分に実際に分離可能な動作原理(working p
rinciple)で、「ＲＴＴ」を利用したものである。バイ
ポーラ・トランジスタは可変抵抗として機能する（電流
飽和によって）。エミッタ共通構成においてＶceを固定
した場合（ＴＲＤピーク電圧を越える）、Ｖbeの変化に
よってバイポーラ・トランジスタ間の電圧効果の相対量
が変化すると共に、電流Ｉcも変化する。ゼロＶbeにお
いてバイポーラ・トランジスタがオフ（Ｉc＝０）であ
ると仮定すると、初期に正のＶbeが徐々にバイポーラ・
トランジスタをオンにし、Ｉcを上昇させる。Ｖbeがよ
り強くオンになれば、Ｉcの上昇も高くなり、ＲＴＤの
ピーク電流を越え、Ｉcは急激に低下して所望の負トラ
ンスコンダクタンスを生じる。
【００１２】具体的に図１を参照すると、従来技術のＸ
ＮＯＲ論理回路１０の概略図が示されている。論理回路
１０は、接地に接続されたエミッタ、ゲートまたはベー
ス、およびコレクタを有するＲＴＴ１２を含む。コレク
タは、負荷抵抗１３を介して適当な電源Ｖ0に接続され
ると共に、直接出力端子Ｃに接続される。ゲートは２つ
の等しい抵抗１４，１５を介して２つの入力Ａ，Ｂにそ
れぞれ接続されている。
ＮＯＲ論理回路１０の概略図が示されている。論理回路
１０は、接地に接続されたエミッタ、ゲートまたはベー
ス、およびコレクタを有するＲＴＴ１２を含む。コレク
タは、負荷抵抗１３を介して適当な電源Ｖ0に接続され
ると共に、直接出力端子Ｃに接続される。ゲートは２つ
の等しい抵抗１４，１５を介して２つの入力Ａ，Ｂにそ
れぞれ接続されている。
【００１３】ＲＴＴ１２のＶbe−Ｉc曲線を図２に示
す。図２に示されているように、論理高が入力Ａまたは
Ｂの一方に接続されるとき、Ｉcはピークとなる（番号
１）。入力Ａ，Ｂ双方が論理高を有するとき、Ｉcはピ
ークを越えてバレーにある（番号２）。このように、図
１の論理回路１０において、図３に示す真理値表にある
ようなＸＮＯＲ機能が達成される。
す。図２に示されているように、論理高が入力Ａまたは
Ｂの一方に接続されるとき、Ｉcはピークとなる（番号
１）。入力Ａ，Ｂ双方が論理高を有するとき、Ｉcはピ
ークを越えてバレーにある（番号２）。このように、図
１の論理回路１０において、図３に示す真理値表にある
ようなＸＮＯＲ機能が達成される。
【００１４】論理回路１０に伴う主な問題は、抵抗１
４，１５を集積回路に形成するのが難しいという事実で
ある。抵抗１４，１５は、一般的に、多量の基板表面領
域を必要とし、製造および整合が難しい。また、論理回
路１０は、比較的多量の電流も必要とする。
４，１５を集積回路に形成するのが難しいという事実で
ある。抵抗１４，１５は、一般的に、多量の基板表面領
域を必要とし、製造および整合が難しい。また、論理回
路１０は、比較的多量の電流も必要とする。
【００１５】図４を参照すると、本発明によるＸＯＲ／
ＸＮＯＲ論理回路２０の概略図が示されている。論理回
路２０は、一対のＦＥＴ２２，２３を含む。この特定実
施例では、これらはエンハンスメント型ＦＥＴである。
ＦＥＴ２２，２３は並列に接続され、各々ソースが第１
共通電流端子２４に接続され、ドレインが第２共通電流
端子２５に接続されている。図４に示すＸＮＯＲ構成で
は、第１共通電流端子２４はＲＴＤ２６の一方の端子に
接続されており、ＲＴＤ２６の他方の端子は基準電位に
接続されている。本実施例では、基準電位は接地であ
る。これから説明するが、ＦＥＴ２２，２３およびＲＴ
Ｄ２６は、単一ユニットまたは素子として製造される。
ＸＮＯＲ論理回路２０の概略図が示されている。論理回
路２０は、一対のＦＥＴ２２，２３を含む。この特定実
施例では、これらはエンハンスメント型ＦＥＴである。
ＦＥＴ２２，２３は並列に接続され、各々ソースが第１
共通電流端子２４に接続され、ドレインが第２共通電流
端子２５に接続されている。図４に示すＸＮＯＲ構成で
は、第１共通電流端子２４はＲＴＤ２６の一方の端子に
接続されており、ＲＴＤ２６の他方の端子は基準電位に
接続されている。本実施例では、基準電位は接地であ
る。これから説明するが、ＦＥＴ２２，２３およびＲＴ
Ｄ２６は、単一ユニットまたは素子として製造される。
【００１６】図４に示すＸＮＯＲ構成では、第２共通電
流端子２５は負荷抵抗２７を介して、電位源(potential
source)Ｖdが接続される端子２８に接続されている。
負荷抵抗２７は概略的に抵抗として図示されているが、
適当な抵抗性負荷であればどれでも、例えば、他の素子
とモノリシックに(monolithically)製造されるトランジ
スタとして利用可能であることは理解されよう。第２共
通電流端子２５は、出力端子Ｃにも直接接続されてい
る。ＦＥＴ２２，２３の各ゲートは、Ａ，Ｂと表記され
ている論理入力に、それぞれ直接接続されている。
流端子２５は負荷抵抗２７を介して、電位源(potential
source)Ｖdが接続される端子２８に接続されている。
負荷抵抗２７は概略的に抵抗として図示されているが、
適当な抵抗性負荷であればどれでも、例えば、他の素子
とモノリシックに(monolithically)製造されるトランジ
スタとして利用可能であることは理解されよう。第２共
通電流端子２５は、出力端子Ｃにも直接接続されてい
る。ＦＥＴ２２，２３の各ゲートは、Ａ，Ｂと表記され
ている論理入力に、それぞれ直接接続されている。
【００１７】論理回路２０の動作中、ＶAおよびＶBが双
方とも低（論理低レベルが印加される）のとき、負荷抵
抗２７には殆ど電流が流れないので、ＶCは高である。
ＶAまたはＶBのいずれかが論理高（オンになる）になる
と、ＩRが大きくなるので、ＶCは低になる。ここで注記
すべきは、論理回路２０の動作点は、ＦＥＴ２２，２３
の一方がオンのとき、ＩRはＲＴＤ２６のピーク電流を
越えないように設定されることである。ＶAおよびＶBが
双方とも論理高のとき、ＩRはＲＴＤ２６のピーク電流
を越えて、ＲＴＤをそのバレー(valley)に切り替え、Ｖ
Cを高にする。後者の場合、比較的大きな電圧降下がＲ
ＤＴ２６間に生じる。これは、更にＦＥＴ２２，２３を
オフに切り替えるように作用する。このように、図３の
真理値表に示すようなＸＮＯＲ機能が、図４の回路２０
において達成される。
方とも低（論理低レベルが印加される）のとき、負荷抵
抗２７には殆ど電流が流れないので、ＶCは高である。
ＶAまたはＶBのいずれかが論理高（オンになる）になる
と、ＩRが大きくなるので、ＶCは低になる。ここで注記
すべきは、論理回路２０の動作点は、ＦＥＴ２２，２３
の一方がオンのとき、ＩRはＲＴＤ２６のピーク電流を
越えないように設定されることである。ＶAおよびＶBが
双方とも論理高のとき、ＩRはＲＴＤ２６のピーク電流
を越えて、ＲＴＤをそのバレー(valley)に切り替え、Ｖ
Cを高にする。後者の場合、比較的大きな電圧降下がＲ
ＤＴ２６間に生じる。これは、更にＦＥＴ２２，２３を
オフに切り替えるように作用する。このように、図３の
真理値表に示すようなＸＮＯＲ機能が、図４の回路２０
において達成される。
【００１８】論理回路２０の機能をＸＯＲ機能に変える
には、ＲＴＤ２６を共通電流端子２５と電位端子２８と
の間に接続し、一方負荷抵抗２７と出力端子Ｃとを、共
通電流端子２４と基準電位との間に接続する。一般的
に、この変更を行うには、単に端子２８上の電位および
基準電位を逆転させればよい。このように、ＶAまたは
ＶBのいずれかが論理高（オンになる）のとき、ＩRは大
きくなるので、ＶCは高になる。ＶAおよびＶBが双方共
に論理高のとき、ＩRはＲＴＤ２６のピーク電流を越え
て、ＲＴＤ２６をそのバレーに切り替え、ＶCを低にす
る。このように、ＲＴＤ２６は負差分抵抗素子を形成
し、これが論理回路２０の切り替え動作を行う。
には、ＲＴＤ２６を共通電流端子２５と電位端子２８と
の間に接続し、一方負荷抵抗２７と出力端子Ｃとを、共
通電流端子２４と基準電位との間に接続する。一般的
に、この変更を行うには、単に端子２８上の電位および
基準電位を逆転させればよい。このように、ＶAまたは
ＶBのいずれかが論理高（オンになる）のとき、ＩRは大
きくなるので、ＶCは高になる。ＶAおよびＶBが双方共
に論理高のとき、ＩRはＲＴＤ２６のピーク電流を越え
て、ＲＴＤ２６をそのバレーに切り替え、ＶCを低にす
る。このように、ＲＴＤ２６は負差分抵抗素子を形成
し、これが論理回路２０の切り替え動作を行う。
【００１９】前記素子（ＦＥＴ２２，２３およびＲＴＤ
２６）を製造する一方法を図５および図６に示す。具体
的に図５を参照すると、平坦な表面上にヘテロ構造(het
erostructure)の物質層を成長させた基板３０の簡略断
面図が示されている。ここでは、特定の物質系や具体的
な層の厚さが例として用いられているが、ここに記載さ
れている目的に影響を及ぼすことなく、いくらかの変更
が可能であることは理解されよう。
２６）を製造する一方法を図５および図６に示す。具体
的に図５を参照すると、平坦な表面上にヘテロ構造(het
erostructure)の物質層を成長させた基板３０の簡略断
面図が示されている。ここでは、特定の物質系や具体的
な層の厚さが例として用いられているが、ここに記載さ
れている目的に影響を及ぼすことなく、いくらかの変更
が可能であることは理解されよう。
【００２０】基板３０は半絶縁砒化ガリウム(semi-insu
lating gallium arsenide)で形成される。砒化ガリウム
(GaAs)のバッファ層３２をその平面状の表面上にエピタ
キシャル成長させ、以後に形成される層における結晶応
力を減少させる。砒化インジウム・ガリウム(indium ga
llium arsenide) (InGaAs)のチャンネル層を、バッファ
層３２の表面上にエピタキシャル成長させる。砒化アル
ミニウム・ガリウム(aluminum gallium arsenide) (AlG
aAs)の供給層３４を、チャンネル層３３の表面上にエピ
タキシャル成長させる。GaAsの比較的高濃度にドープさ
れた接触層(contact layer)３５を、供給層３４の表面
上に成長させる。層３５に、例えばシリコン・イオンな
どを約２ｘ１０18ｃｍ-3の濃度にドープして、比較的良
好な導電性を与える。その理由はほどなく明らかとなろ
う。
lating gallium arsenide)で形成される。砒化ガリウム
(GaAs)のバッファ層３２をその平面状の表面上にエピタ
キシャル成長させ、以後に形成される層における結晶応
力を減少させる。砒化インジウム・ガリウム(indium ga
llium arsenide) (InGaAs)のチャンネル層を、バッファ
層３２の表面上にエピタキシャル成長させる。砒化アル
ミニウム・ガリウム(aluminum gallium arsenide) (AlG
aAs)の供給層３４を、チャンネル層３３の表面上にエピ
タキシャル成長させる。GaAsの比較的高濃度にドープさ
れた接触層(contact layer)３５を、供給層３４の表面
上に成長させる。層３５に、例えばシリコン・イオンな
どを約２ｘ１０18ｃｍ-3の濃度にドープして、比較的良
好な導電性を与える。その理由はほどなく明らかとなろ
う。
【００２１】この時点で、主に後続の連続工程に応じ
て、いくつかの異なる製造方法を用いることができる。
したがって、第１の製造方法について説明し、その連続
工程において可能な変更を後に説明する。
て、いくつかの異なる製造方法を用いることができる。
したがって、第１の製造方法について説明し、その連続
工程において可能な変更を後に説明する。
【００２２】アンチモン化ガリウム(gallium antimonid
e) (GaSb)のエッチ・ストップ層３６を、接触層３５の
表面上に成長させる。砒化インジウム(InAs)の第１共鳴
トンネリング、即ち遷移層３７を、エッチ・ストップ層
３６の表面上に成長させる。比較的薄い（約１５−２５
オングストローム）AlSbの第１バリア層を、InAs共鳴ト
ンネリング層３７の表面上にエピタキシャル成長させ、
これに続いて、GaSbの量子井戸層３９（１００オングス
トローム未満、好ましくは約６５オングストロームの厚
さ）、更に続いて、AlSbの比較的薄い第２バリア層４０
を成長させる。バリア層４０上に、InAsの比較的高濃度
にドープされた第２層４１を、最終層としてエピタキシ
ャル成長させる。
e) (GaSb)のエッチ・ストップ層３６を、接触層３５の
表面上に成長させる。砒化インジウム(InAs)の第１共鳴
トンネリング、即ち遷移層３７を、エッチ・ストップ層
３６の表面上に成長させる。比較的薄い（約１５−２５
オングストローム）AlSbの第１バリア層を、InAs共鳴ト
ンネリング層３７の表面上にエピタキシャル成長させ、
これに続いて、GaSbの量子井戸層３９（１００オングス
トローム未満、好ましくは約６５オングストロームの厚
さ）、更に続いて、AlSbの比較的薄い第２バリア層４０
を成長させる。バリア層４０上に、InAsの比較的高濃度
にドープされた第２層４１を、最終層としてエピタキシ
ャル成長させる。
【００２３】以下のようにエッチングを行い、適当に外
部接点を設けることによって、第１製造方法で、図５の
構造を、図４に概略的に示したＦＥＴ２２，２３および
ＲＴＤ２６に形成する。第１オーム接点４２を最終InAs
層４１を用いて形成する。この接点は、ＲＴＤ２６の１
つの端子として機能する。接点４２をマスクとして用い
て、上側の層、即ち層４１，４０，３９，３８，３７を
エッチ・ストップ層３６に達するまでエッチングする。
典型的な例では、層４１のエッチングには、CH3COOH:H2
02:H20を約５：１：５の割合で含む第１溶液を用いる。
次に、NH40H:H20 を約１０：１の割合で含む第２溶液を
用いて、層４０，３９，３８をエッチングする。その
後、再び第１溶液を用いて、層３７をエッチ・ストップ
層３６に達するまでエッチングする。次に、第２溶液を
用いて、エッチ・ストップ層３６を接触層３５に達する
まで除去する。図６に示すオーム接点４２および層４
１，４０，３９，３８，３７をエッチングすることによ
って形成されたメサ構造が、ＲＴＤ２６を形成する。
部接点を設けることによって、第１製造方法で、図５の
構造を、図４に概略的に示したＦＥＴ２２，２３および
ＲＴＤ２６に形成する。第１オーム接点４２を最終InAs
層４１を用いて形成する。この接点は、ＲＴＤ２６の１
つの端子として機能する。接点４２をマスクとして用い
て、上側の層、即ち層４１，４０，３９，３８，３７を
エッチ・ストップ層３６に達するまでエッチングする。
典型的な例では、層４１のエッチングには、CH3COOH:H2
02:H20を約５：１：５の割合で含む第１溶液を用いる。
次に、NH40H:H20 を約１０：１の割合で含む第２溶液を
用いて、層４０，３９，３８をエッチングする。その
後、再び第１溶液を用いて、層３７をエッチ・ストップ
層３６に達するまでエッチングする。次に、第２溶液を
用いて、エッチ・ストップ層３６を接触層３５に達する
まで除去する。図６に示すオーム接点４２および層４
１，４０，３９，３８，３７をエッチングすることによ
って形成されたメサ構造が、ＲＴＤ２６を形成する。
【００２４】図６にも示されているように、第２対のオ
ーム接点４３，４４を、高濃度にドープされたGaAs接触
層３５を用いて、ＲＴＤと離間された関係で、いずれか
の適当な方法で形成する。オーム接点４３は、ＦＥＴ２
２のドレイン、或いはソースを形成し、オーム接点４４
はＦＥＴ２３のドレイン、或いはソースを形成する。接
点４２，４３，４４は全て、ニッケル−金−ゲルマニウ
ム(NiAuGe)のようないずれかの適当な金属系で形成され
る。これには、蒸着およびリフトオフ(lift-off)のよう
な適当な方法のいずれかが適用される。ＦＥＴ２２，２
３のゲート接点領域４５，４６は、それぞれ、マスクお
よびフォトレジストのようないずれかの適当な方法を用
いて、接点４３とＲＴＤ２６との間、および接点４４と
ＲＴＤ２６との間にそれぞれ規定される。ゲート接点領
域４５，４６において、エッチングなどによって高濃度
にドープされたGaAs接触層３５を除去し、ゲート接点領
域４５，４６内の露出された供給層３４の上表面上にシ
ョットキ金属接点４７，４８をそれぞれ形成する。
ーム接点４３，４４を、高濃度にドープされたGaAs接触
層３５を用いて、ＲＴＤと離間された関係で、いずれか
の適当な方法で形成する。オーム接点４３は、ＦＥＴ２
２のドレイン、或いはソースを形成し、オーム接点４４
はＦＥＴ２３のドレイン、或いはソースを形成する。接
点４２，４３，４４は全て、ニッケル−金−ゲルマニウ
ム(NiAuGe)のようないずれかの適当な金属系で形成され
る。これには、蒸着およびリフトオフ(lift-off)のよう
な適当な方法のいずれかが適用される。ＦＥＴ２２，２
３のゲート接点領域４５，４６は、それぞれ、マスクお
よびフォトレジストのようないずれかの適当な方法を用
いて、接点４３とＲＴＤ２６との間、および接点４４と
ＲＴＤ２６との間にそれぞれ規定される。ゲート接点領
域４５，４６において、エッチングなどによって高濃度
にドープされたGaAs接触層３５を除去し、ゲート接点領
域４５，４６内の露出された供給層３４の上表面上にシ
ョットキ金属接点４７，４８をそれぞれ形成する。
【００２５】図６の構造を完成させるために、基準電位
（本実施例では、接地）を接点４２に接続する。更に、
接点４３，４４を共通接続し、負荷抵抗を介して、供給
電位Ｖdに接続する。負荷抵抗は、基板上のいずれかの
場所に形成されるか、或いは外部から供給される。端子
Ｃも接点４２に接続し、更に端子Ａ，Ｂをそれぞれゲー
ト接点４７，４８に接続する。複数の論理回路が単一基
板上に形成される場合、これらの接続部（端子）は、通
常メタライゼーション工程で形成される。
（本実施例では、接地）を接点４２に接続する。更に、
接点４３，４４を共通接続し、負荷抵抗を介して、供給
電位Ｖdに接続する。負荷抵抗は、基板上のいずれかの
場所に形成されるか、或いは外部から供給される。端子
Ｃも接点４２に接続し、更に端子Ａ，Ｂをそれぞれゲー
ト接点４７，４８に接続する。複数の論理回路が単一基
板上に形成される場合、これらの接続部（端子）は、通
常メタライゼーション工程で形成される。
【００２６】図７を具体的に参照すると、論理回路２０
（ＦＥＴ２２，２３およびＲＴＤ２６）の複合グラフが
示されている。この複合グラフは、論理回路２０（Ｉ
RTD）内を流れる電流対入力Ａ，Ｂに印加される電圧
（ＶA／ＶB）の関係を図示したものである。ＲＴＤ２６
（図６参照）では、比較適狭いInAs層４１のバンドギャ
ップが、比較的大きなバリア層４０のバンドギャップに
よって、GaSb量子井戸層３９から分離されている。更
に、GaSb量子井戸層３９のバンドギャップは、比較的大
きなバリア層３８のバンドギャップによって、InAs共鳴
トンネリング層３７のバンドギャップから分離されてい
る。通常、バリア層３８，４０は、比較的大きなバンド
ギャップを有し、そこを横切るキャリアの自由な流れ(f
ree flow)に対してバリアを設けるのであるが、非常に
薄く形成されているので、キャリアは整合されたエネル
ギ・バンド間を比較的容易に潜り抜けることができる。
この特定実施例では、GaSb量子井戸層３９は十分広く形
成されているので、その価電子帯における基底状態量子
レベルを、InAsの導電帯よりも高くすることができる。
（ＦＥＴ２２，２３およびＲＴＤ２６）の複合グラフが
示されている。この複合グラフは、論理回路２０（Ｉ
RTD）内を流れる電流対入力Ａ，Ｂに印加される電圧
（ＶA／ＶB）の関係を図示したものである。ＲＴＤ２６
（図６参照）では、比較適狭いInAs層４１のバンドギャ
ップが、比較的大きなバリア層４０のバンドギャップに
よって、GaSb量子井戸層３９から分離されている。更
に、GaSb量子井戸層３９のバンドギャップは、比較的大
きなバリア層３８のバンドギャップによって、InAs共鳴
トンネリング層３７のバンドギャップから分離されてい
る。通常、バリア層３８，４０は、比較的大きなバンド
ギャップを有し、そこを横切るキャリアの自由な流れ(f
ree flow)に対してバリアを設けるのであるが、非常に
薄く形成されているので、キャリアは整合されたエネル
ギ・バンド間を比較的容易に潜り抜けることができる。
この特定実施例では、GaSb量子井戸層３９は十分広く形
成されているので、その価電子帯における基底状態量子
レベルを、InAsの導電帯よりも高くすることができる。
【００２７】電位Ｖdを接点４３／４４および接点４２
の間に印加し、更に論理高ＶAまたはＶBを接点Ａまたは
Ｂに印加すると、InAs層内の電子は、GaSb層３９内の価
電子帯エネルギ状態を介してトンネリングする。これが
生じると、概略的に図７に示すように、電流のピーク５
２が発生する（ＩRTD）。電位ＶAおよびＶBを付加的に
印加すると、InAs層内の電子はGaSb層３９のバンドギャ
ップによって遮断され、図４に示すように、ＩRTDは急
激にバレー５４に低下する。このように、ＲＴＤ２６
は、論理回路２０において、負差分抵抗素子を形成す
る。本実施例では、比較的高濃度にドープされたInAs層
４１，３７が含まれているので、抵抗が小さいアクセス
経路がＲＴＤ２６に設けられる。
の間に印加し、更に論理高ＶAまたはＶBを接点Ａまたは
Ｂに印加すると、InAs層内の電子は、GaSb層３９内の価
電子帯エネルギ状態を介してトンネリングする。これが
生じると、概略的に図７に示すように、電流のピーク５
２が発生する（ＩRTD）。電位ＶAおよびＶBを付加的に
印加すると、InAs層内の電子はGaSb層３９のバンドギャ
ップによって遮断され、図４に示すように、ＩRTDは急
激にバレー５４に低下する。このように、ＲＴＤ２６
は、論理回路２０において、負差分抵抗素子を形成す
る。本実施例では、比較的高濃度にドープされたInAs層
４１，３７が含まれているので、抵抗が小さいアクセス
経路がＲＴＤ２６に設けられる。
【００２８】いくらか異なる論理回路２０の製造方法で
は、基板３０を用意し、層３２〜３５を上述のように成
長させる。オーム金属接点４３，４４を上述のように形
成し、更にショットキ接点４７，４８を上述のように形
成する。この場合、用いられる特定の方法に最も適した
シーケンスで形成すればよい。次に、例えばマスキング
およびフォトレジストによってＲＴＤ空間を規定し、規
定された空間上に層３７〜４１を選択的に成長させて、
ＲＴＤ２６を形成する。上述の実施例とは異なり、層は
エッチングされないので、エッチ・ストップ層は不要で
ある。先に述べたように層４１上にオーム金属接点４２
を形成し、ＲＴＤ２６およびＦＥＴ２２，２３を完成す
る。
は、基板３０を用意し、層３２〜３５を上述のように成
長させる。オーム金属接点４３，４４を上述のように形
成し、更にショットキ接点４７，４８を上述のように形
成する。この場合、用いられる特定の方法に最も適した
シーケンスで形成すればよい。次に、例えばマスキング
およびフォトレジストによってＲＴＤ空間を規定し、規
定された空間上に層３７〜４１を選択的に成長させて、
ＲＴＤ２６を形成する。上述の実施例とは異なり、層は
エッチングされないので、エッチ・ストップ層は不要で
ある。先に述べたように層４１上にオーム金属接点４２
を形成し、ＲＴＤ２６およびＦＥＴ２２，２３を完成す
る。
【００２９】用途によっては、シリコン基板を用い、図
６と同様の構造をシリコン内に形成する方が適している
場合がある。かかる用途では、図６のＲＴＤ２６の代わ
りにエサキ・ダイオードを作成し、更に図６のＦＥＴ２
２，２３の代わりにシリコンを基礎としたＭＯＳＦＥＴ
などを形成する。この構造では、ｐ+−ｎ+接合トンネリ
ング・ダイオードであるエサキ・ダイオードが、負差分
抵抗素子に相当し、回路は論理回路として動作すること
が可能となる。図６の場合のように、エサキ・ダイオー
ドは、ＭＯＳＦＥＴの共通ソース／ドレイン上に形成さ
れる。この回路は、シリコンを基礎とした回路に容易に
集積できるという利点がある。
６と同様の構造をシリコン内に形成する方が適している
場合がある。かかる用途では、図６のＲＴＤ２６の代わ
りにエサキ・ダイオードを作成し、更に図６のＦＥＴ２
２，２３の代わりにシリコンを基礎としたＭＯＳＦＥＴ
などを形成する。この構造では、ｐ+−ｎ+接合トンネリ
ング・ダイオードであるエサキ・ダイオードが、負差分
抵抗素子に相当し、回路は論理回路として動作すること
が可能となる。図６の場合のように、エサキ・ダイオー
ドは、ＭＯＳＦＥＴの共通ソース／ドレイン上に形成さ
れる。この回路は、シリコンを基礎とした回路に容易に
集積できるという利点がある。
【００３０】図８を参照すると、論理回路２０の他の実
施例が簡略断面図で示されている。ＦＥＴ６０の製造で
は、実質的に平坦な表面を有する基板６２を用意する。
ここで述べようとしている特定実施例では、基板６２は
GaAsであり、InAs/GaSb/AlSb物質系を便宜上用いること
とする。基板６２上に成長させたGaAsのバッファ層６３
を含む複数の層を互いの上に連続的にエピタキシャル成
長させ、バッファ層６３の表面上にInGaAsのチャンネル
層６４をエピタキシャル成長させ、チャンネル層６４の
表面上にAlGaAsの供給層６５を成長させ、供給層６５の
表面上に高濃度にドープされた接触層６６を成長させ
る。この場合でも、異なる方法または一連の工程を変更
することも可能である。
施例が簡略断面図で示されている。ＦＥＴ６０の製造で
は、実質的に平坦な表面を有する基板６２を用意する。
ここで述べようとしている特定実施例では、基板６２は
GaAsであり、InAs/GaSb/AlSb物質系を便宜上用いること
とする。基板６２上に成長させたGaAsのバッファ層６３
を含む複数の層を互いの上に連続的にエピタキシャル成
長させ、バッファ層６３の表面上にInGaAsのチャンネル
層６４をエピタキシャル成長させ、チャンネル層６４の
表面上にAlGaAsの供給層６５を成長させ、供給層６５の
表面上に高濃度にドープされた接触層６６を成長させ
る。この場合でも、異なる方法または一連の工程を変更
することも可能である。
【００３１】第１の連続方法では、接触層６６の表面上
にGaSbのエッチ・ストップ層６７を成長させ、エッチ・
ストップ層６７上にInAsの共鳴トンネリング層６８を成
長させ、共鳴トンネリング層６８上にAlSbの第１バリア
層６９を成長させ、第１バリア層６９上に量子井戸層７
０を成長させ、量子井戸層７０上にAlSbの第２バリア層
７１を成長させ、第２バリア層７１上にInAsの接触層７
２を成長させる。接触層７２上にオーム接点７５を形成
し、前述のように層７２〜６８までをエッチ・ストップ
層６７に達するまでエッチングするためのマスクとして
用いる。次に、オーム接点７５をマスクとして用いて、
エッチ・ストップ層６７をエッチングする。次に、ＦＥ
Ｔ６０，８０のために、ショットキ金属ゲート接点７
６，７７を形成する。フォトレジストのような他のマス
キング方法と共にゲート接点７６，７７を用いて、ＦＥ
Ｔ６０内に領域８１，８２を、そしてＦＥＴ８０内に領
域８３，８４を埋め込む(implant)。オーム接点８５を
形成することでＦＥＴ６０が完成し、一方、オーム接点
８７を形成することでＦＥＴ８０が完成する。
にGaSbのエッチ・ストップ層６７を成長させ、エッチ・
ストップ層６７上にInAsの共鳴トンネリング層６８を成
長させ、共鳴トンネリング層６８上にAlSbの第１バリア
層６９を成長させ、第１バリア層６９上に量子井戸層７
０を成長させ、量子井戸層７０上にAlSbの第２バリア層
７１を成長させ、第２バリア層７１上にInAsの接触層７
２を成長させる。接触層７２上にオーム接点７５を形成
し、前述のように層７２〜６８までをエッチ・ストップ
層６７に達するまでエッチングするためのマスクとして
用いる。次に、オーム接点７５をマスクとして用いて、
エッチ・ストップ層６７をエッチングする。次に、ＦＥ
Ｔ６０，８０のために、ショットキ金属ゲート接点７
６，７７を形成する。フォトレジストのような他のマス
キング方法と共にゲート接点７６，７７を用いて、ＦＥ
Ｔ６０内に領域８１，８２を、そしてＦＥＴ８０内に領
域８３，８４を埋め込む(implant)。オーム接点８５を
形成することでＦＥＴ６０が完成し、一方、オーム接点
８７を形成することでＦＥＴ８０が完成する。
【００３２】多少異なる一連の工程では、接触層６６の
成長直後に、ショットキ金属ゲート接点７６，７７を形
成し、埋め込み領域８１，８２，８３，８４を作る。こ
の時点で、必要なアニーリング工程を行うことができ、
構造全体をSi3N4のようなマスク層（図示せず）で被覆
する。次に、窓部を開口し、層６８〜７２を選択的に成
長させてＲＴＤを形成する。前述のように、層の頂部に
オーム接点７５を形成し、ＲＴＤを完成する。更に、窓
部を開口して、埋め込み領域８２，８４と接触するオー
ム接点８５，８７をそれぞれ形成する。
成長直後に、ショットキ金属ゲート接点７６，７７を形
成し、埋め込み領域８１，８２，８３，８４を作る。こ
の時点で、必要なアニーリング工程を行うことができ、
構造全体をSi3N4のようなマスク層（図示せず）で被覆
する。次に、窓部を開口し、層６８〜７２を選択的に成
長させてＲＴＤを形成する。前述のように、層の頂部に
オーム接点７５を形成し、ＲＴＤを完成する。更に、窓
部を開口して、埋め込み領域８２，８４と接触するオー
ム接点８５，８７をそれぞれ形成する。
【００３３】図９を参照すると、本発明の他の実施例に
よるＸＯＲ／ＸＮＯＲ論理回路１２０が、概略図で示さ
れている。図４の素子と同様の素子は、同様の番号でで
示し、全ての番号の先頭に「１」を付けることによって
異なる実施例であることを示すことにする。論理回路１
２０は、並列接続された１対のＦＥＴ１２２，１２３を
含み、各々ソースが第１共通電流端子１２４に接続さ
れ、ドレインが第２共通電流端子１２５に接続されてい
る。第１共通電流端子１２４は、ＲＤＴ１２６の一方の
端子に接続され、ＲＴＤ１２６の他方の端子は、基準電
位に接続されている。本実施例では、接地を基準電位と
する。図９に示すＸＮＯＲ構成では、第２共通電流端子
１２５は、第２ＲＴＤ１２７を介して、電位源Ｖdが取
り付けられるように構成された端子１２８に接続されて
いる。また、第２共通電流端子１２５は、出力端子Ｃに
も直接接続されている。ＦＥＴ１２２，１２３の各ゲー
トは、Ａ，Ｂと表記された論理入力にそれぞれ直接取り
付けられている。ほどなく説明するが、ＦＥＴ１２２，
１２３およびＲＴＤ１２６，１２７は、単一ユニット即
ち素子として製造される。
よるＸＯＲ／ＸＮＯＲ論理回路１２０が、概略図で示さ
れている。図４の素子と同様の素子は、同様の番号でで
示し、全ての番号の先頭に「１」を付けることによって
異なる実施例であることを示すことにする。論理回路１
２０は、並列接続された１対のＦＥＴ１２２，１２３を
含み、各々ソースが第１共通電流端子１２４に接続さ
れ、ドレインが第２共通電流端子１２５に接続されてい
る。第１共通電流端子１２４は、ＲＤＴ１２６の一方の
端子に接続され、ＲＴＤ１２６の他方の端子は、基準電
位に接続されている。本実施例では、接地を基準電位と
する。図９に示すＸＮＯＲ構成では、第２共通電流端子
１２５は、第２ＲＴＤ１２７を介して、電位源Ｖdが取
り付けられるように構成された端子１２８に接続されて
いる。また、第２共通電流端子１２５は、出力端子Ｃに
も直接接続されている。ＦＥＴ１２２，１２３の各ゲー
トは、Ａ，Ｂと表記された論理入力にそれぞれ直接取り
付けられている。ほどなく説明するが、ＦＥＴ１２２，
１２３およびＲＴＤ１２６，１２７は、単一ユニット即
ち素子として製造される。
【００３４】論理回路１２０の動作において、ＲＴＤ１
２７は、ゼロとピーク（例えば、ビーク５２、またはバ
レー領域以降）との間で、電流／電圧特性曲線の線形部
分上で動作するように構成されているので、基本的に負
荷抵抗と同様に動作する。これを達成するには、例え
ば、ＲＴＤ１２６よりもかなり大きいまたは小さい電流
搬送領域または直径を有するＲＴＤ１２７を製造すれば
よい。ＶAおよびＶBが双方とも低（そこに印加された論
理レベルが低）のとき、ＲＴＤ１２７を通過する電流は
殆どないので、ＶCは高である。ＶAまたはＶBのいずれ
かが論理高（オンになる）のとき、ＩRは大きくなるの
で、ＶCは低くなる。図４の論理回路２０の場合のよう
に、論理回路１２０の動作点は、ＦＥＴ１２２，１２３
の一方がオンのときＩRがＲＴＤ１２６のピーク電流を
越えないように設定される。ＶAおよびＶBが双方とも論
理高のとき、ＩRはＲＴＤ１２６のピーク電流を越え、
ＲＴＤ１２６をそのバレー側に切り替えるので、ＶCを
高にする。これら双方の場合、ＲＴＤ１２７はピーク電
流より低いままであるので、切り替えは起こらない。こ
のように、図３の真理値表に示すように、図９の論理回
路１２０においてＸＮＯＲ機能が達成される。この場
合、ＲＴＤ１２６が、切り替え動作を行う負差分抵抗素
子である。
２７は、ゼロとピーク（例えば、ビーク５２、またはバ
レー領域以降）との間で、電流／電圧特性曲線の線形部
分上で動作するように構成されているので、基本的に負
荷抵抗と同様に動作する。これを達成するには、例え
ば、ＲＴＤ１２６よりもかなり大きいまたは小さい電流
搬送領域または直径を有するＲＴＤ１２７を製造すれば
よい。ＶAおよびＶBが双方とも低（そこに印加された論
理レベルが低）のとき、ＲＴＤ１２７を通過する電流は
殆どないので、ＶCは高である。ＶAまたはＶBのいずれ
かが論理高（オンになる）のとき、ＩRは大きくなるの
で、ＶCは低くなる。図４の論理回路２０の場合のよう
に、論理回路１２０の動作点は、ＦＥＴ１２２，１２３
の一方がオンのときＩRがＲＴＤ１２６のピーク電流を
越えないように設定される。ＶAおよびＶBが双方とも論
理高のとき、ＩRはＲＴＤ１２６のピーク電流を越え、
ＲＴＤ１２６をそのバレー側に切り替えるので、ＶCを
高にする。これら双方の場合、ＲＴＤ１２７はピーク電
流より低いままであるので、切り替えは起こらない。こ
のように、図３の真理値表に示すように、図９の論理回
路１２０においてＸＮＯＲ機能が達成される。この場
合、ＲＴＤ１２６が、切り替え動作を行う負差分抵抗素
子である。
【００３５】図１０を具体的に参照すると、論理回路１
２０の一実施例が簡略断面図で示されている。特定の製
造方法の１つでは、概略的には前述のように、エッチン
グを行い外部接点を適当に設けることによって、図９に
概略的に示したＦＥＴ１２２，１２３およびＲＴＤ１２
６，１２７を、図５と同様の構造から形成する。本実施
例では、最終InAs層で３つのオーム接点１４２，１４
２，１４４を形成する。これらの接点は、ＲＴＤ１２６
（オーム接点１４２），１２７（オーム接点１４３，１
４４）の一方の端子として機能する。通常先に説明した
溶液および手順を用いることによって、接点１４２，１
４３，１４４をマスクとして用いて、上側の層を接触層
１３５に達するまでエッチングする。オーム接点１４
２，１４３，１４４および種々のエピタキシャル層をエ
ッチングすることによって形成されたメサ構造が、ＲＴ
Ｄ１２６，１２７を形成する。
２０の一実施例が簡略断面図で示されている。特定の製
造方法の１つでは、概略的には前述のように、エッチン
グを行い外部接点を適当に設けることによって、図９に
概略的に示したＦＥＴ１２２，１２３およびＲＴＤ１２
６，１２７を、図５と同様の構造から形成する。本実施
例では、最終InAs層で３つのオーム接点１４２，１４
２，１４４を形成する。これらの接点は、ＲＴＤ１２６
（オーム接点１４２），１２７（オーム接点１４３，１
４４）の一方の端子として機能する。通常先に説明した
溶液および手順を用いることによって、接点１４２，１
４３，１４４をマスクとして用いて、上側の層を接触層
１３５に達するまでエッチングする。オーム接点１４
２，１４３，１４４および種々のエピタキシャル層をエ
ッチングすることによって形成されたメサ構造が、ＲＴ
Ｄ１２６，１２７を形成する。
【００３６】必要であれば、マスクやフォトレジストの
ような適当な方法を用いて、ＦＥＴ１２２，１２３用の
ゲート接点領域を、それぞれメサ間に規定する。エッチ
ングなどによってゲート接点領域から高濃度ドープGaAs
接触層１３５を除去し、ゲート接点領域内の露出された
供給層１４８の上表面上に、ショットキ金属ゲート接点
１４７，１４８を形成する。図１０の構造を完成するた
めに、接点１４２に基準電位（本実施例では、接地）を
接続する。また、接点１４３，１４４を共通接続し、供
給電位Ｖdに接続する。また、端子Ｃも、通常外側のい
ずれかのメサの基礎(base)にある接触層１３５に接続
し、端子Ａ，Ｂを、ゲート接点１４７，１４８にそれぞ
れ接続する。既に説明したように、単一基板上に複数の
論理回路を形成する場合、これらの接続部（端子）は通
常メタライゼーション工程で形成される。
ような適当な方法を用いて、ＦＥＴ１２２，１２３用の
ゲート接点領域を、それぞれメサ間に規定する。エッチ
ングなどによってゲート接点領域から高濃度ドープGaAs
接触層１３５を除去し、ゲート接点領域内の露出された
供給層１４８の上表面上に、ショットキ金属ゲート接点
１４７，１４８を形成する。図１０の構造を完成するた
めに、接点１４２に基準電位（本実施例では、接地）を
接続する。また、接点１４３，１４４を共通接続し、供
給電位Ｖdに接続する。また、端子Ｃも、通常外側のい
ずれかのメサの基礎(base)にある接触層１３５に接続
し、端子Ａ，Ｂを、ゲート接点１４７，１４８にそれぞ
れ接続する。既に説明したように、単一基板上に複数の
論理回路を形成する場合、これらの接続部（端子）は通
常メタライゼーション工程で形成される。
【００３７】以上のように、図９および図１０に示す実
施例は、単一処理で形成され、負荷抵抗の形成すらも必
要としない。回路全体が単一処理で製造されるので、本
実施例は、非常に簡単に完成した集積回路(complete in
tegrated circuit)に集積することができると共に、既
存のＶＬＳＩまたはＵＳＬＩ技術とも統合することがで
きる。
施例は、単一処理で形成され、負荷抵抗の形成すらも必
要としない。回路全体が単一処理で製造されるので、本
実施例は、非常に簡単に完成した集積回路(complete in
tegrated circuit)に集積することができると共に、既
存のＶＬＳＩまたはＵＳＬＩ技術とも統合することがで
きる。
【００３８】ここに開示した新規で改良された論理回路
は、能動素子の全てが単一プロセスで作成されかつ接続
されるので、製造が大幅に容易となる。また、この新規
で改良された論理回路は、既存のＶＬＳＩおよびＵＬＳ
Ｉ技術と容易に統合することができる。更に、この新規
で改良された論理回路は、基板上に必要な空間を大幅に
狭くすることができると共に、動作中に必要な電流も少
なくて済む。このように、新規で改良された論理回路
は、既存の技術と容易に組み合わせることによって、論
理回路に高性能で小型化されたダイを提供するので、格
別に有用なものである。
は、能動素子の全てが単一プロセスで作成されかつ接続
されるので、製造が大幅に容易となる。また、この新規
で改良された論理回路は、既存のＶＬＳＩおよびＵＬＳ
Ｉ技術と容易に統合することができる。更に、この新規
で改良された論理回路は、基板上に必要な空間を大幅に
狭くすることができると共に、動作中に必要な電流も少
なくて済む。このように、新規で改良された論理回路
は、既存の技術と容易に組み合わせることによって、論
理回路に高性能で小型化されたダイを提供するので、格
別に有用なものである。
【図１】従来技術の排他的ＮＯＲ論理回路を表わす概略
図。
図。
【図２】図１の論理回路において、能動素子の電流−電
圧特性を示すグラフ。
圧特性を示すグラフ。
【図３】排他的ＮＯＲの真理値表を示す図。
【図４】本発明による論理回路の実施例を表わす概略
図。
図。
【図５】図４の回路の製造における異なる構造または工
程の簡略断面図。
程の簡略断面図。
【図６】図４の回路の製造における異なる構造または工
程の簡略断面図。
程の簡略断面図。
【図７】図６の論理回路における負差分抵抗素子の電流
−電圧特性を表わすグラフ。
−電圧特性を表わすグラフ。
【図８】本発明による論理回路の他の実施例を示す簡略
断面図。
断面図。
【図９】本発明による論理回路の他の実施例を示す概略
図。
図。
【図１０】図９に示した論理回路の簡略断面図。
２０ 論理回路 ２２，２３，６０，８０ 電界効果トランジスタ Ａ，Ｂ 制御端子 ２６ 負差分抵抗素子 ２７ 負荷抵抗 ３０，６２，１３０ 基板 ３５，４３，４４ 共通電流端子 ４７，４８ 制御端子 ３２，６３，１３０ バッファ層 ３３，６４，１３３ チャンネル層 ３４，６５，１３４ 供給層 ３５，６６，１３５ 導電層 ３６，６７ エッチ・ストップ層 ３７，６８ 第１共鳴トンネリング層 ３８，６９ 第１バリア層 ３９，７０，１３９ 量子井戸層 ４０，７１ 第２バリア層 ４１，７２ 第２共鳴トンネリング層 ４２，４３，４４，７５，８５，８７，１４２，１４
３，１４４ オーム金属接点 ４５，４６ ゲート接点領域 ４７，４８，７６，７７，１４７，１４８ ショットキ
金属接点 ８２，８４ ドーパント
３，１４４ オーム金属接点 ４５，４６ ゲート接点領域 ４７，４８，７６，７７，１４７，１４８ ショットキ
金属接点 ８２，８４ ドーパント
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/06 29/86 Ｓ 29/88 Ｈ０３Ｋ 19/0944 Ｈ０３Ｋ 19/094 Ａ (72)発明者 サイード・エヌ・テーラニ アメリカ合衆国アリゾナ州スコッツデー ル、イースト・サン・アルフレド・ドライ ブ8602
Claims (5)
- 【請求項１】論理回路（２０）であって：並列に結合さ
れ、第１および第２共通電流端子を有する１対の電界効
果トランジスタ（２２，２３）であって、各々論理信号
を受けるように結合された制御端子（Ａ，Ｂ）を有する
前記１対の電界効果トランジスタ（２２，２３）；前記
１対の電界効果トランジスタの前記第１および第２共通
電流端子の一方に動作可能に結合された負差分抵抗素子
（２６）であって、該負差分抵抗素子は、前記１対の電
界効果トランジスタの一方がオンのときほぼピーク電流
で動作し、前記１対の電界効果トランジスタが双方とも
オンのときほぼバレー電流で動作するようなコンダクタ
ンス特性を有する前記負差分抵抗素子（２６）；および
前記第１および第２共通電流端子の他方に結合され、前
記論理回路の出力を提供する負荷抵抗（２７）；から成
ることを特徴とする論理回路。 - 【請求項２】論理回路であって：基板（３０）；前記基
板上に形成され、並列に接続され、供給電位と基準電位
とにそれぞれ結合されるように構成された第１および第
２共通電流端子（３５，４３，４４）を含む１対のヘテ
ロ構造電界効果トランジスタ（２２，２３）であって、
各々論理信号を受けるように結合された制御端子（４
７，４８）を更に有する前記１対の電界効果トランジス
タ（２２，２３）；前記基板上に形成され、前記第１共
通電流端子への前記供給電位または前記第２共通電流端
子への基準電位のいずれか一方に動作可能に結合する負
差分抵抗素子（２６）であって、該負差分抵抗素子は、
前記１対の電界効果トランジスタの一方がオンのときほ
ぼピーク電流（５２）で動作し、前記１対の電界効果ト
ランジスタが双方とも同時にオンのときほぼバレー電流
（５４）で動作するようなコンダクタンス特性を有する
前記負差分抵抗素子；および前記第１共通電流端子への
前記供給電位または前記第２共通電流端子への基準電位
の他方を結合する負荷抵抗（２７）；から成ることを特
徴とする論理回路。 - 【請求項３】論理回路の製造方法であって：比較的平坦
な表面を有する基板（３０）を用意する段階；前記基板
の平坦な表面上のバッファ層（３２）、該バッファ層上
のチャネル層（３３）、該チャネル層上の供給層（３
４）、前記供給層上の導電層（３５）、該導電層上のエ
ッチ・ストップ層（３６）、該エッチ・ストップ層上の
第１共鳴トンネリング層（３７）、該共鳴トンネリング
層上の第１バリア層（３８）、該第１バリア層上の量子
井戸層（３９）、該量子井戸層上の第２バリア層（４
０）、該第２バリア層上の第２共鳴トンネリング層（４
１）を含む、複数の層を形成する段階；負差分抵抗素子
（２６）の第１接点を規定するオーム金属接点（４２）
を前記第２共鳴トンネリング層上に形成する段階；前記
オーム金属接点（４２）をマスクとして使用し第１エッ
チング剤を用いて、前記第２共鳴トンネリング層（４
１）、前記第２バリア層（４０）、前記量子井戸層（３
９）、前記第１バリア層（３８）、および前記第１共鳴
トンネリング層（３７）を、前記エッチ・ストップ層
（３６）まで選択的にエッチングする段階；前記オーム
金属接点（４２）をマスクとして使用し第２エッチング
剤を用いて、前記エッチ・ストップ層（３６）を前記導
電層（３５）まで選択的にエッチングして、前記負差分
抵抗素子（２６）の第２接点を形成し、前記第２接点に
よって第１共通電流端子領域を規定する段階；１対のオ
ーム金属接点（４３，４４）を、前記規定された第１共
通電流端子領域に対して離間された関係で、前記導電層
（３５）上に形成する段階；１対のゲート接点領域（４
５，４６）を規定し、前記１対の離間されたオーム金属
接点（４３，４４）の各々と、前記規定された第１共通
電流端子領域との間に各々配置し、前記１対のゲート接
点領域（４５，４６）内の導電層（３５）を選択的に除
去することによって、前記供給層（３４）において１対
の表面領域を露出させる段階；および前記ゲート接点領
域（４５，４６）において、前記供給層（３４）の前記
１対の露出表面領域上に、ショットキ金属接点（４７，
４８）を形成する段階；から成ることを特徴とする方
法。 - 【請求項４】論理回路の製造方法であって：比較的平坦
な表面を有する基板（６２）を用意する段階；前記基板
の平坦な表面上のバッファ層（６３）、該バッファ層上
のチャネル層（６４）、該チャンネル層上の供給層（６
５）、前記供給層上の導電層（６６）、該導電層上のエ
ッチ・ストップ層（６７）、該エッチ・ストップ層上の
第１共鳴トンネリング層（６８）、該共鳴トンネリング
層上の第１バリア層（６９）、該第１バリア層上の量子
井戸層（７０）、該量子井戸層上の第２バリア層（７
１）、該第２バリア層上の第２共鳴トンネリング層（７
２）を含む、複数の層を形成する段階；負差分抵抗素子
の第１接点を規定する第１オーム金属接点（７５）を、
前記第２共鳴トンネリング層（７２）上に形成する段
階；第１エッチング剤を使用して前記第１オーム金属接
点（７５）をマスクとして用いて、前記第２共鳴トンネ
リング層（７２）、前記第２バリア層（７１）、前記量
子井戸層（７０）、前記第１バリア層（６９）、および
前記第１共鳴トンネリング層（６８）を、前記エッチ・
ストップ層（６７）まで選択的にエッチングする段階；
第２エッチング剤を使用し前記第１オーム金属接点（７
５）をマスクとして用いて、前記エッチ・ストップ層
（６７）を前記導電層（６６）まで選択的にエッチング
して、前記負差分抵抗素子の第２接点を形成し、該第２
接点で第１共通電流端子領域を規定する段階；１対のゲ
ート接点領域を規定し、前記第１共通電流端子領域に離
間した関係で、前記導電層の表面上に各々配置し、前記
１対のゲート接点領域の各々において、前記導電層（６
６）の露出表面上にショットキ金属接点（７６，７７）
を形成する段階；少なくとも部分的に前記第１オーム金
属接点および前記ショットキ・金属をマスクとして用い
て、前記導電層の表面上に１対の第２接点領域を規定
し、１対の電界効果トランジスタ（６０，８０）の各々
に第２電流接点を形成する位置において、前記導電層
（６６）、前記供給層（６５）、前記チャンネル層（６
４）および少なくとも部分的に前記バッファ層（６３）
を介してドーパント（８２，８４）を注入する段階；お
よび前記第２対の接点領域の各々における前記導電層上
に、前記注入されたドーパントと接触し、かつ、互いに
接触するように、オーム金属接点（８５，８７）を形成
する段階；から成ることを特徴とする方法。 - 【請求項５】論理回路の製造方法であって：比較的平坦
な表面を有する基板（１３０）を用意する段階；前記基
板の平坦な表面上のバッファ層（１３０）、該バッファ
層上のチャネル層（１３３）、該チャネル層上の供給層
（１３４）、前記供給層上の導電層（１３５）、該導電
層上のエッチ・ストップ層、該エッチ・ストップ層上の
第１共鳴トンネリング層、該共鳴トンネリング層上の第
１バリア層、該第１バリア層上の量子井戸層（１３
９）、該量子井戸層上の第２バリア層、該第２バリア層
上の第２共鳴トンネリング層を含む、複数の層を形成す
る段階；３つの負差分抵抗素子の各々に第１接点を規定
する、離間された第１（１４２）、第２（１４３）およ
び第３（１４４）オーム金属接点を、前記第２共鳴トン
ネリング層上に形成する段階；第１エッチング剤を使用
し前記離隔された第１、第２および第３オーム金属接点
をマスクとして用いて、前記第２共鳴トンネリング層、
前記第２バリア層、前記量子井戸層、前記第１バリア
層、および前記第１共鳴トンネリング層を、前記エッチ
・ストップ層まで選択的にエッチングする段階；第２エ
ッチング剤を使用し前記離隔された第１、第２および第
３オーム金属接点をマスクとして用いて、前記エッチ・
ストップ層を前記導電層（１３５）まで選択的にエッチ
ングして、前記３つの負差分抵抗素子の各々に第２接点
を形成し、該第２接点で第１および第２共通電流端子領
域を規定する段階；１対のゲート接点領域を規定し、各
々前記離間した第１、第２および第２、第３オーム金属
接点と前記規定された第１および第２共通電流端子領域
との間に配置し、前記１対のゲート接点領域において前
記導電層（１３５）を選択的に除去して、前記供給層
（１３４）において１対の表面領域を露出させる段階；
および前記ゲート接点領域内の前記供給層の前記１対の
露出表面領域の各々の上に、ショットキ金属接点（１４
７，１４８）を形成する段階；から成ることを特徴とす
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US261799 | 1994-06-20 | ||
| US08/261,799 US5477169A (en) | 1994-06-20 | 1994-06-20 | Logic circuit with negative differential resistance device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088418A true JPH088418A (ja) | 1996-01-12 |
| JP3827346B2 JP3827346B2 (ja) | 2006-09-27 |
Family
ID=22994926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17389495A Expired - Lifetime JP3827346B2 (ja) | 1994-06-20 | 1995-06-19 | 負差分抵抗素子を有する論理回路およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5477169A (ja) |
| JP (1) | JP3827346B2 (ja) |
Cited By (3)
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|---|---|---|---|---|
| WO2013066345A1 (en) * | 2011-11-04 | 2013-05-10 | Hewlett-Packard Development Company, L.P. | Decoder circuits having metal-insulator-metal threshold switches |
| US8928560B2 (en) | 2012-03-20 | 2015-01-06 | Hewlett-Packard Development Company, L.P. | Display matrix with resistance switches |
| US9136401B2 (en) | 2013-07-25 | 2015-09-15 | Fujitsu Limited | Compound semiconductor device and method of manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0774839A3 (en) * | 1995-10-19 | 1999-08-25 | Texas Instruments Incorporated | Negative resistance element for multivalue to binary conversion |
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