JPH088668A - 出力波形デューティ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 出力波形デューティ制御回路に関し、特に差
動対構成の信号出力回路からの出力波形を、位相の異な
る複数のクロックによってサンプリングし、各サンプリ
ングデータの平均値を使って比較基準電圧を制御する。 【構成】 入力信号に対して同一速度且つ所定の位相関
係を有する複数のクロック信号を発生させる遅延回路；
遅延回路からの複数のクロック信号によってトリガさ
れ、信号出力回路からの出力信号を一時的に記憶する複
数のクロック信号にそれぞれ対応した複数の一時記憶回
路；複数の一時記憶回路からの各出力の平均値をそれぞ
れ求める平均値回路；そして平均値回路からの各平均値
出力間の差分を検出し、その差分が最小となるよう信号
出力回路に与えられる基準電圧を制御する判定回路から
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は出力波形デューティ制御
回路に関し、特に光通信における光送信回路等の差動対
構成を有する信号出力回路において、一方の入力に与え
られる入信号波形と他方の入力に与えられる基準電圧と
を比較して得られる出力信号のデューティを制御する出
力波形デューティ制御回路に関するものである。

【０００２】

【従来の技術】図７は、ＩＣ化された光送信回路の差動
入力バッファ部の一回路例を示したものである。図７に
おいて、差動対トランジスタ４７及び４８等で構成され
る差動増幅の一方の入力端子には入力データ信号（Ｄi
n) が与えられ、また他方の入力端子にはその比較基準
信号としての基準電圧（Ｄref ）が与えられる。その比
較信号は、それぞれの出力トランジスタ４９及び５０か
らの出力信号（Ｑ，Ｑ＊）として後段のレーザダイオー
ド駆動部（図示していない）に与えられる。レーザダイ
オードは、前記レーザダイオード駆動部からの電気出力
信号を光信号に変換して光ファイバ伝送路へ出力する。

【０００３】

【発明が解決しようとする課題】しかしながら、図７に
示すように前記入力データ信号や基準電圧は、それぞれ
の入力バッファトランジスタ４１，４４やレベルシフト
ダイオード４２〜４５を介して前記差動対トランジスタ
４７，４８のゲートに与えられる。従って、各トランジ
スタのゲート−ソース間電圧のバラツキ等によるレベル
のずれやその周波数特性の温度変化等により、固定的に
外部から前記基準電圧を正確に設定するには限界があっ
た。

【０００４】この場合、特にデータ伝送速度が数Ｇビッ
ト／ｓに及ぶ高速光通信において、入力データ信号波形
（Ｄin）に対するその立ち上がり時間（ｔr ）及び立ち
下がり時間（ｔf ）の占める割合が大きく、前記基準電
圧の設定値によってその出力データ信号波形のデューテ
ィが大きく変動するという問題があった。さらに、上記
高速通信を実現するために、高速動作に適したガリヒ素
トランジスタを使って上述した回路を構成した場合に
は、前記レベルや温度等の変動特性が製造プロセス等の
影響を受けやすく不安定であり、従って前記出力信号波
形のデューティを調整するために外部から前記基準電圧
を固定的に設定することにはより一層の困難がともなっ
ていた。

【０００５】図８は、入力データ信号波形と基準電圧値
によって出力データ信号波形のデューティが変動するこ
とを描いた説明図である。図８の（ａ）では、入力波形
に対するその立ち上がり時間や立ち下がり時間の占める
割合が大きな高速のＮＲＺ入力データ信号波形（Ｄin）
と、そのデータ値" １" 又は" ０" を判定するための基
準電圧（Ｄref)が上下に変動する場合を描いている。図
８の（ｂ）〜（ｃ）は、上記基準電圧の変動に対応した
各出力データ信号波形をそれぞれ描いている。図８の
（ｂ）は、基準電圧（Ｄref)が標準値よりも高く設定さ
れた場合（図８の（ａ）に点線で示す）、図８の（ｃ）
は、基準電圧が標準値に設定された場合（図８の（ａ）
に実線で示す）、そして図８の（ｄ）は、基準電圧が標
準値よりも低く設定された場合（図８の（ａ）に一点鎖
線で示す）である。

【０００６】図８に示すように、基準電圧の設定値によ
って出力波形のデューティは大きく変化し、もしこの回
路構成でレーザダイオードを駆動した場合には光出力波
形の劣化につながり、そのため回線品質を確保できない
可能性が生じ、システム構成上問題があった。また、光
送信回路には一般に光出力パワー一定制御回路（ＡＰＣ
回路）が設けられている。ＡＰＣ回路は、レーザダイオ
ードの出力パワーをモニタすることによってレーザダイ
オードの劣化を検出し、その光出力パワーを一定に制御
するためレーザダイオードのパルス駆動電流及びバイア
ス電流を制御するものである。しかしながら、前記ＡＰ
Ｃ回路は、出力波形のデューティ変動による出力パワー
の変化に対しても追従し、そのデューティによっては過
大若しくは過少な波高値をもつ出力信号が伝送路に送出
され、そのため回線品質が確保できないという問題があ
った。

【０００７】そこで本発明の目的は、上記問題点に鑑
み、光送信回路等の差動対構成を有する信号出力回路に
おいて、一方の入力に与えられる入力信号波形と他方の
入力に与えられる基準電圧とを比較して得られる出力信
号からその出力信号波形のデューティを逐次検出し、前
記出力信号波形のデューティが最適（ＮＲＺ信号でデュ
ーティ１００％）となるように前記基準電圧値をフィー
ドバック制御する出力波形デューティ制御回路を新たに
設けることにより、前記差動対構成を有する信号出力回
路の内部回路構成、素子バラツキ及びその温度特性等に
依存しない最適なデューティを有した前記信号出力回路
からの出力信号波形を保証せんとするものである。

【０００８】

【課題を解決するための手段】本発明によれば、一方の
入力には入力信号が与えられ、他方の入力には基準電圧
が与えられる差動対構成を有し、前記入力信号と基準電
圧との比較判定信号を出力する信号出力回路からの出力
信号に対して、その出力信号波形のデューティ制御を行
う回路は：前記入力信号に対して同一速度且つ所定の位
相関係を有する複数のクロック信号を発生させる遅延回
路；前記遅延回路からの複数のクロック信号によってト
リガされ、前記信号出力回路からの出力信号を一時的に
記憶する前記複数のクロック信号にそれぞれ対応した複
数の一時記憶回路；前記複数の一時記憶回路からの各出
力の平均値をそれぞれ求める平均値回路；そして前記平
均値回路からの各平均値出力間の差分を検出し、その差
分が最小となるよう前記信号出力回路に与えられる前記
基準電圧を制御する判定回路から構成する出力波形デュ
ーティ制御回路が提供される。

【０００９】前記判定回路は、前記平均値回路からの各
平均値出力をアナログ信号からデジタル信号に変換する
Ａ／Ｄ変換器、前記デジタル信号により各平均値出力間
の差分を検出し、その差分が最小となるよう前記信号出
力回路に与えられる前記基準電圧を発生するデジタル演
算回路、そして前記基準電圧をデジタル信号からアナロ
グ信号に変換して前記信号出力回路に前記基準電圧とし
て与えるＤ／Ａ変換器からなる。

【００１０】また本発明によれば、一方の入力には入力
信号が与えられ、他方の入力には基準電圧が与えられる
差動対構成を有し、前記入力信号と基準電圧との比較判
定信号を出力する信号出力回路からの出力信号に対し
て、その出力信号波形のデューティ制御を行う回路は：
前記入力信号に対して同一速度且つ所定の位相関係を有
する複数のクロック信号を発生させる遅延回路；前記遅
延回路からの複数のクロック信号によってトリガされ、
前記信号出力回路からの出力信号を一時的に記憶する前
記複数のクロック信号にそれぞれ対応した複数の一時記
憶回路；前記複数の一時記憶回路からの各出力の平均値
をそれぞれ求める第１の平均値回路；前記第１の平均値
回路からの各出力平均値を加算出力する加算回路；前記
信号出力回路の入力信号の平均値を求め、それに前記第
１の平均値回路からの平均値の数に相当する利得を与え
る第２の平均値回路；そして前記第２の平均値回路から
の出力レベルを基準に前記加算回路からの出力レベルを
比較し、それらが等しくなるように前記信号出力回路に
与えられる前記基準電圧を制御する比較回路から構成す
る出力波形デューティ制御回路が提供される。

【００１１】上記いずれの出力波形デューティ制御回路
も、前記一時記憶回路として２個のＤタイプフリップフ
ロップ回路を使い、前記遅延回路から１つのクロック信
号及びそのクロック信号から半周期遅延したクロック信
号の２つのクロック信号を使って構成できる。前記信号
出力回路としては、電気信号を光信号に変換して出力す
る光送信回路等が対象となる。

【００１２】

【作用】入力信号と所定の位相関係を有する複数のクロ
ック信号使い、それらと対応するＤタイプフリップフロ
ップ等からなる各一時記憶回路に、前記出力回路からの
出力信号を取り込む。もし、前記出力回路の内部回路構
成、使用素子及びその温度特性等によってその出力信号
波形のデューティが変動した場合、それは前記出力信号
波形の位相変動となることから、前記各々異なる位相ク
ロックを使用する各フリップフロップの出力には前記デ
ューティ変動に対応する位相情報が現れる。

【００１３】前記平均値回路は、前記各フリップフロッ
プからの出力を平滑化し、その平均値を求めるローパス
フィルタで構成される。前記平均値回路によって直流レ
ベルに変換された上記デューティ変動情報は、次段の判
定回路に与えられる。前記判定回路では、入力信号に対
してそれぞれ所定の位相関係を有する複数のクロック信
号で前記各フリップフロップを動作させた場合、出力信
号波形がデューティ１００％（ＮＲＺ信号）のときに前
記各平均値出力が互いに等しくなるという事実に着目し
（各平均値間の差分はゼロ）、各平均値間の差分を最小
とするよう前記出力回路の基準電圧を制御する。これに
よって、出力回路の内部構成や素子特性等に係わりなく
出力波形のデューティが１００％に保たれる。

【００１４】

【実施例】図１は、本発明による出力波形デューティ制
御回路の基本構成を示した回路ブロック図である。図１
において、比較器１は、上述した従来の差動対構成を有
する信号出力回路に相当し、一方の入力には入力データ
信号（Ｄin）が与ええられ、そして他方の入力には基準
電圧（Ｄref ）が与えられる。比較器１は、前記入力デ
ータ信号と基準電圧とを比較し、入力データ信号の値"
１" 又は" ０" を判定してその結果を出力する。フリッ
プフロップ回路２及び３には前記比較器１の出力データ
信号が入力され外部からのクロック信号によって前記出
力データ信号をラッチする。なお、前記フリップフロッ
プ回路３には、遅延素子７によって所定時間遅延したク
ロック信号が与えられる。

【００１５】次段の各ローパスフィルタ４，５は、それ
ぞれ前段のフリップフロップ回路２，３からのラッチ出
力信号を平滑化し、その平均値直流信号を出力する。最
終段の判定回路６は前記平均値化された信号に基づき、
比較器１の出力信号の現在のデューテイ状態を判断し、
そのデューテイが最適となるように前記基準電圧をフィ
ードバック制御する。例えば、データ信号がＮＲＺ符号
形式の場合にはデューテイ１００％となるように制御す
る。

【００１６】図２は、図１の本発明による出力波形デュ
ーティ制御回路の動作の一例を示す動作タイミングチャ
ートである。図２の（ａ）では、図１のフリップフロッ
プ回路２，３の入力データ信号波形（比較器１の出力デ
ータ信号波形）が１００％（実線で示す）、デューティ
５０％（点線で示す）そして１５０％（一点鎖線で示
す）の各場合についてそれぞれ示している。本例では、
ＮＲＺ符号形式のデータ信号が用いられており、図２の
（ａ）では、" １０１１０１０" のデータビット列の場
合が示されている。図２の（ｂ）は図１のクロック信号
を示しており、また図２の（ｃ）は図１の遅延素子７に
よって１／２クロック時間遅延されたクロック信号を示
している。よって本例の場合、前記遅延素子７はインバ
ータ回路１個で構成することができる。

【００１７】図２の（ｄ）〜（ｆ）は、上記デューティ
１００％、５０％そして１５０％の入力データ信号波形
の各場合について、本例で用いられているＤタイプフリ
ップフロップ回路（ＦＦ１，ＦＦ２）２，３からの出力
データ信号波形をそれぞれ示している。なお、前記Ｄタ
イプフリップフロップ回路２，３は、前記クロック信号
の立ち上がりエッジで入力データを保持出力するものと
して描かれている。図２の（ｄ）のデューティ１００％
の場合には、図２の（ａ）の実線波形と図２の（ｂ）及
び（ｃ）の各クロック立ち上がりエッジとの関係からフ
リップフロップ回路（ＦＦ１，ＦＦ２）２，３の出力波
形はいずれも同一のものとなる。従って、この場合には
図１で説明した各ローパスフィルタ４，５からの平均値
出力は、同じ値を示すことになる。

【００１８】次に、図２の（ｅ）のデューティ５０％の
場合には、図２の（ａ）の点線波形と図２の（ｂ）及び
（ｃ）の各クロック立ち上がりエッジとの関係から、各
フリップフロップ回路（ＦＦ１，ＦＦ２）２，３からの
出力波形の同一性がくずれ、本例の場合にはフリップフ
ロップ回路（ＦＦ２）３からの出力データ値" １" の出
力が減少している。それとは反対に、図２の（ｆ）のデ
ューティ１５０％の場合には、図２の（ａ）の一点鎖線
波形と図２の（ｂ）及び（ｃ）の各クロック立ち上がり
エッジとの関係から、同様に各フリップフロップ回路
（ＦＦ１，ＦＦ２）２，３からの出力波形の同一性がく
ずれ、本例の場合にはフリップフロップ回路（ＦＦ１）
２からの出力データ値" １" の出力が増加している。

【００１９】よって、上記図２の（ｅ）のデューティ５
０％の場合及び図２の（ｆ）のデューティ１５０％の場
合には、いずれも図１で説明した各ローパスフィルタ
４，５からの平均値出力は、異なる値を示すことにな
る。従って、上記３つの場合から、図１の判定回路６
は、ローパスフィルタ４，５からの各平均値出力を監視
し、それら平均値間の差分が小さくなるように基準電圧
値（Ｄref ）を発生し、それを前記比較器１の基準電圧
入力にフィードバックすることによって上記図２の
（ｄ）に示すデューティ１００％の場合に近づけること
ができる。

【００２０】図３は、前述した図１の本発明による出力
波形デューティ制御回路の一実施例を示したものであ
る。図３においては、図１の判定回路６がマイクロプロ
セッサ１６で構成されており、そのため各ローパスフィ
ルタ１５，１４からのアナログ出力信号をデジタル出力
信号に変換するためのアナログ−デジタル変換器（Ａ／
Ｄ）１７，１８がそれぞれ設けられている。また、前記
マイクロプロセッサ１６からのデジタル基準電圧信号を
アナログ信号に変換するためのデジタル−アナログ変換
器（Ｄ／Ａ）１９が設けられている。それ以外は、図１
と同様でありここでは更めて説明しない。

【００２１】図４は、図３のマイクロプロセッサ１６の
制御フローチャートの一例を示したものである。図４に
おいて、初期設定手順として、ステップ１０１では動作
開示時の基準電圧（Ｄref ）、ステップ１０２では前記
Ａ／Ｄ変換器１７からの出力電圧値Ｖ１とＡ／Ｄ変換器
１８からの出力電圧値Ｖ２との間の差電圧の絶対値（｜
Ｖ１−Ｖ２｜）の許容幅Ｄw 、そしてステップＳ１０３
ではΔｄとして増減符号（＋，−）を有する前記基準電
圧（Ｄref ）の増減ステップ幅ｘがそれぞれの対応する
メモリ領域若しくは内部のレジスタ等に設定される。

【００２２】次に御動作中において、ステップ１０４及
び１０５で前記Ａ／Ｄ変換器１７からの出力電圧値Ｖ
１、そしてＡ／Ｄ変換器１８からの出力電圧値Ｖ２がそ
れぞれレジスタＡ，Ｂに入力される。ステップＳ１０６
においてその差分の絶対値（｜Ｖ１−Ｖ２｜）がとられ
レジスタＣに入力される。そして、ステップＳ１０７で
は、その絶対値が前記許容幅Ｄw 以内か否かが判断され
る。前記許容幅Ｄw 以内と判断した場合、すなわち前述
したように出力信号波形のデューティがほぼ１００％と
判断した場合には、ステップＳ１０８においてその時点
の基準電圧（Ｄref ）が変更されることなくそのまま出
力される。そして、ステップＳ１０９では所定の制御周
期をカウントするタイマーがセットされ、そのカウント
終了により再び前記ステップＳ１０４以降が繰り返され
る。

【００２３】前記ステップＳ１０７で前記絶対値が許容
幅Ｄw 以外と判断された場合には、その許容幅Ｄw 内に
前記絶対値を収束させてほぼデューティ１００％とする
ため、はじめにステップ１１０で前記差分絶対値Ｃを、
その一つ前の制御周期において得られた差分絶対値Ｃp
と比較する。もし、Ｃp ＞Ｃと判断した場合、すなわち
現在の差分絶対値Ｃが先の差分絶対値Ｃp より小さくな
る方向にあると判断した場合には、ステップＳ１１１で
Ｃp がＣに更新され、そしてステップＳ１１２でその時
点における増減符号（＋又は−）のままの増減ステップ
幅ｘからなるΔｄがその時の基準電圧（Ｄref ）に加算
され、加算後の基準電圧が更新された基準電圧（Ｄref
）となる。これ以降は、前述したステップＳ１０８以
降が繰り返される。

【００２４】もし、前記ステップＳ１１０で現在の差分
絶対値Ｃが先の差分絶対値Ｃp に等しいか若しくは大き
いと判断された場合には、先の基準電圧の更新方向が誤
っていたことになり、そのためステップＳ１１３〜１１
５で現在の増減符号（＋又は−）が反転される。これ以
降は、先に説明したステップＳ１１１以降が実行され、
基準電圧（Ｄref ）は反対の増減符号（−又は＋）を有
する増減ステップ幅ｘに従って先の周期とは逆方向に更
新される。以上、上述した制御フローによって出力波形
のデューティが１００％となるよう基準電圧（Ｄref ）
が逐次フィードバック制御される。

【００２５】図５は、本発明による出力波形デューティ
制御回路の別の構成例を示した回路ブロック図である。
図５と先に説明した図１との相違点は、図１の判定回路
６が図５では加算回路２８、ローパスフィルタ２９そし
て比較器２６で構成されている点だけである。よって、
ここでは前記相違点についてだけ説明する。図５におい
て、入力データ信号はローパスフィルタ２９を介して平
滑化され、その平均値Ｖ１は比較器２６の一方の入力に
与えられる。また、各ローパスフィルタ２４及び２５か
らの平均値出力は加算回路２８で加算され、その加算出
力は比較器２６の他方の入力に与えられる。

【００２６】ここで、図２で示したように図５の差動対
回路２１からの出力データ信号波形のデューティが１０
０％の場合には、フリップフロップ回路２２と２３の出
力データ信号波形は同一となる。さらにこのとき、前記
各出力データ信号波形はそれぞれ入力データ信号波形
（デューティは１００％である）とほぼ一致している。
よって、前記加算回路２８からの平均値出力は、前記ロ
ーパスフィルタ２９の利得を１とするとその平均値出力
の約２倍の値となり、前記ローパスフィルタ２９の利得
を２倍に設定するなら、出力データ信号波形のデューテ
ィが１００％のとき、前記各出力信号Ｖ１とＶ２は互い
にほぼ等しくなる。なお、上記においてほぼ等しいとし
たのは、図２の（ａ）に示すように入力データ信号波形
は台形形状であって、いわゆる方形波ではないからであ
る。

【００２７】従って、本実施例では、例えば前記ローパ
スフィルタ２９の利得を初期調整等によって差動対回路
２１からの出力データ信号波形のデューティが１００％
の時にその出力Ｖ１が加算回路２８の出力値Ｖ２に等し
くなるように設定し、それを比較器２６の比較閾値信号
として用いる。図２で説明したように、前記加算回路２
８からの平均値出力Ｖ２は、出力データ信号波形のデュ
ーティが小となり図２の（ｅ）の状態になると、１つの
フリップフロップ（ＦＦ２）からの出力は低レベル値"
０" 側が支配的になる。それとは反対に、出力データ信
号波形のデューティが大となり図２の（ｆ）の状態にな
ると、１つのフリップフロップ（ＦＦ１）からの出力は
高レベル値" １" 側が支配的となる。

【００２８】これから、前者の場合には加算回路２８の
出力Ｖ２の電圧が低下するので比較器２６により図８で
説明したように基準電圧（Ｄref ）を下げてＶ１＝Ｖ２
の状態に戻す。また、後者の場合には加算回路２８の出
力Ｖ２の電圧が上昇するので比較器２６により基準電圧
（Ｄref ）を上げてＶ１＝Ｖ２の状態に戻す。すなわ
ち、いずれの場合にも出力データ信号波形のデューティ
が１００％となるようにフィードバック制御が実行され
る。なお、本実施例では入力平均値を基準としたこと
で、入力データ信号のマーク率の変動等にも対応できる
ことになる。このように本発明による回路構成を用いる
と比較器等の簡単なアナログ回路によって容易に出力デ
ータ信号波形のデューティを１００％に維持制御するこ
とが可能となる。

【００２９】図６は、図５に示す本発明による出力波形
デューティ制御回路を用いた光送信回路の一実施例を示
した回路図である。図６において、その下段部は本発明
による出力波形デューティ制御回路を示しており、図５
と同一符号が付してある。また、図６の上段部は、光送
信回路のいわゆるＡＰＣ回路である。

【００３０】上記ＡＰＣ回路部分の動作について簡単に
説明すると、入力データ信号と基準電圧が与えられる差
動対構成からなり、レーザダイオードのパルス出力電流
（Ｉp ）を駆動するＩp ドライバ回路２１及びそのバイ
アス電流（Ｉb ）を与えるＩb ドライバ回路３４によっ
てレーザダイオード（ＬＤ）３０が駆動される。フォト
ダイオード（ＰＤ）３１は、前記レーザダイオード３０
の正常動作を確認するためにその光出力をモニタし、そ
のモニタ電流はローパスフィルタ３２を介しその平均値
として比較器３３の一方の入力に与えられる。また、ロ
ーパスフィルタ３５を介した入力データ信号の平均値は
比較器３３の他方の入力に比較基準信号として与えられ
る。前記比較器３３は、前記モニタ電流の平均値が前記
基準信号と一致するよう前記Ｉp ドライバ回路２１及び
Ｉb ドライバ回路３４からの各電流値Ｉp 及びＩb を制
御し、それによってレーザダイオード３０の出力パワー
を一定に保つ。

【００３１】しかしながら、従来の問題点でも述べたよ
うに、前記レーザダイオード３０からの出力パワーはそ
の出力波形のデューティによっても変動する。図６の下
段の本発明による出力波形デューティ制御回路部は、前
記出力波形のデューティと関連した出力パワーの変動要
因を除去し、これによって上述したＡＰＣ回路部の制御
動作は本来の目的であるレーザダイオード３０の障害や
経年劣化等を原因としたものに限定することができる。
なお、前記出力波形デューティ制御回路部の動作はすで
に図５で述べているため、ここでは更めて説明しない。

【００３２】また、以上の説明では各実施例において、
全て２個のフリップフロップ回路が使われ、そのクロッ
ク信号には原クロック信号とその半周期遅延のクロック
信号だけを使用してきたため、本発明による出力波形デ
ューティ制御回路の制御デューティ範囲は、識別位相と
の関係で５０−１５０％の範囲内しかカバーされていな
かった。

【００３３】しかしながら、本発明はそのような構成の
みに限定されるものではなく、複数のフリップフロップ
回路、及びそれに対応する複数の識別位相関係を有する
クロック信号を用いることにより、例えば ＦＦ個数 識別位相関係 制御デューティ範囲 ２ １／２周期ずつずらす ５０−１５０％ ５ １／５周期ずつずらす ８０−１２０％ １０ １／１０周期ずつずらす ９０−１１０％ ２０ １／２０周期ずつずらす ９５−１０５％ 等の、より詳細で種々のデューティ制御仕様を満足する
構成を容易に実現できる。

【００３４】

【発明の効果】以上述べたように、簡易な回路構成から
なる本発明による出力波形デューティ制御回路を設ける
ことによって、差動対構成を有する信号出力回路の内部
回路構成、素子バラツキ及びその温度特性等に依存せ
ず、前記信号出力回路からは最適なデューティを有する
出力信号波形が得られる。特に、信号波形のデューティ
変動の影響が大きい高速光通信においては、それによっ
て光出力信号波形の劣化が防止され、そのため容易に回
線品質を確保することが可能となる。また本発明によれ
ば、光送信回路のＡＰＣ回路において、出力波形のデュ
ーティ変動と関連した出力パワー変動要因が確実に除去
され、そのためＡＰＣ回路本来の機能が実現される。

【図面の簡単な説明】

【図１】本発明による出力波形デューティ制御回路の基
本構成を示した回路ブロック図である。

【図２】図１の本発明による出力波形デューティ制御回
路の動作の一例を示す動作タイミングチャートである。

【図３】図１の本発明による出力波形デューティ制御回
路の一実施例を示した回路ブロック図である。

【図４】図３に示すマイクロプロセッサの制御フローの
一例を示したフローチャートである。

【図５】本発明による出力波形デューティ制御回路の別
の構成例を示した回路ブロック図である。

【図６】図５に示す本発明による出力波形デューティ制
御回路を用いた光送信回路の一実施例を示した回路図で
ある。

【図７】ＩＣ化された光送信回路における差動入力バッ
ファ部の一回路例を示した回路図である。

【図８】入力データ信号波形と基準電圧値による出力デ
ータ信号波形のデューティ変動の説明図である。

【符号の説明】

１…比較器 ２，３…フリップフロップ回路 ４，５…ローパスフィルタ ６…判定回路 ７…遅延素子

Claims (9)

【特許請求の範囲】
1. 【請求項１】 一方の入力には入力信号が与えられ、他
   方の入力には基準電圧が与えられる差動対構成を有し、
   前記入力信号と基準電圧との比較判定信号を出力する信
   号出力回路からの出力信号に対して、その出力信号波形
   のデューティ制御を行う回路は、 前記入力信号に対して同一速度且つ所定の位相関係を有
   する複数のクロック信号を発生させる遅延回路、 前記遅延回路からの複数のクロック信号によってトリガ
   され、前記信号出力回路からの出力信号を一時的に記憶
   する前記複数のクロック信号にそれぞれ対応した複数の
   一時記憶回路、 前記複数の一時記憶回路からの各出力の平均値をそれぞ
   れ求める平均値回路、そして前記平均値回路からの各平
   均値出力間の差分を検出し、その差分が最小となるよう
   前記信号出力回路に与えられる前記基準電圧を制御する
   判定回路から構成することを特徴とする出力波形デュー
   ティ制御回路。
2. 【請求項２】 前記判定回路は、前記平均値回路からの
   各平均値出力をアナログ信号からデジタル信号に変換す
   るＡ／Ｄ変換器、前記デジタル信号により各平均値出力
   間の差分を検出し、その差分が最小となるよう前記信号
   出力回路に与えられる前記基準電圧を発生するデジタル
   演算回路、そして前記基準電圧をデジタル信号からアナ
   ログ信号に変換して前記信号出力回路に前記基準電圧と
   して与えるＤ／Ａ変換器からなる請求項１記載の出力波
   形デューティ制御回路。
3. 【請求項３】 前記一時記憶回路は、Ｄタイプフリップ
   フロップ回路からなる請求項１又は２記載の出力波形デ
   ューティ制御回路。
4. 【請求項４】 前記遅延回路は、１つのクロック信号及
   びそのクロック信号から半周期遅延したクロック信号の
   ２つの前記クロック信号を作成し、そして前記２つのク
   ロック信号に対応して２つの前記一時記憶回路を用いる
   請求項１から３のいずれか１つに記載の出力波形デュー
   ティ制御回路。
5. 【請求項５】 前記信号出力回路は、電気信号を光信号
   に変換して出力する光送信回路である請求項１記載の出
   力波形デューティ制御回路。
6. 【請求項６】 一方の入力には入力信号が与えられ、他
   方の入力には基準電圧が与えられる差動対構成を有し、
   前記入力信号と基準電圧との比較判定信号を出力する信
   号出力回路からの出力信号に対して、その出力信号波形
   のデューティ制御を行う回路は、 前記入力信号に対して同一速度且つ所定の位相関係を有
   する複数のクロック信号を発生させる遅延回路、 前記遅延回路からの複数のクロック信号によってトリガ
   され、前記信号出力回路からの出力信号を一時的に記憶
   する前記複数のクロック信号にそれぞれ対応した複数の
   一時記憶回路、 前記複数の一時記憶回路からの各出力の平均値をそれぞ
   れ求める第１の平均値回路、 前記第１の平均値回路からの各出力平均値を加算出力す
   る加算回路、 前記信号出力回路の入力信号の平均値を求め、それに前
   記第１の平均値回路からの平均値の数に相当する利得を
   与える第２の平均値回路、そして前記第２の平均値回路
   からの出力レベルを基準に前記加算回路からの出力レベ
   ルを比較し、それらが等しくなるように前記信号出力回
   路に与えられる前記基準電圧を制御する比較回路から構
   成することを特徴とする出力波形デューティ制御回路。
7. 【請求項７】 前記一時記憶回路は、Ｄタイプフリップ
   フロップ回路からなる請求項６記載の出力波形デューテ
   ィ制御回路。
8. 【請求項８】 前記遅延回路は、１つのクロック信号及
   びそのクロック信号から半周期遅延したクロック信号の
   ２つの前記クロック信号を作成し、そして前記２つのク
   ロック信号に対応して２つの前記一時記憶回路を用いる
   請求項６又は７記載の出力波形デューティ制御回路。
9. 【請求項９】 前記信号出力回路は、電気信号を光信号
   に変換して出力する光送信回路である請求項６記載の出
   力波形デューティ制御回路。