JPH088732A - エッジ・デテクタ - Google Patents
エッジ・デテクタInfo
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- JPH088732A JPH088732A JP9468995A JP9468995A JPH088732A JP H088732 A JPH088732 A JP H088732A JP 9468995 A JP9468995 A JP 9468995A JP 9468995 A JP9468995 A JP 9468995A JP H088732 A JPH088732 A JP H088732A
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- clock signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 入力の一連の増分位相遅延版を発生する遅延
連鎖に信号の一方（たとえば、データ信号）が結合され
るディジタル位相同期ループを有するエッジ・デテクタ
を提供する。 【構成】 隣接する位相遅延対が一度に一対ずつ選択さ
れ、もう一方の信号（たとえば、クロック信号）と比較
され、クロックのエッジが選択した位相対内のデータ信
号のエッジ間で立下りを示すか、あるいはその一方の側
またはもう一方の側で立下りを示すかが判定される。ク
ロックのエッジが選択対の外側で立下りを示す場合は、
制御信号が別の対を選択して比較し、たとえば、データ
のエッジがクロックの立上りエッジと揃うまでこの処理
が繰り返される。クロック周波数がデータ周波数の２倍
に相当する場合は、クロックの立下りエッジでデータを
サンプリングすることができる。
連鎖に信号の一方（たとえば、データ信号）が結合され
るディジタル位相同期ループを有するエッジ・デテクタ
を提供する。 【構成】 隣接する位相遅延対が一度に一対ずつ選択さ
れ、もう一方の信号（たとえば、クロック信号）と比較
され、クロックのエッジが選択した位相対内のデータ信
号のエッジ間で立下りを示すか、あるいはその一方の側
またはもう一方の側で立下りを示すかが判定される。ク
ロックのエッジが選択対の外側で立下りを示す場合は、
制御信号が別の対を選択して比較し、たとえば、データ
のエッジがクロックの立上りエッジと揃うまでこの処理
が繰り返される。クロック周波数がデータ周波数の２倍
に相当する場合は、クロックの立下りエッジでデータを
サンプリングすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、２つのディジタル信号
（すなわち、データ信号とクロック信号）間の位相同期
を獲得して維持するための改良された方法および装置に
関し、より具体的には超大規模集積回路において経済的
に実現可能なシステムに関する。
（すなわち、データ信号とクロック信号）間の位相同期
を獲得して維持するための改良された方法および装置に
関し、より具体的には超大規模集積回路において経済的
に実現可能なシステムに関する。
【０００２】
【従来の技術】ディジタル・データ信号とディジタル・
クロック信号との位相同期を獲得して維持するため、先
行技術ではディジタル位相同期ループが既知であり、使
用されている。通常、ディジタル位相同期ループでは、
データ信号の複数の位相を生成するために増分式の一定
間隔で入力データを遅延させる。これらの位相は個別に
サンプリングされ、ディジタル・クロック信号と比較さ
れる。この比較を行う場合、クロック信号と、データ信
号の複数の位相のそれぞれとの位相差が回路で検出され
る。この比較回路は、複数の位相からクロック信号によ
るサンプリングに最適の位相を選択する制御信号を生成
する。このような先行技術のディジタル位相同期ループ
では、それぞれの遅延素子をサンプリングし、個別にク
ロック信号と比較している。一般に、このループのパフ
ォーマンスは遅延素子すなわちタップの数に比例するた
め、比較を行って制御信号を生成するための回路は回路
集約度が非常に高くなっている。さらに、先行技術のシ
ステムでは、それぞれの素子に対してサンプリング、問
合せ、および格納を個別に行わなければならないので、
ろ波によって回路数が大幅に増加している。
クロック信号との位相同期を獲得して維持するため、先
行技術ではディジタル位相同期ループが既知であり、使
用されている。通常、ディジタル位相同期ループでは、
データ信号の複数の位相を生成するために増分式の一定
間隔で入力データを遅延させる。これらの位相は個別に
サンプリングされ、ディジタル・クロック信号と比較さ
れる。この比較を行う場合、クロック信号と、データ信
号の複数の位相のそれぞれとの位相差が回路で検出され
る。この比較回路は、複数の位相からクロック信号によ
るサンプリングに最適の位相を選択する制御信号を生成
する。このような先行技術のディジタル位相同期ループ
では、それぞれの遅延素子をサンプリングし、個別にク
ロック信号と比較している。一般に、このループのパフ
ォーマンスは遅延素子すなわちタップの数に比例するた
め、比較を行って制御信号を生成するための回路は回路
集約度が非常に高くなっている。さらに、先行技術のシ
ステムでは、それぞれの素子に対してサンプリング、問
合せ、および格納を個別に行わなければならないので、
ろ波によって回路数が大幅に増加している。
【０００３】
【発明が解決しようとする課題】本発明の一目的は、回
路数を大幅に削減するディジタル位相同期ループを提供
することにある。
路数を大幅に削減するディジタル位相同期ループを提供
することにある。
【０００４】本発明の他の目的は、比較器の出力が容易
にろ波可能な進み／遅れ信号の形式になるような、ルー
プ・アルゴリズムを提供することにある。
にろ波可能な進み／遅れ信号の形式になるような、ルー
プ・アルゴリズムを提供することにある。
【０００５】本発明の他の目的は、データとクロックが
同じ周波数で動作可能なディジタル位相同期ループを提
供することにある。
同じ周波数で動作可能なディジタル位相同期ループを提
供することにある。
【０００６】
【課題を解決するための手段】要約すると、本発明は、
入力の一連の増分位相遅延版を発生する遅延連鎖に信号
の一方（たとえば、データ信号）が結合されるディジタ
ル位相同期ループを提供することを企図するものであ
る。隣接する位相遅延対が一度に一対ずつ選択され、も
う一方の信号（たとえば、クロック信号）と比較され、
クロックのエッジが選択した位相対内のデータ信号のエ
ッジ間で立下りを示すか、あるいはその一方の側または
もう一方の側で立下りを示すかが判定される。クロック
のエッジが選択対の外側で立下りを示す場合は、制御信
号が別の対を選択して比較し、たとえば、データのエッ
ジがクロックの立上りエッジと揃うまでこの処理が繰り
返される。クロック周波数がデータ周波数の２倍に相当
する場合は、クロックの立下りエッジでデータをサンプ
リングすることができる。本発明の好ましい実施例で
は、データ信号の立上り区間および立下り区間がそれぞ
れクロック信号の立上り区間および立下り区間と揃って
いる。この場合、データはデータ・エッジ間の中間点で
サンプリングすることができ、クロックはデータを使用
できる周波数と同じ周波数で動作する。
入力の一連の増分位相遅延版を発生する遅延連鎖に信号
の一方（たとえば、データ信号）が結合されるディジタ
ル位相同期ループを提供することを企図するものであ
る。隣接する位相遅延対が一度に一対ずつ選択され、も
う一方の信号（たとえば、クロック信号）と比較され、
クロックのエッジが選択した位相対内のデータ信号のエ
ッジ間で立下りを示すか、あるいはその一方の側または
もう一方の側で立下りを示すかが判定される。クロック
のエッジが選択対の外側で立下りを示す場合は、制御信
号が別の対を選択して比較し、たとえば、データのエッ
ジがクロックの立上りエッジと揃うまでこの処理が繰り
返される。クロック周波数がデータ周波数の２倍に相当
する場合は、クロックの立下りエッジでデータをサンプ
リングすることができる。本発明の好ましい実施例で
は、データ信号の立上り区間および立下り区間がそれぞ
れクロック信号の立上り区間および立下り区間と揃って
いる。この場合、データはデータ・エッジ間の中間点で
サンプリングすることができ、クロックはデータを使用
できる周波数と同じ周波数で動作する。
【０００７】上記およびその他の目的、態様、および利
点は、添付図面に関連して以下に詳述する本発明の好ま
しい実施例の説明により、さらに理解されるだろう。
点は、添付図面に関連して以下に詳述する本発明の好ま
しい実施例の説明により、さらに理解されるだろう。
【０００８】
【実施例】ここで図１を参照して説明すると、遅延素子
１０で構成されるディジタル遅延線は、端子１２に結合
された着信データ・ストリームの複数の位相を生成す
る。着信データ・ストリームの複数の位相は、タップ１
４を介してアクセスすることができる。それぞれのタッ
プでは、タップ対Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ｄ、Ｄ−Ｅ、Ｅ
−Ｆなどのような隣接するタップ間で、直前のタップよ
り量を増分して着信データが遅延される。図２に示すよ
うに、それぞれのタップ対は、データ・ストリームの増
分遅延エッジ間に妥当性検査ウィンドウ（たとえば、ウ
ィンドウ１〜５）を生成する。
１０で構成されるディジタル遅延線は、端子１２に結合
された着信データ・ストリームの複数の位相を生成す
る。着信データ・ストリームの複数の位相は、タップ１
４を介してアクセスすることができる。それぞれのタッ
プでは、タップ対Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ｄ、Ｄ−Ｅ、Ｅ
−Ｆなどのような隣接するタップ間で、直前のタップよ
り量を増分して着信データが遅延される。図２に示すよ
うに、それぞれのタップ対は、データ・ストリームの増
分遅延エッジ間に妥当性検査ウィンドウ（たとえば、ウ
ィンドウ１〜５）を生成する。
【０００９】次に図３を参照して説明すると、本発明の
この実施例では、クロック周波数が着信データの周波数
の２倍になっており、データがクロックの立上りエッジ
と揃うようになっている。このデータは、クロックの立
下りエッジ、すなわち、データ・セルの中心でサンプリ
ングされる。遅延線タップ１４は、セレクタ２０に入力
として結合され、このセレクタ２０は、端子２２に入力
される「遅れ」、「進み」、または「無実行」という制
御信号に応じて、クロック信号との比較のために一対の
タップを一度に一対ずつ選択する。一対の隣接タップ１
４（たとえば、タップＢとＣ）から得たサンプルは、端
子２８に結合されたクロック信号の（たとえば）立上り
エッジで、フリップフロップ２４および２６にそれぞれ
クロッキングされる。クロック信号は、伝送クロック、
あるいは、ローカルで生成したクロックであってもよ
い。クロック・エッジの時点での位相サンプルの状態
は、フリップフロップ２４および２６の出力Ｓ１および
Ｓ２に現れる。
この実施例では、クロック周波数が着信データの周波数
の２倍になっており、データがクロックの立上りエッジ
と揃うようになっている。このデータは、クロックの立
下りエッジ、すなわち、データ・セルの中心でサンプリ
ングされる。遅延線タップ１４は、セレクタ２０に入力
として結合され、このセレクタ２０は、端子２２に入力
される「遅れ」、「進み」、または「無実行」という制
御信号に応じて、クロック信号との比較のために一対の
タップを一度に一対ずつ選択する。一対の隣接タップ１
４（たとえば、タップＢとＣ）から得たサンプルは、端
子２８に結合されたクロック信号の（たとえば）立上り
エッジで、フリップフロップ２４および２６にそれぞれ
クロッキングされる。クロック信号は、伝送クロック、
あるいは、ローカルで生成したクロックであってもよ
い。クロック・エッジの時点での位相サンプルの状態
は、フリップフロップ２４および２６の出力Ｓ１および
Ｓ２に現れる。
【００１０】最初のデータ位相サンプル（たとえば、位
相Ｂ）はローカル・クロックの立下りエッジでもサンプ
リングされ、その結果はフリップフロップ３０にクロッ
キングされる。クロックの立下りエッジでの最初の位相
の状態は、フリップフロップ３０の出力に現れ、再生成
データ＋１（ＲＤ＋１）と呼ばれる。フリップフロップ
３０の状態は、クロックの立下りエッジのフリップフロ
ップ３２にもクロッキングされる。この立下りクロック
・エッジにおけるフリップフロップ３０の状態は、再生
成データ（ＲＤ）と呼ばれ、フリップフロップ３２の出
力に現れる。
相Ｂ）はローカル・クロックの立下りエッジでもサンプ
リングされ、その結果はフリップフロップ３０にクロッ
キングされる。クロックの立下りエッジでの最初の位相
の状態は、フリップフロップ３０の出力に現れ、再生成
データ＋１（ＲＤ＋１）と呼ばれる。フリップフロップ
３０の状態は、クロックの立下りエッジのフリップフロ
ップ３２にもクロッキングされる。この立下りクロック
・エッジにおけるフリップフロップ３０の状態は、再生
成データ（ＲＤ）と呼ばれ、フリップフロップ３２の出
力に現れる。
【００１１】次に図４を参照して説明すると、排他的論
理和ゲート３４および３６は、位相信号の状態Ｓ１およ
びＳ２を再生成データ信号ＲＤ＋１とそれぞれ比較す
る。図５、図６、および図７に示すように、３通りの関
係が考えられる。
理和ゲート３４および３６は、位相信号の状態Ｓ１およ
びＳ２を再生成データ信号ＲＤ＋１とそれぞれ比較す
る。図５、図６、および図７に示すように、３通りの関
係が考えられる。
【００１２】位相サンプルの一方が再生成データと一致
し、もう一方が不一致の場合には、２つの位相サンプル
の間にエッジが発生している。これは、所望の動作条件
である（図５）。この場合、ＮＯＲゲート３７は不一致
になり、位相検出器からＮＯ信号が出力される。
し、もう一方が不一致の場合には、２つの位相サンプル
の間にエッジが発生している。これは、所望の動作条件
である（図５）。この場合、ＮＯＲゲート３７は不一致
になり、位相検出器からＮＯ信号が出力される。
【００１３】両方のサンプルが再生成データ・サンプル
と不一致の場合には、データ側のエッジは２つのサンプ
ルと再生成データとの間に発生していなければならな
い。この結果、両方の排他的論理和ゲート（ＸＯＲ−Ｓ
１およびＸＯＲ−Ｓ２）が論理１を持ち、ＡＮＤ−Ｍ３
８ゲートが論理１を持つようになるので、位相検出器か
ら「先行」信号が出力される。この場合のデータとクロ
ックの関係は図６に示されている。
と不一致の場合には、データ側のエッジは２つのサンプ
ルと再生成データとの間に発生していなければならな
い。この結果、両方の排他的論理和ゲート（ＸＯＲ−Ｓ
１およびＸＯＲ−Ｓ２）が論理１を持ち、ＡＮＤ−Ｍ３
８ゲートが論理１を持つようになるので、位相検出器か
ら「先行」信号が出力される。この場合のデータとクロ
ックの関係は図６に示されている。
【００１４】両方のサンプルが再生成データと一致する
場合には、２通りの場合が考えられる。この２通りの場
合は、再生成データＲＤ＋１の現在値を再生成データＲ
Ｄの従来値と比較することで区別することができる。遷
移が発生していた場合は、再生成データの現在値が再生
成データの従来値と一致しなくなる。
場合には、２通りの場合が考えられる。この２通りの場
合は、再生成データＲＤ＋１の現在値を再生成データＲ
Ｄの従来値と比較することで区別することができる。遷
移が発生していた場合は、再生成データの現在値が再生
成データの従来値と一致しなくなる。
【００１５】このＲＤとＲＤ＋１との比較は、排他的論
理和ゲート４０（ＸＯＲ−Ｄ）によって行われる。着信
データ・ストリーム上で同じ論理レベルの２つのビット
が連続していた場合は、エッジ情報が一切含まれていな
いので、位相検出器の出力信号は一切生成されない。Ｎ
ＯＲ論理ゲート３７の出力は、比較出力の前にＡＮＤ−
Ｃゲート４２によって抑止される。再生成データに遷移
が発生していた場合は、（ＸＯＲ−Ｄゲート４０の出力
が１になり）サンプルからそのビットの中心までの距離
が近すぎる。この場合、位相検出器のゲート４２から
「遅れ」信号が出力される。この場合のデータとクロッ
クの関係は図７に示されている。
理和ゲート４０（ＸＯＲ−Ｄ）によって行われる。着信
データ・ストリーム上で同じ論理レベルの２つのビット
が連続していた場合は、エッジ情報が一切含まれていな
いので、位相検出器の出力信号は一切生成されない。Ｎ
ＯＲ論理ゲート３７の出力は、比較出力の前にＡＮＤ−
Ｃゲート４２によって抑止される。再生成データに遷移
が発生していた場合は、（ＸＯＲ−Ｄゲート４０の出力
が１になり）サンプルからそのビットの中心までの距離
が近すぎる。この場合、位相検出器のゲート４２から
「遅れ」信号が出力される。この場合のデータとクロッ
クの関係は図７に示されている。
【００１６】少数の入力信号（４つ）を有するこの位相
検出器が所望の位相関係と制御信号を生成することに留
意されたい。この位相検出器を使用すると、より多くの
データ・サンプル（位相）を容易に処理することができ
る。このため、過度に回路を追加せずにパフォーマンス
が改善される（位相増分を縮小できる）。この位相検出
器の出力信号は容易にろ波することができ、クロックと
データの位相関係を平均化するために複数の累算器と１
つの分析器またはプロセッサを必要としない。このた
め、回路数を大幅に削減しても、ろ波効果が向上する。
また、この位相検出器は、クロックが駆動しなければな
らない負荷の数も大幅に削減するため、クロックの負荷
／ひずみを最小限にすることでパフォーマンスが向上す
る。
検出器が所望の位相関係と制御信号を生成することに留
意されたい。この位相検出器を使用すると、より多くの
データ・サンプル（位相）を容易に処理することができ
る。このため、過度に回路を追加せずにパフォーマンス
が改善される（位相増分を縮小できる）。この位相検出
器の出力信号は容易にろ波することができ、クロックと
データの位相関係を平均化するために複数の累算器と１
つの分析器またはプロセッサを必要としない。このた
め、回路数を大幅に削減しても、ろ波効果が向上する。
また、この位相検出器は、クロックが駆動しなければな
らない負荷の数も大幅に削減するため、クロックの負荷
／ひずみを最小限にすることでパフォーマンスが向上す
る。
【００１７】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００１８】（１）クロック信号の遷移に対するディジ
タル・ストリームの遷移の相対位置を検出する方法にお
いて、前記ディジタル・データ・ストリームの少なくと
も３つの位相変移版を生成するステップと、前記ディジ
タル・データ・ストリームの位相変移版の第一の対を選
択するステップと、前記ディジタル・データ・ストリー
ムの位相変移版の前記第一の対を前記クロック信号と比
較し、前記クロック信号の遷移が前記ディジタル・デー
タ・ストリームの前記第一の位相変移版の遷移間で立下
りを示すかどうかを判定するステップと、前記ディジタ
ル・データ・ストリームの位相変移版の前記第一の対に
関する前記比較ステップにより、前記クロック信号が前
記ディジタル・データ・ストリームの位相変移版の前記
第一の対の遷移間で立下りを示していないと判定された
場合に、前記ディジタル・データ・ストリームの位相変
移版の第二の対を選択するステップと、前記ディジタル
・データ・ストリームの位相変移版の前記第二の対につ
いて前記比較ステップを繰り返すステップと、前記クロ
ック信号が前記ディジタル・データ・ストリームの位相
変移版の１つの対の遷移間で立下りを示すと判定される
まで、前記ディジタル・データ・ストリームの位相変移
版の他の対について前記選択ステップと前記比較ステッ
プを繰り返すステップとを含む方法。 （２）クロック信号の位相をディジタル・データ・スト
リームの位相に同期させるシステムにおいて、クロック
信号のエッジに対するディジタル・データ・セルのエッ
ジの相対位置を検出するエッジ・デテクタであって、前
記ディジタル・データ・ストリームを位相変移させて、
前記ディジタル・データ・ストリームの一連の位相変移
版を生成する手段であって、前記一連の位相変移版のそ
れぞれ前記一連の位相変移版内の直前の版から増分量だ
け変移しており、前記一連の位相変移版が前記ディジタ
ル・ストリームのＮ個の版を有し、Ｎが２より大きい数
である手段と、前記ディジタル・データ・ストリームの
２つの隣接する位相変移版からなる対を順次選択する手
段と、前記クロック信号の遷移が前記ディジタル・デー
タ・ストリームの前記２つの隣接する位相変移版からな
る選択対の２つの隣接する遷移の間で発生するか、前記
２つの隣接する遷移の一方の側またはもう一方の側で発
生するかを判定するために、前記クロック信号の状態と
前記ディジタル・データ・ストリームの前記２つの隣接
する位相変移版とを比較する手段とを組み合わせて含む
エッジ・デテクタ。 （３）クロック信号の位相をディジタル・データ・スト
リームの位相に同期させるシステムにおいて、前記比較
手段が前記順次選択手段を制御することを特徴とする、
上記（２）に記載のエッジ・デテクタ。 （４）クロック信号の位相をディジタル・データ・スト
リームの位相に同期させるシステムにおいて、前記制御
信号の遷移が前記２つの隣接する遷移の一方の側または
もう一方の側あるいはその間で発生するかどうかに応じ
て、前記比較手段が遅延コマンド、先行コマンド、およ
び無実行コマンドをそれぞれ生成することを特徴とす
る、上記（３）に記載のエッジ・デテクタ。 （５）クロック信号の位相をディジタル・データ・スト
リームの位相に同期させるシステムにおいて、前記クロ
ック信号周波数が前記ディジタル・データ・ストリーム
の周波数の２倍であることを特徴とする、上記（２）に
記載のエッジ・デテクタ。 （６）クロック信号の位相をディジタル・データ・スト
リームの位相に同期させるシステムにおいて、前記クロ
ック信号周波数が前記ディジタル・データ・ストリーム
の周波数と等しいことを特徴とする、上記（２）に記載
のエッジ・デテクタ。 （７）クロック信号の遷移に対するディジタル・ストリ
ームの遷移の相対位置を検出する方法において、前記デ
ィジタル・データ・ストリームの複数の位相変移版を生
成するステップと、前記ディジタル・データ・ストリー
ムの第一の位相変移版を選択するステップと、前記ディ
ジタル・データ・ストリームの前記第一の位相変移版を
前記クロック信号と比較するステップと、前記比較ステ
ップの結果、前記ディジタル・データ・ストリームの前
記複数の位相変移版から別の位相変移版を選択するため
に、先行信号または遅延信号を生成するステップとを含
む方法。
タル・ストリームの遷移の相対位置を検出する方法にお
いて、前記ディジタル・データ・ストリームの少なくと
も３つの位相変移版を生成するステップと、前記ディジ
タル・データ・ストリームの位相変移版の第一の対を選
択するステップと、前記ディジタル・データ・ストリー
ムの位相変移版の前記第一の対を前記クロック信号と比
較し、前記クロック信号の遷移が前記ディジタル・デー
タ・ストリームの前記第一の位相変移版の遷移間で立下
りを示すかどうかを判定するステップと、前記ディジタ
ル・データ・ストリームの位相変移版の前記第一の対に
関する前記比較ステップにより、前記クロック信号が前
記ディジタル・データ・ストリームの位相変移版の前記
第一の対の遷移間で立下りを示していないと判定された
場合に、前記ディジタル・データ・ストリームの位相変
移版の第二の対を選択するステップと、前記ディジタル
・データ・ストリームの位相変移版の前記第二の対につ
いて前記比較ステップを繰り返すステップと、前記クロ
ック信号が前記ディジタル・データ・ストリームの位相
変移版の１つの対の遷移間で立下りを示すと判定される
まで、前記ディジタル・データ・ストリームの位相変移
版の他の対について前記選択ステップと前記比較ステッ
プを繰り返すステップとを含む方法。 （２）クロック信号の位相をディジタル・データ・スト
リームの位相に同期させるシステムにおいて、クロック
信号のエッジに対するディジタル・データ・セルのエッ
ジの相対位置を検出するエッジ・デテクタであって、前
記ディジタル・データ・ストリームを位相変移させて、
前記ディジタル・データ・ストリームの一連の位相変移
版を生成する手段であって、前記一連の位相変移版のそ
れぞれ前記一連の位相変移版内の直前の版から増分量だ
け変移しており、前記一連の位相変移版が前記ディジタ
ル・ストリームのＮ個の版を有し、Ｎが２より大きい数
である手段と、前記ディジタル・データ・ストリームの
２つの隣接する位相変移版からなる対を順次選択する手
段と、前記クロック信号の遷移が前記ディジタル・デー
タ・ストリームの前記２つの隣接する位相変移版からな
る選択対の２つの隣接する遷移の間で発生するか、前記
２つの隣接する遷移の一方の側またはもう一方の側で発
生するかを判定するために、前記クロック信号の状態と
前記ディジタル・データ・ストリームの前記２つの隣接
する位相変移版とを比較する手段とを組み合わせて含む
エッジ・デテクタ。 （３）クロック信号の位相をディジタル・データ・スト
リームの位相に同期させるシステムにおいて、前記比較
手段が前記順次選択手段を制御することを特徴とする、
上記（２）に記載のエッジ・デテクタ。 （４）クロック信号の位相をディジタル・データ・スト
リームの位相に同期させるシステムにおいて、前記制御
信号の遷移が前記２つの隣接する遷移の一方の側または
もう一方の側あるいはその間で発生するかどうかに応じ
て、前記比較手段が遅延コマンド、先行コマンド、およ
び無実行コマンドをそれぞれ生成することを特徴とす
る、上記（３）に記載のエッジ・デテクタ。 （５）クロック信号の位相をディジタル・データ・スト
リームの位相に同期させるシステムにおいて、前記クロ
ック信号周波数が前記ディジタル・データ・ストリーム
の周波数の２倍であることを特徴とする、上記（２）に
記載のエッジ・デテクタ。 （６）クロック信号の位相をディジタル・データ・スト
リームの位相に同期させるシステムにおいて、前記クロ
ック信号周波数が前記ディジタル・データ・ストリーム
の周波数と等しいことを特徴とする、上記（２）に記載
のエッジ・デテクタ。 （７）クロック信号の遷移に対するディジタル・ストリ
ームの遷移の相対位置を検出する方法において、前記デ
ィジタル・データ・ストリームの複数の位相変移版を生
成するステップと、前記ディジタル・データ・ストリー
ムの第一の位相変移版を選択するステップと、前記ディ
ジタル・データ・ストリームの前記第一の位相変移版を
前記クロック信号と比較するステップと、前記比較ステ
ップの結果、前記ディジタル・データ・ストリームの前
記複数の位相変移版から別の位相変移版を選択するため
に、先行信号または遅延信号を生成するステップとを含
む方法。
【００１９】
【発明の効果】上述のとおり、本発明によって、入力の
一連の増分位相遅延版を発生する遅延連鎖に信号の一方
（たとえば、データ信号）が結合されるディジタル位相
同期ループを有するエッジ・デテクタが提供されること
となった。
一連の増分位相遅延版を発生する遅延連鎖に信号の一方
（たとえば、データ信号）が結合されるディジタル位相
同期ループを有するエッジ・デテクタが提供されること
となった。
【図１】本発明を説明する際に有益なディジタル遅延線
の概略図である。
の概略図である。
【図２】図１の遅延線によって生成された一連の妥当性
検査ウィンドウの絵画図である。
検査ウィンドウの絵画図である。
【図３】本発明の教示による位相対選択制御論理回路の
実施例を示す概略図である。
実施例を示す概略図である。
【図４】本発明の教示による位相検出器の実施例を示す
概略図である。
概略図である。
【図５】選択された一対の遅延データ・エッジとクロッ
ク・エッジの相対的な位置関係として考えられるものの
１つを示す図である。
ク・エッジの相対的な位置関係として考えられるものの
１つを示す図である。
【図６】選択された一対の遅延データ・エッジとクロッ
ク・エッジの相対的な位置関係として考えられるものの
１つを示す図である。
ク・エッジの相対的な位置関係として考えられるものの
１つを示す図である。
【図７】選択された一対の遅延データ・エッジとクロッ
ク・エッジの相対的な位置関係として考えられるものの
１つを示す図である。
ク・エッジの相対的な位置関係として考えられるものの
１つを示す図である。
３４ 排他的論理和ゲート ３６ 排他的論理和ゲート ３７ ＮＯＲゲート ３８ ＡＮＤゲート ４０ 排他的論理和ゲート ４２ ＡＮＤゲート Ｓ１ 位相信号の状態 Ｓ２ 位相信号の状態 ＲＤ 再生成データ ＲＤ＋１ 再生成データ信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・スタンレー・カポフスキ アメリカ合衆国12585 ニューヨーク州ヴ ァーバンク マイルウッド・ロード アー ルディー２ ボックス49 (72)発明者 ダニエル・フランシス・キャスパー アメリカ合衆国12603 ニューヨーク州ポ ーキープシー ブレット・プレース 13 (72)発明者 フランク・デーヴィッド・フェラヨーロ アメリカ合衆国12553 ニューヨーク州ニ ューウィンザー スプルース・ストリート 223 (72)発明者 ウィリアム・コンスタンティーノ・ラヴィ オラ アメリカ合衆国78681 テキサス州ラウン ド・ロック ハニー・ベア・ループ 4074 (72)発明者 ピーター・ロイ・トマシェフスキ アメリカ合衆国27587−8684 ノース・カ ロライナ州ウェーク・フォレスト シーダ ー・フォールズ・ドライブ 8237
Claims (7)
- 【請求項１】クロック信号の遷移に対するディジタル・
ストリームの遷移の相対位置を検出する方法において、 前記ディジタル・データ・ストリームの少なくとも３つ
の位相変移版を生成するステップと、 前記ディジタル・データ・ストリームの位相変移版の第
一の対を選択するステップと、 前記ディジタル・データ・ストリームの位相変移版の前
記第一の対を前記クロック信号と比較し、前記クロック
信号の遷移が前記ディジタル・データ・ストリームの前
記第一の位相変移版の遷移間で立下りを示すかどうかを
判定するステップと、 前記ディジタル・データ・ストリームの位相変移版の前
記第一の対に関する前記比較ステップにより、前記クロ
ック信号が前記ディジタル・データ・ストリームの位相
変移版の前記第一の対の遷移間で立下りを示していない
と判定された場合に、前記ディジタル・データ・ストリ
ームの位相変移版の第二の対を選択するステップと、 前記ディジタル・データ・ストリームの位相変移版の前
記第二の対について前記比較ステップを繰り返すステッ
プと、 前記クロック信号が前記ディジタル・データ・ストリー
ムの位相変移版の１つの対の遷移間で立下りを示すと判
定されるまで、前記ディジタル・データ・ストリームの
位相変移版の他の対について前記選択ステップと前記比
較ステップを繰り返すステップとを含む方法。 - 【請求項２】クロック信号の位相をディジタル・データ
・ストリームの位相に同期させるシステムにおいて、ク
ロック信号のエッジに対するディジタル・データ・セル
のエッジの相対位置を検出するエッジ・デテクタであっ
て、 前記ディジタル・データ・ストリームを位相変移させ
て、前記ディジタル・データ・ストリームの一連の位相
変移版を生成する手段であって、前記一連の位相変移版
のそれぞれ前記一連の位相変移版内の直前の版から増分
量だけ変移しており、前記一連の位相変移版が前記ディ
ジタル・ストリームのＮ個の版を有し、Ｎが２より大き
い数である手段と、 前記ディジタル・データ・ストリームの２つの隣接する
位相変移版からなる対を順次選択する手段と、 前記クロック信号の遷移が前記ディジタル・データ・ス
トリームの前記２つの隣接する位相変移版からなる選択
対の２つの隣接する遷移の間で発生するか、前記２つの
隣接する遷移の一方の側またはもう一方の側で発生する
かを判定するために、前記クロック信号の状態と前記デ
ィジタル・データ・ストリームの前記２つの隣接する位
相変移版とを比較する手段とを組み合わせて含むエッジ
・デテクタ。 - 【請求項３】クロック信号の位相をディジタル・データ
・ストリームの位相に同期させるシステムにおいて、前
記比較手段が前記順次選択手段を制御することを特徴と
する、請求項２に記載のエッジ・デテクタ。 - 【請求項４】クロック信号の位相をディジタル・データ
・ストリームの位相に同期させるシステムにおいて、前
記制御信号の遷移が前記２つの隣接する遷移の一方の側
またはもう一方の側あるいはその間で発生するかどうか
に応じて、前記比較手段が遅延コマンド、先行コマン
ド、および無実行コマンドをそれぞれ生成することを特
徴とする、請求項３に記載のエッジ・デテクタ。 - 【請求項５】クロック信号の位相をディジタル・データ
・ストリームの位相に同期させるシステムにおいて、前
記クロック信号周波数が前記ディジタル・データ・スト
リームの周波数の２倍であることを特徴とする、請求項
２に記載のエッジ・デテクタ。 - 【請求項６】クロック信号の位相をディジタル・データ
・ストリームの位相に同期させるシステムにおいて、前
記クロック信号周波数が前記ディジタル・データ・スト
リームの周波数と等しいことを特徴とする、請求項２に
記載のエッジ・デテクタ。 - 【請求項７】クロック信号の遷移に対するディジタル・
ストリームの遷移の相対位置を検出する方法において、 前記ディジタル・データ・ストリームの複数の位相変移
版を生成するステップと、 前記ディジタル・データ・ストリームの第一の位相変移
版を選択するステップと、 前記ディジタル・データ・ストリームの前記第一の位相
変移版を前記クロック信号と比較するステップと、 前記比較ステップの結果、前記ディジタル・データ・ス
トリームの前記複数の位相変移版から別の位相変移版を
選択するために、先行信号または遅延信号を生成するス
テップとを含む方法。
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|---|---|---|---|
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|---|---|
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- 1995-04-20 JP JP9468995A patent/JP2986064B2/ja not_active Expired - Fee Related
- 1995-05-26 US US08/452,446 patent/US5577078A/en not_active Expired - Fee Related
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