JPH0887400A

JPH0887400A - 乗加減算器

Info

Publication number: JPH0887400A
Application number: JP6246989A
Authority: JP
Inventors: Yukihiro Ide; 出進博井; Harumune Matsubara; 原玄宗松
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-09-14
Filing date: 1994-09-14
Publication date: 1996-04-02
Anticipated expiration: 2019-02-03
Also published as: JP3493064B2

Abstract

(57)【要約】【目的】高速かつ低消費電力にて動作するバレルシフ
タを提供する。また、左右両方向シフタについては、同
時に回路面積の低減を図る。【構成】バレルシフタを構成する単位シフト段を、従
来の２入力１出力セレクタに変えて、４入力１出力セレ
クタにて構成する。また、単一方向バレルシフタの前後
にビット順逆転回路を用いて両方向へのシフトを実現す
る方法において、ビット順逆転回路の配線領域中に、シ
フト量の大きなシフト回路の配線を埋め込むことによっ
て、回路面積の低減を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、Ａ×Ｂ＋Ｃの演算を行
う乗加減算器の改良に関する。また、他の発明は、演算
装置等においてデータを指定された量だけ桁シフトする
バレルシフタの改良に関する。

【０００２】

【従来の技術】

（乗加減算器）科学技術計算、コンピュータ・グラフィ
ックス、信号処理等では、膨大な量の演算を高速に処理
する必要がある。このような応用では行列計算が頻繁に
実行される。演算の多くは、Ａ×Ｂ＋Ｃを行う乗加減算
に帰着させることができる。そのため高速な乗加減算演
算器が要求されている。特に、高速な演算性能が要求さ
れるデジタル信号処理プロセッサ（ＤＳＰ）は、ハード
ウェアで構成された乗加減算演算器を実装している。

【０００３】図８は、従来の乗加減算演算器の一例を示
すブロック図である。同図において、２進数の被乗数Ａ
と乗数Ｂとの積を求める乗算器は、例えば、公知のブー
ス（Booth ）のアルゴリズムによる、乗算を実行する乗
算アレイ１０１と、乗算アレイ１０１の和出力群Ｆｓｓ
及び桁上げ出力群Ｆｃｃ（乗算中間値）を２進数の形に
整える最終加算器１０２と、によって構成される。最終
加算器１０２の出力に得られる乗算器の出力Ｐ（＝（Ａ
×Ｂ））と、加算（あるいは減算）すべき２進数の加算
値（あるいは減算値）Ｃとを加算器１０３によって加算
（あるいは減算）して、（Ａ×Ｂ）＋Ｃを得る構成とな
っている。

【０００４】図９は、ブース（Booth ）のアルゴリズム
による乗算を行う乗算アレイ１０１の構成を示してお
り、被乗数Ａのリコード（再符号化）を行うブースのリ
コーダ１０１ａ、被乗数Ａと乗数Ｂとの部分積を生成す
る部分積生成回路１０１ｂ、重み付された部分積を累積
的に加算する部分積加算用桁上げ保存加算器群（例え
ば、ワラス（Wallace ）・ツリー）１０１ｃ、によって
構成される。

【０００５】部分積生成回路１０１ｂは、例えば、一次
のブースのアルゴリズムを実行する場合には、次式に従
う部分積を生成する。

【０００６】ここで、被乗数Ａはｎビットの２進数（＝ａ_n，
ａ_n-1，…，ａ₁，ａ₀）、乗数Ｂはｎビットの２進数
（＝ｂ_n，ｂ_n-1，…，ｂ₁，ｂ₀）である。ｉはｉ番
目の乗算ステップを意味する。

【０００７】また、二次のブースのアルゴリズムの場合
は、次式で示されるような部分積を生成する。

【０００８】Ｐ＝Ａ・Ｂ二次のブースのアルゴリズムでは、ｎがｎ／２に減少
し、部分積の加算量が減る。また、部分積の加算回数を
ｎ／３にした、三次のブースのアルゴリズムも知られて
いる。なお、ブースのアルゴリズムは良く知られてお
り、部分積を生成する乗算のアルゴリズムとして他のア
ルゴリズムを使用することもできる、等の理由により、
ブースのアルゴリズムについては詳述しない。

【０００９】図１０は、部分積生成回路１０１ｂ及び部
分積加算用桁上げ保存加算器群１０１ｃを説明するもの
である。部分積生成回路１０１ｂが出力する、例えば、
１２ビットの被乗数Ａ及び乗数Ｂについての、部分積を
数値としての重み付をして配列した例を示している。同
図において、黒丸はある部分積を示している。部分積の
配列は、１２ビットの被乗数Ａ、１２ビットの乗数Ｂ、
により、行方向に２４ビット、列方向に１２ビットであ
り、同一列は同一桁を示す。なお、同図に示される部分
積ｂ0 ａ0 ，ｂ0 ａ1 ，…，ｂ11ａ11は、説明の便宜上
付されたものであり、上述した式の値に付される添字に
関連したものではない点に注意されたい。

【００１０】桁上げ保存加算器群１０１ｃは、生じた桁
上げを次段に繰上げるようにして桁上げを保存しなが
ら、各列の部分積を累積的に加算する。この累積加算に
はいわゆる木（ツリー）構造に配置された桁上げ保存加
算器（CPA:carry-save adder）、例えば、２進木やワラ
ス（Wallace ）ツリーを用いる。

【００１１】図１１は、部分積加算用桁上げ保存加算器
群１０１ｃにおいて、図１０に点線で示す一列分（ｂ0
ａ11，ｂ1 ａ10，…，ｂ11ａ0 ）についての加算を担
う、ワラス・ツリー構造の加算器群を示している。ツリ
ーを構成する、桁上げ保存加算器４ｗは、４つの入力
と、１つの桁上げ入力との、５つの入力に対応して、１
つの和出力、２つの桁上げ出力を備える。第１段の、３
つの桁上げ保存加算器４ｗの各入力には、同一桁（同じ
重み）の部分積ｂ0 ａ11，ｂ1 ａ11，…，ｂ11ａ0が入
力される。各部分積の和は、ツリー構造の第２段、第３
段の複数の加算器４ｗを伝搬し、図示しない桁上げ伝搬
加算器（CPA:carry-propagate adder ）に出力される。
同図中、各加算器４ｗへの１つ下位の桁の図示しないワ
ラス・ツリーからの桁上げ入力及び１つ上の桁の図示し
ないワラス・ツリーへの桁上げ出力は、夫々三角の矢印
によって示されている。他の桁（列）のワラス・ツリー
も部分積の入力数に応じた加算器を備えて同様に、配列
分だけ構成される。

【００１２】図１２は、桁上げ保存加算器４ｗの構成例
を示している。加算器４ｗは、４つの入力ｄ0 〜ｄ3 か
ら桁上げ出力Ｃout を得る第１の論理回路グループと、
４つの入力ｄ0 〜ｄ3 の和と、下位桁からの桁上げ入力
とから和Ｓを得る第２の論理回路グループと、４つの入
力ｄ0 〜ｄ3 から生じる桁上げと、４つの入力ｄ0 〜ｄ
3 の和と、下位桁からの桁上げ入力Ｃinとから桁上げ出
力ＣＣを得る第３の論理回路グループと、によって構成
される。

【００１３】このようにして、部分積生成回路１０１ｂ
によって生成された被乗数Ａ及び乗数Ｂについての複数
の部分積は、部分積加算用桁上げ保存加算器群（例え
ば、ワラス・ツリー）１０１ｃによって桁上がりが上位
の桁に伝搬するように加算処理される。各桁の和出力、
桁上がり出力が乗算アレイ１０１から桁上げ伝搬加算器
によって構成される最終加算器１０２に与えられ、桁上
がりが上位桁に伝搬する最終の加算が行われ、２進数の
形の積Ｐに整えられる。そして、この積Ｐと加算数Ｃと
の加算が加算器１０３によって行われ、Ａ×Ｂ＋Ｃの演
算結果が得られる。

【００１４】図１３は、他の乗算器の構成例を示してお
り、同図において、図８と対応する部分には同一符号を
付し、かかる部分の説明は省略する。この例では、図８
に示される乗加減算器が乗算器と加算器とを連結して構
成されるのに対し、乗算器、加算器をバスやバイパス線
を介して接続することによって、独立した乗算器、加算
器を用いて乗加減算の演算を行う構成としている。この
構成では、乗加減算以外に、加算、乗算を独立に実行で
きるので演算の自由度が大きい利点がある。このため、
多くの汎用ＤＳＰをはじめ、汎用マイクロプロセッサの
殆どが、このような構成の演算器を実装している。

【００１５】上述した乗算器と加算器とを直列に接続し
た形式の乗加減算器において不具合な点は、乗算終了後
に加算を行うため、独立した乗算器、加算器で夫々演算
を行った場合と、演算の実行時間に大差がないことであ
る。

【００１６】図１４は、かかる不具合を改善した乗加減
算器（浮動小数点型）の一例を示している。この構成に
よれば、乗加減算の演算を乗算あるいは加算を行うのに
必要な実行時間と同等な時間で実行することができるも
のであり、以下に説明する。

【００１７】図１４において、乗算アレイ２０１は、供
給される第１のオペランドＡの仮数部Ｆａと、第２のオ
ペランドＢの仮数部Ｆｂとの乗算を行う。乗算アレイ２
０１は、前述したように、木状に接続された桁上げ保存
加算器（ＣＳＡ）群によって構成されており、部分積が
キャリー・セーブ・フォーム（和成分Ｆｓｓ，キャリー
成分Ｆｃｃ）で得られる。この例を図１５に示す。桁合
わせシフタ２０２は、加算すべき第３のオペランドＣの
仮数部Ｆｃの桁合わせを行うためのバレルシフタであ
る。最終加算器９０３は、複数ビットの和成分Ｆｓｓ、
キャリー成分Ｆｃｃ、オペランドＣの仮数部Ｆｃの３つ
の入力を桁上げ伝搬加算する、桁上げ伝搬加算器であ
る。キャリー・セーブ・フォーム（和成分Ｆｓｓ，キャ
リー成分Ｆｃｃ）で求められた第１、第２のオペランド
の仮数部の積Ｆａ×Ｆｂを２進数に変換すると共に、第
３のオペランドの仮数部Ｆｃの加算を行う。先行１検出
回路２０４は、正規化の為に必要なシフト数を求める。
正規化シフタ２０５は、演算結果Ｆｂｂの正規化用のバ
レルシフタ、丸め回路９０６は演算結果Ｆｂｂに丸め処
理を行う。

【００１８】次に、この乗加減算器における演算処理動
作について説明する。まず、第１、第２のオペランド
Ａ，Ｂの仮数部Ｆａ，Ｆｂが、乗算アレイ２０１に入力
され乗算が行われる。積はキャリー・セーブ・フォーム
（和成分Ｆｓｓ，キャリー成分Ｆｃｃ）で求められる。
オペランドＣの仮数部Ｆｃは桁合わせシフタに入力さ
れ、乗算処理に並行して桁合わせが行われる。桁合わせ
は、｜Ｅａ＋Ｅｂ−Ｅｃ｜だけ、シフトすることに
よって行われる。ここで、Ｅａ，Ｅｂ，Ｅｃは、オペラ
ンドＡ，Ｂ，Ｃの指数部である。積（和成分Ｆｓｓ，キ
ャリー成分Ｆｃｃ）とオペランドＦｃは、３入力加算器
で加算され、２進数の乗加減算結果Ｆｂｂが求められ
る。乗加減算結果Ｆｂｂは、正規化され、さらに丸め処
理が行われる。

【００１９】このように乗算アレイ２０１における乗算
と桁合わせシフタ２０２における桁合わせシフトとを並
行して実行し、積を求める最終加算（Ｆｓｓ＋Ｆｃｃ）
とオペランドＦｃとの加算を３入力加算器２０３を用い
て一度に実行することによって、乗加減算の演算を加
算、乗算と同じ実行時間内に実行することができる。

【００２０】しかしながら、上記構成の乗加減算の演算
器においても別の不具合がある。すなわち、桁合わせを
行う桁合わせシフタ２０２、積の和成分Ｆｓｓ，キャリ
ー成分Ｆｃｃ、及びオペランドＦｃを加算する３入力加
算器２０３、正規化シフトの為のシフト数を算出する先
行１検出回路２０４に、約１６０ビット（ＩＥＥＥ７５
４規格浮動小数点倍精度の場合）のビット幅を必要とす
る。このため、ハードウェア量が増大し、実行速度の高
速化も妨げられている。（バレルシフタ）ところで、こ
のような演算装置においては、データを必要な量（桁
数）だけシフトするためにバレルシフタが用いられる。
バレルシフタにおいては、一般に、シフト量は２のべき
乗の数にて指定される。また、配線面積を最小とするた
めに、図２７に示すような構成となっている。

【００２１】すなわち、データ入力におけるビット数を
２ⁿとした場合、図２５に示すような２入力１出力のセ
レクタをｎ段使用して、バレルシフタを実現している。
このシフタが動作すると、信号の通過経路にあたるトラ
ンジスタ対がＯＮとなることから、ｎ×２ⁿ対のトラン
ジスタにおいて電力が消費されることになる。また、バ
レルシフタの動作速度は信号が通過する経路上にあるト
ランジスタ対の数によって大きく支配されることから、
従来の構成においてはｎ段分のトランジスタ対による遅
延時間によって動作速度が決定づけられている。

【００２２】一般に、計算機システムでは、いわゆるデ
ータのビットシフト演算のために右方向シフトと左方向
シフトの両方向のシフト機能を具備している必要があ
る。そこで、図２８に示すような、左方向へのバレルシ
フタ及び右方向へのバレルシフタを別々に備え、データ
の左右へのシフト方向をセレクタによって選択してい
る。

【００２３】しかしながら、この構成においては配線量
の増加が顕著である。このため、図２９に示すような、
左あるいは右への単一方向にのみシフトを行うバレルシ
フタの前後に、ビット順を逆転するビット順逆転回路を
付加することによって、ハード量の増加を抑えながら左
右両方向へのビットシフトを実現するものが提案されて
いる。この場合には、ビット順逆転回路による動作速度
の低下が大きな問題となる。

【００２４】従って、高速、低消費電力、省面積といっ
た、大規模集積回路におけるニーズを全て満たすことは
困難であり、使用個所に応じた回路の使い分けがなされ
ている。

【００２５】

【発明が解決しようとする課題】

（乗加減算器）このように、従来の乗加減算方式では演
算の実行に長時間を要する。また、乗加減算演算を高速
に実行するには非常にビット幅の大きい加算器、先行１
検出器等多くのハードウェアを必要とし、また、この点
が高速化の妨げとなっていた。

【００２６】よって、本発明は、比較的に少ないハード
ウェア構成で乗加減算の演算速度の高速化を実現し得る
乗加減算演算器を提供することを目的とする。（バレルシフタ）上述したバレルシフタの従来技術にお
いては、高速、低消費電力、省面積、という、一般的に
相矛盾するような要求については、ある程度の妥協を余
儀なくされてている。すなわち、従来の構成におけるバ
レルシフタでは、他の加算器のような回路とは異なり、
シフタを構成しているセレクタ回路のほとんど全てが動
作することから消費電力が大きくなる傾向がある。動作
速度についても、高速であることが要求される。更に、
バレルシフタでは配線領域の占める面積が大きく、マイ
クロプロセッサ等における演算回路の回路面積について
決定的な要因となり得る。また、上述した乗加減算器の
コンパクト化、動作の高速化の実現のために、そこで用
いられるバレルシフタについてもコンパクトな構成、動
作の高速化の実現が求められている。

【００２７】よって、他の発明は、このバレルシフタに
対する相矛盾する省面積、高速、低消費電力という３つ
の要求を、高い次元で両立させることを目的とする。

【００２８】

【課題を解決するための手段】

（乗加減算器）上記目的を達成するために本発明の固定
小数点の乗加減算器は、入力される第１及び第２のオペ
ランドを乗算した乗算値と、入力される第３のオペラン
ドとの、加算あるいは減算を行う固定小数点演算の乗加
減算器において、所定乗算アルゴリズムに従って、上記
第１及び第２のオペランドに対応する複数の部分積を生
成する部分積生成回路と、上記複数の部分積の加算と、
上記第３のオペランドの加算若しくは減算とを、木構造
に配列された複数の加算器群によって行って減算して重
み付された複数の乗算中間値を出力する乗算アレイと、
上記複数の乗算中間値を加算して乗加減算値を求める桁
上げ伝搬型加算器と、を備えることを特徴とする。

【００２９】また、上記目的を達成するため本発明の浮
動小数点の乗加減算器は、入力される第１及び第２のオ
ペランドを乗算した乗算値と、入力される第３のオペラ
ンドとの、加算あるいは減算を行う浮動小数点演算の乗
加減算器において、所定乗算アルゴリズムに従って、上
記第１及び第２のオペランド各々の仮数部の各値に対応
する複数の部分積を生成する部分積生成回路と、上記第
３のオペランドの指数部の値が上記第１及び第２のオペ
ランドの積の指数部の値と等しくなるように、上記第３
のオペランドの仮数部の値の桁合わせを行うシフト回路
と、上記複数の部分積の加算と、桁合わせされた上記第
３のオペランドの仮数部の値のうち、上記第１及び第２
のオペランドの仮数部の積の演算に割当てられた桁数に
よって表される値内の、下位桁の各ディジットの値の加
算若しくは減算とを、木構造に配列された複数の加算器
群によって行って重み付された複数の乗算中間値を出力
する乗算アレイと、上記複数の乗算中間値を加算して下
位桁の乗加減算値を求める桁上げ伝搬型加算器と、桁合
わせされた上記第３のオペランドの仮数部の値のうち、
上記第１及び第２のオペランドの仮数部の積の演算に割
当てられた桁数によって表される値を超える、上位桁の
値と、上記桁上げ伝搬型加算器の桁上げ出力とを、加算
して上位桁出力値を得る増分加算器と、上記上位桁出力
値及び上記下位桁の乗加減算値をビット結合して最終乗
加減算値を得る手段と、を備えることを特徴とする。

【００３０】上記乗算アレイを構成する加算器群とし
て、和を和成分、桁上げ成分に分けて求める桁上げ保存
型加算器、冗長数を用いて加算するＳＤ加算器、ＰＤ加
算器、全加算器等を用いることが可能である。（バレルシフタ）上記目的を達成するために本発明のバ
レルシフタは、少なくともデータ入力、データ出力、制
御入力を持ち、入力されるデータを制御入力によって指
定されたビット数だけシフトして出力するバレルシフタ
において、供給されるｌ（整数）ビットからなる入力デ
ータから、４つのビット信号を出力するｌ個の信号シフ
ト手段と、各信号シフト手段が出力する４つのビット信
号の中から１つを選択するｌ個のセレクト手段と、供給
される制御入力をデコードして、各セレクト手段に選択
すべきビット信号を指令する制御信号を与える制御信号
生成手段と、を備え、上記ｌ個の信号シフト手段のうち
ｉ番目の信号シフト手段は、入力データのｉ番目のビッ
ト信号に対し、０ビット、ｎ（整数）ビット、ｍ（整
数）ビット、ｍ＋ｎビット、ビット位置をシフトした位
置にある４つのビット信号を出力するようになされる、
ことを特徴とする。上記信号シフト手段及びセレクト手
段は、入力データのビット数、取扱うシフトビット数の
範囲に応じて所要段数だけ縦列接続される。なお、通常
はｎ及びｍは、２のべき乗の数を用いる。

【００３１】また、本発明の両方向シフトのバレルシフ
タは、少なくともデータ入力、データ出力、制御入力を
持ち、入力されるデータを制御入力によって指定された
ビット数だけシフトして出力するバレルシフタにおい
て、供給されるｌ（整数）ビットからなる入力データか
ら、４つのビット信号を出力するｌ個の第１の信号シフ
ト／ビット順逆転手段と、上記第１の信号シフト／ビッ
ト順逆転手段各々が出力する４つのビット信号の中から
１つを選択するｌ個の第１のセレクト手段と、上記ｌ個
の第１のセレクト手段から入力されるｌ個の出力から、
４つのビット信号を出力するｌ個の信号シフト手段と、
各信号シフト手段が出力する４つのビット信号の中から
１つを選択するｌ個の第２のセレクト手段と、上記ｌ個
の第２のセレクト手段から入力されるｌ個の出力から、
４つのビット信号を出力するｌ個の第２の信号シフト／
ビット順逆転手段と、前記第２の信号シフト／ビット順
逆転手段各々が出力する４つのビット信号の中から１つ
を選択するｌ個の第３のセレクト手段と、供給される制
御入力をデコードして、各セレクト手段に選択すべきビ
ット信号を指令する制御信号を与える制御信号生成手段
と、を備え、上記ｌ個の第１の信号シフト／ビット順逆
転手段のうちｉ番目の第１の信号シフト／ビット順逆転
手段は、入力データのｉ番目のビット信号に対し、変化
なし、ビット順逆転、ｏ（整数）ビットシフト、ビット
順逆転及びｏ（整数）ビットシフト、となる関係にある
４つのビット信号を出力し、上記ｌ個の信号シフト手段
のうちｉ番目の信号シフト手段は、入力されるｉ番目の
ビット信号に対し、シフトなし、ｐ（整数）＋ｑ（整
数）ビット、ｐ（整数）ビット、ｑ（整数）ビット、ビ
ット位置をシフトした位置にある４つのビット信号を出
力し、上記ｌ個の第２の信号シフト／ビット順逆転手段
のうちｉ番目の第２の信号シフト／ビット順逆転手段
は、入力データのｉ番目のビット信号に対し、変化な
し、ビット順逆転、ｒ（整数）ビットシフト、ｒ（整
数）ビットシフト及びビット順逆転、となる関係にある
４つのビット信号を出力する、ことを特徴とする。信号
シフト手段及びセレクト手段は所要段数だけ縦続接続す
ることができる。

【００３２】

【作用】

（乗加減算器）上記構成において、この発明では、まず
オペランドＡ、及びＢの仮数部Ｆａ，Ｆｂが、乗算アレ
イに入力され乗算が行われる。乗算アレイは木状に接続
されたキャリー・セーブ・アダーで構成されており、積
はキャリー・セーブ・フォームで求められる。オペラン
ドＣの仮数部Ｆｃは桁合わせシフタに入力され、Ｆａ，
Ｆｂの乗算処理に並行して桁合わせが行われる。桁合わ
せは、｜Ｅａ＋Ｅｂ−Ｅｃ｜だけ、シフトすることに
よって行われる。ここで、Ｅａ，Ｅｂ，Ｅｃは、オペラ
ンドＡ，Ｂ，Ｃの指数部である。桁合わせシフト結果Ｆ
c shift は、（Ｆａ×Ｆｂ）の各デジットと同じ桁にな
る部分Ｆc low とそれより上位の部分Ｆchighとに分割
される。Ｆc low は乗算アレイに入力され、部分積とと
もに加算され、積がキャリー・セーブ・フォーム（和成
分Ｆｓｓ，キャリー成分Ｆｃｃ）で求められる。和成分
Ｆｓｓ，キャリー成分Ｆｃｃは、最終加算器で加算さ
れ、乗加減算演算結果の下位側Ｆbb lowが求まる。ま
た、Ｆc highは、最終加算のキャリーの値によってイン
クリメントされ、乗加減算演算結果の上位側Ｆbb high
が求まる。また、インクリメント結果は、先行１検出回
路に入力され、正規化シフトに必要なシフト・ステップ
数を算出する。この結果をもとに、乗加減算演算結果Ｆ
ｂｂ（Ｆbb high とＦbb lowのビット結合）は正規化さ
れ、丸め処理が施される。（バレルシフタ）入力データのビット長がＬであると
き、本発明のバレルシフタにおける第１の構成において
は信号シフト手段ならびにセレクト手段を所要段数だけ
縦続接続したものを入力データの各ビットに対応する数
Ｌだけ並列に設けておき、与えられたシフトビット数か
らセレクト手段を動作させるための制御信号生成手段か
らの制御信号を、並列に並んでいる各ビット位置のセレ
クト手段に供給する。このとき、並列に並んでいるセレ
クト手段については、それぞれ同一の制御信号によって
動作することから、制御信号生成手段は垂直方向の各セ
レクト手段毎に一つあれば足りることになる。これらの
手段により、入力されたデータは各々の信号シフト手段
＋セレクト手段においてビット位置を順次変更されてい
き、最後に所望のビット数だけシフトした結果が得られ
る。ここで、Ｌ＝２ⁿ（ｎは整数）である場合について
考えると、従来の２入力１出力のセレクト手段を用いた
構成では、信号が入力されてから出力に現われるまで
に、合計ｎ段のセレクト手段を通過することになるが、
本発明による構成ではｎ／２段（ｎが奇数である場合は
ｎ／２＋１段）のセレクト手段を通過するだけで済むこ
とになり、高速化ならびに消費電力の低減を図ることが
できる。さらには、通常信号シフト手段とセレクト手段
とは入力データのビット列に対して垂直方向に段組みさ
れていることから、これらの手段を結合する配線におい
て、従来の２入力１出力セレクタを用いた方式では２組
必要となるのに対し、本発明による構成では１組で済
む。しかも、トランジスタのスイッチング確立を平均で
２５％低減できることから、更に消費電力を低減でき
る。また、セレクト手段に使用される素子の数は、２入
力１出力のセレクト手段を用いた場合に対して、８入力
１出力等の、４入力１出力以外の構成とした場合には増
加してしまうのに対し、４入力１出力のセレクト手段を
用いた場合には全く同じとなることから、ハードウエア
の増加量は最小限に抑えられることになる。

【００３３】また、本発明のバレルシフタにおける第２
の構成においては、データ入力に近い側に、ビット順逆
転を行った後にシフトビット数の大きなシフトを行える
ような信号シフト／ビット順逆転手段ならびにセレクト
手段を縦続接続したものを入力データのビット長Ｌだけ
並列に設けておき、これに引き続いて、第１の構成にお
ける信号シフト手段＋セレクト手段を所要段数だけ縦続
接続してあり、最後にシフトビット数の大きなシフトを
行った後にビット順逆転を行えるような信号シフト／ビ
ット順逆転手段を接続する。このとき、制御信号生成手
段においては、異なる２つの量のシフトビット数に応じ
て制御信号を生成するものに加えて、あるシフトビット
量のシフト及び、ビット順逆転の有無に応じて制御信号
を生成するものを、この構成におけるシフトの最初と最
後のセレクタ段に対して用いる。まず、ビット順逆転を
行わない場合には、この最初と最後のセレクタ段におい
ては、ビット位置のシフトのみが行われ、ある方向への
ビットシフトが全体として行われることになる。そし
て、最初と最後の段において、ビット順逆転を行うと、
入力されたデータはまずビット順を逆転されたのちに所
定の量だけのビットシフト操作を受け、最後にもう一度
ビット順を逆転されることによって、逆方向へのシフト
動作が実現される。このとき、第１の構成におけると同
様の理由によって、従来の２入力１出力セレクタを用い
たシフタの前後にビット逆転機構を設けた構成に対し
て、信号が通過するセレクタの段数が大幅に減少する。
よって、シフト動作の高速化ならびに低消費電力化が達
成できる。さらには、入力データのビット数を２ⁿ（ｎ
は整数）とした時には、通常ビット順逆転を行うために
は２ⁿ本の配線が入力データのビット列に対して並行に
配置され、配線領域の増加によるシフタ回路面積の増大
が問題となるが、本発明による構成では、この２ⁿ本分
の配線を、２^n-1及び２^n-2ビットシフトを行うための
配線として共用することができるため、配線領域の面積
を２^n-1及び２^n-2本分低減することができる。また、
このとき入力データビット列に平行して敷設される配線
の最大長は、入力データビット列の横方向の長さに一致
するが、従来の構成ではビット順逆転を行ってから最大
ビット長のシフトを行うという最悪のケースでは、信号
が通過しなければならない配線長は、入力データビット
列の横方向の長さに、シフトによってビット位置が移動
する長さを加えたものとなることから、本発明により配
線による負荷容量を低減できる。なお、ビット順を逆転
させるための配線を具備していることから、ビット順の
変更をシフトの前後にて行う、あるいは単純にビット順
を逆転するような演算も可能である。

【００３４】

【実施例】以下、本発明の乗加減算器の実施例について
図面を参照して説明する。図１は、本発明の第１の実施
例である固定小数点乗加減算器を示すブロック図であ
り、同図において、図８と対応する部分には同一符号を
付している。

【００３５】この実施例の固定小数点乗加減算器は、乗
算アレイ３０１において、オペランドＡ及びＢの重み付
された部分積を累積的に加算する木（ツリー）構造の加
算器群を利用してオペランドＣを加算若しくは減算し、
加算結果を桁上げ伝搬加算器である最終加算器１０２に
よって２進数の形に整える。

【００３６】図２は、乗算アレイ３０１の構成例を示し
ており、まず、図９に示す従来例とと同様に、供給され
る２つのオペランドＡ及びＢの乗算を行う。乗算アレイ
３０１は、例えば、２次のブースのアルゴリズムを用い
ており、２次のブースのリコーダ３０１ａ、部分積生成
回路３０１ｂ、部分積加算用桁上げ保存加算器群（例え
ば、ワラス・ツリー）３０１ｃ、により構成される。２
４ビット固定小数点の演算を行う場合には、２次のブー
スのアルゴリズムにより、１２個の部分積が生成され、
ツリー構造の桁上げ保存加算器群で加算される。積は、
キャリー・セーブ・フォーム（和成分Ｆｓｓとキャリー
成分Ｆｃｃ）で算出される。

【００３７】図３は、部分積生成回路３０１ｂ及び部分
積加算用桁上げ保存加算器群３０１ｃを説明するもので
あり、同図において図１０と対応する部分には同一符号
を付している。この図は、部分積生成回路１０１ｂが出
力する、例えば、１２ビットの被乗数Ａ及び乗数Ｂにつ
いての、部分積を数値としての重み付をして配列した例
を概念的に示している。同図において、黒丸はある部分
積を示している。部分積の配列は、１２ビットの被乗数
Ａ、１２ビットの乗数Ｂ、により、行方向に２４ビッ
ト、列方向に１２ビットであり、同一列は同一桁を示
す。なお、同図に示される部分積ｂ0 ａ0 ，ｂ0 ａ1 ，
…，ｂ11ａ11は、説明の便宜上付されたものである。こ
の部分積の配列の中に、オペランドＣ（＝ｃ11，ｃ10，
…，ｃ1 ，ｃ0 ）が桁合せして配置される。減算の場合
はオペランドＣの補数の加算となる（以下、同様であ
る）。

【００３８】桁上げ保存加算器群３０１ｃは、生じた桁
上げを次段に繰上げるようにして桁上げを保存しなが
ら、各列の部分積を累積的に加算する。この累積加算に
はいわゆる木構造に配置された桁上げ保存加算器（CPA
）、例えば、２進木やワラス・ツリーを用いる。

【００３９】図４は、部分積加算用桁上げ保存加算器群
３０１ｃにおいて、図３に点線で示す一列分（ｂ0 ａ1
1，ｂ1 ａ10，…，ｂ11ａ0 ）についての加算を担う、
ワラス・ツリー構造の加算器群を示している。ツリーを
構成する、桁上げ保存加算器４ｗは、図１２に示される
ものと同じであり、４つの入力と、１つの桁上げ入力と
の、５つの入力に対応して、１つの和出力、２つの桁上
げ出力を備える。また、桁上げ保存加算器３ｗは、３つ
の入力に対応して、１つの和出力、１つの桁上げ出力を
備える全加算器である。第１段の、３つの桁上げ保存加
算器４ｗの各入力には、同一桁（同じ重み）の部分積ｂ
0 ａ11，ｂ1 ａ11，…，ｂ11ａ0 が加えられる。第２段
の加算器３ｗには、オペランドＣのｃ11あるいはその補
数が入力される。各部分積の和は、ツリー構造の第２
段、第３段の複数の加算器４ｗを伝搬し、オペランドＣ
の１ビット分ｃ11が加算されて、図示しない桁上げ伝搬
加算器（CPA ）である最終加算器１０２に出力される。
同図中、各加算器４ｗ，３ｗへの１つ下位の桁の図示し
ないワラス・ツリーからの桁上げ入力及び１つ上の桁の
図示しないワラス・ツリーへの桁上げ出力は、夫々三角
の矢印によって示されている。他の桁（列）のワラス・
ツリーも部分積の入力数に応じた数の加算器、オペラン
ドＣを部分積に加え合わせる加算器を備えて同様に、配
列分（桁数分）だけ構成される。

【００４０】このように、本乗算アレイ３０１で最も重
要かつ特徴的な点は、図４に示すように外部より他の値
Ｃi を入力することができ、この値Ｃi を部分積と同様
にワラス・アレイの中で部分積の加算と同時に加算（あ
るいはｃの補数の加算による減算）をすることができる
ことである。図４では全加算器をツリー構造の加算器群
（ワラス・ツリー）に挿入して外部からの入力を実現し
た。全加算器を挿入することが、本乗算アレイのクリテ
ィカル・パスに全く影響を与えない利点に着目すべきで
ある。

【００４１】最終加算器１０２は、キャリー・セーブ・
フォーム（桁上げ成分Ｆｃｃ、和成分Ｆｓｓ）で出力さ
れたアレイ出力を２進数に変換する、例えば、２４ビッ
トのオペランドＡ及びＢの入力に対応して４８ビットを
出力する桁上げ伝搬加算器である。なお、乗算アレイを
構成する加算器群として、上述した和を和成分、桁上げ
成分に分けて求める桁上げ保存型加算器の他、冗長数を
用いて加算するＳＤ加算器、ＰＤ加算器、全加算器等を
用いることが可能である。

【００４２】次に、本乗加減算器の動作を説明する。ま
ず、第１及び第２のオペランドＡ，Ｂは、乗算アレイ３
０１に入力され乗算が行われる。乗算アルゴリズムとし
て２次のブースのアルゴリズムを用いた場合、１２個の
部分積が、全加算器４ｗにより構成される、同じ重み
（同じ桁）の部分積の和を得るワラス・ツリーで加算さ
れる。ワラス・ツリーは、各桁毎に設けられ、ある桁の
ツリーにおける桁上げ分が次段のツリーで加算されるよ
うにして逐次的に加算される。一方、第３のオペランド
Ｃも乗算アレイ３０１に入力され、オペランドＣの各桁
に対応するワラス・ツリーの加算器によってオペランド
Ｃの各桁の値が同じ重みの部分積と直接加算される。こ
の結果、乗算アレイからは、キャリー・セーブ・フォー
ムで乗加減算の演算結果Ａ×Ｂ＋Ｃが算出される。最終
加算器では、キャリー・セーブ・フォームで求められた
乗加減算の演算結果Ａ×Ｂ＋Ｃが２進数に変換される。

【００４３】このように第３のオペランドＣの加算を乗
算アレイ３０１で（Ａ×Ｂ）を求める部分積の加算と同
時に行うことによって、第１、第２のオペランドの積
（Ａ×Ｂ）と第３のオペランドＣを加算する加算器１０
３、２０３を省略することができる。これによって、高
速化かつ省ハードウェアである乗加減算の演算器を実現
することが可能となる。

【００４４】次に、第２の実施例について説明する。上
述した固定小数点乗加減算器を浮動小数点乗加減算器の
仮数部演算器に用いることによって、同様に高速化、省
ハードウェア化を図った浮動小数点乗加減算器を得るこ
とが可能となる。図５は、このような例を示す浮動小数
点乗加減算器の仮数部演算器を示したブロック図であ
る。

【００４５】同図において、乗加減算器は、乗算アレイ
４０１、最終加算器４０２、桁合せシフタ４０３、イン
クリメンタ（増分加算器）４０４、先行１検出回路４０
５、正規化シフタ４０６、丸め回路４０７によって構成
される。Ａ×Ｂ＋Ｃの演算を行う浮動小数点乗加減算器
の場合、積（Ａ×Ｂ）の値よりも、Ｃの値が大きい場合
がある。そこで、この構成では、オペランドＡ，Ｂの仮
数部の積（Ｆａ×Ｆｂ）を表す２進値とオペランドＣの
仮数部Ｆｃを表わす２進値とが共通する桁幅（下位ビッ
トＦc low ）の部分について、乗算アレイ４０１を用い
て加算処理（Ｆａ×Ｆｂ＋Ｆc low ）を行う。Ｆｃが
（Ｆａ×Ｆｂ）を表す２進値の桁幅を超える桁幅の部分
（上位ビットＦc high）については、そのままＦc high
を出力する。ただし、加算処理（Ｆａ×Ｆｂ＋Ｆc low
）において桁上げが生じた場合、インクリメンタ４０
４によってＦc highに「１」を付加える。そして、正規
化シフタに、（Ｆａ×Ｆｂ＋Ｆc low ）と、Ｆc highあ
るいは桁上げによってインクリメントされたＦc high＋
１とを、入力して、桁を揃えたＦａ×Ｆｂ＋Ｆｃの２進
値表示を得、Ｆc highにおいて「１」となる先頭のビッ
ト位置（桁）を判別する先行１の検出結果に対応して正
規化する。そして、丸め回路４０７によって規定の丸め
処理を行う。

【００４６】次に、各部について説明する。乗算アレイ
４０１は、入力される正規化された２つのオペランドＡ
及びＢの仮数部Ｆａ及びＦｂの乗算を行う。乗算アレイ
４０１は、図１に示される乗算アレイ３０１と同様の構
成である。例えば、２次のブースのアルゴリズムを用い
ており、図２に示したような、２次のブースのリコー
ダ、部分積生成回路、部分積加算用桁上げ保存加算器群
（例えば、ワラス・ツリー）、によって構成される。倍
精度の演算を行う場合には、２７個の部分積が生成さ
れ、これらの各部分積はワラス・ツリーで加算され、キ
ャリー・セーブ・フォーム（桁上げ成分Ｆｃｃ，和成分
Ｆｓｓ）で積が算出される。

【００４７】図６は、第２の実施例における桁上げ保存
加算器４ｗを用いたワラス・ツリーの構成図である。４
段に配列された桁上げ保存加算器４ｗと、その間に挿入
された桁上げ保存加算器３ｗにより構成されている。前
述したように、桁上げ保存加算器４ｗは、４つの入力
と、１つの桁上げ入力との、５つの入力に対応して、１
つの和出力、２つの桁上げ出力を備える。また、桁上げ
保存加算器３ｗは、３つの入力に対応して、１つの和出
力、１つの桁上げ出力を備える。

【００４８】この乗算アレイ４０１で最も重要かつ特徴
的な点は、図４に示されるワラス・ツリーと同様に、外
部より他の値を入力することができ、部分積と同様にツ
リー構造（例えば、ワラス・ツリー）に配列された加算
器群のアレイの中で部分積の加算と同時に加算すること
ができることである。図６では、ワラス・ツリーに、３
つの入力に対応して、１つの和出力、１つの桁上げ出力
を備える全加算器３ｗを挿入して外部からの入力を可能
とした。ワラス・ツリーに全加算器３ｗを挿入しても、
乗算アレイ３０１の演算時間に関するクリティカル・パ
スに全く影響を与えていない。

【００４９】桁合わせシフタ４０３は、正規化された第
３のオペランドＣの仮数部Ｆｃと、乗算アレイ４０１内
に得られる積（Ｆａ×Ｆｂ）との、桁合わせを行う、例
えば、１０６ビットのバレル・シフタである。桁合わせ
シフタ４０３には、シフト・ステップ数として３つのオ
ペランドの指数部より求められた値｜Ｅａ＋Ｅｂ−Ｅ
ｃ｜が入力され、その分だけオペランドＣの仮数部Ｆ
ｃがシフトされる。前述したように、Ｅａ，Ｅｂ，Ｅｃ
は、夫々オペランドＡ，Ｂ，Ｃの指数部である。

【００５０】仮数部Ｆｃの桁合わせシフト結果Ｆc shif
t は、積（Ｆａ×Ｆｂ）の各デジットと同じ桁になる部
分Ｆc low と、それより上位の部分Ｆc highとに分割さ
れる。Ｆc low は乗算アレイ４０１に入力され、Ｆc hi
ghはインクリメンタ４０４に入力される。

【００５１】最終加算器４０２は、キャリー・セーブ・
フォームで出力されたアレイ出力（和成分Ｆｓｓ，桁上
げ成分Ｆｃｃ）を２進数Ｆbb lowに変換する１０６ビッ
トの桁上げ伝搬加算器である。Ｆbb lowは、正規化シフ
タ１０６に入力される。また、キャリーｃｃは、インク
リメンタ４０４に入力される。

【００５２】インクリメンタ４０４は、乗加減算の演算
結果の上位部分Ｆbb high を計算する５３ｂビットのイ
ンクリメンタである。インクリメンタ４０４では、Ｆc
high＋１を求め、最終加算器４０２のキャリーＣＣの値
によって、Ｆc high＋１，Ｆc highのいずれかを選択、
Ｆbb high として出力する。先行１検出回路４０５に、
Ｆbb high が入力され先行「１」の位置が検出される。
出力値Ｓnormは、正規化シフトのステップ数として、正
規化シフタ４０６に入力される。

【００５３】正規化シフタ４０６は、乗加減算の演算結
果Ｆｂｂ（Ｆbb high ，Ｆbb lowのビット結合）の正規
化を行うバレル・シフタである。５３ビット幅の先行１
検出回路４０５の出力Ｓnormだけ左にシフトされた出力
Ｆｎを得る。丸め回路４０７は、例えば、ＩＥＥＥ７
５４規格に従って、出力Ｆｎの丸め処理を行い、最終演
算結果Ｆｍａｃを得る。

【００５４】次に、第２の実施例における（浮動小数
点）乗加減算器のより詳細な動作について、図５及び図
７を参照して説明する。図７は、乗加減算器におけるデ
ータ信号の流れを表している。

【００５５】まず、正規化されている第１のオペランド
Ａの仮数部Ｆａ及び第２のオペランドＢの仮数部Ｆｂ
は、乗算アレイ４０１に入力され乗算が行われる。本実
施例では、２次のブースのアルゴリズムを用いているの
で、２７個の部分積が４段の４−２コンパクタ（加算器
４ｗ）により構成されるワラス・ツリー（図６）で加算
される。一方、正規化されている第３のオペランドＣの
仮数部Ｆｃは、桁合わせシフタ４０３に入力され、乗算
アレイ４０１におけるＦａ，Ｆｂの乗算処理に並行して
桁合わせが行われる。桁合わせは、オペランドＡ，Ｂ及
びＣ各々の指数部である、Ｅａ，Ｅｂ及びＥｃに基づい
て、｜Ｅａ＋Ｅｂ−Ｅｃ｜だけシフトすることによ
って行われる。桁合わせシフト結果Ｆc shift は、積
（Ｆａ×Ｆｂ）の各デジットと同じ桁になる部分Ｆc lo
w と、積（Ｆａ×Ｆ）の桁幅を超える上位の部分Ｆc hi
ghとに分割される。

【００５６】Ｆc low は乗算アレイ４０１に入力され、
部分積と共にワラス・ツリーで加算され、乗加減算の演
算結果の下位部分がキャリー・セーブ・フォーム（和成
分Ｆｓｓ，キャリー成分Ｆｃｃ）で求められる。これら
の和成分Ｆｓｓ，キャリー成分Ｆｃｃは、最終加算器４
０２で加算され、２進数の乗加減算の演算結果の下位部
分Ｆbb lowが算出される。この際、キャリーオーバが発
生すると、このオーバ分をＦc highのビット幅に担わせ
るべく、最終加算器４０２のキャリー出力ＣＣは、イン
クリメンタ４０４に入力される。

【００５７】一方、桁合わせシフト結果Ｆc shift の上
位部分Ｆc highはインクリメンタ４０４に入力される。
Ｆc highからＦc high＋１が生成される。インクリメン
タ４０４において、最終加算器４０２のキャリーＣＣの
値が「１」のとき、Ｆc high＋１が選択され、キャリー
ＣＣの値が「０」のとき、Ｆc highが選択される。選択
されたＦc high＋１あるいはＦc highが、乗加減算の演
算結果の上位部分Ｆbbhigh として出力される。また、
インクリメンタ４０４の出力Ｆbb high は先行１検出回
路４０５に入力され、正規化シフトに必要なシフト・ス
テップ数Ｓnormが算出される。乗加減算の演算結果Ｆbb
high 及びＦbb lowはビット結合され、正規化シフタ１
０６においてシフト・ステップ数Ｓnorm分だけシフトさ
れ、正規化される。正規化された正規化結果Ｆｎは、丸
め回路１０７において、有効桁数に満たない下位ビット
（sticky）について、例えば、ＩＥＥＥ−７５４に準じ
た丸めが施され、乗加減算の演算結果Ｆｍａｃを得る。

【００５８】このように、第３のオペランドＣの加算を
乗算アレイ４０１で行うことにより、従来、約１６０ビ
ットのビット幅を必要とした、乗加減算器を構成する桁
合せシフタ２０２、加算器２０３、先行１検出器２０４
等の演算モジュールのビット幅を減らした構成を得るこ
とが可能となる。これによって、乗加減算の演算速度の
高速化を実現することができる。（バレルシフタ）次に、乗加減算器等の演算装置におい
て、データをシフトするために用いられるバレルシフタ
の改良について説明する。第１の実施例を図１６を参照
して説明する。同図は、入出力データ長が１６ビットで
あり、シフト量を４ビット長の２進数値ｂ8 ｂ4 ｂ2 ｂ
1 にて指定する単一方向バレルシフタの機能ブロック図
を示している。この例では、８、４、２、１ビットのシ
フトを行うかどうかを選択することによって、指定され
たシフト量だけのシフトを実現する。８ビット及び４ビ
ットのシフトは、１組の信号シフト手段と、４入力１出
力のセレクト手段とにて行われる。同様に、２ビット及
び１ビットのシフトは、１組のシフト段と、４入力１出
力のセレクト手段とにて実現される。

【００５９】図１７は、図１６に示された、初段の８ビ
ット＋４ビットシフトを行う４入力１出力のセレクト手
段ならびにセレクト手段を適切に動作させるための制御
信号を生成するセレクタ制御信号生成手段の構成例を示
している。図１６に示される１６ビット長のシフタを構
成するためには、もう一段、２ビット＋１ビットシフト
に対応する機構を縦続接続する。ここでは、セレクタ制
御信号生成手段に入力された２ビットのシフト量指示信
号をデコードして、４入力１出力のトランスミッション
ゲート形セレクタのトランジスタのうち、１組のｐチャ
ネル及びｎチャネルトランジスタを導通させることによ
り、信号シフト手段によって供給された信号の内の適切
なものを次の段あるいは出力に伝えるようになってい
る。このシフタについて、シフト量制御入力によって１
３ビットのシフトが指示された場合について考えて見
る。１３ビットというシフト量を２進数値にて表現する
と、（１１０１）となることから、８ビット、４ビット
及び１ビットシフトを行えば良いことになる。このこと
を図１６にて考えると、まず、初段の８ビット＋４ビッ
トシフト段においては、合計１２ビットのシフトが行わ
れることになり、続く２ビット＋１ビットのシフト段に
おいては、１ビットのシフトが行われることから、両段
合わせて１３ビットのシフトが実現される。例えば、デ
ータ入力においてビット１６にあったデータは、最初の
８ビット＋４ビットシフト段において、ビット位置が１
２ビット右方向にシフトされ、ビット位置が４ビット目
に相当する位置にまで移動する。その後、２ビット＋１
ビットシフト段において、１ビットだけ右方向にシフト
される結果、最終的には入力されたビット位置（１６）
から１３ビットだけ右にシフトした３ビット目のビット
位置にデータが現われる。

【００６０】図１８は、図１７において示した８ビット
＋４ビットシフト段における信号シフト手段ならびにセ
レクト手段の構成を示している。

【００６１】また、図２４は、従来の構成によって、８
ビットシフト及び４ビットシフトを独立して実行する場
合の信号シフト手段ならびにセレクト手段の接続形態を
示している。この場合、信号シフト手段の配線が縦方向
に占める面積は８本（図中配線８本分の高さとして示さ
れている）＋４本（同じく、配線４本分の高さとして示
されている）＝１２本の配線によって決定されるが、本
発明による図１８の構成においても同じく１２本分の配
線面積となることから、構成を変更することによる信号
シフト手段の占有面積の変化（増加）はないことにな
る。また、図１９に示す、本発明における４入力１出力
セレクト手段をトランスミッションゲートにて構成した
場合の回路と、図２５に示す、これと等価な従来の構成
による回路とを比較すると、セレクタを動作させるため
の制御信号線の本数が従来の４本から本発明における構
成では８本と増加しはするものの、トランジスタの数と
しては全く同じであり、制御信号線を除いてはハードウ
エアの増加はない。

【００６２】図１９及び図２５で、データ信号がそれぞ
れ上部から入力されて、出力されるまでの経路について
考えてみると、従来の構成では２つのトランジスタ対を
通過するのに対して、本発明による構成では１つのトラ
ンジスタ対を通過するだけであることから、信号経路に
おけるインピーダンスが半分に低下し、信号通過時の遅
延時間が減少するのと同時に、トランジスタ対における
電力消費量が減少することになる。

【００６３】すなわち、本発明のバレルシフタの第１の
実施例においては、セレクタの制御信号線の本数が若干
増加するが、制御信号を生成するためのハードウエアが
増加する代償として、シフタの高速化ならびに低消費電
力化を図れることになる。

【００６４】図２０はこの第１の実施例について、１段
のセレクタ段において実行されるビットシフト量の組み
合わせを変更したものであり、８ビット／１ビットシフ
トと、４ビット／２ビットシフトとを、それぞれ足し合
わせた数、すなわち図１８に示したような信号シフト手
段における横方向の配線の長さがほぼ等しくなるような
構成とすることによって、それぞれのセレクト手段にお
ける負荷容量を均等化させ、セレクタ段の前後に信号強
化用のバッファ回路を用いるような場合において、負荷
容量分担の設計を容易にするといった応用が可能であ
る。

【００６５】図２１に、本発明のバレルシフタの第２の
実施例を示す。この実施例は、入出力データ長が１６ビ
ットであり、シフト量が４ビット長の２進数値にて指定
され、シフト方向が１ビットの信号にて指定される、両
方向バレルシフタである。この例では、データ入力側か
らデータ出力側に向って順に、ビット順逆転＋８ビット
シフト、２ビットシフト＋１ビットシフト、４ビットシ
フト＋ビット順逆転を、それぞれ実行するセレクタ段
が、信号シフト／ビット順逆転手段あるいは信号シフト
手段に引き続いて接続されている。

【００６６】図２２は、図２１に示されるビット順逆転
を含むセレクト手段ならびにセレクタ制御信号生成手段
の構成例である。本発明のバレルシフタの第１の実施例
において２種類のシフト量を組み合わせる代わりに、１
種類のシフト量と、ビット順逆転操作とを組み合わせて
１段としているのが特徴である。そして、図２１に示す
構成においては、その初段に図２２に示すビット順逆転
＋８ビットシフトを行うブロックを設置した後、第１の
実施例における図１７に示すような構成を用いた２ビッ
ト＋１ビットシフトを実行するブロックを縦続接続す
る。そして、最後に図２１に示す構成において４ビット
シフトを行ってからビット順を逆転させる機能を持たせ
た機能ブロックを設置することによって、全体の両方向
バレルシフタを構成している。すなわち、４入力１出力
のセレクト手段を用いることによる特質は、第１の実施
例におけるものと同一であることになる。

【００６７】ここで、図２１に示す両方向シフタにおけ
るデータの流れについて説明する。例えば、１３ビット
の右方向へのシフトを行う場合について考える。図２１
に示したシフタにおいて、ビット順を逆転させない場合
に右方向へのシフトが行われるように信号シフト手段が
構成されているものとすると、まず、初段のビット順逆
転＋８ビットシフト段においては、８ビット右シフトの
みが行われる。そして、次の２ビット＋１ビットシフト
段において１ビットの右シフトが行われたのち、最後の
４ビットシフト＋ビット順逆転段においては、４ビット
右シフトのみを実行することによって、全体で１３ビッ
トの右シフトが実現される。すなわち、このシフタの初
段と最終段に設置されているビット順逆転機構を使用し
ないことによって、このシフタのディフォルトのシフト
方向である右方向へのシフトであることを指示し、入力
データのシフト量は、８ビットシフト＋４ビットシフト
＋１ビットシフトにより、１３ビットシフトとなる。

【００６８】ここで、入力データにおけるビット位置が
１６ビット目にあったデータが、シフタの１３ビット右
シフトの操作によってどのように流れていくのかについ
て説明すると、初段のビット順逆転＋８ビットシフト段
においては８ビットシフトのみの操作を受けて、１６ビ
ット目にあったデータのビット位置が８ビット目に移動
する。続いて、２ビット＋１ビットシフト段にて１ビッ
ト右シフトされて、ビット位置が７ビット目となる。そ
して、最後の４ビットシフト＋ビット順逆転手段におい
ては、４ビットシフトのみが行われて、最終的にはデー
タは３ビット目の位置に現われる。当初の１６ビット目
の位置から、１３ビットシフトした３ビット目の位置に
データがシフトされることがわかる。

【００６９】１３ビット左シフトの操作について説明す
る。この場合には、初段と最終段におけるビット順逆転
機構が両方動作する。まず、初段のビット順逆転＋８ビ
ットシフト段においては、入力データのビット順を逆転
した後に８ビット右シフトする。これにより、例えば、
当初０ビット目にあったデータは、７ビット目の位置に
まで移動する。そして、２ビット＋１ビットシフト段に
て１ビット右シフトされることによって６ビット目にビ
ット位置が移動する。最後の４ビットシフト＋ビット順
逆転段においては、６ビット目のデータを４ビット右シ
フトした後にビット順を逆転させる。これにより、６ビ
ット目の位置から論理的にはまず２ビット目の位置に移
動した後、ビット順逆転によって１３ビット目の位置に
移動することになる。０ビット位置のデータの１３ビッ
ト位置への左シフトが達成される。

【００７０】図２３は、図２２に示す信号シフト／ビッ
ト順逆転手段の構成例を示している。縦方向へは１６本
分の配線スペースが必要となることが分かる。このと
き、配線容量が最大となる信号パスは、同図におけるｂ
0 から入力されて、ｘ15に出力されるものであり、ちょ
うど入力データ列の横幅に相当する距離となる。

【００７１】図２６は、同じ機能を有する信号シフト／
ビット順逆転手段を、従来の２入力１出力セレクト手段
を用いて構成した例を示している。この場合、ビット順
逆転のみを行う信号逆転手段においてすでに１６本分の
縦方向への配線領域が必要となっている。さらには８ビ
ットシフトを行うための８本分の配線スペースが加わる
ことから、合わせて２４本分の配線スペースが必要とな
る。すなわち、信号シフト／ビット順逆転手段に要する
配線領域の面積という観点では、本発明のバレルシフタ
を用いたものの方が小さくて済む。また、図２６に示さ
れる従来の構成では、信号が入力されてから出力される
までの最長の信号パスは、同図中のｂ0 から入力されて
ｙ15を経由してｚ7 に至るという経路であるが、本発明
による図２３に示すものと比べると、ｙ15からｚ7にい
たる配線長が余分に加わっている。従って、本発明のバ
レルシフタを用いることによって、信号の伝搬距離を短
縮することができるから、シフト動作の高速化を図るこ
とが可能となる。

【００７２】

【発明の効果】

（乗加減算器）以上説明したように、本発明の乗加減算
器においては、オペランドＡ，Ｂ及びＣの乗加減算（Ａ
×Ｂ＋Ｃ）の演算を行うに際し、第３のオペランドＣの
加算を、第１及び第２のオペランドＡ，Ｂの乗算を行う
乗算アレイにおける部分積の加算と同時に行うようにし
たので、従来の乗加減算器に比較して、乗加減算器を構
成するシフタ、加算器、先行１検出器等の演算モジュー
ルのビット幅を減らしてコンパクトに構成することが可
能となり、乗加減算の演算速度をより一層高速化するこ
とが可能となる。（バレルシフタ）シフトを行うセレクタを従来の２入力
１出力のものに対して４入力１出力のものを使用するこ
とによって、入力データ信号がシフトされて出力される
までに通過する信号経路のトランジスタ対の数を従来構
成に比して略１／２にまで減少させることが可能とな
り、信号の通過に要する時間が短縮される。よって、シ
フト動作の高速化及びがトランジスタの消費電力の低減
が達成される。

【００７３】また、ビット順の逆転機構を利用した左右
両方向へのシフトにも同様に適用でき、配線面積の低減
と同時に低消費電力ならびに高速動作を達成することが
可能となる。勿論、本発明のバレルシフタを用いること
によって、乗算器等の演算装置のビット逆転演算を高速
かつ低消費電力にて実行することが可能となる。

【図面の簡単な説明】

【図１】本発明に係る乗加減算の構成を示すブロック
図。

【図２】本発明に係る乗加減算器における乗算アレイの
構成を示すブロック図。

【図３】ワラス・ツリーによる部分積と第３のオペラン
ドとの加算を説明する説明図。

【図４】加算器群によるワラス・ツリーの構成例を示す
説明図。

【図５】本発明に係る浮動小数点乗加減算器の構成を示
すブロック図。

【図６】加算器群によるワラス・ツリーの構成例を示す
説明図。

【図７】本発明に係る浮動小数点乗加減算器の動作を説
明する説明図。

【図８】従来の乗加減算器の構成例を示すブロック図。

【図９】従来の乗加減算器における乗算アレイの構成を
示すブロック図。

【図１０】ワラス・ツリーによる部分積の加算を説明す
る説明図。

【図１１】加算器群によるワラス・ツリーの構成例を示
す説明図。

【図１２】加算器４ｗ（４−２コンパクタ）の構成例を
示す論理回路図。

【図１３】従来の乗加減算演算器の他の構成例を示すブ
ロック図。

【図１４】従来の浮動小数点乗加減算器の構成例を示す
ブロック図。

【図１５】乗算アレイ２０１におけるワラス・ツリーの
構成例を示すブロック図。

【図１６】本発明のバレルシフタの第１の実施例を示
す、１６ビット長単一方向バレルシフタの構成図。

【図１７】第１の実施例において使用されるセレクト手
段、セレクタ制御信号生成手段及び周辺回路の構成例を
示すブロック図。

【図１８】本発明による１６ビット長バレルシフタの、
８ビット＋４ビット信号シフト手段の構成例を示すブロ
ック図。

【図１９】本発明における４入力１出力セレクト手段の
構成例を示すブロック図。

【図２０】上記バレルシフタの第１の実施例を、負荷分
散を考慮して構成変更した例を示すブロック図。

【図２１】第２の実施例である、１６ビット長両方向バ
レルシフタの構成例を示すブロック図。

【図２２】第２の実施例において使用されるセレクト手
段、セレクタ制御信号生成手段及び周辺回路の構成例を
示すブロック図。

【図２３】第２の実施例における１６ビット長両方向バ
レルシフタの８ビット信号シフト／ビット順逆転手段の
構成例を示すブロック図。

【図２４】バレルシフタの従来構成における、１６ビッ
ト長バレルシフタの８ビット及び４ビット信号シフト手
段の構成例を示すブロック図。

【図２５】従来構成における２入力１出力セレクト手段
の構成例を示すブロック図。

【図２６】従来構成における１６ビット長両方向バレル
シフタのビット順逆転手段ならびに８ビット信号シフト
手段の構成例を示すブロック図。

【図２７】従来の単一方向バレルシフタの構成例を示す
ブロック図。

【図２８】独立した左及び右シフタの出力を選択するこ
とによって両方向バレルシフタを構成した例を示すブロ
ック図。

【図２９】従来の構成における、単一方向バレルシフタ
の前後に入力データのビットの並びを逆に配列するビッ
ト順逆転機構を設けた両方向バレルシフタの構成例を示
すブロック図。

【符号の説明】

１０１，２０１，３０１，４０１乗算アレイ２０２, ４０３桁合わせシフタ１０２，２０３，４０２，最終加算器４０４インクリメンタ２０４，４０５先行１検出回路２０５，４０６正規化シフタ２０６，４０７丸め回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０６Ｆ 17/10

Claims

【特許請求の範囲】

【請求項１】入力される第１及び第２のオペランドを乗
算した乗算値と、入力される第３のオペランドとの、加
算あるいは減算を行う固定小数点演算の乗加減算器であ
って、所定乗算アルゴリズムに従って、前記第１及び第２のオ
ペランドに対応する複数の部分積を生成する部分積生成
回路と、前記複数の部分積の加算と、前記第３のオペランドの加
算若しくは減算とを、木構造に配列された複数の加算器
群によって行って重み付された複数の乗算中間値を出力
する乗算アレイと、前記複数の乗算中間値を加算して乗加減算値を求める桁
上げ伝搬型加算器と、を備えることを特徴とする乗加減算器。
【請求項２】入力される第１及び第２のオペランドを乗
算した乗算値と、入力される第３のオペランドとの、加
算あるいは減算を行う浮動小数点演算の乗加減算器であ
って、その仮数部演算器が、所定乗算アルゴリズムに従って、前記第１及び第２のオ
ペランド各々の仮数部の各値に対応する複数の部分積を
生成する部分積生成回路と、前記複数の部分積の加算と、前記第３のオペランドの仮
数部の値の加算若しくは減算とを、木構造に配列された
複数の加算器群によって行って重み付された複数の乗算
中間値を出力する乗算アレイと、前記複数の乗算中間値を加算して乗加減算値を求める桁
上げ伝搬型加算器と、を備えることを特徴とする乗加減算器。
【請求項３】入力される第１及び第２のオペランドを乗
算した乗算値と、入力される第３のオペランドとの、加
算あるいは減算を行う浮動小数点演算の乗加減算器であ
って、所定乗算アルゴリズムに従って、前記第１及び第２のオ
ペランド各々の仮数部の各値に対応する複数の部分積を
生成する部分積生成回路と、前記第３のオペランドの指数部の値が前記第１及び第２
のオペランドの積の指数部の値と等しくなるように、前
記第３のオペランドの仮数部の値の桁合わせを行うシフ
ト回路と、前記複数の部分積の加算と、桁合わせされた前記第３の
オペランドの仮数部の値の一部若しくは全部との加算又
は減算とを、木構造に配列された複数の加算器群によっ
て行って重み付された複数の乗算中間値を出力する乗算
アレイと、前記複数の乗算中間値を加算して乗加減算の演算値を求
める桁上げ伝搬型加算器と、を備える、ことを特徴とする乗加減算器。
【請求項４】入力される第１及び第２のオペランドを乗
算した乗算値と、入力される第３のオペランドとの、加
算あるいは減算を行う浮動小数点演算の乗加減算器であ
って、所定乗算アルゴリズムに従って、前記第１及び第２のオ
ペランド各々の仮数部の各値に対応する複数の部分積を
生成する部分積生成回路と、前記第３のオペランドの指数部の値が前記第１及び第２
のオペランドの積の指数部の値と等しくなるように、前
記第３のオペランドの仮数部の値の桁合わせを行うシフ
ト回路と、前記複数の部分積の加算と、桁合わせされた前記第３の
オペランドの仮数部の値のうち、前記第１及び第２のオ
ペランドの仮数部の積の演算に割当てられた桁数によっ
て表される値内の、下位桁の各ディジットの値の加算若
しくは減算とを、木構造に配列された複数の加算器群に
よって行って重み付された複数の乗算中間値を出力する
乗算アレイと、前記複数の乗算中間値を加算して下位桁の乗加減算値を
求める桁上げ伝搬型加算器と、桁合わせされた前記第３のオペランドの仮数部の値のう
ち、前記第１及び第２のオペランドの仮数部の積の演算
に割当てられた桁数によって表される値を超える、上位
桁の値と、前記桁上げ伝搬型加算器の桁上げ出力とを、
加算して上位桁出力値を得る増分加算器と、前記上位桁出力値及び前記下位桁の乗加減算値をビット
結合して最終乗加減算値を得る手段と、を備えることを特徴とする乗加減算器。
【請求項５】前記乗算アレイを構成する加算器群とし
て、和を和成分、桁上げ成分に分けて求める桁上げ保存
型加算器、冗長数を用いて加算するＳＤ加算器、ＰＤ加
算器、全加算器のうちいずれかが用いられることを特徴
とする請求項１乃至５のいずれか１つに記載の乗加減算
器。
【請求項６】少なくともデータ入力、データ出力、制御
入力を持ち、入力されるデータを制御入力によって指定
されたビット数だけシフトして出力するバレルシフタで
あって、供給されるｌ（整数）ビットからなる入力データから、
４つのビット信号を出力するｌ個の信号シフト手段と、各信号シフト手段が出力する４つのビット信号の中から
１つを選択するｌ個のセレクト手段と、供給される制御入力をデコードして、各セレクト手段に
選択すべきビット信号を指令する制御信号を与える制御
信号生成手段と、を備え、前記ｌ個の信号シフト手段のうちｉ番目の信号シフト手
段は、入力データのｉ番目のビット信号に対し、０ビッ
ト、ｎ（整数）ビット、ｍ（整数）ビット、ｍ＋ｎビッ
ト、ビット位置をシフトした位置にある４つのビット信
号を出力するようになされる、ことを特徴とするバレルシフタ。
【請求項７】少なくともデータ入力、データ出力、制御
入力を持ち、入力されるデータを制御入力によって指定
されたビット数だけシフトして出力するバレルシフタで
あって、供給されるｌ（整数）ビットからなる入力データから、
４つのビット信号を出力するｌ個の第１の信号シフト／
ビット順逆転手段と、前記第１の信号シフト／ビット順逆転手段各々が出力す
る４つのビット信号の中から１つを選択するｌ個の第１
のセレクト手段と、前記ｌ個の第１のセレクト手段から入力されるｌ個の出
力から、４つのビット信号を出力するｌ個の信号シフト
手段と、各信号シフト手段が出力する４つのビット信号の中から
１つを選択するｌ個の第２のセレクト手段と、前記ｌ個の第２のセレクト手段から入力されるｌ個の出
力から、４つのビット信号を出力するｌ個の第２の信号
シフト／ビット順逆転手段と、前記第２の信号シフト／ビット順逆転手段各々が出力す
る４つのビット信号の中から１つを選択するｌ個の第３
のセレクト手段と、供給される制御入力をデコードして、各セレクト手段に
選択すべきビット信号を指令する制御信号を与える制御
信号生成手段と、を備え、前記ｌ個の第１の信号シフト／ビット順逆転手段のうち
ｉ番目の第１の信号シフト／ビット順逆転手段は、入力
データのｉ番目のビット信号に対し、変化なし、ビット
順逆転、ｏ（整数）ビットシフト、ビット順逆転及びｏ
（整数）ビットシフト、となる関係にある４つのビット
信号を出力し、前記ｌ個の信号シフト手段のうちｉ番目の信号シフト手
段は、入力されるｉ番目のビット信号に対し、シフトな
し、ｐ（整数）＋ｑ（整数）ビット、ｐ（整数）ビッ
ト、ｑ（整数）ビット、ビット位置をシフトした位置に
ある４つのビット信号を出力し、前記ｌ個の第２の信号シフト／ビット順逆転手段のうち
ｉ番目の第２の信号シフト／ビット順逆転手段は、入力
データのｉ番目のビット信号に対し、変化なし、ビット
順逆転、ｒ（整数）ビットシフト、ｒ（整数）ビットシ
フト及びビット順逆転、となる関係にある４つのビット
信号を出力する、ことを特徴とする両方向シフトのバレルシフタ。
【請求項８】前記信号シフト手段及びセレクト手段が所
要段数だけ縦続接続されることを特徴とする請求項６又
は７記載のバレルシフタ。