JPH0887451A - アドレス変換を管理する方法およびアドレス変換マネージャ - Google Patents

Abstract

(57)【要約】 【目的】 ＰｏｗｅｒＰＣプロセッサ・ファミリ上のメ
モリ管理ユニットをプログラミングするための能力をマ
イクロカーネル・システムに提供する、ページ・テーブ
ル項目管理の方法および装置を提供する。 【構成】 ＰｏｗｅｒＰＣプロセッサは、仮想／物理マ
ッピングを管理するための限定された１組のページ・テ
ーブル項目（ＰＴＥ: Page Table Entry）を定義する。
本発明のページ・テーブル項目管理の方法および装置
は、２つまたはそれ以上のユーザ・プロセスが１つのメ
モリ・セグメントを共用するときにセグメントの別名化
によって、ＰＴＥの数が限られているという問題を解決
する。すなわち、ＰＴＥを複写するのではなく、セグメ
ントが別名化される。これにより、ＰＴＥの数が大幅に
削減される。さらに、本方法は、システムが実際にＰＴ
Ｅを使い果たすときに既存のＰＴＥのキャッシュを行
う。最近破棄されたＰＴＥのキャッシュにより、最近使
用したページにもう一度アクセスしたときに高速障害解
決が可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本明細書に開示する本発明は、一
般にデータ処理システムに関し、より具体的にはデータ
処理システム用のオペレーティング・システムの改良に
関する。

【０００２】ここに開示する本発明は、１９９４年６月
２２日に出願され、本出願人に譲渡され、参照により本
明細書の一部となる、ガイ・ジー・ソトマイヤー・ジュ
ニア（Guy G. Sotomayor, Jr.）、ジェームズ・エム・
マジー（James M. Magee）、およびフリーマン・エル・
ローソン・ザ＝サード（Freeman L. Rawson, III）によ
る"METHOD AND APPARATUS FOR MANAGEMENT OF MAPPED A
ND UNMAPPED REGIONSOF MEMORY IN A MICROKERNEL DATA
PROCESSING SYSTEM"という名称の関連米国特許出願第
２６３７１０号（ＩＢＭ整理番号BC9-94-053）に関連す
るものである。

【０００３】ここに開示されている本発明は、１９９４
年９月２８日に出願され、本出願人に譲渡され、参照に
より本明細書の一部となる、ジェームズ・エム・マジー
他による"CAPABILITY ENGINE METHOD AND APPARATUS FO
R A MICROKERNEL DATA PROCESSING SYSTEM"という名称
の関連米国特許出願第２６３３１３号（ＩＢＭ整理番号
BC9-94-071）にも関連するものである。

【０００４】ここに開示されている本発明は、１９９４
年６月２２日に出願され、本出願人に譲渡され、参照に
より本明細書の一部となる、ジェームズ・エム・マジー
他による"TEMPORARY DATA METHOD AND APPARATUS FOR A
MICROKERNEL DATA PROCESSING SYSTEM"という名称の関
連米国特許出願第２６３６３３号（ＩＢＭ整理番号BC9-
94-076）にも関連するものである。

【０００５】ここに開示されている本発明は、１９９４
年６月２２日に出願され、本出願人に譲渡され、参照に
より本明細書の一部となる、ジェームズ・エム・マジー
他による"MESSAGE CONTROL STRUCTURE REGISTRATION ME
THOD AND APPARATUS FOR A MICROKERNEL DATA PROCESSI
NG SYSTEM"という名称の関連米国特許出願第２６３７０
３号（ＩＢＭ整理番号BC9-94-077）にも関連するもので
ある。

【０００６】ここに開示されている本発明は、１９９４
年６月２２日に出願され、本出願人に譲渡され、参照に
より本明細書の一部となる、ジェームズ・エム・マジー
他による"ANONYMOUS REPLY PORT METHOD AND APPARATUS
FOR A MICROKERNEL DATA PROCESSING SYSTEM"という名
称の関連米国特許出願第２６３７０９号（ＩＢＭ整理番
号BC9-94-080）にも関連するものである。

【０００７】ここに開示されている本発明は、１９９４
年７月２７日に出願され、本出願人に譲渡され、参照に
より本明細書の一部となる、アズィーザ・ブシュラ・フ
ァルーキー（Aziza Bushra Faruqi）他による"SEPARATI
ON OF TRANSMISSION CONTROLMETHOD AND APPARATUS FOR
A MICROKERNEL DATA PROCESSING SYSTEM"という名称の
関連米国特許出願第２８１２１７号（ＩＢＭ整理番号BC
9-94-081XX）にも関連するものである。

【０００８】

【従来の技術】オペレーティング・システムは、コンピ
ュータ上で実行される最も重要なソフトウェアである。
すべての汎用コンピュータは、他のプログラムを実行す
るためのオペレーティング・システムを備えていなけれ
ばならない。通常、オペレーティング・システムは、キ
ーボードからの入力の認識、表示画面への出力の送出、
ディスク上のファイルおよびディレクトリの追跡、ディ
スク・ドライブおよびプリンタなどの周辺装置の制御の
ような基本的なタスクを実行する。より複雑なシステム
では、オペレーティング・システムの責任と能力がかな
り大きくなる。それにより、同時に動作する様々なプロ
グラムやユーザが互いに干渉しないことが重要になる。
また、一般にオペレーティング・システムは、セキュリ
ティも担当し、無許可ユーザがシステムにアクセスでき
ないようにする。

【０００９】オペレーティング・システムは、マルチユ
ーザ・オペレーティング・システム、マルチプロセッサ
・オペレーティング・システム、マルチタスク・オペレ
ーティング・システム、およびリアルタイム・オペレー
ティング・システムに分類することができる。マルチユ
ーザ・オペレーティング・システムとは、２人またはそ
れ以上のユーザが同時にプログラムを実行できるように
するものである。オペレーティング・システムによって
は、数百人または数千人のユーザによる同時実行が可能
なものもある。マルチプロセッシング・プログラムと
は、単一ユーザが２つまたはそれ以上のプログラムを同
時に実行できるようにするものである。この場合、実行
される各プログラムはプロセスと呼ばれる。ほとんどの
マルチプロセッシング・システムは複数のユーザをサポ
ートしている。マルチタスク・システムとは、単一プロ
セスが複数のタスクを実行できるようにするものであ
る。マルチタスクとマルチプロセッシングという用語は
意味がいくらか異なるが、一般的な用法では交換可能な
ものとして使用される場合が多い。マルチタスクとは、
複数のタスクを同時に実行できる能力であり、タスクと
はプログラムである。マルチタスクでは、１つの中央演
算処理装置（ＣＰＵ）だけが関与するが、プログラム間
の切替えを非常に迅速に行うため、すべてのプログラム
を同時に実行しているように見えるのである。マルチタ
スクには、プリエンプティブと協調方式の２通りの基本
タイプがある。プリエンプティブ・マルチタスクでは、
オペレーティング・システムが各プログラムにＣＰＵの
タイム・スライスを分配する。協調マルチタスクでは、
各プログラムは、ＣＰＵを必要とする間、ＣＰＵを制御
することができる。ただし、プログラムがＣＰＵを使用
していない場合、別のプログラムが一時的にＣＰＵを使
用できるようにすることも可能である。たとえば、ＯＳ
／２（登録商標）およびＵＮＩＸ（登録商標）はプリエ
ンプティブ・マルチタスク・オペレーティング・システ
ムであるが、マッキントッシュ（登録商標）のコンピュ
ータ用のMulti-Finder（登録商標）は協調マルチタスク
・オペレーティング・システムである。マルチプロセッ
シングとは、コンピュータ・システムが複数のプロセス
またはプログラムを同時にサポートできる能力を指す。
したがって、マルチプロセッシング・オペレーティング
・システムを使用すると、同時に複数のプログラムを実
行することができる。マルチプロセッシング・システム
では、オペレーティング・システムが競合プロセスに資
源を合理的に割り振らなければならないので、単一プロ
セス・システムよりかなり複雑になる。リアルタイム・
オペレーティング・システムは、入力に対して瞬時に応
答する。ＤＯＳおよびＵＮＩＸ（登録商標）などの汎用
オペレーティング・システムはリアルタイムではない。

【００１０】オペレーティング・システムは、その上で
アプリケーション・プログラムを実行することができる
ソフトウェア・プラットフォームを提供する。アプリケ
ーション・プログラムは、特定のオペレーティング・シ
ステム上で実行するように明確に作成しなければならな
い。したがって、オペレーティング・システムの選択に
よって、実行可能なアプリケーションがほとんど決まっ
てしまう。ＩＢＭ互換のパーソナル・コンピュータ用の
オペレーティング・システムの例としては、ＤＯＳ、Ｏ
Ｓ／２（登録商標）、ＡＩＸ（登録商標）、ＸＥＮＩＸ
（登録商標）などがある。

【００１１】通常、ユーザは、１組のコマンドによって
オペレーティング・システムと対話する。たとえば、Ｄ
ＯＳオペレーティング・システムには、ファイルをコピ
ーするためのＣＯＰＹやファイル名を変更するためのＲ
ＥＮＡＭＥなどのコマンドが含まれている。これらのコ
マンドは、コマンド・プロセッサまたはコマンド・イン
タプリタと呼ばれるオペレーティング・システムの一部
によって受け入れられ、実行される。

【００１２】パーソナル・コンピュータ用としては、Ｃ
Ｐ／Ｍ（登録商標）、ＤＯＳ、ＯＳ／２（登録商標）、
ＵＮＩＸ（登録商標）、ＸＥＮＩＸ（登録商標）、ＡＩ
Ｘ（登録商標）など、様々なオペレーティング・システ
ムが数多く存在する。ＣＰ／Ｍは小型コンピュータ用の
最初のオペレーティング・システムの１つである。当
初、ＣＰ／Ｍは広範囲のパーソナル・コンピュータ上で
使用されていたが、結局、ＤＯＳによって影が薄くなっ
てしまった。ＤＯＳは、すべてのＩＢＭ互換パーソナル
・コンピュータ上で実行され、単一ユーザ単一タスク・
オペレーティング・システムである。ＤＯＳの後継オペ
レーティング・システムであるＯＳ／２は、Ｉｎｔｅｌ
８０２８６以降のマイクロプロセッサを使用するＩＢＭ
互換パーソナル・コンピュータ上で実行される比較的強
力なオペレーティング・システムである。一般に、ＯＳ
／２は、ＤＯＳとの互換性があるが、多くの追加機能を
含んでおり、たとえば、マルチタスクであり、仮想メモ
リをサポートしている。ＵＮＩＸおよびＵＮＩＸ対応Ａ
ＩＸは、広範囲のパーソナル・コンピュータおよびワー
クステーション上で動作する。ＵＮＩＸおよびＡＩＸ
は、すでにワークステーション用の標準オペレーティン
グ・システムになっており、強力なマルチユーザ・マル
チプロセッシング・オペレーティング・システムであ
る。

【００１３】ＩＢＭのパーソナル・コンピュータが米国
で発売された１９８１年に、ＤＯＳは約１０キロバイト
の記憶域を占有していた。その時以降、パーソナル・コ
ンピュータはますます複雑になり、大規模なオペレーテ
ィング・システムを必要とするようになった。現在で
は、たとえば、ＩＢＭのパーソナル・コンピュータ用の
ＯＳ／２は、２２メガバイトもの記憶域を占有する場合
もある。時間の経過とともにパーソナル・コンピュータ
はさらに複雑かつ強力になっているが、システムに関連
する記憶装置に記憶容量の点で多大なペナルティを課さ
ずにオペレーティング・システムが引き続きサイズと複
雑さを拡大することができないことは明らかである。

【００１４】１９８０年代にカーネギー・メロン大学で
ＭＡＣＨプロジェクトが行われたのは、オペレーティン
グ・システムのサイズの成長率がこのように維持できな
くなったためである。この研究の目標は、コンピュータ
・プログラマが最新のハードウェア・アーキテクチャの
出現を利用しながら、カーネル・オペレーティング・シ
ステムの諸機能のサイズと数を低減できるような、新し
いオペレーティング・システムを開発することであっ
た。カーネルとは、ハードウェア資源の割振りなどの基
本機能を実行するオペレーティング・システムの一部で
ある。ＭＡＣＨカーネルの場合、システム用の基本ビル
ディング・ブロックとして、５つのプログラミング・ア
ブストラクション（programming abstraction）が確立
された。これらは、その上で典型的な複合操作をカーネ
ル外部に構築することができる有用なシステムを作成す
るのに必要な最小限のものとして選択された。カーネギ
ー・メロンのＭＡＣＨカーネルは、そのリリース３．０
でサイズが低減され、ＭＡＣＨマイクロカーネルという
完全機能オペレーティング・システムになっている。Ｍ
ＡＣＨマイクロカーネルは、タスク、スレッド、ポー
ト、メッセージ、およびメモリ・オブジェクト（memory
object）という基本要素を有する。

【００１５】タスクは、ＭＡＣＨマイクロカーネル内の
２つの個別構成要素に分割された従来のＵＮＩＸプロセ
スである。第１の構成要素はタスクであり、第１群の協
調エンティティ用のすべての資源を含んでいる。タスク
内の資源の例は、仮想メモリと通信ポートである。タス
クは、資源の受動的集合体なので、プロセッサ上では動
作しない。

【００１６】スレッドは、ＵＮＩＸプロセスの第２の構
成要素であり、能動的実行環境である。各タスクは、ス
レッドと呼ばれる１つまたは複数の同時実行計算をサポ
ートすることができる。たとえば、マルチスレッド・プ
ログラムでは、１つのスレッドを使用して科学計算を実
行し、別のスレッドでユーザ・インタフェースを監視す
ることができる。１つのＭＡＣＨタスクが、すべて同時
に実行される数多くの実行スレッドを有する場合もあ
る。ＭＡＣＨプログラミング・モデルの能力の多くは、
１つのタスク内のすべてのスレッドがそのタスクの資源
を共用するという事実に由来する。たとえば、すべての
スレッドは同一の仮想メモリ（ＶＭ）アドレス空間を有
する。しかし、タスク内の各スレッドはそれ専用の私用
実行状態を有する。この状態は、汎用レジスタなどの１
組のレジスタと、スタック・ポインタと、プログラム・
カウンタと、フレーム・ポインタとで構成される。

【００１７】ポートは、スレッド同士が互いに通信する
際に使用する通信チャネルである。ポートは１つの資源
であり、タスクによって所有される。スレッドは、タス
クに属すことによってポートへのアクセスが可能にな
る。協調プログラムを使用すると、１つのタスクからの
スレッドが別のタスクのポートにアクセスできる場合も
ある。重要な特徴は、それらがロケーション透過性であ
る点である。この機能により、プログラムを修正せずに
ネットワークによるサービスの分散が容易になる。

【００１８】メッセージは、各種のタスク内のスレッド
が互いに通信できるようにするためのものである。１つ
のメッセージには、クラスまたはタイプが与えられたデ
ータの集合体が含まれている。このデータは、数値また
はストリングなどのプログラム固有データから、あるタ
スクから別のタスクへのポートの転送能力などのＭＡＣ
Ｈ関連データにまで及ぶ可能性がある。

【００１９】メモリ・オブジェクトは、ユーザ・レベル
のプログラムに含まれる従来のオペレーティング・シス
テム機能を実行する能力をサポートするためのアブスト
ラクションであり、ＭＡＣＨマイクロカーネルの重要な
特徴の１つである。たとえば、ＭＡＣＨマイクロカーネ
ルは、ユーザ・レベル・プログラム内の仮想メモリ・ペ
ージング方式をサポートしている。メモリ・オブジェク
トとは、この能力をサポートするためのアブストラクシ
ョンである。

【００２０】上記の各種概念はいずれもＭＡＣＨマイク
ロカーネルのプログラミング・モデルにとって基本的な
ものであり、カーネル自体で使用されるものである。カ
ーネギー・メロン大学のＭＡＣＨマイクロカーネルの上
記の概念およびその他の特徴については、ジョーゼフ・
ボイキン（Joseph Boykin）他著"Programming UnderMAC
H"（Addison Wessely Publishing Company, Incorporat
ed, 1993）に記載されている。

【００２１】ＵＮＩＸパーソナリティをサポートするた
めのマイクロカーネルの使用についての詳しい考察は、
マイク・アセッタ（Mike Accetta）他の論文"MACH: A N
ew Kernel Foundation for UNIX Development"（Procee
dings of the Summer 1986 USENIX Conference, Atlant
a, Georgia）に記載されている。また、この主題に関す
るもう１つの技術論文としては、デーヴィッド・ゴルブ
（David Golub）他の"UNIX as an Application Progra
m"（Proceedings of the Summer 1990 USENIX Conferen
ce, Anaheim, California）がある。

【００２２】ガイ・ジー・ソトマイヤー・ジュニア他に
よる前述の関連特許出願には、図１に示すマイクロカー
ネル・システム１１５が記載されているが、これはオペ
レーティング・システムの新しい基礎である。マイクロ
カーネル・システム１１５は、純粋カーネルとして実施
されたカーネル・サービスの簡略セットと、１組のユー
ザレベル・サーバとして実施されたオペレーティング・
システム・パーソナリティを構築するためのサービスの
拡張セットとを提供する。マイクロカーネル・システム
１１５は、様々な従来のオペレーティング・システム機
能を提供し、オペレーティング・システム・パーソナリ
ティとして明示された、多くのサーバ構成要素で構成さ
れている。マイクロカーネル・システム１１５では、タ
スク（クライアント）が通信チャネルを介して送られる
メッセージによって他のタスク（サーバ）の要求を行う
ことによりサービスにアクセスする、クライアント／サ
ーバ・システム構造を使用する。マイクロカーネル１２
０が提供するそれ専用のサービスは非常に少ない（たと
えば、ファイル・サービスは一切提供しない）ので、マ
イクロカーネル１２０のタスクは、必要なサービスを提
供する他の多くのタスクと通信しなければならない。

【００２３】マイクロカーネル・システム１１５では、
それぞれのタスクはそれ自体のために定義された専用の
仮想アドレス空間を持っている。タスクのスレッドがア
ドレス値を計算すると、その値はそのタスク用に明確に
定義された仮想アドレス空間内の仮想アドレスになる。
データを読み書きするために実物理メモリにアクセスす
るには、仮想アドレスを実物理アドレスに変換する必要
がある。

【００２４】ＰＭＡＰというマッピング・テーブルは、
この仮想アドレス値を、タスクが使用する１ページ分の
データが入っているメモリ内のキャッシュ・オブジェク
トの物理アドレスに変換するものである。各タスクごと
にＰＭＡＰテーブルが１つずつ関連付けられている（ま
たは、１つのタスクの複数コピーからなるグループが存
在する場合は、１つのＰＭＡＰテーブルがそのグループ
に関連付けられる）。各ＰＭＡＰテーブルには、仮想ア
ドレスから、データが読み書きされる実物理メモリ内の
実物理アドレスへのアドレス変換が入っている。あるタ
スクのＰＭＡＰに仮想アドレスに対応する変換済みアド
レスが入っていない場合は、ページ不在が発生する。こ
のページ不在に応答して、メモリ・マネージャ・サーバ
が要求されたページのデータをディスク・ドライブなど
の支援記憶装置から実物理ＲＡＭメモリにスワップす
る。

【００２５】ガイ・ジー・ソトマイヤー・ジュニア（Gu
y G. Sotomayor, Jr.）、ジェームズ・エム・マジー（J
ames M. Magee）、およびフリーマン・エル・ローソン
・ザ＝サード（Freeman L. Rawson, III）による前述の
特許出願では、マイクロカーネル１２０は、テンプレー
ト領域を指し示すそのタスク用の第１のポインタを定義
するものとして説明されている。このテンプレート領域
内には、直接的または間接的にＰＭＡＰのマッピング・
テーブルを指し示す第２のポインタが存在する。ＰＭＡ
Ｐは、第２のポインタの仮想アドレス値を、タスクが使
用する１ページ分のデータが入っているメモリ内のキャ
ッシュ・オブジェクトの物理アドレスに変換する。とき
には、タスクのデータ資源の変更が必要になることもあ
る。これは、テンプレート領域内の第２のポインタによ
って表される仮想アドレス値を変更することによって実
施される。変更された第２のポインタは、ＰＭＡＰ内の
別の変換値を指し示すことができ、その結果、必要に応
じて別のページまたはキャッシュ・オブジェクトがアド
レス指定される。しかし、タスク自体の内容の変更は一
切不要である。キャッシュ・オブジェクト内のデータの
ようなタスク資源は、テンプレート領域内の第２のポイ
ンタを介してタスクによってアドレス指定される。マイ
クロカーネル１２０が同一テンプレート領域からの複数
のタスクを定義している場合、テンプレート領域内の第
２のポインタを変更すると、そのテンプレート領域を指
し示す複数のタスクが使用できる資源をグローバルに変
更することになる。タスクによってアドレス指定される
データ・ページは、それぞれのタスクの内容を変更する
のではなく、テンプレート領域内の第２のポインタを１
回変更するだけで変更可能である。あるタスクに属す１
ページ分のデータの物理コピーがＲＡＭからスワップさ
れると、そのページのデータ用のＰＭＡＰ項目も除去さ
れる。その後、欠落ページのデータへのアクセスを試み
る際にこのタスクとそのスレッドがＰＭＡＰ内の欠落項
目へのポインタを使用すると、ページ不在が発生する。
図１のマイクロカーネル１２０は、ページ不在を解決す
る際にデフォルト・ページャ１４４にメッセージを送信
する。次に、デフォルト・ページャ１４４は、カーネル
がハード・ディスクから必要とするページをＲＡＭに読
み込む。ページ不在はユーザ・タスクのために解決され
るが、カーネルがメッセージの送信側になる。

【００２６】マイクロカーネル・システム１１５は、そ
れが実行されるプロセッサ用のメモリ管理ユニット（Ｍ
ＭＵ）をプログラミングするためのサービスを必要とす
る。マイクロカーネル・システム１１５の機能を十分活
用することができる先進技術プロセッサの１つは、Ｐｏ
ｗｅｒＰＣ（商標）である。ＰｏｗｅｒＰＣは、ＩＢＭ
社発行の書籍"The PowerPC Architecture"（Morgan-Kau
fmann著、サンフランシスコ、１９９４年）に記載され
ている拡張ＲＩＳＣ（縮小命令セット・コンピュータ）
アーキテクチャである。ＰｏｗｅｒＰＣに関するもう１
つの解説は、カイト・ディーフェンドルフ（Keith Dief
endorff）、リヒ・エーラー（Rich Oehler）、およびロ
ン・ホーホシュプルング（Ron Hochsprung）による"Evo
lution of the PowerPC Architecture"（IEEE Micro、
１９９４年４月、pp. 34-49）という論文に記載されて
いる。ＰｏｗｅｒＰＣは、そのアーキテクチャを３つの
部分すなわち「ブック」に分割して設計されている。ブ
ック１は、ユーザ命令セット・アーキテクチャ、命令定
義、命令コード割当て、レジスタ定義など、時間が経過
しても変化しない機能に対処する。ブック２は、メモリ
・モデル、整合性、最小単位、別名化など、マルチプロ
セッシング環境でのプロセッサの操作にとって重要な機
能に対処する。ブック３は、動作環境アーキテクチャに
対処する。これらは、直接ユーザに見える機能ではない
が、むしろオペレーティング・システムの排他定義域で
ある。この部分のアーキテクチャには、仮想／物理アド
レス変換の定義と、例外処理の方法が存在する。ブック
３機能は監視プログラム特権であるので、完全に異なる
１組のブック３機能によりＰｏｗｅｒＰＣプロセッサを
設計し、それでもなおユーザ・アプリケーションの互換
性を維持することは可能である。

【００２７】ＰｏｗｅｒＰＣは、その既存のブック３機
能の一部として、固有の３レベルの要求時ページング式
仮想メモリ動作環境を提供する。各プログラムは、それ
専用の個別の線形論理アドレス空間を有する。論理プロ
グラム・アドレスは、すべてのプロセスが共用する１つ
の非常に大きいセグメント化仮想アドレス空間にマッピ
ングされる。このアーキテクチャは、論理アドレスを物
理アドレスにマッピングするために１６個のセグメント
・レジスタからなるセットを指定する。プロセッサは、
３２ビットの有効アドレスを出力し、そのうちの高位４
ビットがセグメント・レジスタ番号を識別する。セグメ
ント化アドレス変換には２つのステップがある。第１の
ステップは、有効アドレスを仮想アドレスに変換するこ
とである。これには、有効アドレスのページ索引および
バイト・オフセットと、オペレーティング・システムに
よって割り当てられる２４ビットの仮想セグメントＩＤ
（ＶＳＩＤ：Virtual Segment ID）とを連結することが
含まれる。ＶＳＩＤは、１６個のセグメント・レジスタ
の１つにロードされ、大きい仮想アドレス空間へのオフ
セットとして機能する。この仮想メモリ構造により、非
常に大規模なプログラムをサポートするオブジェクトベ
ースのアドレス指定などの様々なオペレーティング・シ
ステム・アドレス指定が可能になる。第２のステップ
は、仮想アドレスを実アドレスに変換することである。
これには、反転したページ・テーブル構造により仮想ア
ドレスを最終的な物理メモリ・アドレスに変換すること
が含まれる。仮想アドレス空間内のページは、必要に応
じて物理アドレス空間に動的にマッピングされる。第２
のステップの一部として、ページ・テーブル項目が入っ
ているページ・テーブルにアクセスして、仮想ページ番
号と実ページ番号とのマッピングを獲得する。このペー
ジ・テーブルには、複数のページ・テーブル項目グルー
プ（ＰＴＥＧ：Page Table Entry Group）が記載されて
いる。１つのＰＴＥＧは、それぞれが８バイトの８個の
ページ・テーブル項目（ＰＴＥ：Page TableEntry）を
含む。ＰＴＥＧは、そのページ・テーブルを探索するた
めの入口点である。各ページ・テーブル項目（ＰＴＥ）
は、１つの仮想ページ番号（ＶＰＮ：Virtual Page Num
ber）を１つの実ページ番号（ＲＰＮ：Real Page Numbe
r）にマッピングする。ページ・テーブル内の項目数
は、そのページ・テーブルでのヒット率に影響し、した
がってページ不在割込みの速度に影響するので、パフォ
ーマンスを直接左右するものである。テーブルが小さす
ぎる場合、実際に実ページが割り当てられている仮想ペ
ージのすべてがページ・テーブルによってマッピングで
きるわけではないということも起こり得る。Ｐｏｗｅｒ
ＰＣは、仮想アドレスを実物理アドレスにマッピングす
るために、限定された１組の活動ページ・テーブル項目
（ＰＴＥ）を定義する。

【００２８】ＰｏｗｅｒＰＣにマイクロカーネル・シス
テム１１５を適合させる場合の問題は、マイクロカーネ
ル・システム１１５が動作しているときに、Ｐｏｗｅｒ
ＰＣのページ・テーブル内の限られた数のＰＴＥがタス
クおよびスレッドの増殖によって急速に使い尽くされる
ことである。すべての活動ＰＴＥが使い尽くされると、
新しい読取りアクセスまたは書込みアクセスによってペ
ージ不在が発生することになる。物理ページが実際にＲ
ＡＭに存在しても、ページ・テーブルからの正しいＰＴ
Ｅが欠けていると、システムによってページ不在と推論
される。このため、ＰｏｗｅｒＰＣがページ・テーブル
から活動ＰＴＥの１つを取り戻し、新しいＰＴＥをペー
ジ・テーブルに導入し、支援記憶装置にアクセスし、明
らかに欠落しているページのデータをＲＡＭにスワップ
することが必要になる。これにより、マイクロカーネル
・システム１１５を実行しているときのＰｏｗｅｒＰＣ
の全体的な動作にパフォーマンス上の障害が課せられ
る。

【００２９】

【発明が解決しようとする課題】したがって、本発明の
一目的は、マイクロカーネル・オペレーティング・シス
テムを実行するデータ処理システムのメモリ管理を改良
することにある。

【００３０】本発明の他の目的は、データ処理システム
用のマイクロカーネル・アーキテクチャでのメモリ管理
を改良することにある。

【００３１】本発明の他の目的は、マイクロカーネル・
オペレーティング・システムを実行するＰｏｗｅｒＰＣ
プロセッサ用のメモリ管理を改良することにある。

【００３２】

【課題を解決するための手段】上記およびその他の目
的、特徴、利点は、ここに開示するページ・テーブル項
目管理の方法および装置によって達成される。

【００３３】マイクロカーネル・システムは、それが実
行されるプロセッサ用のメモリ管理ユニットをプログラ
ミングするための補足サービスが必要である。本発明の
ページ・テーブル項目管理の方法および装置は、マイク
ロカーネル・システムにメモリ管理ユニットをプログラ
ミングするのに必要なサービスを提供する。具体的に
は、本発明のページ・テーブル項目管理の方法および装
置は、ＰｏｗｅｒＰＣのプロセッサ・ファミリ上のメモ
リ管理ユニット（ＭＭＵ：Memory Management Unit）を
プログラミングするための能力をマイクロカーネル・シ
ステムに提供する。ＰｏｗｅｒＰＣプロセッサは、仮想
／物理マッピングを管理するための限定された１組の活
動ページ・テーブル項目（ＰＴＥ）を定義する。本発明
のページ・テーブル項目管理の方法および装置は、２つ
またはそれ以上のユーザ・プロセスが仮想メモリ・セグ
メントを共用するときにセグメントの別名化によって、
ＰＴＥの数が限られているという問題を解決する。すな
わち、ＰＴＥを複写するのではなく、セグメントが別名
化される。これにより、ＰＴＥの数が大幅に削減され
る。さらに、本発明は、システムが実際にＰＴＥを使い
果たすときに既存のＰＴＥのキャッシュを行う。最近破
棄されたＰＴＥのキャッシュにより、最近使用したペー
ジにもう一度アクセスしたときに高速障害解決が可能に
なる。

【００３４】本発明のセグメント別名化機能では、２つ
のプロセスが１ページ分のメモリを共用する場合、アド
レス変換方式でＰＴＥを複写することができる。また、
セグメントの別名化では、２つまたはそれ以上のプロセ
スが同一保護を有するメモリのセグメントの共用を必要
とし、そのため、そのプロセスが同一セットのＰＴＥを
有することを、アドレス変換方式が積極的に認識する。
この技法により、ＰＴＥの使用法が最適化される。本発
明のページ・テーブル項目管理の方法および装置は、既
存のＰＴＥが同一保護制約を有する共用メモリを表す場
合に仮想メモリ・システムがその既存のＰＴＥを使用で
きるようにするインタフェースを提供する。

【００３５】本発明の第２の特徴は、ＰＴＥを使い尽く
すという問題に対処する。セグメントごとのＰＴＥのキ
ャッシュ済みリストが維持される。キャッシュ済みリス
トは、ＰＴＥのグローバル・プールから取り戻したＰＴ
Ｅから構成される。ページ不在の場合は、このキャッシ
ュ済みリストを探索して、マッピングと一致するＰＴＥ
を探し、それが見つかると、明らかに欠落しているペー
ジで不必要にスワップせずにページ不在が解決される。

【００３６】このようにして、本発明のページ・テーブ
ル項目管理の方法および装置は、システムのパフォーマ
ンスを最大限にする。

【００３７】上記およびその他の目的および利点は、添
付図面を参照すればさらに十分理解されるはずである。

【００３８】

【実施例】

第Ａ部 マイクロカーネル・システム 第１節 マイクロカーネルの原理 図１は、マイクロカーネル・システム１１５の機能ブロ
ック図であり、マイクロカーネル１２０およびパーソナ
リティ・ニュートラル・サービス（ＰＮＳ）１４０が様
々なハードウェア・プラットフォームで複数のオペレー
ティング・システム・パーソナリティ１５０を実行する
方法を示す図である。

【００３９】図１に示すホスト・マルチプロセッサ１０
０は、バス１０４によって補助記憶装置１０６に接続さ
れたメモリ１０２を含み、補助記憶装置１０６は、たと
えば、ディスク・ドライブの場合もあれば、読取り専用
または読取り書込み光ディスク記憶装置、またはその他
の大容量記憶装置の場合もある。バス１０４には入出力
アダプタ１０８も接続され、入出力アダプタ１０８は、
キーボード、モニタ・ディスプレイ、通信アダプタ、ロ
ーカル・エリア・ネットワーク・アダプタ、モデム、マ
ルチメディア・インタフェース装置、またはその他の入
出力装置に接続することもできる。また、バス１０４に
は、第１のプロセッサＡ１１０と第２のプロセッサＢ１
１２も接続されている。プロセッサ１１０および１１２
は、前述の通り、ＰｏｗｅｒＰＣ（登録商標）プロセッ
サである。図１に示す例は、対称的なマルチプロセッサ
構成の例であり、２つのユニプロセッサ１１０および１
１２が共通メモリ・アドレス空間１０２を共用してい
る。同様に適切な例として、単一プロセッサまたは複数
プロセッサによる他の構成を示すことも可能である。プ
ロセッサは、たとえば、Ｉｎｔｅｌ３８６（登録商標）
ＣＰＵ、Ｉｎｔｅｌ４８６（登録商標）ＣＰＵ、Ｐｅｎ
ｔｉｕｍ（登録商標）プロセッサ、ＰｏｗｅｒＰＣ（登
録商標）プロセッサ、またはその他のユニプロセッサ・
デバイスにすることができる。

【００４０】メモリ１０２はそこに格納されたマイクロ
カーネル・システム１１５を含み、マイクロカーネル・
システム１１５は、マイクロカーネル１２０と、パーソ
ナリティ・ニュートラル・サービス１４０と、パーソナ
リティ・サーバ１５０とを含んでいる。本発明によれ
ば、マシン依存コード１２５はＰｏｗｅｒＰＣページ・
テーブル項目マネージャ１９０を含んでいる。マイクロ
カーネル・システム１１５は、メモリ１０２に格納され
ているアプリケーション・プログラム１８０用のオペレ
ーティング・システムとして機能する。

【００４１】本発明の一目的は、ＵＮＩＸまたはＯＳ／
２のような従来のオペレーティング・システムのように
動作するオペレーティング・システムを提供することに
ある。すなわち、このオペレーティング・システムは、
ＯＳ／２またはＵＮＩＸ、あるいはその他の従来のオペ
レーティング・システムのパーソナリティを有するもの
になる。

【００４２】マイクロカーネル１２０には、ホスト・マ
ルチプロセッサ１００の最優先状態で実行されるシステ
ム・ソフトウェアの一部であってマシンの基本動作を制
御する小さいメッセージ引渡し核が収容されている。マ
イクロカーネル・システム１１５は、マイクロカーネル
１２０と、パーソナリティ・ニュートラル・サービス１
４０を提供する１組のサーバおよびデバイス・ドライバ
とを含んでいる。名前が示唆するように、パーソナリテ
ィ・ニュートラル・サーバ（personality neutral serv
er）およびデバイス・ドライバは、ＵＮＩＸまたはＯＳ
／２のようないかなるパーソナリティにも依存していな
い。これらはマイクロカーネル１２０に依存し、相互に
依存する。パーソナリティ・サーバ１５０は、マイクロ
カーネル１２０のメッセージ引渡しサービスを使用して
パーソナリティ・ニュートラル・サービス１４０とやり
とりする。たとえば、ＵＮＩＸ、ＯＳ／２、または他の
パーソナリティ・サーバは、パーソナリティ・ニュート
ラル・ディスク・ドライバにメッセージを送信し、１ブ
ロック分のデータをディスクから読み取るようそれに指
示することができる。ディスク・ドライバはそのブロッ
クを読み取って、それをメッセージに入れて返す。メッ
セージ・システムは、ポインタを操作することによって
大量のデータが迅速に転送されるように最適化されてい
るので、データそのものはコピーされない。

【００４３】マイクロカーネル１２０は、そのサイズ
と、アプリケーション・プログラムとして標準的なプロ
グラミング・サービスおよび機能をサポートできる能力
とにより、標準的なオペレーティング・システムより単
純になっている。マイクロカーネル・システム１１５
は、様々に構成される複数のモジュールに分解され、小
規模なシステムにそのモジュールを追加することによっ
てより大規模なシステムを構築できるようになってい
る。たとえば、各パーソナリティ・ニュートラル・サー
バ１４０は、論理的には別個のものなので、様々な構成
が可能である。各サーバは、アプリケーション・プログ
ラムとして動作し、アプリケーション・デバッガを使用
してデバッグすることができる。また、各サーバは個別
のタスクで動作し、サーバのエラーはそのタスクに閉じ
込められる。

【００４４】図１は、プロセス間通信モジュール（ＩＰ
Ｃ）１２２と、仮想メモリ・モジュール１２４と、タス
クおよびスレッド・モジュール１２６と、ホストおよび
プロセッサ・セット１２８と、入出力サポートおよび割
込み１３０と、マシン依存コード１２５とを含むマイク
ロカーネル１２０を示している。

【００４５】図１に示すパーソナリティ・ニュートラル
・サービス１４０は、マスタ・サーバと、初期設定と、
命名とを含む、複数パーソナリティ・サポート１４２を
含んでいる。サービス１４０はデフォルト・ページャ１
４４も含んでいる。また、サービス１４０は、複数パー
ソナリティ・サポートとデバイス・ドライバとを含む、
デバイス・サポート１４６も含んでいる。さらに、サー
ビス１４０は、ファイル・サーバと、ネットワーク・サ
ービスと、データベース・エンジンと、セキュリティと
を含む、その他のパーソナリティ・ニュートラル・プロ
ダクト１４８も含んでいる。

【００４６】パーソナリティ・サーバ１５０は、たとえ
ば、ＵＮＩＸパーソナリティなどにすることが可能な主
要パーソナリティ１５２である。このサーバは、ＵＮＩ
Ｘサーバであるはずの主要パーソナリティ・サーバ１５
４と、ＵＮＩＸ主要パーソナリティをサポートするはず
の他の主要パーソナリティ・サービス１５５とを含んで
いる。また、代替主要パーソナリティ１５６は、ＯＳ／
２などにすることができる。この代替パーソナリティ１
５６には、ＯＳ／２パーソナリティの特徴となるはずの
代替パーソナリティ・サーバ１５８と、ＯＳ／２用の他
の代替パーソナリティ・サービス１５９とが含まれてい
る。

【００４７】ＵＮＩＸ主要パーソナリティの例に関連し
て図１に示されている主要パーソナリティ・アプリケー
ション１８２は、ＵＮＩＸオペレーティング・システム
・パーソナリティ１５２上で動作するはずのＵＮＩＸタ
イプのアプリケーションである。図１に示す代替パーソ
ナリティ・アプリケーション１８６は、ＯＳ／２代替パ
ーソナリティ・オペレーティング・システム１５６上で
動作するＯＳ／２アプリケーションである。

【００４８】図１は、マイクロカーネル・システム１１
５によって、その実施態様が、プロセッサ・タイプごと
に完全に移植可能なコードと、それが実行される特定の
マシンのプロセッサのタイプに依存するコードとに慎重
に分割されていることを示している。また、このシステ
ムは、デバイスに依存するコードをデバイス・ドライバ
に分離しているが、デバイス・ドライバ・コードは、デ
バイスに依存しているものの、必ずしもプロセッサ・ア
ーキテクチャに依存しているわけではない。タスク当た
り複数のスレッドを使用すると、特定のマシンをマルチ
プロセッサにせずにマルチプロセッサの使用が可能にな
るようなアプリケーション環境が提供される。ユニプロ
セッサでは、各種のスレッドが様々な時期に実行され
る。複数プロセッサに必要なすべてのサポートがこの小
さく単純なマイクロカーネル１２０に凝集されている。

【００４９】前述の特許出願は、アーキテクチャ・モデ
ル、タスク、スレッド、ポート、プロセス間通信、マイ
クロカーネル１２０の諸機能を含む、マイクロカーネル
・システム１１５の詳細説明を示している。

【００５０】マイクロカーネルの仮想メモリ設計では、
仮想メモリ・システム１２４をマシン依存部分とマシン
非依存部分とに階層化する。マシン依存部分は、仮想メ
モリのページに関するアクセス権の妥当性検査、無効
化、および設定のための単純なインタフェースを提供
し、それによりハードウェア・アドレス・マップを管理
する。マシン非依存部分は、論理アドレス・マップ（仮
想アドレス空間のマッピング）、このマップ内のメモリ
範囲、外部メモリ管理インタフェースによるこのメモリ
範囲用の支援記憶装置（メモリ・オブジェクト）へのイ
ンタフェースに関するサポートを提供する。仮想メモリ
・システムは、適度な数のプロセッサからなる均一メモ
リ・アクセス・マルチプロセッサ向けに設計されてい
る。不均一メモリ・アクセスを提供するアーキテクチャ
または遠隔メモリ・アクセスを一切提供しないアーキテ
クチャのサポートについては、現在、研究中である。マ
イクロカーネル仮想メモリ設計の特徴の１つは、パフォ
ーマンスの高さである。その多くは、大きい疎アドレス
空間、共用メモリ、および仮想コピー・メモリ最適化を
効率よくサポートすることによるものである。最後に、
仮想メモリ・システムにより、クライアントは、メモリ
範囲用の支援記憶装置を提供することができ、それによ
りこのような範囲に適用されるセマンティクスが定義さ
れる。本明細書では、ガイ・ジー・ソトマイヤー・ジュ
ニア他による"METHOD AND APPARATUS FOR MANAGEMENT O
F MAPPED AND UNMAPPED REGIONS OF MEMORY IN A MICRO
KERNEL DATAPROCESSING SYSTEM"という名称の前述の米
国特許出願を参照する。この特許出願は、マイクロカー
ネル・システム１１５の仮想メモリ機能の詳細説明に関
して参照することにより、本発明の一部となる。

【００５１】ソトマイヤー他の特許出願に記載されてい
るように、図２は、タスクＴ（Ａ）と、その親テンプレ
ート領域Ｒ０と、ＰＭＡＰ８００との関係を示してい
る。図２は、その親であるテンプレート領域Ｒ０の属性
を使用してマイクロカーネルが形成したタスクＴ（Ａ）
を示している。タスクＴ（Ａ）は、テンプレート領域Ｒ
０を指し示す第１のポインタを有する。タスクとそのス
レッドは、メモリ１０２内のキャッシュ・オブジェクト
からの１ページ分のデータＤ０またはＤ１にアクセスす
るときに、テンプレート領域Ｒ０へのポインタを使用す
る。テンプレート領域Ｒ０およびＲ１の第２のポインタ
は、タスクＴ（Ａ）にＰＭＡＰ８００へのアクセス権を
提供する。マイクロカーネル１２０は、テンプレート領
域Ｒ０を指し示すタスクＴ（Ａ）用の第１のポインタを
定義する。テンプレート領域Ｒ０内には、直接的または
間接的にＰＭＡＰマッピング・テーブル８００を指し示
す、少なくとも１つ、おそらく多数の第２のポインタＰ
Ｔ（Ｒ０）が存在する。図２に示すように、テンプレー
ト領域Ｒ０のポインタＰＴ（Ｒ０）は、ＰＭＡＰ８００
のポインタ・アドレス値Ｖ（０）を指し示す。テンプレ
ート領域Ｒ０のアドレス空間に含まれるテンプレート領
域Ｒ１は、そのポインタＰＴ（Ｒ１）により、ＰＭＡＰ
８００内のポインタ・アドレス値Ｖ（１）を指し示す。
ソトマイヤー他の特許出願では、テンプレート領域Ｒ０
またはＲ１によって仮想アドレス値がＰＭＡＰ８００に
適用され、ＰＭＡＰはその仮想アドレス値を、キャッシ
ュ・オブジェクトからのデータ・ページＤ０またはＤ１
にアクセスするために適用された物理アドレスに変換し
ていた。

【００５２】しかし、本発明によれば、ＰｏｗｅｒＰＣ
プロセッサ１１０および１１２用のメモリ・レイアウト
を有するメモリ１０２にアクセスするため、上記のよう
にテンプレート領域Ｒ０およびＲ１が有効アドレス７２
０をＰＭＡＰ８００に適用する。この場合、ポインタ・
アドレス値Ｖ（１）は、テンプレート領域Ｒ１からの有
効アドレス７２０を、図２および図５に示すＰｏｗｅｒ
ＰＣページ・テーブル項目マネージャ１９０へのポイン
タ８０１に変換する。次にページ・テーブル項目マネー
ジャ１９０内のページ・テーブル項目ＰＴＥ（１）は、
キャッシュ・オブジェクト内の物理ページ７１２に実物
理アドレス７６０を提供し、それによりデータ・ページ
Ｄ０または命令ページＤ１にアクセスする。

【００５３】図３は、ＰｏｗｅｒＰＣメモリの先行技術
のレイアウトを示している。ＰｏｗｅｒＰＣメモリ・レ
イアウトおよびアドレス変換の詳細は、ＩＢＭ社発行の
書籍"The PowerPC Architecture"（モーガン＝カウフマ
ン：Morgan-Kaufmann著、サンフランシスコ、１９９４
年）に記載されている。本発明のページ・テーブル項目
マネージャ１９０を明確に理解するには、ＰｏｗｅｒＰ
Ｃメモリ管理ユニット（ＭＭＵ）を理解することが必要
である。図３は、ＰｏｗｅｒＰＣアーキテクチャのメモ
リ・レイアウトを表したものである。２＊＊５２の仮想
アドレス空間７００全体は、それぞれが２５６ＭＢサイ
ズの７０２および７０２'などの２＊＊２４の仮想セグ
メントに分割される。いつでも１６個の活動セグメント
が有効な３２ビット・アドレス空間（１６＊２５６Ｍ
Ｂ）を包含する。それぞれの活動セグメント７０２は、
マッピング７０４によって図４に示す仮想セグメントＩ
Ｄ（ＶＳＩＤ）７３２を有する潜在的な２＊＊２４の仮
想セグメントの１つに割り当てられる。それぞれのセグ
メント７０２は、６４ｋ（２５６ＭＢ／４Ｋ）の仮想ペ
ージ７０６を有し、その結果、システム１００内に合計
２＊＊４０の仮想ページ７０６が作成される。仮想ペー
ジ７０６は、図４に示す２４ビットのＶＳＩＤ７３２と
１６ビットの仮想ページ番号（ＶＰＮ）７３４によって
明確に識別される。ＶＰＮ７３４は、図４に示すＰＴＥ
７５０を含むページ・テーブル７４０にハッシュするこ
とにより、実物理ページ７１２用の実ページ番号（ＲＰ
Ｎ）７５２に変換される。

【００５４】図４は、ＰｏｗｅｒＰＣのＭＭＵの先行技
術のアドレス変換を示している。以下の３種類のアドレ
スが定義される。 １．有効アドレス（ＥＡ：Effective Address）７２
０： これはプロセッサが生成する３２ビットのアドレ
スである。各プロセスはそれ専用の３２ビットのアドレ
ス空間を有する。高位４ビット７２２はセグメント番号
の選択に使用される。次の１６ビット７２４はそのセグ
メント内のページ番号を定義し、最後の１２ビット７２
６はそのページ内のバイト・オフセットを定義する。 ２．仮想アドレス（ＶＡ：Virtual Address）７３０：
これは５２ビットのグローバル・アドレスである。こ
れは、（ＥＡ７２０の４ＭＳＢによって選択された）有
効セグメントの２４ビットのＶＳＩＤ７３２と、１６ビ
ットの仮想ページ番号７３４と、ＥＡからの１２ビット
のオフセット７２６とを連結することによって生成され
る。これは固有の４０ビットの仮想ページ番号７３５を
定義する。 ３．実アドレス（ＲＡ：Real Address）７６０： ４０
ビットのページ番号７３５をハッシュ７３６内で使用し
て、ＰＴＥ７５０を見つけることができるＰＴＥグルー
プ（ＰＴＥＧ）７３８のアドレスを生成する。ＶＳＩＤ
７３２および仮想ページ番号７３５の高位６ビットと一
致するページ・テーブル項目テーブル７４０で、ＰＴＥ
７５０が探索される。適切なＰＴＥ７５０は、この４０
ビットの仮想ページ番号７３５用の２０ビットの実メモ
リ・ページ・アドレス（ＲＡ）７５２を有する。２０ビ
ットの実アドレス７５２は、実メモリ１０２にアクセス
するために、１２ビットのオフセット７２６と連結され
る。

【００５５】本発明のページ・テーブル項目マネージャ
１９０の設計目標は以下の３点である。 ｉ）３２ビット・プロセッサから６４ビット・プロセッ
サへの移行が容易になり、ほとんどのコードを使用でき
るように、設計のモジュール性を維持すること。３２ビ
ットのインプリメンテーションでは、有効アドレスの高
位４ビット上で１つのセグメントが選択され、そのセグ
メントが固有の２４ビット仮想セグメントＩＤを有す
る。６４ビットのインプリメンテーションでは、有効ア
ドレスの一部のビットをセグメント・テーブルにハッシ
ュすることによって、セグメントが選択される。選択さ
れると、そのセグメントは固有の５２ビットのＶＳＩＤ
を有する。ＶＳＩＤから物理アドレスを生成するための
アルゴリズムは、どちらの場合も同じである（データ構
造のサイズは変化するが、内容は同様である）。したが
って、ＶＳＩＤ境界に明確な分割部を有する設計であれ
ば、どちらのアーキテクチャにも十分機能する。 ii）セグメントの別名化に対応すること。通常、共用物
理ページは、１つまたは複数のＰＴＥ（ページ・テーブ
ル項目）によってマッピングされる。これは、ページの
別名化と呼ばれる。ＰｏｗｅｒＰＣのようなセグメント
式マシンでは、多くのＰＴＥを保管する共用ページに同
一セグメントを使用できることが望ましい。セグメント
の別名化は、ＤＬＬ（動的リンク・ライブラリ）の共用
には非常に有用である。ローダは、システム規模のＤＬ
Ｌを１つのセグメントにロードする。そのＤＬＬを使用
する各プロセスは、このセグメントをＤＬＬの空間にマ
ッピングする。ページ別名化方式を使用しない場合は、
このマッピングを反映するために多くのＰＴＥが必要に
なるはずである。設計要件は、様々なセグメント構造間
で１つのＶＳＩＤを共用することである。 iii）ページ取戻し機構を設計すること。ＰｏｗｅｒＰ
Ｃハードウェア（Ｈ／Ｗ）のページ・テーブル設計固有
のものとして、所与のハッシュ・バケット用のＰＴＥを
使い尽くすという問題がある。ハードウェアはこの発生
を最小限にするよう設計されているが、それでも発生す
る場合がある。この問題のもう１つの特徴は、固定ペー
ジ上では障害が発生しないとＶＭモジュールが想定して
いるので、その固定ページがそのＰＴＥマッピングを除
去することができない点である。目標は、（ハードウェ
ア・ハッシュ・プロトコルに加え）ハッシュ・バケット
のバランス維持を試みることと、ハッシュ・バケットが
一杯になった場合に取り戻すための適当なＰＴＥ項目を
拾い上げることである。また、可能であれば、最も頻繁
に使用するＰＴＥを主要ハッシュ・バケット内に保管す
る必要もある。ＰＴＥは、擬似ランダム方式でハッシュ
・バケットから取り戻される。ＰＴＥ項目「ｉ」は、１
次ハッシュでランダムに選択される。１次ハッシュは循
環式に探索され、２次項目、非固定１次項目、固定２次
項目、または１次固定項目をこの順に探す。項目が見つ
かると、その項目が取り戻される。項目が見つからない
場合は、「ｉ番目」の項目が取り戻される。この新しい
項目は取り戻した項目の位置に挿入される。 iv）高速変換障害処理を設計すること： 上記の問題の
補足として、変換障害を満足することが必要である（ペ
ージはまだメモリ内にあるが、別のページ用の空間を作
るためにそのＰＴＥが捨てられてしまったからであ
る）。これは、捨てられたＰＴＥのキャッシュを保管
し、非常に小さいページ不在ハンドラによってそのＰＴ
Ｅを再確立することによって実施される。この結果、パ
フォーマンス上の恩恵がかなり得られる。

【００５６】図５は、本発明のページ・テーブル項目マ
ネージャ１９０の機能ブロック図を示している。各タス
クは、ＰＭＡＰ構造８００を１つずつ持っている。これ
は、ＰＭＡＰ層へのすべての有効アドレスベースの要求
７２０のためのアンカーである。ＰＭＡＰ構造はセグメ
ント情報テーブル８０２を指し示す。セグメント情報テ
ーブルにはセグメント情報構造が入っている。セグメン
ト情報構造には、対応するプロセスが活動状態になった
ときにセグメント・レジスタにロードされるセグメント
に関する情報が入っている。３２ビット・インプリメン
テーションでは、セグメント情報テーブル８０２は１６
個のセグメント情報構造８０４からなる配列である。６
４ビット・インプリメンテーションでは、これは、ペー
ジ・テーブルのような完全なテーブルになる。

【００５７】各セグメント情報テーブル８０４は、仮想
セグメント構造８１０を指し示す。この構造は、合計２
＊＊２４の可能なセグメントからの固有の仮想セグメン
ト７０２を表す。仮想セグメント構造８１０は、セグメ
ント変換とページ変換との間のインタフェースを提供
し、３２ビット・インプリメンテーションから６４ビッ
ト・インプリメンテーションへの変更を必要としない。
多くのセグメント情報構造８０４が１つの仮想セグメン
ト構造８１０を指し示すことができる。

【００５８】以下の３種類のＰＴＥ７５０構造が管理さ
れる。 １．ハードウェア（Ｈ／Ｗ）ＰＴＥ８２５。この構造
は、Ｈ／Ｗによって定義されたページ・テーブル７４０
内のページ・テーブル項目７５０である。変換ルックア
サイド・バッファ（ＴＬＢ）ミスの場合、Ｈ／Ｗはこの
構造８２５を使用してＴＬＢをロードする。これには、
実アドレス７５２と、保護ビット７５４と、参照ビット
と、仮想ページ番号（ＶＰＮ）７３４の低位６ビットと
が入っている。 ２．ソフトウェア（Ｓ／Ｗ）ＰＴＥ８３０。この構造に
は、ページ・テーブル項目マネージャ１９０が必要とす
る情報が入っている。Ｈ／Ｗ ＰＴＥ８２５とページ・
テーブル７４０構造はＨ／Ｗによって定義され、固定さ
れるので、Ｓ／Ｗが要求した情報をそこに保管すること
はできない。Ｓ／Ｗ ＰＴＥ構造８３０には、ＶＰＮ７
３４の高位１０ビットと、固定ビットと、所与の物理ペ
ージ７１２用にマッピングの単独リンク・リストの管理
に使用する１６ビットの索引とが入っている。８ｋ／１
６ｋのＨ／Ｗ ＰＴＥ項目８２５が（８／１６ＭＢシス
テム・メモリに基づく）６４ｋ／１２８ｋのメモリを占
有している。また、Ｈ／Ｗ ＰＴＥ８２５ごとに１つず
つのＳ／Ｗ ＰＴＥ８３０が存在する。Ｈ／Ｗ ＰＴＥ
８２５とＳ／Ｗ ＰＴＥ８３０はともに配列としてメモ
リ・プール内に格納され、２０ビットの索引（最高１Ｍ
までの項目を表す）によって索引を付けることができ
る。Ｈ／Ｗ ＰＴＥ８２５とＳ／Ｗ ＰＴＥ８３０との
間には１対１のマッピングが行われる。Ｈ／Ｗ ＰＴＥ
アドレスがあれば、同一索引を有する対応する配列にア
クセスするだけでＳ／Ｗ ＰＴＥアドレスを見つけるこ
とができ、その逆も可能である。 ３．キャッシュ済みＰＴＥ８２０。この構造は、取り戻
したＰＴＥ項目７５０を表す。これには、取り戻したＰ
ＴＥ７５０と、固定状況と、このＰＴＥの取戻し元であ
るＨ／Ｗページ・テーブル７４０へのポインタとが入っ
ている。ＰＴＥ７５０は、Ｈ／Ｗ ＰＴＥ８２５（およ
びＳ／Ｗ ＰＴＥ８３０）内またはキャッシュ済みＰＴ
Ｅ８２０内のいずれかに存在する。これ以外の唯一の構
造は、ページアンカー構造８４０である。物理メモリ１
０２内の各ページ７１２ごとに１つのページアンカー構
造８４０が存在する。この構造は、物理ページ７１２に
関する参照情報および変更情報を有する。

【００５９】いくつかのリンク・リストが管理される。
第１のリストは、物理ページごとのマッピングのリスト
ＳＰＴＥ８４４である。これは単独リンク・リストであ
る。これは、ページ・アンカー構造内にそのヘッドを有
し、Ｓ／Ｗ ＰＴＥによって実現される。（Ｈ／Ｗ Ｐ
ＴＥにはリンク・リスト情報を保管できる空間が無く、
Ｓ／Ｗ ＰＴＥがあれば、いつでもＨ／Ｗ ＰＴＥを見
つけることができる。）

【００６０】同様のリンク・リストＣＰＴＥ８４２は、
キャッシュ済み（取り戻した）ＰＴＥに関して保管され
る。取り戻したＰＴＥはまだ有効なマッピングなので、
ページ・アンカー構造内のヘッドとともにそのマッピン
グのリンク・リストを保管することが必要である。

【００６１】図５は、ページ・テーブル７４０から取り
戻したＰＴＥがキャッシュ済みＰＴＥ８２０に渡される
際の経路８２１を示している。ＰＴＥがキャッシュ済み
ＰＴＥ８２０内に置かれたことを識別する項目が、キャ
ッシュ済みリスト８１５内に作成される。その後、ペー
ジ・テーブル７４０の探索の結果、一致するＰＴＥが見
つからなかった場合、キャッシュ済みリスト８１５が探
索される。探索したＰＴＥがキャッシュ済みＰＴＥ８２
０で見つかると、そのＰＴＥは経路８２１'を介してペ
ージ・テーブル７４０に復元される。

【００６２】キャッシュ済みＰＴＥは、仮想セグメント
用のキャッシュ済みＰＴＥのリスト８１５を管理する別
のチェーンにもリンクされる。このリストは、キャッシ
ュ済みＰＴＥを見つけて障害時にＨ／Ｗページ・テーブ
ル７４０に復元するために探索される。キャッシュ済み
ＰＴＥ８２０は、７４０内のＨ／Ｗ ＰＴＥ用のオーバ
フロー域と見なすことができる。ページ・アンカー８４
０からのキャッシュ済みＰＴＥリストＣＰＴＥ８４２は
物理アドレス７６０上のハッシュと見なすことができ、
仮想セグメント８１０からのキャッシュ済みＰＴＥリス
ト８１５は仮想アドレス７３０上のハッシュと見なすこ
とができる。

【００６３】ＶＭモジュール１２４は、ページ・テーブ
ル項目マネージャ１９０に対して２種類の要求を行う。
一方の要求は有効アドレス７２０に基づくもので、もう
一方は物理アドレス７６０に基づくものである。有効ア
ドレス７２０の呼出しは、ＰＭＡＰ８００、仮想セグメ
ント構造８０２に続いて、ハッシュ８１７を通過し、正
しいＰＴＥ７５０に達する。物理アドレス７６０の呼出
しは、ページアンカー構造８４０とＳ／Ｗ ＰＴＥ Ｓ
ＰＴＥリスト８４４またはキャッシュ済みＰＴＥリスト
ＣＰＴＥ８４２を通過し、正しいＰＴＥ７５０に達す
る。

【００６４】図６は、ページ別名化を特徴とする、本発
明のページ・テーブル項目マネージャの機能ブロック図
を示している。たとえば、ＰｏｗｅｒＰＣプロセッサ１
１０は、メモリ内の１ページ分のデータの物理アドレス
にマッピングすべき仮想アドレスに変換するために、有
効アドレスを生成する。プロセッサ１１０は、それが実
行する第１のプロセスまたはタスク／スレッドについ
て、第１のＰＭＡＰ８００に第１の有効アドレス７２０
を出して、メモリ１０２内の第１の実ページ７１２にア
クセスすることから開始する。セグメント情報モジュー
ル８０２は、８０１上で第１の有効アドレスを受け取
り、対応する第１の仮想アドレスを対応する仮想オブジ
ェクト８１０'を備えた第１の仮想セグメントにマッピ
ングする。この仮想オブジェクト８１０'は、第１の仮
想アドレスを、ページ・テーブル７４０にロードされる
ページ・テーブル項目ＰＴＥにマッピングする。

【００６５】次にプロセッサ１１０は、それが実行する
第２のプロセスまたはタスク／スレッドについて、第２
のＰＭＡＰ８００'に第２の有効アドレス７２０'を出し
て、メモリ１０２内の同一の第１の実ページ７１２にア
クセスすることによって処理を続行する。セグメント情
報モジュール８０２'は、８０１'上で第２の有効アドレ
スを受け取り、本発明により、対応する第２の仮想アド
レスを第１の有効アドレス７２０に対する操作と同一の
対応する仮想オブジェクト８１０'を備えた第１の仮想
セグメントにマッピングする。仮想オブジェクト８１
０'は、第２の仮想アドレスを、ページ・テーブル７４
０にロードされる同一のページ・テーブル項目ＰＴＥに
マッピングする。このようにして、第２の有効アドレス
はページ・テーブル内の第１のページ・テーブル項目を
共用する。

【００６６】本発明の仮想セグメント別名化機能は、た
とえば、同一の動的リンク・ライブラリの共用のよう
に、２つまたはそれ以上のプロセスが同一データの共用
を必要とする場合に使用することができる。たとえば、
２つのプロセスは、それぞれのスレッドを有する２つの
タスク内で実行されているとする。第１のプロセスは、
その仮想アドレス空間が定義されており、メモリ内の実
または物理ページに動的リンク・ライブラリのアドレス
を含んでいる。第２のプロセスは、第１のプロセスのア
ドレス空間を含むようにそのアドレス空間が定義されて
いる。マイクロカーネルへのＶＭ＿ＭＡＰ呼出しは、動
的リンク・ライブラリのアドレスを第１のタスクから第
２のタスクにコピーする。

【００６７】プロセッサ内で実行されている第１のプロ
セスが動的リンク・ライブラリを含む物理ページへのア
クセスを必要とする場合、このプロセスは、第１の有効
アドレス７２０としてそのアドレスを出して、メモリ１
０２内の物理ページ７１２にアクセスする。

【００６８】マイクロカーネル１２０と仮想メモリ・モ
ジュール１２４は、第１の有効アドレスに関する第１の
仮想セグメントＩＤ（ＶＳＩＤ）を生成し、それを図６
のメモリ１０２内の第１のセグメント情報構造８０２に
格納することによって応答する。

【００６９】次にページ・テーブル項目マネージャ１９
０は、第１の仮想セグメントＩＤの少なくとも一部と第
１の有効アドレスをメモリ１０２内のページ・テーブル
７４０用のページ・テーブル・アドレスにマッピングす
ることによって処理を続行する。

【００７０】ページ・テーブル項目マネージャ１９０
は、ページ・テーブル７４０内のページ・テーブル・ア
ドレスにページ・テーブル項目ＰＴＥを格納し、そのＰ
ＴＥが第１の仮想セグメントＩＤと実ページ・アドレス
７６０の少なくとも一部を物理ページ７１２に含めるこ
とによって処理を続行する。

【００７１】次にマイクロカーネル１２０は、ページ・
テーブル項目ＰＴＥからの実アドレスの少なくとも一部
を使用して物理ページ７１２にアクセスすることによっ
て処理を続行する。

【００７２】プロセッサ内で実行されている第２のプロ
セスが動的リンク・ライブラリを含む同一物理ページへ
のアクセスを必要とする場合、このプロセスは、第２の
有効アドレス７２０'としてそのアドレスを出して、メ
モリ１０２内の物理ページ７１２にアクセスする。

【００７３】次にページ・テーブル項目マネージャ１９
０は、第２の有効アドレス用の別名化仮想セグメントＩ
Ｄとして第１の仮想セグメントＩＤをコピーし、それを
図６のメモリ１０２内の第２のセグメント情報構造８０
２'に格納することによって処理を続行する。

【００７４】次にページ・テーブル項目マネージャ１９
０は、別名化仮想セグメントＩＤの少なくとも一部と第
２の有効アドレスをメモリ内のページ・テーブル７４０
用のページ・テーブル・アドレスにマッピングすること
によって処理を続行する。

【００７５】次にマイクロカーネル１２０は、同一ペー
ジ・テーブル項目ＰＴＥからの実アドレスの少なくとも
一部を使用して、第２の有効アドレスに応答して物理ペ
ージ７１２にアクセスすることによって処理を続行す
る。

【００７６】このようにして、第２の有効アドレス７２
０は、ページ・テーブル７４０内の第１のページ・テー
ブル項目を第１の有効アドレス７２０'と共用する。

【００７７】1. データ構造 必要なアクセス時間およびメモリ空間を削減するため
に、様々なデータ構造が設計されている。このようなデ
ータ構造は、その設計を６４ビット・インプリメンテー
ションにも使用できるようにモジュール性を維持すると
いう相反する目標をも満足しようと試みるものである。

【００７８】1.1 ＰＭＡＰ構造 タスクごとに１つずつＰＭＡＰ構造が存在する。これ
は、ＶＭモジュールからのすべての仮想アドレス要求用
のＰＭＡＰ層へのアンカーである。これは以下のフィー
ルドを有する。 １．セグメントテーブルポインタ：セグメントテーブル
構造８０２へのポインタ８０１。セグメント・テーブル
構造は、ＰＭＡＰ構造８００の一部にすることもできる
が、そのモジュール性は損なわれる。 ２．単純ロック：このロックはＰＭＡＰ構造をロックす
る場合に使用する。

【００７９】1.2 セグメント・テーブル構造８０２ この構造は、６４ビット・インプリメンテーション向け
に設計をオープンに保つことを意図するものである。３
２ビット・インプリメンテーションの場合は、これは、
それぞれが１つのセグメントを表す１６個のセグメント
の情報構造からなるセットである。６４ビット・インプ
リメンテーションのそのオブジェクトはハッシュ済みセ
グメント・テーブルを表す。

【００８０】1.2.1 セグメント情報構造 これは、２つのフィールドだけを備えた非常に基本的な
構造である。 １．セグメント・レジスタ：プロセッサ内のセグメント
・レジスタ７２５の複製。 ２．仮想オブジェクトポインタ：仮想オブジェクト構造
８１０へのポインタ。

【００８１】1.3 仮想オブジェクト構造８１０ これは、セグメント・モジュール８０２とＰＴＥモジュ
ール８１８との間のインタフェース構造である。これ
は、６４ビット・インプリメンテーション向けの設計変
更の緩衝として働く明瞭な分割部を用意する。この構造
は６４ビット・インプリメンテーション向けに変更する
必要がない。（フィールドのサイズは変更する可能性が
あるが、構造は変更するべきではない。）

【００８２】セグメントに対して固有のＶＳＩＤを割り
振る必要がある。すなわち、（乱数発生ルーチンによっ
て）生成された新しいＶＳＩＤが事前割当てされていな
いことを検査する何らかの機構が必要である。ＶＳＩＤ
上のハッシュ（ＶＳハッシュ）を使用してこれを検出す
る。ハッシュ・テーブル８１７は仮想オブジェクト構造
のリンク・リストを指し示す。生成されたＶＳＩＤはＶ
Ｓハッシュ上でハッシュされ、次に一致するＶＳＩＤを
求めてリンク・リスト８１７が探索される。

【００８３】仮想セグメント情報には以下の項目があ
る。 １．待ち行列ポインタ：ＶＳハッシュ・リスト内の待ち
行列要素ポインタ。 ２．ＶＳＩＤ：固有の仮想セグメントＩＤ。 ３．参照カウント：この仮想オブジェクト構造を使用し
てセグメント情報構造の数を表す。（セグメントの別名
化に有用。） ４．キャッシュ済みＰＴＥリスト：キャッシュ済みＰＴ
Ｅ（取り戻したＰＴＥ）のリンク・リストへのポイン
タ。 ５．ＰＴＥカウント：このＶＳＩＤ用のＰＴＥのカウン
ト。

【００８４】1.4 キャッシュ済みＰＴＥ構造８２０ ページ・テーブルから項目を取り戻すたびに、その項目
は仮想オブジェクト構造およびページ・アンカー構造の
キャッシュ済みＰＴＥリンク・リスト内のキャッシュ済
みＰＴＥとして入力される。キャッシュ済みＰＴＥはま
だ有効なマッピングなので、それについてすべてのＰＴ
Ｅ操作も実行される。このマッピングに関するページ不
在が存在する場合、キャッシュ済みＰＴＥは活動ページ
・テーブルに入力して戻され、キャッシュ済みＰＴＥリ
ストから除去される。キャッシュ済みＰＴＥには以下の
要素がある。 １．ＶＳ待ち行列ポインタ：仮想オブジェクト・キャッ
シュ済みＰＴＥリスト内の待ち行列要素ポインタ。 ２．仮想ページ番号：この番号は所与のＶＳＩＤ用のＰ
ＴＥを明確に識別する。 ３．ＰＴＥワード０：取り戻したＰＴＥ項目のワード
０。 ４．ＰＴＥワード１：取り戻したＰＴＥ項目のワード
１。 ５．ＰＡ待ち行列ポインタ：ページ・アンカー・リスト
内の待ち行列要素。 ６．ＰＴＥＧポインタ：この項目の取戻し元であるハッ
シュ・テーブル内のポインタ。キャッシュ済み項目を再
入力するときに空間を探すためのヒントとして機能す
る。 ７．固定フラグ：これはＰＴＥの配線状態を表す。

【００８５】1.5 Ｓ／Ｗ ＰＴＥ構造８３０ ページ・テーブル内のＨ／Ｗ ＰＴＥごとに１つずつＳ
／Ｗ ＰＴＥ構造が存在する。その主な目的は、所与の
物理ページ用のマッピング・チェーンを維持することで
ある。Ｓ／Ｗ ＰＴＥはＨ／Ｗ ＰＴＥと同じように構
成されている。Ｓ／Ｗ ＰＴＥとＨ／Ｗ ＰＴＥは、
（メモリを節約するために）ポインタではなく索引を使
用して参照される。この索引は、ＰＴＥ配列内のＰＴＥ
項目の数であり、ＰＴＥアドレスを計算するためにＰＴ
Ｅのstart_addressとともに使用することができる。ま
た、Ｓ／Ｗ ＰＴＥ索引があれば、対応するＨ／Ｗ Ｐ
ＴＥが同一索引に存在し、その逆も可能になる。Ｓ／Ｗ
ＰＴＥは以下の情報を有する。 １．仮想ページ番号：この番号は所与のＶＳＩＤ用のＰ
ＴＥを明確に識別する。 ２．Ｓ／Ｗ ＰＴＥ索引：所与の物理ページ用のＰＴＥ
マッピングのチェーン内の次のＳ／Ｗ ＰＴＥへのポイ
ンタ（索引）。 ３．固定：ＰＴＥが固定されているかどうかを表すフラ
グ。 ４．ＶＳポインタ：仮想セグメント構造へのポインタ。
これは、取り戻した項目のキャッシュ先になる適切な仮
想オブジェクト構造を見つけるためにＰＴＥ取戻し時に
使用する。このフィールドは除去される（その結果、相
当なメモリ節約になる）可能性があり、ＶＳハッシュに
ハッシュすることによって仮想オブジェクトを見つける
ことができる。

【００８６】1.6 ページ・アンカー構造８４０ 物理ページごとに１つずつ、この構造の配列が存在す
る。この構造８４０は、所与の物理ページ用に存在しう
る複数のマッピング（ＰＴＥ）用のアンカーとして機能
する。この構造は以下の情報を有する。 １．Ｒ／Ｃ状況：参照ビットと変更済みビットの状況。 ２．Ｓ／Ｗ ＰＴＥ索引：この物理ページ用の有効なマ
ッピングを有するＳ／ＷＰＴＥへの索引。ただし、同じ
索引を使用してＨ／Ｗ ＰＴＥにアクセスできることに
留意されたい。 ３．キャッシュ済みＰＴＥリスト・ポインタ：この物理
ページ用のキャッシュ済みＰＴＥへのポインタ。

【００８７】2. インタフェース ３種類のインタフェースが存在する。第１のタイプは、
入力として物理アドレスを取る。第２のタイプは、入力
としてＰＭＡＰと有効アドレスを取る。第３のタイプは
セグメントとともに機能する。

【００８８】2.2 PMAP_CLEAR_REFERENCE 2.2.1 説明 このインタフェースは、所与の物理ページ用のすべての
マッピング（ＰＴＥ）用の参照ビットをクリアする。 2.2.2 構文 void ptc_clear_reference(pa_t pa) 2.2.3 パラメータ pa 物理アドレス（物理ページ番号） 2.2.4 戻り値 2.2.5 論理 paを使用してそのページ用のページ・アンカー構造に到
達する。ページアンカー内の参照ビットをクリアする。
ページアンカー構造（そのページ用のマッピング）上の
Ｓ／Ｗ ＰＴＥリストを走査し、Ｈ／Ｗ ＰＴＥから参
照ビットをクリアする。ページアンカー構造（そのペー
ジ用に取り戻したマッピング）上のキャッシュ済みＰＴ
Ｅリストを走査し、参照ビットをクリアし、終了する。

【００８９】2.3 PMAP_IS_MODIFIED 2.3.1 説明 このインタフェースは、所与の物理ページ用のＰＴＥを
走査し、変更済みビットの状況を返す。ＰＴＥのいずれ
かに変更済みビットが設定されている場合、そのページ
は修正されたものと見なされる。 2.3.2 構文 boolean ptc_is_modified(pa_t pa) 2.3.3 パラメータ pa 物理アドレス（物理ページ番号） 2.3.4 戻り値 TRUE 物理ページが修正された FALSE 物理ページが修正されていない 2.3.5 論理 paを使用してそのページ用のページ・アンカー構造に到
達する。ページアンカー内の変更済みビットが設定され
ている場合はTRUEを返す。（ページアンカー構造に変更
済みビットが設定されている場合、それはいずれかのＰ
ＴＥに明確に設定される。） ページアンカー構造（そのページ用のマッピング）上の
Ｓ／Ｗ ＰＴＥを走査する。いずれかのＰＴＥに変更済
みビットが設定されている場合は、ページアンカー構造
に変更済みビットを設定し、TRUEを返す。それ以外の場
合は、FALSEを返す。ページアンカー構造（そのページ
用のマッピング）上のキャッシュ済みＰＴＥリストを走
査する。いずれかのＰＴＥに変更済みビットが設定され
ている場合は、ページアンカー構造に変更済みビットを
設定し、TRUEを返す。それ以外の場合は、FALSEを返
す。

【００９０】2.4 PMAP_IS_REFERENCED 2.4.1 説明 このインタフェースは、所与の物理ページ用のＰＴＥを
走査し、参照ビットの状況を返す。ＰＴＥのいずれかに
参照ビットが設定されている場合、そのページは参照さ
れたものと見なされる。 2.4.2 構文 boolean ptc_is_referenced(pa_t pa) 2.4.3 パラメータ pa 物理アドレス（物理ページ番号） 2.4.4 戻り値 TRUE 物理ページが参照された FALSE 物理ページが参照されていない 2.4.5 論理 paを使用してそのページ用のページ・アンカー構造に到
達する。ページアンカー内の参照ビットが設定されてい
る場合はTRUEを返す。（ページアンカー構造に参照ビッ
トが設定されている場合、それはいずれかのＰＴＥに明
確に設定される。） ページアンカー構造（そのページ用のマッピング）上の
Ｓ／Ｗ ＰＴＥを走査する。いずれかのＰＴＥに参照ビ
ットが設定されている場合は、ページアンカー構造に参
照ビットを設定し、TRUEを返す。それ以外の場合は、FA
LSEを返す。ページアンカー構造（そのページ用のマッ
ピング）上のキャッシュ済みＰＴＥリストを走査する。
いずれかのＰＴＥに参照ビットが設定されている場合
は、ページアンカー構造に参照ビットを設定し、TRUEを
返す。それ以外の場合は、FALSEを返す。

【００９１】2.5 PMAP_PAGE_PROTECT 2.5.1 説明 このインタフェースは、所与の物理ページ用のＰＴＥを
走査し、新しい保護設定でそのＰＴＥを更新する。 2.5.2 構文 2.5.3 パラメータ pa 物理アドレス（物理ページ番号） prot 所望の保護設定 2.5.4 戻り値 2.5.5 論理 paを使用してそのページ用のページ・アンカー構造に到
達する。ページアンカー構造（そのページ用のマッピン
グ）上のＳ／Ｗ ＰＴＥを走査する。新しい保護設定で
Ｈ／Ｗ ＰＴＥ構造を更新する。ＴＬＢキャッシュ内の
ＰＴＥを無効にする。ページアンカー構造（そのページ
用のマッピング）上のキャッシュ済みＰＴＥリストを走
査する。新しい保護設定でキャッシュ済みＰＴＥを更新
する。ＴＬＢキャッシュ内のＰＴＥを無効にする。

【００９２】 2.6 PMAP_ZERO_PART_PAGEおよびPMAP_ZERO_PAGE 2.6.1 説明 このインタフェースは、所与のオフセットから所与の長
さ分の物理ページをゼロにする。PMAP_ZERO_PAGEは、オ
フセットが０で長さが４ｋである、この関数の特殊な場
合である。 2.6.2 構文 void pmap_zero_part_page (pa_t pa. vm_offset_t offset. vm_size_t len) #define void_pmap_zero_page pmap_zero_part_page (pa.0.4096) 2.6.3 パラメータ src_pa ソース・アドレスの物理アドレス（物理ペ
ージ番号） src_offset ソース・ページの先頭からのページ内のオ
フセット dst_pa 宛先アドレスの物理アドレス（物理ページ
番号） dst_offset 宛先ページの先頭からのページ内のオフセ
ット len コピーすべき区域の長さ 2.6.4 戻り値 2.6.5 論理所与のソース物理アドレスおよび宛先物理
アドレス用の仮想マッピング（ＰＴＥ）を作成する。
（これは、カーネルのＰＭＡＰ内にそのページを入力す
ることによって行われる。）ソース仮想区域を宛先仮想
区域にコピーする。

【００９３】 2.7 PMAP_COPY_PART_PAGEおよびPMAP_COPY_PAGE 2.7.1 説明 このインタフェースは、ある物理ページの１ブロックを
別の物理ページにコピーする。PMAP_ZERO_PAGEは、ブロ
ックの先頭が０で長さが４ｋである特殊な場合である。 2.7.2 構文 void pmap_copy_part_page (pa_t src-pa. vm_offset_t src_offset. pa_t dst_pa. vm_offset_t dst_offset. vm_size_t len) #define pmap_copy_page pmap_copy_part_page (src_pa.0.4096) 2.7.3 パラメータ pa 物理アドレス（物理ページ番号） offset ページの先頭からのページ内のオフセット len ゼロにすべき区域の長さ 2.7.4 戻り値 2.7.5 論理 所与のpa用の仮想マッピング（ＰＴＥ）を作成する。
（これは、カーネルのＰＭＡＰ内にそのページを入力す
ることによって行われる。）所与のオフセットからの所
与の長さ分の仮想ページをゼロにする。

【００９４】2.8 PMAP_ENTER 2.8.1 説明 このインタフェースは、ＰＭＡＰ構造内に仮想／物理マ
ッピングを確立する。これは、新しい値で既存のＰＴＥ
を更新するか、または新しいＰＴＥを作成する。 2.8.2 構文 2.8.3 パラメータ pmap pmap構造のアドレス ea 有効アドレス pa 物理アドレス（物理ページ番号） wired ページが固定されているかどうかを示すフラグ 2.8.4 戻り値 2.8.5 論理 ＶＳＩＤとeaをハッシュしてＰＴＥＧ（Ｈ／Ｗ構造内の
ＰＴＥグループ）に達し、既存のマッピングを探索す
る。同一paを有するマッピングが見つかった場合、保護
ビットと固定ビットを更新し、このＰＴＥ用のＴＬＢを
無効にし、終了する。異なるpsを有するマッピングが存
在する場合は、前のpa用のページ・アンカー・リストか
らＳ／Ｗ ＰＴＥのリンクを解除し、それを新しいpaの
ページ・アンカー・リストに挿入し、このＰＴＥ用のＴ
ＬＢを無効にし、終了する。項目が見つからない場合
は、その項目がキャッシュされている可能性がある。仮
想オブジェクトのキャッシュ済みＰＴＥリストを探索し
て既存のマッピングを探す。同一paを有するマッピング
が見つかった場合、保護ビットと固定ビットを更新し、
このＰＴＥ用のＴＬＢを無効にし、終了する。異なるpa
を有するマッピングが存在する場合は、前のpa用のペー
ジ・アンカー・リストからキャッシュ済みＰＴＥのリン
クを解除し、それを新しいpaのページ・アンカー・リス
トに挿入し、このＰＴＥ用のＴＬＢを無効にし、終了す
る。その項目を見つけることができなかった場合は、新
しい項目が作成されることを意味する。eaを使用してセ
グメント情報構造を選択する。既存のセグメント情報構
造がない（このセグメントによってマッピングされた２
５６ＭＢ範囲で初めて参照する）場合は、固有のＶＳＩ
Ｄを生成し、セグメント情報構造と仮想オブジェクト構
造を割り振り、それらを正しくリンクする。ＶＳＩＤと
eaを使用してＰＴＥＧに達し、空のスロットを探索す
る。空のスロットが見つからない場合は、（設計上の問
題の項に記載した取戻しアルゴリズムによって選択され
た）適当な項目を取り戻す。仮想オブジェクト構造とペ
ージ・アンカー構造のキャッシュ済みＰＴＥリストに取
り戻した項目を入力する。ページ・アンカー構造からこ
のＰＴＥ用のＳ／ＷＰＴＥのリンクを解除する。今後の
参照のためにキャッシュ済みＰＴＥにＰＴＥＧアドレス
を格納する。取戻しによって空のスロットを見つけるか
作成した後、Ｈ／Ｗ ＰＴＥ構造とＳ／Ｗ ＰＴＥ構造
にマッピング情報を入力する。また、ページ・アンカー
構造からＰＴＥ待ち行列にＳ／Ｗ ＰＴＥを入力し、仮
想オブジェクト構造内のカウントとＰＴＥカウントを増
分する。

【００９５】2.9 PMAP_EXTRACT 2.9.1 説明 このインタフェースは、所与のpmapおよび有効アドレス
に関連する物理アドレスを返す。 2.9.2 構文 2.9.3 パラメータ pmap pmap構造のアドレス ea 有効アドレス 2.9.4 戻り値 pa_t pmapおよびeaに対応するページの物理アドレス 2.9.5 論理 所与のpmapおよびea用のＶＳＩＤを見つける。ＶＳＩＤ
とeaをハッシュしてＨ／Ｗ ＰＴＥのアドレスを獲得す
る。そのＰＴＥ用の１次ハッシュと２次ハッシュを探索
する。いずれかのＰＴＥがこのeaと一致する場合は、物
理アドレスを返して終了する。仮想オブジェクト構造上
のキャッシュ済みＰＴＥリストを走査する。いずれかの
ＰＴＥがこのeaと一致する場合は、物理アドレスを返し
て終了する。

【００９６】2.10 PMAP_PROTECT 2.10.1 説明 このインタフェースは、所与の有効アドレス範囲用の保
護設定を変更する。 2.10.2 構文 2.10.3 パラメータ pmap pmap構造のアドレス start 有効アドレス範囲の開始 end 有効アドレス範囲の終了 prot 新しい保護設定 2.10.4 戻り値 2.10.5 論理 所与のpmapおよびea用のＶＳＩＤを見つける。ＶＳＩＤ
とeaをハッシュしてＰＴＥアドレスのアドレスを獲得す
る。eaと一致するＰＴＥ用のＰＴＥグループ（１次およ
び２次）を探索し、Ｈ／Ｗ ＰＴＥの保護ビットを更新
する。ＰＴＥが見つからない場合は、そのＶＳＩＤ用の
キャッシュ済みＰＴＥリストを探索し、キャッシュ済み
ＰＴＥが見つかった場合にそのＰＴＥ用の保護ビットを
更新する。また、ＴＬＢキャッシュ内のＰＴＥを無効に
する。 2.10.6 注 ＰＴＥは直接アクセスされるわけではないので、このイ
ンタフェースはＰｏｗｅｒＰＣのＰＭＡＰの有効利用に
は役に立たない。ある程度の効率でこれを実現するに
は、必要メモリ容量の点でかなりのオーバヘッドになる
各仮想オブジェクトごとにＰＴＥのリンク・リストが必
要である。また、pmap_enter時に余分なサイクルが追加
されることにもなる。推奨インタフェースは以下の通り
である。

【００９７】2.11 PMAP_REMOVE 2.11.1 説明 このインタフェースは、所与のpmapおよび有効アドレス
範囲用のＰＴＥを除去する。 2.11.2 構文 2.11.3 パラメータ pmap pmap構造のアドレス start 有効アドレス範囲の開始 end 有効アドレス範囲の終了 prot 新しい保護設定 2.11.4 戻り値 2.11.5 論理 アドレス範囲が１つのセグメントを表し、仮想オブジェ
クト内の参照カウントが１より大きい（この仮想オブジ
ェクトをマッピングするセグメントが複数存在する）場
合、参照カウントを減分し、セグメント情報構造と仮想
オブジェクト構造のリンクを解除し、終了するだけであ
る。所与のpmapおよびea用のＶＳＩＤを見つける。ＶＳ
ＩＤとeaをハッシュしてＰＴＥアドレスを獲得する。ea
と一致するＰＴＥ用のＰＴＥグループ（１次および２
次）を探索し、ＰＴＥ項目を無効にする。ページアンカ
ー・リストからＰＴＥを除去し、項目用のＴＬＢを無効
にする。ＰＴＥテーブルで項目が見つからない場合は、
仮想オブジェクトのキャッシュ済みＰＴＥリスト内のＰ
ＴＥを探索する。項目が見つかった場合は、それを仮想
オブジェクト構造とページアンカー構造のキャッシュ済
みリストから除去し、ＰＴＥ用のＴＬＢを無効にする。
終了アドレスに達するまで開始アドレスを４Ｋずつ増分
することにより、上記の手順を繰り返す。 2.11.6 注 ＰＴＥは直接アクセスされるわけではないので、このイ
ンタフェースはＰｏｗｅｒＰＣのＰＭＡＰの有効利用に
は役に立たない。ある程度の効率でこれを実現するに
は、必要メモリ容量の点でかなりのオーバヘッドになる
各仮想オブジェクトごとにＰＴＥのリンク・リストが必
要である。また、pmap_enter時に余分なサイクルが追加
されることにもなる。推奨インタフェースは以下の通り
である。

【００９８】2.12 PMAP_RESIDENT_COUNT 2.12.1 説明 このインタフェースは、所与のpmap用のＰＴＥの数を返
す。 2.12.2 構文 count_t pmap_resident_count (pmap_t pmap. 2.12.3 パラメータ pmap pmap構造のアドレス 2.12.4 戻り値 所与のpmap用の既存のＰＴＥの数 2.12.5 論理 pmap内の各セグメントごとに仮想オブジェクト構造のＰ
ＴＥカウントを累積する。合計値を返す。終了アドレス
に達するまで開始アドレスを４Ｋずつ増分することによ
り、上記の手順を繰り返す。

【００９９】2.13 PMAP_SEG_EXTRACT 2.13.1 説明 このインタフェースは、所与のpmapおよび有効アドレス
用のＶＳＩＤを返す。 2.13.2 構文 2.13.3 パラメータ pmap pmap構造のアドレス ea 有効アドレス 2.13.4 戻り値 有効アドレスに関連する仮想セグメントＩＤ 2.13.5 論理 pmapとeaアドレスを使用して仮想オブジェクト構造にア
クセスする。仮想オブジェクトからのＶＳＩＤを返す。

【０１００】2.14 PMAP_SEG_ENTER 2.14.1 説明 このインタフェースは、所与のpmapにセグメント・マッ
ピングを入力する。 2.14.2 構文 2.14.3 パラメータ pmap pmap構造のアドレス ea 有効アドレス vsid 仮想セグメントＩＤ 2.14.4 戻り値 有効アドレスに関連する仮想セグメントＩＤ 2.14.5 論理 仮想オブジェクト・ハッシュを介して所与のvsid用の仮
想オブジェクトを見つける。所与のpmapとea用のセグメ
ント情報構造を見つける。仮想オブジェクトをセグメン
ト情報構造にリンクし、仮想オブジェクト内の参照カウ
ントを増分する。

【０１０１】2.15 PMAP_SEG_REMOVE 2.15.1 説明 このインタフェースは、所与のpmap内のセグメント・マ
ッピングを除去する。 2.15.2 構文 2.15.3 パラメータ pmap pmap構造のアドレス ea 有効アドレス 2.15.4 戻り値 2.15.5 論理 所与のpmapとea用の仮想オブジェクトとセグメント情報
構造を見つける。仮想オブジェクト内の参照カウントが
１より大きい場合は、セグメント情報の仮想オブジェク
トへのリンクを除去し、仮想オブジェクト内の参照カウ
ントを減分する。これが仮想オブジェクト用の最後のセ
グメントであれば、仮想オブジェクトと関連のＰＴＥを
除去する。

【０１０２】2.16 PMAP_CHAPTER_MAP 2.16.1 説明 このインタフェースは、タスクのセグメントを別のタス
クにマッピングする。これは、ＰｏｗｅｒＰＣ固有のパ
フォーマンス強化インタフェースである。 2.16.2 構文 2.16.3 パラメータ src_pmap ソース・タスクのＰＭＡＰ構造のアドレス src_ea ソース・タスクのアドレス空間内の有効ア
ドレス dst_pmap 宛先タスクのＰＭＡＰ構造のアドレス dst_ea 宛先タスクのアドレス空間内の有効アドレ
ス １つのセグメントだけが再マッピングされる。これは、
src_eaとdst_eaがセグメント境界上にあり、ＶＭがセグ
メント全体のマッピングを希望していることを意味す
る。 2.16.4 戻り値 2.16.5 論理 ＰＭＡＰと有効アドレスが与えられたら、ソース・タス
ク用の仮想オブジェクトを見つける。（ＰＭＡＰとＥＡ
が与えられたら）宛先タスク用のセグメント情報構造を
作成し、それをソースの仮想オブジェクトにリンクす
る。また、仮想オブジェクト構造内の参照カウントも増
分する。

【０１０３】2.17 PMAP_REMAP_PTE 2.17.1 説明 このインタフェースは、所与のＰＭＡＰとＥＡ用のマッ
ピング（ＰＴＥ）を再マッピングする。そのＰＴＥは、
ＰＴＥテーブル内の空間が欠落しているために取り戻さ
れている可能性がある。このルーチンは、マッピング障
害を解決するためにページ不在ハンドラによって呼び出
される。すなわち、物理ページは存在する可能性があ
り、マッピングだけが欠落している。 2.17.2 構文 ２．１７．３ パラメータ pmap タスクのpmap構造のアドレス src_ea マッピングが欠落している有効アドレス 2.17.4 戻り値 TRUE 再マッピングが成功した場合 FALSE 既存のマッピングがまったくない場合 2.17.5 論理 pmapと有効アドレスが与えられたら、タスク用の仮想オ
ブジェクトを見つける。仮想オブジェクト上のキャッシ
ュ済みＰＴＥリストを探索して有効アドレスを探す。一
致する項目がなければ、FALSEを返して終了する。一致
が見つかった場合は、キャッシュ済みＰＴＥ構造内のＰ
ＴＥＧポインタを使用してページ・テーブル・グループ
にアクセスする。空きスロットを探索する。スロットが
見つからない場合は、適当な項目を取り戻し、スロット
を作成する（取戻しとは、キャッシュ済みＰＴＥ項目を
作成し、Ｓ／Ｗ ＰＴＥ項目を無効にし、ページアンカ
ー・リストからＳ／Ｗ ＰＴＥ項目のリンクを解除し、
ページアンカー・リストにキャッシュ済みＰＴＥを追加
することを意味する）。キャッシュ済みＰＴＥをＨ／Ｗ
に格納する。キャッシュ済みＰＴＥ情報でＳ／Ｗ ＰＴ
Ｅを更新する。ページアンカー・リストからキャッシュ
済みＰＴＥのリンクを解除し、ページアンカー・リスト
にＳ／Ｗ ＰＴＥをリンクする。TRUEを返す。

【０１０４】2.18 PMAP_ACTIVE 2.18.1 説明 このインタフェースは、所与のタスク（pmap）用のセグ
メント・レジスタを活動化する。 2.18.2 構文 void pmap_activate() 2.18.3 パラメータ 2.18.4 戻り値 2.18.5 論理 セグメント・レジスタからのセグメント・レジスタをセ
グメント情報構造にロードする。

【０１０５】2.19 PMAP_DEACTIVATE 2.19.1 説明 このインタフェースは、所与の（pmap）用のセグメント
・レジスタを非活動化する。 2.19.2 構文 void pmap_deactivate() 2.19.3 パラメータ pmap タスクのpmap構造のアドレス 2.19.4 戻り値 2.19.5 論理 これは、ＮＯＰインタフェースであり、完全を期すため
の備えである。

【０１０６】本発明の具体的な実施例について説明して
きたが、当業者は、本発明の精神および範囲を逸脱せず
にこの具体的な実施例の変更が可能であることに留意さ
れたい。

【０１０７】まとめとして、本発明の構成に関して以下
の事項を開示する。

【０１０８】（１）メモリと、メモリ内の１ページ分の
データの物理アドレスにマッピングすべき仮想アドレス
に変換するために有効アドレスを生成するプロセッサと
を含むデータ処理システムにおいて、アドレス変換を管
理する方法であって、メモリ内の第１の実ページにアク
セスするために第１の有効アドレスを発行するステップ
と、第１の有効アドレスを第１のページ・テーブル項目
としてマッピングし、それをページ・テーブルにロード
するステップと、メモリ内の第２の実ページにアクセス
するために第２の有効アドレスを発行するステップと、
ページ・テーブルが追加のページ・テーブル項目を受け
入れられないことを判定するステップと、前記第１のペ
ージ・テーブル項目を取り戻し、それをページ・テーブ
ル項目キャッシュに格納するステップと、前記第１のペ
ージ・テーブル項目用の第１のキャッシュ状況値をキャ
ッシュ状況リストに書き込むステップと、第２の有効ア
ドレスを第２のページ・テーブル項目としてマッピング
し、それをページ・テーブルにロードするステップとを
含むことを特徴とする方法。 （２）メモリ内の前記第１の実ページにアクセスするた
めに前記第１の有効アドレスの第２のオカレンスを発行
するステップと、前記ページ・テーブルが前記追加のペ
ージ・テーブル項目を受け入れられないことを判定する
ステップと、前記第１のキャッシュ状況値を探索して前
記キャッシュ状況リスト内の前記第１のページ・テーブ
ル項目を探すステップと、前記第１のページ・テーブル
項目を前記ページ・テーブル項目キャッシュから前記ペ
ージ・テーブルに転送するステップとをさらに含むこと
を特徴とする、上記（１）に記載のアドレス変換を管理
する方法。 （３）メモリと、メモリ内の１ページ分のデータの物理
アドレスにマッピングすべき仮想アドレスに変換するた
めに有効アドレスを生成するプロセッサとを含むデータ
処理システムにおいて、アドレス変換を管理する方法で
あって、メモリ内の第１の実ページにアクセスするため
に第１のプロセス内で第１の有効アドレスを発行するス
テップと、前記第１の有効アドレス用の第１の仮想セグ
メントＩＤを生成し、それをメモリ内の第１のセグメン
ト構造手段に格納するステップと、前記第１の仮想セグ
メントＩＤの少なくとも一部と前記第１の有効アドレス
をメモリ内のページ・テーブル用のページ・テーブル・
アドレスにマッピングするステップと、前記ページ・テ
ーブル・アドレスにページ・テーブル項目を格納するス
テップであって、前記項目が前記第１の仮想セグメント
ＩＤと物理ページへの実ページ・アドレスの少なくとも
一部を含むステップと、前記ページ・テーブル項目から
の実アドレスの前記少なくとも一部を使用して前記物理
ページにアクセスするステップと、メモリ内の前記第１
の実ページにアクセスするために第２のプロセス内で第
２の有効アドレスを発行するステップと、前記第１の仮
想セグメントＩＤを前記第２の有効アドレス用の別名化
仮想セグメントＩＤとしてコピーし、それをメモリ内の
第２のセグメント構造手段に格納するステップと、前記
別名化仮想セグメントＩＤの少なくとも一部と前記第２
の有効アドレスをメモリ内の前記ページ・テーブル用の
前記ページ・テーブル・アドレスにマッピングするステ
ップと、前記第２の有効アドレスに応答して、前記ペー
ジ・テーブル項目からの実アドレスの前記少なくとも一
部を使用して前記物理ページにアクセスするステップと
を含み、それにより、前記第２の有効アドレスが前記ペ
ージ・テーブル内の前記第１のページ・テーブル項目を
共用することを特徴とする方法。 （４）メモリ内の第２の実ページにアクセスするために
第３の有効アドレスを発行するステップと、第３の有効
アドレスを第２のページ・テーブル項目としてマッピン
グし、それを前記ページ・テーブルにロードするステッ
プと、メモリ内の第３の実ページにアクセスするために
第４の有効アドレスを発行するステップと、前記ページ
・テーブルが追加のページ・テーブル項目を受け入れら
れないことを判定するステップと、前記第２のページ・
テーブル項目を取り戻し、それをページ・テーブル項目
キャッシュに格納するステップと、前記第２のページ・
テーブル項目用の第１のキャッシュ状況値をキャッシュ
状況リストに書き込むステップと、第４の有効アドレス
を第３のページ・テーブル項目としてマッピングし、そ
れをページ・テーブルにロードするステップとをさらに
含むことを特徴とする、上記（３）に記載のアドレス変
換を管理する方法。 （５）メモリ内の前記第２の実ページにアクセスするた
めに前記第３の有効アドレスの第２のオカレンスを発行
するステップと、前記ページ・テーブルが追加のページ
・テーブル項目を受け入れられないことを判定するステ
ップと、前記第１のキャッシュ状況値を探索して前記キ
ャッシュ状況リスト内の前記第２のページ・テーブル項
目を探すステップと、前記第２のページ・テーブル項目
を前記ページ・テーブル項目キャッシュから前記ページ
・テーブルに転送するステップとをさらに含むことを特
徴とする、上記（４）に記載のアドレス変換を管理する
方法。 （６）データ処理システム内にあって、複数の実ページ
分の情報を格納するメモリ手段と、メモリ手段に結合さ
れたバス手段と、前記バス手段を介してメモリ手段に結
合されたプロセッサ手段であって、メモリ内の１ページ
分のデータの物理アドレスにマッピングすべき仮想アド
レスに変換するために有効アドレスを生成するプロセッ
サ手段と、メモリ手段内にあって、プロセッサ手段から
の有効アドレスを、メモリ手段内の１ページ分の情報の
実アドレスを提供するページ・テーブル項目に変換する
マッピング手段と、前記ページ・テーブル項目を格納す
るページ・テーブル手段と、メモリ手段内にあって、ペ
ージ・テーブルから取り戻したページ・テーブル項目を
格納するページ・テーブル項目キャッシュ記憶機構と、
メモリ内にあって、前記取り戻したページ・テーブル項
目を識別するページ・テーブル項目状況リスト手段とを
含み、前記ページ・テーブル項目キャッシュ記憶機構
が、前記ページ・テーブルが一杯になっているときに前
記ページ・テーブルから取り戻したページ・テーブル項
目を受け取り、前記受け取ったページ・テーブル項目が
必要なときにそれを前記ページ・テーブルに戻すことを
特徴とする、データ処理システム内のアドレス変換マネ
ージャ。 （７）データ処理システム内にあって、複数の実ページ
分の情報を格納するメモリ手段と、メモリ手段に結合さ
れたバス手段と、前記バス手段を介してメモリ手段に結
合されたプロセッサ手段であって、メモリ内の１ページ
分のデータの物理アドレスにマッピングすべき仮想アド
レスに変換するために有効アドレスを生成するプロセッ
サ手段とを含み、前記プロセッサ手段が、メモリ内の第
１の実ページにアクセスするために第１のプロセス内で
第１の有効アドレスを発行し、前記第１の有効アドレス
用の第１の仮想セグメントＩＤを生成し、それをメモリ
内の第１のセグメント構造手段に格納する生成手段と、
前記第１の仮想セグメントＩＤの少なくとも一部と前記
第１の有効アドレスをメモリ内のページ・テーブル用の
ページ・テーブル・アドレスにマッピングするマッピン
グ手段と、前記ページ・テーブル・アドレスにページ・
テーブル項目を格納する格納手段であって、前記項目が
前記第１の仮想セグメントＩＤと前記物理ページへの実
ページ・アドレスの少なくとも一部を含む格納手段と、
前記ページ・テーブル項目からの実アドレスの前記少な
くとも一部を使用して前記物理ページにアクセスするア
クセス手段とをさらに含み、前記プロセッサ手段が、メ
モリ内の前記第１の実ページにアクセスするために第２
のプロセス内で第２の有効アドレスを発行し、前記第１
の仮想セグメントＩＤを前記第２の有効アドレス用の別
名化仮想セグメントＩＤとしてコピーし、それをメモリ
内の第２のセグメント構造手段に格納するコピー手段を
さらに含み、前記マッピング手段が、前記別名化仮想セ
グメントＩＤの少なくとも一部と前記第２の有効アドレ
スをメモリ内の前記ページ・テーブル用の前記ページ・
テーブル・アドレスにマッピングし、前記アクセス手段
が、前記第２の有効アドレスに応答して、前記ページ・
テーブル項目からの実アドレスの前記少なくとも一部を
使用して前記物理ページにアクセスし、それにより、前
記第２の有効アドレスが前記ページ・テーブル内の前記
第１のページ・テーブル項目を共用することを特徴とす
る、データ処理システム内のアドレス変換マネージャ。 （８）前記プロセッサ手段が、メモリ内の第２の実ペー
ジにアクセスするために第３の有効アドレスを発行し、
前記マッピング手段が、第３の有効アドレスを第２のペ
ージ・テーブル項目としてマッピングし、それをページ
・テーブルにロードし、前記プロセッサ手段が、メモリ
内の第３の実ページにアクセスするために第４の有効ア
ドレスを発行し、ページ・テーブルが追加のページ・テ
ーブル項目を受け入れられないことを判定する判定手段
と、前記第２のページ・テーブル項目を取り戻し、それ
をページ・テーブル項目キャッシュに格納する取戻し手
段と、前記第２のページ・テーブル項目用の第１のキャ
ッシュ状況値をキャッシュ状況リストに書き込む書込み
手段とをさらに含み、前記マッピング手段が、第４の有
効アドレスを第３のページ・テーブル項目としてマッピ
ングし、それをページ・テーブルにロードすることを特
徴とする、上記（７）に記載のデータ処理システム内の
アドレス変換マネージャ。 （９）前記プロセッサ手段が、メモリ内の前記第２の実
ページにアクセスするために前記第３の有効アドレスの
第２のオカレンスを発行し、前記判定手段が、ページ・
テーブルが追加のページ・テーブル項目を受け入れられ
ないことを判定し、前記第１のキャッシュ状況値を探索
して前記キャッシュ状況リスト内の前記第２のページ・
テーブル項目を探す探索手段と、前記第２のページ・テ
ーブル項目を前記ページ・テーブル項目キャッシュから
前記ページ・テーブルに転送する転送手段とをさらに含
むことを特徴とする、上記（８）に記載のデータ処理シ
ステム内のアドレス変換マネージャ。

【図面の簡単な説明】

【図１】ホスト・マルチプロセッサ１００のメモリ１０
２内のマイクロカーネル・システム１１５の機能ブロッ
ク図であって、ＰｏｗｅｒＰＣプロセッサを含む様々な
ハードウェア・プラットフォーム上でマイクロカーネル
およびパーソナリティ・ニュートラル・サービス１４０
が複数のオペレーティング・システム・パーソナリティ
を実行する方法を示す図である。

【図２】タスクと、その親テンプレート領域と、ＰＭＡ
Ｐと、本発明のＰｏｗｅｒＰＣページ・テーブル項目マ
ネージャと、キャッシュ・オブジェクトとの関係を示す
図である。

【図３】ＰｏｗｅｒＰＣメモリの先行技術のレイアウト
を示す図である。

【図４】ＰｏｗｅｒＰＣの先行技術のアドレス変換を示
す図である。

【図５】ページ・テーブル項目のキャッシュを特徴とす
る、本発明のページ・テーブル項目マネージャの機能ブ
ロック図である。

【図６】ページ別名化を特徴とする、本発明のページ・
テーブル項目マネージャの機能ブロック図である。

【符号の説明】

１００ ホスト・マルチプロセッサ １０２ メモリ １０４ バス １０６ 補助記憶装置 １０８ 入出力アダプタ １１０ ＰｏｗｅｒＰＣプロセッサＡ １１２ ＰｏｗｅｒＰＣプロセッサＢ １１５ マイクロカーネル １９０ ＰｏｗｅｒＰＣページ・テーブル項目マネージ
ャ ７１２ 命令ページＤ１ ７２０ 有効アドレス ７６０ 物理アドレス ８００ ＰＭＡＰ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒマンシュ・ハルシャドライ・デサイ アメリカ合衆国33498 フロリダ州ボカ・ ラトン プリザーヴ・ドライブ 19360 (72)発明者 ラーム・キショル・グプタ アメリカ合衆国33433 フロリダ州ボカ・ ラトン ウェルズリー・パーク・ドライブ 5606 ナンバー103 (72)発明者 ラヴィ・レンガラージャン・ストリーニヴ ァサン アメリカ合衆国33486 フロリダ州ボカ・ ラトン タウン・レークス・ドライブ 21446 ナンバー615

Claims (9)

【特許請求の範囲】
1. 【請求項１】メモリと、メモリ内の１ページ分のデータ
   の物理アドレスにマッピングすべき仮想アドレスに変換
   するために有効アドレスを生成するプロセッサとを含む
   データ処理システムにおいて、アドレス変換を管理する
   方法であって、 メモリ内の第１の実ページにアクセスするために第１の
   有効アドレスを発行するステップと、 第１の有効アドレスを第１のページ・テーブル項目とし
   てマッピングし、それをページ・テーブルにロードする
   ステップと、 メモリ内の第２の実ページにアクセスするために第２の
   有効アドレスを発行するステップと、 ページ・テーブルが追加のページ・テーブル項目を受け
   入れられないことを判定するステップと、 前記第１のページ・テーブル項目を取り戻し、それをペ
   ージ・テーブル項目キャッシュに格納するステップと、 前記第１のページ・テーブル項目用の第１のキャッシュ
   状況値をキャッシュ状況リストに書き込むステップと、 第２の有効アドレスを第２のページ・テーブル項目とし
   てマッピングし、それをページ・テーブルにロードする
   ステップとを含むことを特徴とする方法。
2. 【請求項２】メモリ内の前記第１の実ページにアクセス
   するために前記第１の有効アドレスの第２のオカレンス
   を発行するステップと、 前記ページ・テーブルが前記追加のページ・テーブル項
   目を受け入れられないことを判定するステップと、 前記第１のキャッシュ状況値を探索して前記キャッシュ
   状況リスト内の前記第１のページ・テーブル項目を探す
   ステップと、 前記第１のページ・テーブル項目を前記ページ・テーブ
   ル項目キャッシュから前記ページ・テーブルに転送する
   ステップとをさらに含むことを特徴とする、請求項１に
   記載のアドレス変換を管理する方法。
3. 【請求項３】メモリと、メモリ内の１ページ分のデータ
   の物理アドレスにマッピングすべき仮想アドレスに変換
   するために有効アドレスを生成するプロセッサとを含む
   データ処理システムにおいて、アドレス変換を管理する
   方法であって、 メモリ内の第１の実ページにアクセスするために第１の
   プロセス内で第１の有効アドレスを発行するステップ
   と、 前記第１の有効アドレス用の第１の仮想セグメントＩＤ
   を生成し、それをメモリ内の第１のセグメント構造手段
   に格納するステップと、 前記第１の仮想セグメントＩＤの少なくとも一部と前記
   第１の有効アドレスをメモリ内のページ・テーブル用の
   ページ・テーブル・アドレスにマッピングするステップ
   と、 前記ページ・テーブル・アドレスにページ・テーブル項
   目を格納するステップであって、前記項目が前記第１の
   仮想セグメントＩＤと物理ページへの実ページ・アドレ
   スの少なくとも一部を含むステップと、 前記ページ・テーブル項目からの実アドレスの前記少な
   くとも一部を使用して前記物理ページにアクセスするス
   テップと、 メモリ内の前記第１の実ページにアクセスするために第
   ２のプロセス内で第２の有効アドレスを発行するステッ
   プと、 前記第１の仮想セグメントＩＤを前記第２の有効アドレ
   ス用の別名化仮想セグメントＩＤとしてコピーし、それ
   をメモリ内の第２のセグメント構造手段に格納するステ
   ップと、 前記別名化仮想セグメントＩＤの少なくとも一部と前記
   第２の有効アドレスをメモリ内の前記ページ・テーブル
   用の前記ページ・テーブル・アドレスにマッピングする
   ステップと、 前記第２の有効アドレスに応答して、前記ページ・テー
   ブル項目からの実アドレスの前記少なくとも一部を使用
   して前記物理ページにアクセスするステップとを含み、 それにより、前記第２の有効アドレスが前記ページ・テ
   ーブル内の前記第１のページ・テーブル項目を共用する
   ことを特徴とする方法。
4. 【請求項４】メモリ内の第２の実ページにアクセスする
   ために第３の有効アドレスを発行するステップと、 第３の有効アドレスを第２のページ・テーブル項目とし
   てマッピングし、それを前記ページ・テーブルにロード
   するステップと、 メモリ内の第３の実ページにアクセスするために第４の
   有効アドレスを発行するステップと、 前記ページ・テーブルが追加のページ・テーブル項目を
   受け入れられないことを判定するステップと、 前記第２のページ・テーブル項目を取り戻し、それをペ
   ージ・テーブル項目キャッシュに格納するステップと、 前記第２のページ・テーブル項目用の第１のキャッシュ
   状況値をキャッシュ状況リストに書き込むステップと、 第４の有効アドレスを第３のページ・テーブル項目とし
   てマッピングし、それをページ・テーブルにロードする
   ステップとをさらに含むことを特徴とする、請求項３に
   記載のアドレス変換を管理する方法。
5. 【請求項５】メモリ内の前記第２の実ページにアクセス
   するために前記第３の有効アドレスの第２のオカレンス
   を発行するステップと、 前記ページ・テーブルが追加のページ・テーブル項目を
   受け入れられないことを判定するステップと、 前記第１のキャッシュ状況値を探索して前記キャッシュ
   状況リスト内の前記第２のページ・テーブル項目を探す
   ステップと、 前記第２のページ・テーブル項目を前記ページ・テーブ
   ル項目キャッシュから前記ページ・テーブルに転送する
   ステップとをさらに含むことを特徴とする、請求項４に
   記載のアドレス変換を管理する方法。
6. 【請求項６】データ処理システム内にあって、複数の実
   ページ分の情報を格納するメモリ手段と、 メモリ手段に結合されたバス手段と、 前記バス手段を介してメモリ手段に結合されたプロセッ
   サ手段であって、メモリ内の１ページ分のデータの物理
   アドレスにマッピングすべき仮想アドレスに変換するた
   めに有効アドレスを生成するプロセッサ手段と、 メモリ手段内にあって、プロセッサ手段からの有効アド
   レスを、メモリ手段内の１ページ分の情報の実アドレス
   を提供するページ・テーブル項目に変換するマッピング
   手段と、 前記ページ・テーブル項目を格納するページ・テーブル
   手段と、 メモリ手段内にあって、ページ・テーブルから取り戻し
   たページ・テーブル項目を格納するページ・テーブル項
   目キャッシュ記憶機構と、 メモリ内にあって、前記取り戻したページ・テーブル項
   目を識別するページ・テーブル項目状況リスト手段とを
   含み、 前記ページ・テーブル項目キャッシュ記憶機構が、前記
   ページ・テーブルが一杯になっているときに前記ページ
   ・テーブルから取り戻したページ・テーブル項目を受け
   取り、前記受け取ったページ・テーブル項目が必要なと
   きにそれを前記ページ・テーブルに戻すことを特徴とす
   る、データ処理システム内のアドレス変換マネージャ。
7. 【請求項７】データ処理システム内にあって、複数の実
   ページ分の情報を格納するメモリ手段と、 メモリ手段に結合されたバス手段と、 前記バス手段を介してメモリ手段に結合されたプロセッ
   サ手段であって、メモリ内の１ページ分のデータの物理
   アドレスにマッピングすべき仮想アドレスに変換するた
   めに有効アドレスを生成するプロセッサ手段とを含み、 前記プロセッサ手段が、メモリ内の第１の実ページにア
   クセスするために第１のプロセス内で第１の有効アドレ
   スを発行し、 前記第１の有効アドレス用の第１の仮想セグメントＩＤ
   を生成し、それをメモリ内の第１のセグメント構造手段
   に格納する生成手段と、 前記第１の仮想セグメントＩＤの少なくとも一部と前記
   第１の有効アドレスをメモリ内のページ・テーブル用の
   ページ・テーブル・アドレスにマッピングするマッピン
   グ手段と、 前記ページ・テーブル・アドレスにページ・テーブル項
   目を格納する格納手段であって、前記項目が前記第１の
   仮想セグメントＩＤと前記物理ページへの実ページ・ア
   ドレスの少なくとも一部を含む格納手段と、 前記ページ・テーブル項目からの実アドレスの前記少な
   くとも一部を使用して前記物理ページにアクセスするア
   クセス手段とをさらに含み、 前記プロセッサ手段が、メモリ内の前記第１の実ページ
   にアクセスするために第２のプロセス内で第２の有効ア
   ドレスを発行し、 前記第１の仮想セグメントＩＤを前記第２の有効アドレ
   ス用の別名化仮想セグメントＩＤとしてコピーし、それ
   をメモリ内の第２のセグメント構造手段に格納するコピ
   ー手段をさらに含み、 前記マッピング手段が、前記別名化仮想セグメントＩＤ
   の少なくとも一部と前記第２の有効アドレスをメモリ内
   の前記ページ・テーブル用の前記ページ・テーブル・ア
   ドレスにマッピングし、 前記アクセス手段が、前記第２の有効アドレスに応答し
   て、前記ページ・テーブル項目からの実アドレスの前記
   少なくとも一部を使用して前記物理ページにアクセス
   し、 それにより、前記第２の有効アドレスが前記ページ・テ
   ーブル内の前記第１のページ・テーブル項目を共用する
   ことを特徴とする、データ処理システム内のアドレス変
   換マネージャ。
8. 【請求項８】前記プロセッサ手段が、メモリ内の第２の
   実ページにアクセスするために第３の有効アドレスを発
   行し、 前記マッピング手段が、第３の有効アドレスを第２のペ
   ージ・テーブル項目としてマッピングし、それをページ
   ・テーブルにロードし、 前記プロセッサ手段が、メモリ内の第３の実ページにア
   クセスするために第４の有効アドレスを発行し、 ページ・テーブルが追加のページ・テーブル項目を受け
   入れられないことを判定する判定手段と、 前記第２のページ・テーブル項目を取り戻し、それをペ
   ージ・テーブル項目キャッシュに格納する取戻し手段
   と、 前記第２のページ・テーブル項目用の第１のキャッシュ
   状況値をキャッシュ状況リストに書き込む書込み手段と
   をさらに含み、 前記マッピング手段が、第４の有効アドレスを第３のペ
   ージ・テーブル項目としてマッピングし、それをページ
   ・テーブルにロードすることを特徴とする、請求項７に
   記載のデータ処理システム内のアドレス変換マネージ
   ャ。
9. 【請求項９】前記プロセッサ手段が、メモリ内の前記第
   ２の実ページにアクセスするために前記第３の有効アド
   レスの第２のオカレンスを発行し、 前記判定手段が、ページ・テーブルが追加のページ・テ
   ーブル項目を受け入れられないことを判定し、 前記第１のキャッシュ状況値を探索して前記キャッシュ
   状況リスト内の前記第２のページ・テーブル項目を探す
   探索手段と、 前記第２のページ・テーブル項目を前記ページ・テーブ
   ル項目キャッシュから前記ページ・テーブルに転送する
   転送手段とをさらに含むことを特徴とする、請求項８に
   記載のデータ処理システム内のアドレス変換マネージ
   ャ。