JPH0887538A - 半導体集積回路の設計方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路の設計時間を短縮することの
できる設計方法を提供する。 【構成】 Ｓ３１のスキャン用テストセル配置位置確保
処理により、スキャン用テストセル配置領域を用意する
と共に、スキャン制御信号を配線する。次に、Ｓ３２に
おいて、スキャン用テストセル配置領域以外に一般ロジ
ック部を配置、配線し、Ｓ３３で実配線長を抽出する。
一方、Ｓ２１でスキャン用テストセルの置換、挿入位置
を決定後、Ｓ２２でスキャン用テストセルの論理回路に
おける置換、挿入を行なう。ここまでの処理は、並列的
に、独立して実行可能である。Ｓ２３では、Ｓ３３の実
配線長をも用いてスキャン用テストセルを含めた仮想配
線長のタイミングが検証される。Ｓ３４でスキャン用テ
ストセルが配置、配線される。Ｓ３５でスキャン順序を
決定し、Ｓ２４で論理上のスキャンパスを生成し、Ｓ３
６で実際にスキャンパスを配線する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スキャンパス用テスト
セル方式を使用する半導体集積回路の配置、配線などの
レイアウトの設計方法に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路のテストを容易化
するため、予めラッチやレジスタなどのテスト用の回路
セルを一般の回路の各所に挿入しておき、製造された半
導体集積回路に対してこのテスト用の回路セルを用いた
スキャンパス方式のテストが行なわれている。このよう
なテスト用の回路セル、すなわち、スキャン用テストセ
ルは、半導体集積回路のレイアウト時に一般の回路とと
もに組み込んでおく必要がある。

【０００３】図８は、従来の半導体集積回路の設計方法
を示すフローチャートである。Ｓ１において、半導体集
積回路に集積させる回路の論理設計を行なう。次に、Ｓ
２において、スキャン用テストセルの論理設計を行な
う。Ｓ３では、Ｓ１で設計された論理回路と、Ｓ２で設
計されたスキャン用テストセルの論理設計をもとに、こ
れらを物理的に実現するためのレイアウト設計を行な
う。最後に、Ｓ４において、Ｓ３でレイアウト設計を行
なった後の実配線長を用いて、タイミングの検証等のシ
ミュレーションを行なう。

【０００４】また、Ｓ２におけるスキャン用テストセル
の論理設計においては、Ｓ２１においてスキャン用テス
トセルを一般の論理回路のどの部分を置換、挿入するか
を決定し、Ｓ２２において実際に論理回路にスキャン用
テストセルを置換、挿入し、Ｓ２３においてスキャン用
テストセルを置換、挿入した後の仮想配線長を使用して
シミュレーションによってタイミングを検証する。

【０００５】このような手法では、Ｓ１の論理設計から
Ｓ４の実配線長シミュレーションまで順次実行しなけれ
ばならないため、設計時間が長くなるという欠点があっ
た。また、実配線長のシミュレーションは、スキャン用
テストセルを含めたすべての回路をレイアウトした後で
なければ行なうことはできず、論理設計段階まで戻って
修正を行なう場合には、必要のない場合であってもスキ
ャン用テストセルの論理設計、レイアウト設計をやり直
すことになり、さらに設計時間が長くなるという問題が
ある。

【０００６】従来の半導体集積回路の設計方法として
は、例えば、特開平４−９６２５２号公報に記載されて
いるものがある。この文献中では、スキャンレジスタに
置換しない場合のレイアウトを行ない、そのレイアウト
情報を使用してスキャンレジスタへの置換を行ない、ス
キャンレジスタの接続、すなわち、スキャンチェーンを
決定し、決定されたスキャンチェーンの情報に合わせテ
ストベクタを作成している。このような技術によって、
スキャンレジスタ、スキャンチェーンを自動挿入するこ
とができ、レイアウト設計を容易化することができる。
しかし、図８に示した各ステップを変更するものではな
く、順次実行することによる設計時間の長期化は避けら
れない。

【０００７】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、半導体集積回路の設計時間
を短縮することのできる設計方法を提供することを目的
とするものである。

【０００８】

【課題を解決するための手段】本発明は、スキャンパス
方式により試験を行なうためのテスト回路セルを有する
半導体集積回路の設計方法において、前記テスト回路セ
ルの配置領域を確保し、前記テスト回路セル以外の一般
回路セルの配置を行ない、先に確保したテスト回路セル
の配置領域に前記テスト回路セルを配置し、レイアウト
を決定することを特徴とするものである。

【０００９】前記テスト回路セルの配置領域を確保する
際に、該配置領域に配置される前記テスト回路セルを接
続する制御信号線を配線するように構成することもでき
る。

【００１０】

【作用】本発明によれば、一般回路セルのレイアウトを
完了するまではテスト回路セルの論理設計に関する情報
を必要とせずにレイアウト設計を進めることができる。
そのため、テスト回路セルの論理設計とレイアウト設計
を並行して行なうことが可能となる。また、一般回路セ
ルのレイアウトは、テスト回路セルの論理設計とは独立
して行なわれるため、例えば、一般回路セルのレイアウ
ト上のミスが発見されても、テスト回路セルの論理設計
に影響を与えずに修正が可能である。さらに、一般回路
セルのレイアウトが完了した時点で一般回路セルの実配
線長が決定されるので、テスト回路セルの回路配線長の
シミュレーションを行なう際にこれらの情報を用いたテ
ストを行なうことができ、テスト回路セル側の修正を早
期に行なうことができる。

【００１１】

【実施例】図１は、本発明の半導体集積回路の設計方法
の一実施例を示すフローチャートである。Ｓ１では、一
般回路セルの論理回路を決定する論理設計処理が行なわ
れる。Ｓ２では、テストを容易化するためのスキャン設
計処理を行なう。Ｓ３では、Ｓ１で論理設計された一般
回路セルおよびＳ２でスキャン設計されたスキャン用テ
ストセルを物理的にレイアウトするレイアウト設計処理
が行なわれる。Ｓ４では、Ｓ３でレイアウト設計を行な
った後の実配線長シミュレーションを行ない、タイミン
グを検証する実配線長シミュレーション処理が行なわれ
る。

【００１２】Ｓ２において行なわれるスキャン設計処理
としては、次の各処理が行なわれる。Ｓ２１において、
テストセルを論理回路のどの部分と置換、挿入するかを
決定するスキャン用テストセル位置決定処理が行なわれ
る。Ｓ２２において、論理回路にスキャン用テストセル
を置換、挿入するスキャン用テストセル置換挿入処理が
行なわれる。Ｓ２３において、スキャン用テストセルを
置換、挿入した後のスキャン部分の仮想配線長と、Ｓ３
３で抽出される一般ロジック部分の実配線長を使用して
タイミングを検証する仮想配線長シミュレーション処理
が行なわれる。Ｓ２４において、Ｓ３のレイアウト設計
に合わせたスキャン用テストセルのスキャンパスを作成
するスキャンパス生成処理が行なわれる。

【００１３】また、Ｓ３において行なわれるレイアウト
設計処理としては、次の各処理が行なわれる。Ｓ３１に
おいて、スキャン用テストセルを配置する領域を確保す
るスキャン用テストセル配置位置確保処理が行なわれ
る。Ｓ３２において、スキャン用テストセルを除く一般
ロジック部の配置配線を行なう一般ロジック部レイアウ
ト設計処理が行なわれる。Ｓ３３において、Ｓ３２の結
果の実配線長を抽出する実配線長抽出処理が行なわれ
る。Ｓ３４において、Ｓ２１で決定したスキャン用テス
トセルをＳ３１で確保した位置に配置するスキャン用テ
ストセル配置処理が行なわれる。Ｓ３５において、テス
トベクタを作成するために必要になるスキャン用テスト
セルのチェーンの順番を決定するための３５のスキャン
用テストセル位置抽出処理が行なわれる。Ｓ３６におい
て、Ｓ２４で決定したスキャンパスを実現するスキャン
パス配線処理が行なわれる。

【００１４】次に、具体例を用いて本発明の設計方法の
流れを説明する。図２は、本発明の設計方法によるレイ
アウトの一具体例を示す模式図である。図中、４１は半
導体集積回路、４２はＩ／Ｏ部、Ｔ１ないしＴｎはスキ
ャン用テストセル、ＴＥ，ＳＥ，ＴＣはスキャン用制御
信号、ＳＩ，ＳＯはスキャン信号、ＤＩ１ないしＤＩｎ
は内部データ観測信号、ＤＯ１ないしＤＯｎは内部デー
タ制御信号である。以下の説明では、図２に示すレイア
ウトを得る場合について説明する。

【００１５】半導体集積回路４１内には、複数のスキャ
ン用テストセルＴ１〜Ｔｎが配置されている。各スキャ
ン用テストセルＴ１〜Ｔｎには、スキャン用制御信号Ｔ
Ｅ，ＳＥ，ＴＣが入力されている。スキャン用信号Ｔ
Ｅ，ＳＥは、各スキャン用テストセルＴ１〜Ｔｎの動作
モードを設定するための信号であり、スキャン用信号Ｔ
Ｃは、各スキャン用テストセルＴ１〜Ｔｎが動作するた
めのタイミングを供給するための信号である。スキャン
用信号ＴＥ，ＳＥ，ＴＣは、半導体集積回路４１のＩ／
Ｏ部４２を介して外部より与える。

【００１６】スキャン用テストセルＴ１のスキャン信号
ＳＩの端子には、Ｉ／Ｏ部４２を介して外部からスキャ
ン信号ＳＩが入力される。スキャン用テストセルＴ２〜
Ｔｎのスキャン信号ＳＩの端子には、別のスキャン用テ
ストセルＴ１〜Ｔｎ−１のスキャン信号ＳＯの端子と接
続され、スキャン用テストセルＴ１〜Ｔｎはシリアルに
接続されている。そして、スキャン用テストセルＴｎの
スキャン信号ＳＯの端子からＩ／Ｏ部４２を介してスキ
ャン信号ＳＯが外部に出力されている。ここではすべて
のスキャン用テストセルがシリアルに接続されている
が、いくつかのグループごとにシリアルに接続する構成
であってもよい。テストを行なう際には、スキャン信号
ＳＩを外部より与えたり、スキャン信号ＳＯを観測する
ことによって一般ロジック部の動作状態を把握すること
ができ、半導体集積回路４１のテストを行なうことがで
きる。

【００１７】各スキャン用テストセルＴ１〜Ｔｎには、
それぞれ、内部データ観測信号ＤＩ１〜ＤＩｎが入力さ
れ、また、内部データ制御信号ＤＯ１〜ＤＯｎが出力さ
れている。内部データ観測信号ＤＩ１〜ＤＩｎは、一般
の論理回路（一般ロジック部）から出力される信号であ
って、テストの際に観測対象となる信号である。また、
内部データ制御信号ＤＯ１〜ＤＯｎは一般ロジック部に
入力される信号であって、通常の動作時には内部データ
観測信号ＤＩ１〜ＤＩｎが入力されるべき信号である。
テストの際には、この内部データ制御信号ＤＯ１〜ＤＯ
ｎを作成して与えることによって、種々のテストを行な
うことが可能である。内部データ制御信号ＤＯ１〜ＤＯ
ｎは、スキャン信号ＳＩによって与えることができ、そ
のときの内部データ観測信号ＤＩ１〜ＤＩｎは、スキャ
ン信号ＳＯを観測することによって得ることができる。

【００１８】図３は、スキャン用テストセルへの置換時
のスキャンチェーン回路の一例を示す模式図、図４はス
キャン用テストセルの挿入時のスキャンチェーン回路の
一例を示す模式図である。５１ないし５３は一般ロジッ
ク部である。スキャン用テストセルは、論理設計によっ
て作成された一般ロジック部内の例えばラッチやレジス
タなどの回路セルを置換して配置する場合と、一般ロジ
ック部外に配置し、一般ロジック部に挿入する場合があ
る。図３では、一般ロジック部５１と一般ロジック部５
２の間に設けられていた回路セル、および、一般ロジッ
ク部５２と一般ロジック部５３の間に設けられていた回
路セルを、スキャン用テストセルＴ１〜Ｔ４に置換した
例を示している。置換されたスキャン用テストセルＴ１
〜Ｔ４は、それぞれ、スキャン信号ＳＩ，ＳＯによりシ
リアルに接続されるとともに、スキャン用制御信号Ｔ
Ｅ，ＳＥ，ＴＣが並列的に入力されている。

【００１９】図４では、一般ロジック部５１に対して、
スキャン用テストセルＴ１〜Ｔｎを用意し、一般ロジッ
ク部５１内のｎ本の信号線に、それぞれ、スキャン用テ
ストセルＴ１〜Ｔｎを挿入する。すなわち、信号線上の
信号は、スキャン用テストセルに内部データ観測信号Ｄ
Ｉ１〜ＤＩｎとして取り出され、スキャン用テストセル
からの内部データ制御信号ＤＯ１〜ＤＯｎがもとの信号
線上の信号として一般ロジック部５１に返される。各ス
キャン用テストセルＴ１〜Ｔｎは、それぞれ、スキャン
信号ＳＩ，ＳＯによりシリアルに接続されるとともに、
スキャン用制御信号ＴＥ，ＳＥ，ＴＣが入力されてい
る。

【００２０】図１に示したフローチャートにおいて、ま
ず、Ｓ１において、一般ロジック部の回路の論理設計が
行なわれる。そして、一般ロジック部の論理設計情報
は、Ｓ２のスキャン設計処理とＳ３のレイアウト設計処
理で用いられる。Ｓ２のスキャン設計処理とＳ３のレイ
アウト設計処理は、相互に関連しながら並列的に進めら
れる。

【００２１】まず、Ｓ２のスキャン設計処理では、Ｓ２
１のスキャン用テストセル位置決定処理において、スキ
ャン用テストセルを一般ロジック部の論理回路のうち、
どの部分をスキャン用テストセルに置換するか、あるい
は、どの部分にスキャン用テストセルを挿入するかを決
定する。例えば、図３や図４に示すような、論理設計上
のスキャン用テストセルの置換、挿入位置を決定する。
そして、Ｓ２２のスキャン用テストセル置換挿入処理に
おいて、一般ロジック部の論理回路に対して、論理的な
スキャン用テストセルの置換、挿入が行なわれ、スキャ
ン用テストセルを含む論理回路が作成される。

【００２２】スキャン設計処理のうち、Ｓ２１のスキャ
ン用テストセル位置決定処理、および、Ｓ２２のスキャ
ン用テストセル置換挿入処理と独立して、Ｓ３のレイア
ウト設計処理のうち、Ｓ３１のスキャン用テストセル配
置位置確保処理、Ｓ３２の一般ロジック部レイアウト設
計処理、Ｓ３３の実配線長抽出処理を行なうことができ
る。これらの処理は、Ｓ２１およびＳ２２の処理と前後
して、あるいは並行して処理を行なうことができる。

【００２３】まず、Ｓ３１のスキャン用テストセル配置
位置確保処理では、半導体集積回路のレイアウト面に、
あらかじめ回路規模に応じた数、あるいはそれより多く
のスキャン用テストセルを配置するための配置領域を確
保する。そして、各スキャン用テストセルにスキャン制
御信号ＴＥ，ＳＥ，ＴＣを供給するための配線を行な
う。このとき、このとき、スキャン制御信号ＴＥ，Ｓ
Ｅ，ＴＣに接続される端子が同一Ｙ座標になるようにス
キャン用テストセルを配置し、スキャン制御信号を配線
する。図５は、スキャン用テストセルの配置領域を確保
した時点の一例を示すレイアウト図である。図中、Ｔｄ
１〜Ｔｄｎはスキャン用テストセル配置領域である。図
５に示すように、スキャン用テストセル配置領域Ｔｄ１
〜Ｔｄｎを確保し、スキャン制御信号ＴＥ，ＳＥ，ＴＣ
を配線している。なお、この段階では、配置領域を確保
するのみであり、スキャン用テストセルは配置されてい
ない。また、スキャン制御信号ＴＥ，ＳＥ，ＴＣ以外は
配線されていない。

【００２４】図５では、テストセルの端子が同一Ｙ座標
になるように設定したが、構成によっては同一Ｘ座標と
なるように設定しても構わない。また、複数行にわたり
スキャン用テストセルが配置されているとき、図５では
一筆書きのように接続しているが、これに限らず、スト
ライプ状の配線を行なったり、いくつかのブロックに分
割して配線するなど、種々の形状の配線を行なうことが
できる。

【００２５】Ｓ３１においてスキャン用テストセル配置
領域が確保された後の半導体集積回路のレイアウトに対
し、Ｓ３２において、一般ロジック部のレイアウト設計
を行ない、一般ロジック部の配置および配線を行なう。
この時点で、一般ロジック部内の配線は確定するので、
Ｓ３３の実配線長抽出処理において、一般ロジック部内
の実配線長を抽出する。

【００２６】Ｓ３３において得られた実配線長の情報
は、Ｓ２のスキャン設計処理で用いられる。Ｓ２３の仮
想配線長シミュレーション処理において、Ｓ２２のスキ
ャン用テストセル置換挿入処理で論理回路に対してスキ
ャン用テストセルを置換、挿入した後のスキャン部分の
仮想配線長と、Ｓ３３で抽出される一般ロジック部の実
配線長を使用して、一般ロジック部の動作タイミングが
所定の通り行なわれるか否かをシミュレーションし、タ
イミングの検証を行なう。この段階では、スキャン用テ
ストセルの部分については、論理回路のままであり、レ
イアウトは行なわれていない。

【００２７】次に、Ｓ３のレイアウト設計処理におい
て、Ｓ３４のスキャン用テストセル配置処理で、実際に
スキャン用テストセルをレイアウトする。スキャン用テ
ストセルは、Ｓ３１のスキャン用テストセル配置位置確
保処理によって確保されているスキャン用テストセル配
置領域に配置される。スキャン用テストセルの配置は、
各内部データ観測信号および内部データ制御信号によっ
て、その一般ロジック部の近くに配置されることにな
る。

【００２８】図６、図７は、スキャン用テストセル配置
処理後の一例を示す回路図である。この段階では、Ｓ２
１、Ｓ２２で発生したスキャン用テストセルの配置を行
なうのみであるので、Ｓ３１で配線したスキャン制御信
号ＴＥ，ＳＥ，ＴＣのための配線と、Ｓ３２で行なわれ
た一般ロジック部のレイアウトが行なわれた状態であ
る。スキャン信号ＳＩ，ＳＯはまだ接続されていない。
そのため、図６、図７に示すように、スキャン信号Ｓ
Ｉ，ＳＯの接続されていない回路がレイアウトされたこ
とになる。

【００２９】次に、Ｓ３５のスキャン用テストセル位置
抽出処理において、まず、各スキャン用テストセルの座
標を抽出する。また、各スキャン用テストセルをスキャ
ン信号によってシリアルに接続する際の順番、すなわ
ち、シフトクロック接続順を決定する。そして、各スキ
ャン用テストセルの座標を決定したシフトクロック接続
順に従って順番付る。

【００３０】Ｓ２のスキャン設計手段に戻り、Ｓ２４の
スキャンパス生成手段では、Ｓ３５決定されたシフトク
ロック接続順、および、順番づけられたスキャン用テス
トセルの座標をもとに、スキャン信号ＳＩ，ＳＯの配線
を論理的に行なう。この論理的なスキャン信号ＳＩ，Ｓ
Ｏの配線情報をもとに、Ｓ３のレイアウト設計処理にお
けるＳ３６のスキャンパス配線手段において、スキャン
信号ＳＩ，ＳＯの配線を行ない、図３、図４に示すよう
な回路を実現するための図２に示すようなレイアウトが
完成する。

【００３１】

【発明の効果】以上の説明から明らかなように、本発明
によれば、スキャン用テストセルの配置領域を他の素子
に先だって確保し、他の素子の配置後スキャン用テスト
セルを配置するので、スキャン設計とレイアウト設計を
並列的に行なうことができる。これによって、一般ロジ
ック部のデバックとスキャン部のデバッグが独立に行な
えるため、開発期間の短縮を図ることができる。また、
スキャン用テストセル挿入後の仮想配線長シミュレーシ
ョンに一般ロジック部のレイアウトの結果を反映するこ
とができるため、開発期間の短縮が図れる。もしこのと
きタイミング不良が生じた場合であっても、スキャン用
テストセル配置処理およびスキャンパス配線処理と同時
にレイアウトの修正を行なうことができるので、処理に
無駄が発生せず、効率よく設計を行なうことができる。
また、スキャン制御信号の配線を他の信号配線に先だっ
て接続できるため、一筆書きとなる接続法やメッシュ状
の接続などを容易に行なうことができ、スキューの低減
が可能となる等の効果がある。

【図面の簡単な説明】

【図１】 本発明の半導体集積回路の設計方法の一実施
例を示すフローチャートである。

【図２】 本発明の設計方法によるレイアウトの一具体
例を示す模式図である。

【図３】 スキャン用テストセルへの置換時のスキャン
チェーン回路の一例を示す模式図である。

【図４】 スキャン用テストセルの挿入時のスキャンチ
ェーン回路の一例を示す模式図である。

【図５】 スキャン用テストセルの配置領域を確保した
時点の一例を示すレイアウト図である。

【図６】 スキャン用テストセルの置換配置処理後の一
例を示す回路図である。

【図７】 スキャン用テストセルの挿入配置処理後の一
例を示す回路図である。

【図８】 従来の半導体集積回路の設計方法を示すフロ
ーチャートである。

【符号の説明】

４１…半導体集積回路、４２…Ｉ／Ｏ部、５１〜５３…
一般ロジック部、Ｔ１〜Ｔｎ…スキャン用テストセル、
ＴＥ，ＳＥ，ＴＣ…スキャン用制御信号、ＳＩ，ＳＯ…
スキャン信号、ＤＩ１〜ＤＩｎ…内部データ観測信号、
ＤＯ１〜ＤＯｎ…内部データ制御信号。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/82 Ｔ 21/88 Ｔ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 スキャンパス方式により試験を行なうた
   めのテスト回路セルを有する半導体集積回路の設計方法
   において、前記テスト回路セルの配置領域を確保し、前
   記テスト回路セル以外の一般回路セルの配置を行ない、
   先に確保したテスト回路セルの配置領域に前記テスト回
   路セルを配置し、レイアウトを決定することを特徴とす
   る半導体集積回路の設計方法。
2. 【請求項２】 前記テスト回路セルの配置領域を確保す
   る際に、該配置領域に配置される前記テスト回路セルを
   接続する制御信号線を配線することを特徴とする請求項
   １に記載の半導体集積回路の設計方法。