JPH0887899A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0887899A JPH0887899A JP6222010A JP22201094A JPH0887899A JP H0887899 A JPH0887899 A JP H0887899A JP 6222010 A JP6222010 A JP 6222010A JP 22201094 A JP22201094 A JP 22201094A JP H0887899 A JPH0887899 A JP H0887899A
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- Japan
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- memory cell
- cell block
- circuit
- normal
- semiconductor integrated
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- Dram (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】ＲＡＭマクロが不良となるのを防止することが
できる半導体集積回路装置を提供する。 【構成】半導体集積回路装置１のメモリマクロ２は、複
数の通常メモリセルブロック３、周辺回路４、接続制御
回路５が設けられている。周辺回路４は、複数のメモリ
セルブロック３に対して同じ数だけ設けられ、各メモリ
セルブロック３に対してデータの書き込み・読み出しを
行なう。また、メモリマクロ２には、複数のメモリセル
ブロック３に対して少なくとも１つ以上の冗長メモリセ
ルブロック６が設けられている。接続制御回路５は、周
辺回路４と同じ数だけ設けられ、メモリセルブロック３
が正常な場合には、そのメモリセルブロック３と周辺回
路４とをそれぞれ接続する。メモリセルブロック３に不
良のメモリセルブロックがある場合、接続制御回路５
は、不良のメモリセルブロックを除くメモリセルブロッ
ク３と冗長メモリセルブロック６とを周辺回路４にそれ
ぞれ接続する。
できる半導体集積回路装置を提供する。 【構成】半導体集積回路装置１のメモリマクロ２は、複
数の通常メモリセルブロック３、周辺回路４、接続制御
回路５が設けられている。周辺回路４は、複数のメモリ
セルブロック３に対して同じ数だけ設けられ、各メモリ
セルブロック３に対してデータの書き込み・読み出しを
行なう。また、メモリマクロ２には、複数のメモリセル
ブロック３に対して少なくとも１つ以上の冗長メモリセ
ルブロック６が設けられている。接続制御回路５は、周
辺回路４と同じ数だけ設けられ、メモリセルブロック３
が正常な場合には、そのメモリセルブロック３と周辺回
路４とをそれぞれ接続する。メモリセルブロック３に不
良のメモリセルブロックがある場合、接続制御回路５
は、不良のメモリセルブロックを除くメモリセルブロッ
ク３と冗長メモリセルブロック６とを周辺回路４にそれ
ぞれ接続する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
り、詳しくは半導体集積回路装置（ゲートアレイ）に内
蔵されたＲＡＭ（Random Access Memory）の冗長回路に
関するものである。
り、詳しくは半導体集積回路装置（ゲートアレイ）に内
蔵されたＲＡＭ（Random Access Memory）の冗長回路に
関するものである。
【０００２】近年、半導体集積回路装置（ゲートアレ
イ）においては、高集積化が進められるとともに、使用
目的によってＲＡＭ（Random Access Memory）を内蔵し
た品種が設定されている。そのＲＡＭの不良はゲートア
レイのチップ全体の不良につながることから、ＲＡＭの
不良を救済し、ゲートアレイの歩留りを上げることが要
求されている。
イ）においては、高集積化が進められるとともに、使用
目的によってＲＡＭ（Random Access Memory）を内蔵し
た品種が設定されている。そのＲＡＭの不良はゲートア
レイのチップ全体の不良につながることから、ＲＡＭの
不良を救済し、ゲートアレイの歩留りを上げることが要
求されている。
【０００３】
【従来の技術】従来、半導体集積回路装置においては、
ユーザの様々な要求に応じるとともに、半導体集積回路
装置の短納期化を図るために、色々な品種のマスタスラ
イスが用意され、そのマスタスライスを切断して半導体
集積回路装置のチップを形成している。このマスタスラ
イスの品種の中には、標準セルの他に、予め回路が形成
された論理マクロや、所定の記憶容量のメモリマクロ
（ＲＡＭマクロ）が形成されたものもある。そして、こ
のマスタスライスの論理マクロやＲＡＭマクロ等を、ユ
ーザが要望する回路に応じて金属配線により接続するこ
とで半導体集積回路装置のチップを完成し、短納期を図
っている。
ユーザの様々な要求に応じるとともに、半導体集積回路
装置の短納期化を図るために、色々な品種のマスタスラ
イスが用意され、そのマスタスライスを切断して半導体
集積回路装置のチップを形成している。このマスタスラ
イスの品種の中には、標準セルの他に、予め回路が形成
された論理マクロや、所定の記憶容量のメモリマクロ
（ＲＡＭマクロ）が形成されたものもある。そして、こ
のマスタスライスの論理マクロやＲＡＭマクロ等を、ユ
ーザが要望する回路に応じて金属配線により接続するこ
とで半導体集積回路装置のチップを完成し、短納期を図
っている。
【０００４】このゲートアレイに形成されたＲＡＭマク
ロは、汎用性を持たせるために、メモリセルを小さなメ
モリ容量（例えば２５６ビット）単位でブロック化し、
そのブロックを複数形成することにより形成されてい
る。
ロは、汎用性を持たせるために、メモリセルを小さなメ
モリ容量（例えば２５６ビット）単位でブロック化し、
そのブロックを複数形成することにより形成されてい
る。
【０００５】
【発明が解決しようとする課題】ところで、一般の半導
体記憶装置（例えばＳＲＡＭ：Static RAM）において
は、メモリセルの不良によりＳＲＡＭ全体が不良となっ
て歩留りが低下するのを防止するために、不良となった
メモリセルの冗長を行なう冗長回路が形成されたものが
ある。
体記憶装置（例えばＳＲＡＭ：Static RAM）において
は、メモリセルの不良によりＳＲＡＭ全体が不良となっ
て歩留りが低下するのを防止するために、不良となった
メモリセルの冗長を行なう冗長回路が形成されたものが
ある。
【０００６】しかしながら、ゲートアレイにおいては、
ＲＡＭマクロとチップの外部端子、又はＲＡＭマクロと
論理マクロ等の接続を自由に行なうことができるように
形成されているので、ＲＡＭマクロの冗長回路を開発時
に規定しにくい。そのため、ＲＡＭマクロのメモリセル
が不良となると、チップ全体が不良となり、ゲートアレ
イの歩留りを上げることができないという問題があっ
た。
ＲＡＭマクロとチップの外部端子、又はＲＡＭマクロと
論理マクロ等の接続を自由に行なうことができるように
形成されているので、ＲＡＭマクロの冗長回路を開発時
に規定しにくい。そのため、ＲＡＭマクロのメモリセル
が不良となると、チップ全体が不良となり、ゲートアレ
イの歩留りを上げることができないという問題があっ
た。
【０００７】本発明は上記問題点を解決するためになさ
れたものであって、その目的はＲＡＭマクロが不良とな
るのを防止することができる半導体集積回路装置を提供
することにある。
れたものであって、その目的はＲＡＭマクロが不良とな
るのを防止することができる半導体集積回路装置を提供
することにある。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。半導体集積回路装置１には、メモリマクロ２
が設けられている。メモリマクロ２は、複数のメモリセ
ルブロック３、周辺回路４、接続制御回路５が設けられ
ている。周辺回路４は、複数のメモリセルブロック３に
対して同じ数だけ設けられ、各メモリセルブロック３に
対してデータの書き込み・読み出しを行なう。また、メ
モリマクロ２には、複数のメモリセルブロック３に対し
て少なくとも１つ以上の冗長メモリセルブロック６が設
けられている。接続制御回路５は、周辺回路４と同じ数
だけ設けられ、メモリセルブロック３が正常な場合に
は、そのメモリセルブロック３と周辺回路４とをそれぞ
れ接続する。メモリセルブロック３に不良のメモリセル
ブロックがある場合、接続制御回路５は、不良のメモリ
セルブロックを除くメモリセルブロック３と冗長メモリ
セルブロック６とを周辺回路４にそれぞれ接続する。
図である。半導体集積回路装置１には、メモリマクロ２
が設けられている。メモリマクロ２は、複数のメモリセ
ルブロック３、周辺回路４、接続制御回路５が設けられ
ている。周辺回路４は、複数のメモリセルブロック３に
対して同じ数だけ設けられ、各メモリセルブロック３に
対してデータの書き込み・読み出しを行なう。また、メ
モリマクロ２には、複数のメモリセルブロック３に対し
て少なくとも１つ以上の冗長メモリセルブロック６が設
けられている。接続制御回路５は、周辺回路４と同じ数
だけ設けられ、メモリセルブロック３が正常な場合に
は、そのメモリセルブロック３と周辺回路４とをそれぞ
れ接続する。メモリセルブロック３に不良のメモリセル
ブロックがある場合、接続制御回路５は、不良のメモリ
セルブロックを除くメモリセルブロック３と冗長メモリ
セルブロック６とを周辺回路４にそれぞれ接続する。
【０００９】
【作用】従って、本発明によれば、メモリセルブロック
３に不良があっても、周辺回路４には、不良のメモリセ
ルブロックを除くメモリセルブロック３と冗長メモリセ
ルブロック６とが接続制御回路５によりそれぞれ接続さ
れるので、メモリマクロ２が不良となるのを防ぐことが
できる。
３に不良があっても、周辺回路４には、不良のメモリセ
ルブロックを除くメモリセルブロック３と冗長メモリセ
ルブロック６とが接続制御回路５によりそれぞれ接続さ
れるので、メモリマクロ２が不良となるのを防ぐことが
できる。
【００１０】
【実施例】以下、本発明を具体化した一実施例を図２〜
図５に従って説明する。図２は、半導体集積回路装置の
一部回路図であって、メモリマクロ（ＲＡＭマクロ）１
０のブロック回路図である。
図５に従って説明する。図２は、半導体集積回路装置の
一部回路図であって、メモリマクロ（ＲＡＭマクロ）１
０のブロック回路図である。
【００１１】ＲＡＭマクロ１０には、通常メモリセルブ
ロックＭ1 〜ＭN が設けられている。各メモリセルブロ
ックＭ1 〜ＭN は、小さなメモリ容量単位でブロック化
された複数のメモリセルよりなるメモリセルアレイであ
る。また、ＲＡＭマクロ１０には、周辺回路Ｓ1 〜ＳN
が設けられている。周辺回路Ｓ1 〜ＳN は、メモリセル
ブロックＭ1 〜ＭN に対してデータの書き込み・読み出
しを行なうための回路であって、メモリセルブロックＭ
1 〜ＭN と同じ数だけ設けられている。
ロックＭ1 〜ＭN が設けられている。各メモリセルブロ
ックＭ1 〜ＭN は、小さなメモリ容量単位でブロック化
された複数のメモリセルよりなるメモリセルアレイであ
る。また、ＲＡＭマクロ１０には、周辺回路Ｓ1 〜ＳN
が設けられている。周辺回路Ｓ1 〜ＳN は、メモリセル
ブロックＭ1 〜ＭN に対してデータの書き込み・読み出
しを行なうための回路であって、メモリセルブロックＭ
1 〜ＭN と同じ数だけ設けられている。
【００１２】また、ＲＡＭマクロ１０には、通常メモリ
セルブロックＭ1 〜ＭN に対して１つの冗長メモリセル
ブロックＭN+1 が設けられている。更に、ＲＡＭマクロ
１０には、周辺回路Ｓ1 〜ＳN と同じ数の接続制御回路
としてのマルチプレクサＰ1〜ＰN が設けられている。
マルチプレクサＰ1 〜ＰN は、周辺回路Ｓ1 〜ＳN と、
通常メモリセルブロックＭ1 〜ＭN ，冗長メモリセルブ
ロックＭN+1 との間に設けられ、周辺回路Ｓ1 〜ＳN と
メモリセルブロックＭ1 〜ＭN+1 とを接続するようにな
っている。
セルブロックＭ1 〜ＭN に対して１つの冗長メモリセル
ブロックＭN+1 が設けられている。更に、ＲＡＭマクロ
１０には、周辺回路Ｓ1 〜ＳN と同じ数の接続制御回路
としてのマルチプレクサＰ1〜ＰN が設けられている。
マルチプレクサＰ1 〜ＰN は、周辺回路Ｓ1 〜ＳN と、
通常メモリセルブロックＭ1 〜ＭN ，冗長メモリセルブ
ロックＭN+1 との間に設けられ、周辺回路Ｓ1 〜ＳN と
メモリセルブロックＭ1 〜ＭN+1 とを接続するようにな
っている。
【００１３】図３は、マルチプレクサＰ1 の一部回路図
であって、読み出しデータ制御回路（以下、読み出し回
路という）ＰＲ1 と書き込みデータ制御回路（以下、書
き込み回路という）ＰＷ1 の回路図である。読み出し回
路ＰＲ1 は、ノア回路１１，１２とオア回路１３とから
構成されている。読み出し回路ＰＲ1 には、読み出し専
用メモリ（以下、ロムという）Ｒ1 に接続されている。
であって、読み出しデータ制御回路（以下、読み出し回
路という）ＰＲ1 と書き込みデータ制御回路（以下、書
き込み回路という）ＰＷ1 の回路図である。読み出し回
路ＰＲ1 は、ノア回路１１，１２とオア回路１３とから
構成されている。読み出し回路ＰＲ1 には、読み出し専
用メモリ（以下、ロムという）Ｒ1 に接続されている。
【００１４】ロムＲ1 は、例えばヒューズにより形成さ
れた不揮発性メモリであって、１ビットのデータを記憶
することができるようになっている。そして、ロムＲ1
は、その記憶したデータに基づいて相補信号である制御
信号Ａ１，Ａ１バーを出力するようになっている。即
ち、ロムＲ1 は、通常ではヒューズが切断されていなく
て、Ｌレベルの制御信号Ａ１、Ｈレベルの制御信号Ａ１
バーを出力する。ヒューズが切断されると、ロムＲ
1 は、Ｈレベルの制御信号Ａ１、Ｌレベルの制御信号Ａ
１バーを出力する。そして、読み出し回路ＰＲ1 は、そ
の制御信号Ａ１，Ａ１バーに基づいてデータDR1 ，DR2
のうちの一方を読み出しデータDO1 として周辺回路Ｓ1
へ出力するようになっている。
れた不揮発性メモリであって、１ビットのデータを記憶
することができるようになっている。そして、ロムＲ1
は、その記憶したデータに基づいて相補信号である制御
信号Ａ１，Ａ１バーを出力するようになっている。即
ち、ロムＲ1 は、通常ではヒューズが切断されていなく
て、Ｌレベルの制御信号Ａ１、Ｈレベルの制御信号Ａ１
バーを出力する。ヒューズが切断されると、ロムＲ
1 は、Ｈレベルの制御信号Ａ１、Ｌレベルの制御信号Ａ
１バーを出力する。そして、読み出し回路ＰＲ1 は、そ
の制御信号Ａ１，Ａ１バーに基づいてデータDR1 ，DR2
のうちの一方を読み出しデータDO1 として周辺回路Ｓ1
へ出力するようになっている。
【００１５】即ち、制御信号Ａ１がＬレベルの場合、読
み出し回路ＰＲ1 は、メモリセルブロックＭ1 の予め選
択されたメモリセルから読み出したデータDR1 を、ノア
回路１１，オア回路１３を介して読み出しデータDO1 と
して周辺回路Ｓ1 へ出力する。一方、制御信号Ａ１バー
がＬレベルの場合、読み出し回路ＰＲ1 は、メモリセル
ブロックＭ2 の予め選択されたメモリセルから読み出し
たデータDR2 を読み出しデータDO1 として周辺回路Ｓ1
へ出力するようになっている。
み出し回路ＰＲ1 は、メモリセルブロックＭ1 の予め選
択されたメモリセルから読み出したデータDR1 を、ノア
回路１１，オア回路１３を介して読み出しデータDO1 と
して周辺回路Ｓ1 へ出力する。一方、制御信号Ａ１バー
がＬレベルの場合、読み出し回路ＰＲ1 は、メモリセル
ブロックＭ2 の予め選択されたメモリセルから読み出し
たデータDR2 を読み出しデータDO1 として周辺回路Ｓ1
へ出力するようになっている。
【００１６】書き込み回路ＰＷ1 は、ノア回路１４，１
５とオア回路１６とから構成されている。書き込み回路
ＰＷ1 は、ロムＲ1 に接続されている。そして、書き込
み回路ＰＷ1 は、読み出し回路ＰＲ1 と同様に制御信号
Ａ１，Ａ１バーを入力し、その制御信号Ａ１，Ａ１バー
に基づいて周辺回路Ｓ1 から入力した書き込みデータDI
1 をメモリセルブロックＭ1 へデータDW1 として、又は
メモリセルブロックＭ 2 へデータDW2 として出力するよ
うになっている。
５とオア回路１６とから構成されている。書き込み回路
ＰＷ1 は、ロムＲ1 に接続されている。そして、書き込
み回路ＰＷ1 は、読み出し回路ＰＲ1 と同様に制御信号
Ａ１，Ａ１バーを入力し、その制御信号Ａ１，Ａ１バー
に基づいて周辺回路Ｓ1 から入力した書き込みデータDI
1 をメモリセルブロックＭ1 へデータDW1 として、又は
メモリセルブロックＭ 2 へデータDW2 として出力するよ
うになっている。
【００１７】即ち、制御信号Ａ１がＬレベルの場合、周
辺回路Ｓ1 から入力された書き込みデータDI1 は、ノア
回路１４を介してデータDW1 としてメモリセルブロック
Ｍ1へ出力される。メモリセルブロックＭ1 は、入力し
たデータDW1 を予め選択されたメモリセルに記憶する。
一方、制御信号Ａ１バーがＬレベルの場合、周辺回路Ｓ
1 から入力された書き込みデータDI1 は、ノア回路１
５，オア回路１６を介してデータDW2 としてメモリセル
ブロックＭ2 へ出力される。メモリセルブロックＭ
2 は、入力したデータDW2 を予め選択されたメモリセル
に記憶するようになっている。
辺回路Ｓ1 から入力された書き込みデータDI1 は、ノア
回路１４を介してデータDW1 としてメモリセルブロック
Ｍ1へ出力される。メモリセルブロックＭ1 は、入力し
たデータDW1 を予め選択されたメモリセルに記憶する。
一方、制御信号Ａ１バーがＬレベルの場合、周辺回路Ｓ
1 から入力された書き込みデータDI1 は、ノア回路１
５，オア回路１６を介してデータDW2 としてメモリセル
ブロックＭ2 へ出力される。メモリセルブロックＭ
2 は、入力したデータDW2 を予め選択されたメモリセル
に記憶するようになっている。
【００１８】尚、各マルチプレクサＰ2 〜ＰN には、マ
ルチプレクサＰ1 と同様に１ビットのロムＲ2 〜ＲN が
内蔵されている。そして、各マルチプレクサＰ2 〜ＰN
は、ロムＲ2 〜ＲN に記憶されたデータに基づいて各周
辺回路Ｓ2 〜ＳN からの書き込みデータDI2 〜DIＮを各
メモリセルブロックＭ2 〜ＭN+1 へ書き込みデータDW 2
〜DWＮ＋１として出力するようになっている。また、各
マルチプレクサＰ2 〜ＰN は、ロムＲ2 〜ＲN に記憶さ
れたデータに基づいて各メモリセルブロックＭ 2 〜Ｍ
N+1 からの読み出したデータDR2 〜DRN+1 を読み出しデ
ータDO２〜DOＮとして各周辺回路Ｓ2 〜ＳN へ出力する
ようになっている。
ルチプレクサＰ1 と同様に１ビットのロムＲ2 〜ＲN が
内蔵されている。そして、各マルチプレクサＰ2 〜ＰN
は、ロムＲ2 〜ＲN に記憶されたデータに基づいて各周
辺回路Ｓ2 〜ＳN からの書き込みデータDI2 〜DIＮを各
メモリセルブロックＭ2 〜ＭN+1 へ書き込みデータDW 2
〜DWＮ＋１として出力するようになっている。また、各
マルチプレクサＰ2 〜ＰN は、ロムＲ2 〜ＲN に記憶さ
れたデータに基づいて各メモリセルブロックＭ 2 〜Ｍ
N+1 からの読み出したデータDR2 〜DRN+1 を読み出しデ
ータDO２〜DOＮとして各周辺回路Ｓ2 〜ＳN へ出力する
ようになっている。
【００１９】又、図３に示すように、マルチプレクサＳ
1 のオア回路１６は、マルチプレクサＳ2 と共通に設け
られている。即ち、メモリセルブロックＭ2 には、マル
チプレクサＳ1 ，Ｓ1 からの書き込みデータDI1 ，DI2
のうちのいずれか一方がデータDW2 として出力される。
そして、メモリセルブロックＭ2 は、データDW2 を記憶
するようになっている。
1 のオア回路１６は、マルチプレクサＳ2 と共通に設け
られている。即ち、メモリセルブロックＭ2 には、マル
チプレクサＳ1 ，Ｓ1 からの書き込みデータDI1 ，DI2
のうちのいずれか一方がデータDW2 として出力される。
そして、メモリセルブロックＭ2 は、データDW2 を記憶
するようになっている。
【００２０】次に、上記のように構成された半導体集積
回路の作用を図４，図５に従って説明する。通常メモリ
セルブロックＭ1 〜ＭN が正常な場合、各マルチプレク
サＳ1 〜Ｓ N のロムＲ1 〜ＲN は、ヒューズが切断され
ていない。その結果、図４に実線で示すように、マルチ
プレクサＰ1 〜ＰN は、ロムＲ1 〜ＲN に記憶されたデ
ータに基づいて周辺回路Ｓ1 〜ＳN と通常メモリセルブ
ロックＭ1 〜ＭN とをそれぞれ接続する。即ち、周辺回
路Ｓ1 は、マルチプレクサＰ1 を介してメモリセルブロ
ックＭ1 に対してデータの書き込み・読み出しを行な
う。同様に、周辺回路Ｓ 2 は、マルチプレクサＰ2 を介
してメモリセルブロックＭ2 に対してデータの書き込み
・読み出しを行なう。そして、周辺回路ＳN は、マルチ
プレクサＰN を介してメモリセルブロックＭN に対して
データの書き込み・読み出しを行なう。
回路の作用を図４，図５に従って説明する。通常メモリ
セルブロックＭ1 〜ＭN が正常な場合、各マルチプレク
サＳ1 〜Ｓ N のロムＲ1 〜ＲN は、ヒューズが切断され
ていない。その結果、図４に実線で示すように、マルチ
プレクサＰ1 〜ＰN は、ロムＲ1 〜ＲN に記憶されたデ
ータに基づいて周辺回路Ｓ1 〜ＳN と通常メモリセルブ
ロックＭ1 〜ＭN とをそれぞれ接続する。即ち、周辺回
路Ｓ1 は、マルチプレクサＰ1 を介してメモリセルブロ
ックＭ1 に対してデータの書き込み・読み出しを行な
う。同様に、周辺回路Ｓ 2 は、マルチプレクサＰ2 を介
してメモリセルブロックＭ2 に対してデータの書き込み
・読み出しを行なう。そして、周辺回路ＳN は、マルチ
プレクサＰN を介してメモリセルブロックＭN に対して
データの書き込み・読み出しを行なう。
【００２１】通常メモリセルブロックＭ1 〜ＭN のうち
の１つ、例えばメモリセルブロックＭ2 が不良となった
場合、マルチプレクサＰ2 〜ＰN のロムＲ2 〜ＲN にデ
ータを書き込む、即ち、各ロムＲ2 〜ＲN のヒューズを
切断する。その結果、マルチプレクサＰ2 〜ＰN は、周
辺回路Ｓ2 〜ＳN と、通常メモリセルブロックＭ3 〜Ｍ
N ，冗長メモリセルブロックＭN+1 とをそれぞれ接続す
る。即ち、図５の実線で示すように、周辺回路Ｓ2 は、
マルチプレクサＰ2 により通常メモリセルブロックＭ2
に代えて通常メモリセルブロックＭ3 に接続され、その
メモリセルブロックＭ3 に対してデータの書き込み・読
み出しを行なう。そして、周辺回路ＳNは、マルチプレ
クサＰN により通常メモリセルブロックＭN に代えて冗
長メモリセルブロックＭN+1 に接続され、そのメモリセ
ルブロックＭN+1 に対してデータの書き込み・読み出し
を行なう。
の１つ、例えばメモリセルブロックＭ2 が不良となった
場合、マルチプレクサＰ2 〜ＰN のロムＲ2 〜ＲN にデ
ータを書き込む、即ち、各ロムＲ2 〜ＲN のヒューズを
切断する。その結果、マルチプレクサＰ2 〜ＰN は、周
辺回路Ｓ2 〜ＳN と、通常メモリセルブロックＭ3 〜Ｍ
N ，冗長メモリセルブロックＭN+1 とをそれぞれ接続す
る。即ち、図５の実線で示すように、周辺回路Ｓ2 は、
マルチプレクサＰ2 により通常メモリセルブロックＭ2
に代えて通常メモリセルブロックＭ3 に接続され、その
メモリセルブロックＭ3 に対してデータの書き込み・読
み出しを行なう。そして、周辺回路ＳNは、マルチプレ
クサＰN により通常メモリセルブロックＭN に代えて冗
長メモリセルブロックＭN+1 に接続され、そのメモリセ
ルブロックＭN+1 に対してデータの書き込み・読み出し
を行なう。
【００２２】即ち、各周辺回路Ｓ1 〜ＳN には、不良の
メモリセルブロックＭ2 を除く通常メモリセルブロック
Ｍ1 〜ＭN ，冗長メモリセルブロックＭN+1 がそれぞれ
接続され、データの読み出し・書き込みが行われる。そ
の結果、ＲＡＭマクロ１０全体が不良とならないので、
半導体集積回路装置のチップを使用することができるよ
うになり、歩留りを上げることができる。
メモリセルブロックＭ2 を除く通常メモリセルブロック
Ｍ1 〜ＭN ，冗長メモリセルブロックＭN+1 がそれぞれ
接続され、データの読み出し・書き込みが行われる。そ
の結果、ＲＡＭマクロ１０全体が不良とならないので、
半導体集積回路装置のチップを使用することができるよ
うになり、歩留りを上げることができる。
【００２３】このように、本実施例では、ＲＡＭマクロ
１０に、通常メモリセルブロックＭ 1 〜ＭN に対して冗
長メモリセルブロックＭN+1 を設けた。そして、通常メ
モリセルブロックＭ1 〜ＭN に不良がない場合には、マ
ルチプレクサＰ1 〜ＰN を介して各メモリセルブロック
Ｍ1 〜ＭN と周辺回路Ｓ1 〜ＳN とを接続するようにし
た。一方、通常メモリセルブロックＭ1 〜ＭN のなか
に、不良となるメモリセルブロックが発生すると、マル
チプレクサＰ1 〜ＰN に内蔵されたロムＲ1 〜Ｒ N にデ
ータを書き込み、不良なメモリセルブロックを除く通常
メモリセルブロックＭ1 〜ＭN ，冗長メモリセルブロッ
クＭN+1 と、周辺回路Ｓ1 〜ＳN とを接続するようにし
た。
１０に、通常メモリセルブロックＭ 1 〜ＭN に対して冗
長メモリセルブロックＭN+1 を設けた。そして、通常メ
モリセルブロックＭ1 〜ＭN に不良がない場合には、マ
ルチプレクサＰ1 〜ＰN を介して各メモリセルブロック
Ｍ1 〜ＭN と周辺回路Ｓ1 〜ＳN とを接続するようにし
た。一方、通常メモリセルブロックＭ1 〜ＭN のなか
に、不良となるメモリセルブロックが発生すると、マル
チプレクサＰ1 〜ＰN に内蔵されたロムＲ1 〜Ｒ N にデ
ータを書き込み、不良なメモリセルブロックを除く通常
メモリセルブロックＭ1 〜ＭN ，冗長メモリセルブロッ
クＭN+1 と、周辺回路Ｓ1 〜ＳN とを接続するようにし
た。
【００２４】その結果、ＲＡＭマクロ１０全体が不良、
即ち、半導体集積回路装置のチップが不良となるのを防
ぐことができるので、半導体集積回路装置の歩留りを上
げることができる。
即ち、半導体集積回路装置のチップが不良となるのを防
ぐことができるので、半導体集積回路装置の歩留りを上
げることができる。
【００２５】尚、本発明は前記実施例の他、以下の態様
で実施するようにしてもよい。 １）上記実施例の冗長メモリセルブロックＭN+1 を、通
常メモリセルブロックＭ1 〜ＭN に対して２つ以上設け
る。このとき、通常メモリセルブロックＭ1 〜ＭN のう
ち、複数個毎に１つの冗長メモリセルブロックを設ける
ようにすれば、より効率的に通常メモリセルブロックＭ
1 〜ＭN の冗長を行なうことができる。
で実施するようにしてもよい。 １）上記実施例の冗長メモリセルブロックＭN+1 を、通
常メモリセルブロックＭ1 〜ＭN に対して２つ以上設け
る。このとき、通常メモリセルブロックＭ1 〜ＭN のう
ち、複数個毎に１つの冗長メモリセルブロックを設ける
ようにすれば、より効率的に通常メモリセルブロックＭ
1 〜ＭN の冗長を行なうことができる。
【００２６】２）上記実施例のメモリセルブロックＭ1
〜ＭN+1 をＣＭＯＳ，バイポーラ，Ｂｉ−ＣＭＯＳで構
成する ３）上記実施例の不揮発性メモリとしてヒューズに代え
て、ＰＲＯＭ（Programmable Read Only Memory ），Ｅ
ＰＲＯＭ（Erasable and electrically PROM），ＥＥＰ
ＲＯＭ（Electrically Erasable PROM），ＦＰＲＯＭ
（Field PROM）等を用いて実施する。
〜ＭN+1 をＣＭＯＳ，バイポーラ，Ｂｉ−ＣＭＯＳで構
成する ３）上記実施例の不揮発性メモリとしてヒューズに代え
て、ＰＲＯＭ（Programmable Read Only Memory ），Ｅ
ＰＲＯＭ（Erasable and electrically PROM），ＥＥＰ
ＲＯＭ（Electrically Erasable PROM），ＦＰＲＯＭ
（Field PROM）等を用いて実施する。
【００２７】
【発明の効果】以上詳述したように、本発明によれば、
ＲＡＭマクロが不良となるのを防止することが可能な半
導体集積回路装置を提供することができる。
ＲＡＭマクロが不良となるのを防止することが可能な半
導体集積回路装置を提供することができる。
【図１】 本発明の原理説明図である。
【図２】 一実施例のＲＡＭマクロを示すブロック回路
図である。
図である。
【図３】 一実施例のマルチプレクサの一部回路図であ
る。
る。
【図４】 ＲＡＭマクロの動作を説明するブロック回路
図である。
図である。
【図５】 ＲＡＭマクロの動作を説明するブロック回路
図である。
図である。
２ ＲＡＭマクロ ３ 通常メモリセルブロック ４ 周辺回路 ５ 接続制御回路 ６ 冗長メモリセルブロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 27/10 ３７１ Ｈ０１Ｌ 21/82 Ｒ
Claims (2)
- 【請求項１】 複数の通常メモリセルブロックと、 前記複数の通常メモリセルブロックに対して少なくとも
１つ以上設けられた冗長メモリセルブロックと、 前記通常メモリセルブロックに対応した数だけ設けら
れ、メモリセルブロックに対してデータの読み出し、書
き込みを行なう周辺回路と、 前記通常メモリセルブロックが全て正常な場合には該メ
モリセルブロックを周辺回路にそれぞれ接続し、前記通
常メモリセルブロックが不良となった場合にはその不良
となったメモリセルブロックを除く通常メモリセルブロ
ックと冗長メモリセルブロックとを周辺回路にそれぞれ
接続する接続制御回路とから構成されるメモリマクロを
備えた半導体集積回路装置。 - 【請求項２】 前記接続制御回路にはそれぞれ１ビット
の不揮発性メモリを備え、その不揮発性メモリに記憶し
たデータに基づいて周辺回路と、通常メモリセルブロッ
ク又は冗長メモリセルブロックとの接続を制御するよう
にした請求項１に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6222010A JPH0887899A (ja) | 1994-09-16 | 1994-09-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6222010A JPH0887899A (ja) | 1994-09-16 | 1994-09-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0887899A true JPH0887899A (ja) | 1996-04-02 |
Family
ID=16775698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6222010A Withdrawn JPH0887899A (ja) | 1994-09-16 | 1994-09-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0887899A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002304886A (ja) * | 2001-04-06 | 2002-10-18 | Nec Corp | 半導体記憶装置 |
| WO2008004346A1 (fr) * | 2006-07-06 | 2008-01-10 | Nec Corporation | Procédé et dispositif de conception d'une hiérarchie de circuit intégré semi-conducteur |
| US9082508B2 (en) | 2013-08-30 | 2015-07-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1994
- 1994-09-16 JP JP6222010A patent/JPH0887899A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002304886A (ja) * | 2001-04-06 | 2002-10-18 | Nec Corp | 半導体記憶装置 |
| WO2008004346A1 (fr) * | 2006-07-06 | 2008-01-10 | Nec Corporation | Procédé et dispositif de conception d'une hiérarchie de circuit intégré semi-conducteur |
| US8141022B2 (en) | 2006-07-06 | 2012-03-20 | Nec Corporation | Method and apparatus for hierarchical design of semiconductor integrated circuit |
| JP5365192B2 (ja) * | 2006-07-06 | 2013-12-11 | 日本電気株式会社 | 半導体集積回路の階層設計方法および装置 |
| US9082508B2 (en) | 2013-08-30 | 2015-07-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |