JPH089269A - 高感度テレビカメラ装置 - Google Patents

Abstract

(57)【要約】 【目的】 解像度を劣化させずに高感度化が達成できる
蓄積時間制御方式の高感度テレビカメラ装置を得る。 【構成】 プログレッシブ走査が可能なＣＣＤ撮像素子
１の信号電荷の蓄積時間を、ＣＣＤ駆動回路３が制御す
る。この制御において蓄積時間内に蓄積された信号電荷
の電荷量を読み出し、一対のフレームメモリ９、１０で
フレームデータ毎に交互に記憶する。フレームメモリ９
または１０に記憶された画像データは、上下一対のフィ
ールドデータが読み出され、シフトレジスタ１２および
１３で１クロック分遅延させる。この遅延されたデータ
と非遅延データとで、フレームにおける上下左右の隣接
する４画素に対応する画像データが形成され、この４画
素のデータは加算回路１４で加算され出力信号とされ
る。この出力信号は、インターレースに対応した形態と
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高感度テレビカメラ装
置に関し、特に、解像度を劣化させずに高感度化が達成
できる蓄積時間制御方式の高感度テレビカメラ装置に関
する。

【０００２】

【従来の技術】従来、一般的なＣＣＤ（charge coupled
device）テレビカメラ装置の構成例を図５に示す。本
例のＣＣＤテレビカメラ装置は、映像を電気信号に変換
するＣＣＤ撮像素子５１、ＣＣＤ撮像素子５１から入力
した映像信号に対し各種の処理を施す映像信号処理回路
５２、ＣＣＤ撮像素子５１の撮像動作を制御するＣＣＤ
駆動回路５３およびテレビカメラ装置内の動作の統一を
とるための同期信号発生回路５４から構成されている。

【０００３】図６〜図８は、図５のＣＣＤテレビカメラ
装置の動作を説明するための図であり、いわゆるフィー
ルド蓄積モード時の動作を示している。図６に示したフ
ィールド期間Ｔ21（１／６０秒）に渡って、図７に示し
たフォトダイオード５５、５６に蓄積された信号電荷
は、時刻ｔ21の信号電荷読出パルス５９によって垂直Ｃ
ＣＤ５８へ読み出された後、同ＣＣＤ内で加算合成され
る。加算合成後の信号電荷を図７において記号●で示
す。この信号電荷は、垂直ＣＣＤ５８と水平ＣＣＤ（図
示せず）内を周知の方法で順次転送された後、奇数フィ
ールドで映像信号６１として外部に出力される。

【０００４】同様に、フィールド期間Ｔ22（１／６０
秒）にわたって図７に示したフォトダイオード５６、５
７に蓄積された信号電荷は、時刻ｔ22の信号電荷読出パ
ルス６０によって垂直ＣＣＤ５８へ読み出された後、Ｃ
ＣＤ内で加算合成される。加算合成後の信号電荷を図７
において記号▲で示す。この信号電荷は、垂直ＣＣＤ５
８と水平ＣＣＤ（図示せず）内を周知の方法で順次転送
されて、偶数フィールドの映像信号６２として出力され
る。

【０００５】以上説明したフィールド蓄積モード時の動
作に従えば、奇数フィールドと偶数フィールドでの画素
加算の方向が、図８に示す如く、垂直方向に１ライン分
オフセットしている。このため、例えば垂直方向に４９
０画素が配置されたＮＴＳＣ方式に準拠したＣＣＤの場
合の垂直解像度は３５０ＴＶ本程度となる。

【０００６】図９は従来の蓄積期間制御方式の高感度Ｃ
ＣＤテレビカメラ装置の構成を示す図であり、図５と同
一番号の構成要素の他に、蓄積時間制御機能付きのＣＣ
Ｄ駆動回路６３、Ａ／Ｄ変換器６４、信号切替器６５、
６６、フィールドメモリ６７、６８、メモリ制御回路６
９及びＤ／Ａ変換器７０から構成されている。

【０００７】図１０〜図１２は、図９の高感度ＣＣＤテ
レビカメラ装置の動作を説明するための図であり、感度
が図５および図６〜図８に示す通常駆動時の２倍、すな
わち電荷蓄積時間が１／３０秒の場合が示されている。
図１０において、電荷蓄積時間Ｔ23（１／３０秒）にわ
たって、図１０に示したフォトダイオード７１、７２に
蓄積された信号電荷は、時刻ｔ23の信号電荷読出パルス
７４によって１／３０秒間隔で垂直ＣＣＤ７３へ読み出
された後、同ＣＣＤ７３内で加算合成される。加算合成
後の信号電荷を図１１において記号●、▲で示す。

【０００８】この信号電荷は、垂直ＣＣＤ７３と水平Ｃ
ＣＤ（図示せず）内を周知の方法で順次転送された後、
ＣＣＤ撮像素子５１からアナログ映像信号７５として１
フレームに１回の割合で間欠的に出力される。アナログ
映像信号７５はＡ／Ｄ変換器６４にてディジタル映像信
号に変換された後、信号切替器６５を介してフィールド
メモリ６７、６８へ交互に書き込まれる。

【０００９】フィールドメモリ６７内に蓄積されたディ
ジタル映像信号７６は上記の間欠信号を連続信号に変換
するため、メモリ制御回路６９からの指令により、信号
切替器６６とＤ／Ａ変換器７０を介して奇数フィールド
と偶数フィールドとで同一のアナログ映像信号７７とし
て出力される。

【００１０】本発明と技術分野の類似する例として、特
開昭６４−７８０８１号公報がある。本公報では、固体
撮像素子より電荷を読出す信号に、フィールド又はフレ
ーム期間の整数倍に出力させる制御回路を使用し、この
制御回路の出力によってフィールド又はフレーム期間の
整数倍の時間間隔で固体撮像素子より電荷を読出すよう
に構成している。

【００１１】

【発明が解決しようとする課題】しかしながら、以上説
明した従来の蓄積時間制御方式の高感度ＣＣＤテレビカ
メラ装置では、感度は蓄積時間に比例して向上するもの
の、奇数フィールドと偶数フィールドで同一の映像信号
が出力されるために垂直解像度が極端に劣化するという
欠点がある。すなわち、図１２に示す如く、垂直方向の
画素加算が奇数フィールドと偶数フィールドで固定され
た状態となっている。このため、例えば垂直方向に４９
０画素が配置されたＮＴＳＣ方式に準拠したＣＣＤで
も、垂直解像度は半分の２４５ＴＶ本程度に低下してし
まう。

【００１２】本発明は、解像度を劣化させずに高感度化
が達成できる蓄積時間制御方式の高感度テレビカメラ装
置を提供することを目的とする。

【００１３】

【課題を解決するための手段】かかる目的を達成するた
め、本発明の高感度テレビカメラ装置は、プログレッシ
ブ走査が可能な撮像手段と、この撮像手段の信号電荷の
蓄積時間を制御する蓄積時間制御手段と、蓄積時間内に
蓄積された信号電荷の電荷量を読み出した画像データを
記憶するフレームメモリと、このフレームメモリに記憶
された画像データの、フレームにおける上下左右の隣接
する４画素に対応する画像データを加算合成する加算手
段とを有し、加算手段により加算された画像データから
出力信号を形成することを特徴としている。

【００１４】また、フレームメモリは一対のメモリ回路
により構成され、この一対のメモリ回路がフレーム単位
の画像データを交互に記憶するとよい。

【００１５】さらに、高感度テレビカメラ装置は、２つ
の１ビット遅延手段を有し、フレームメモリの記憶した
フレームにおける上下の隣接する画像データを読み出
し、読み出した画像データを２つの１ビット遅延手段に
より１フレームの左右の隣接する画像データを構成し、
上下および左右のそれぞれ隣接する画像データにより、
４画素の画像データの加算合成を行うとよい。

【００１６】なお、上記の４画素の画像データの加算合
成は、インターレース走査の奇数フィールドおよび偶数
フィールドに対応して行うと都合がよい。

【００１７】

【作用】したがって、本発明の高感度テレビカメラ装置
によれば、プログレッシブ走査が可能な撮像手段の信号
電荷を読み出し、読み出した画像データを一旦フレーム
メモリに記憶する。記憶された画像データの、フレーム
における上下左右の隣接する４画素に対応する画像デー
タを加算合成し、加算された画像データから出力信号を
形成する。よって、これによって得られる出力信号は、
隣接する４画素のデータの加算により高感度化され、且
つインターレース走査に対応する加算処理により分解能
の低下が防止される。

【００１８】

【実施例】次に添付図面を参照して本発明による高感度
テレビカメラ装置の実施例を詳細に説明する。図１〜図
３を参照すると本発明の高感度テレビカメラ装置の実施
例が示されている。

【００１９】図１は一実施例のブロック構成図である。
図１に示す蓄積時間制御方式の高感度ＣＣＤテレビカメ
ラ装置は、プログレッシブ走査（progressive scanning
／順次走査）が可能なＣＣＤ撮像素子１、ＣＣＤ撮像素
子１から入力した映像信号に対し各種の処理を施す映像
信号処理回路２、蓄積時間制御機能付きのＣＣＤ駆動回
路３、同期信号発生回路４、Ａ／Ｄ変換器５、信号の伝
達ラインを切替える信号切替器６、７、８、フレームメ
モリ９、１０、メモリ制御回路１１、１ビット遅延回路
であるシフトレジスタ１２、１３、加算回路１４および
Ｄ／Ａ変換器１５を有して構成される。

【００２０】ＣＣＤ撮像素子１は、撮像手段であり、撮
像された映像を電気信号に変換する回路素子である。ま
た、プログレッシブ走査が可能な撮像素子である。よっ
て、垂直方向に隣接した画素からの信号電荷を従来のイ
ンターレース走査（interlace scanning）に対応したＣ
ＣＤの如く、加算合成することなく独立に読み出す機
能、すなわち全画素読み出しの機能を備えている。

【００２１】映像信号処理回路２は、ＣＣＤ撮像素子１
から出力される信号電荷を受信し、各種処理を加えアナ
ログ映像信号として出力する回路部である。

【００２２】ＣＣＤ駆動回路３は、蓄積時間制御手段で
あり、ＣＣＤ撮像素子１の制御回路部である。ＣＣＤ制
御回路３の出力信号により、ＣＣＤ撮像素子１の電荷の
蓄積および出力動作が制御される。

【００２３】同期信号発生回路４は、高感度テレビカメ
ラ装置の各回路構成部の動作のタイミングを合わせるた
めの基準信号の発生回路部である。本回路部から出力さ
れる所定の周波数の同期信号に同期して、各回路構成部
の処理が実行される。

【００２４】Ａ／Ｄ変換器５は、アナログの映像信号を
ディジタルの映像信号に変換する回路部である。また、
Ｄ／Ａ変換器１５は、ディジタル映像信号をアナログ映
像信号に変換する回路部である。

【００２５】フレームメモリ９および１０は、１フレー
ムの画像データを一時記憶する記憶部であり、同一フレ
ームの隣接するラインの画像データを交互に一時記憶す
るためのメモリである。メモリ制御回路１１は、このフ
レームメモリ９、１０の記憶動作を制御する回路部であ
る。

【００２６】シフトレジスタ１２、１３は、１ビット遅
延手段であり、画像データの１ビット遅延回路である。
フレームメモリ９または１０から読出された画像データ
を１クロック分遅延させる。このシフトレジスタ１２、
１３で遅延された２個の画素データと非遅延の２個の画
素データとで、フレーム構成の画素データにおいて、相
互に隣接する４個の画素データが構成される。

【００２７】加算回路１４は、４入力の画像データを１
画像データとして出力する回路部である。この４入力
は、フレームメモリ９、１０およびシフトレジスタ１
２、１３とから出力される上記４個の画像データであ
る。この加算により、フレーム画像の相互に隣接する４
個の画像データが１の画像データとされ出力される。

【００２８】上記の各構成部により成る実施例の動作を
以下に説明する。図２〜図４は、図１の高感度ＣＣＤテ
レビカメラ装置の動作を説明するための図であり、感度
が通常駆動時（従来技術の欄に記載の図５〜図８参照）
の２倍、すなわち電荷蓄積時間が１／３０秒の場合が示
されている。

【００２９】図２は、図１の要部のタイミングチャート
である。図２（ａ）のＶ−ＢＬＫは、ブランキング信号
のタイミング例を示すものである。図２（ｂ）の電荷蓄
積は、図２（ａ）に示す１フレームのタイミングの時間
間隔で、ＣＣＤ撮像素子１に電荷蓄積がされる形態を表
している。

【００３０】図２（ｃ）の信号電荷読出パルスは、ＣＣ
Ｄ駆動回路３が出力するパルス信号のタイミングを示し
ている。このタイミング信号により図２（ｂ）の電荷蓄
積により構成される信号電荷が撮像素子１から読み出さ
れる。読み出されたＣＣＤ出力の形態が図２（ｄ）とな
る。

【００３１】図２（ｄ）のＣＣＤ出力は、順次フレーム
単位のデータ毎に交互にフレームメモリ９、１０に記憶
され、図２（ｅ）および（ｆ）はこの記憶のタイミング
を表している。フレームメモリ９または１０に記憶され
た画素データは、切替器８の接続によりシフトレジスタ
１２、１３と接続され、加算回路１４によって加算され
る。この加算回路１４の出力データはＤ／Ａ変換器１５
によりアナログ変換され図２（ｇ）に示すカメラ出力と
なる。

【００３２】上記の各回路部における信号処理を、信号
の流れとして以下に説明する。電荷蓄積期間Ｔ11（１／
３０秒）にわたって、フォトダイオード１６、１７、１
８に蓄積されていた信号電荷は、時刻ｔ11の信号電荷読
出パルス２０によって１／３０秒間隔で一斉に垂直ＣＣ
Ｄ１９（図３参照）へ読み出される。ここで、プログレ
ッシブ走査が可能なＣＣＤ撮像素子１は、各フォトダイ
オードからの信号電荷が、垂直ＣＣＤ１９と水平ＣＣＤ
（図示せず）内を独立に順次転送され、全画素の画像デ
ータが１回の走査で読み出される。ＣＣＤ撮像素子１に
より電荷蓄積された信号電荷は、アナログ映像信号２１
として１／３０秒に１回の割合で間欠的に読み出され
る。

【００３３】アナログ映像信号２１は、Ａ／Ｄ変換器５
にてディジタル映像信号に変換された後、信号切替器６
を介して２個のフレームメモリ９、１０へ、フレーム毎
に交互に書き込まれる。フレームメモリ９内に蓄積され
たディジタル映像信号２２は、信号切替器７、８を介し
て隣接した二ライン分が同時に読み出される。ここで、
フレームメモリ９あるいは１０から同時に読み出される
ラインの組み合わせは、プログレッシブ走査をインター
レース走査に変換するため、奇数フィールドと偶数フィ
ールドとで一ライン分のオフセットが生じるように選ば
れる。

【００３４】フレームメモリからの出力される隣接した
二ライン分のディジタル映像信号は、シフトレジスタ１
２、１３にそれぞれ入力されると同時に、加算回路１４
にも入力される。すなわち、加算回路１４では図４に示
すごとく上下左右の４個の画素が加算合成さる。

【００３５】加算回路１４から出力されるディジタル映
像信号は、Ｄ／Ａ変換器１５を介して奇数フィールドと
偶数フィールドとでそれぞれ異なるアナログ映像信号２
３、２４として出力される。

【００３６】上記の信号電荷の処理において、４個の画
素を加算合成することにより、信号は４倍になるがラン
ダム雑音は２倍にしかならないため、感度は２倍に向上
する。このため、本実施例の感度は、１／３０秒の信号
電荷の蓄積分を含めて、図９〜図１２に示した従来の高
感度ＣＣＤテレビカメラ装置と同様に２倍となる。

【００３７】また、奇数フィールドおよび偶数フィール
ドでのサンプリングポイントを、図４の記号●と▲で示
す。この様にサンプリングポイントが互いに一ライン分
オフセットしているため、例えば、垂直方向に４９０画
素が配置されたＮＴＳＣ方式に準拠したＣＣＤの場合の
垂直解像度は、図５〜図８に示した従来の通常駆動の場
合と同様に３５０ＴＶ本程度が得られる。

【００３８】以上述べたように、本発明による高感度テ
レビカメラ装置によれば、感度を従来の蓄積時間制御方
式の高感度テレビカメラ装置と同様に良好に維持したま
ま、従来の通常駆動テレビカメラ装置と同様な優れた解
像度が得られる。

【００３９】なお、上述した実施例においては撮像素子
としてＣＣＤを用いた場合についてのみ説明したが、本
発明はそれに限定されるものではなく、ＭＯＳやＣＭＤ
（チャージモジュレーションデバイス）等の固体撮像素
子全般やサチコン、ハーピコン等の撮像管全般を使用し
たカメラ装置に対しても適用が可能である。

【００４０】また、上述した実施例では蓄積時間が通常
駆動時の２倍、すなわち１／１５秒蓄積の場合について
のみ説明したが、１／８秒蓄積や１／４秒蓄積等、他の
蓄積時間に対しても勿論適用可能である。

【００４１】さらに、上述した実施例においては、１つ
のフレームから単純に２つのフィールドを生成する方法
について述べたが、時間軸で隣接したフレーム間で演算
を行う等の動き補償回路を付加することにより、蓄積時
間制御方式に起因した動きの不自然さを改善することも
可能である。

【００４２】尚、上述の実施例は本発明の好適な実施の
一例ではあるがこれに限定されるものではなく、本発明
の要旨を逸脱しない範囲において更に種々変形実施が可
能である。

【００４３】

【発明の効果】以上の説明より明かなように、本発明の
高感度テレビカメラ装置は、プログレッシブ走査の信号
電荷を読み出し、読み出した画像データを記憶し、記憶
された画像データのフレームにおける上下左右の隣接す
る４画素に対応する画像データを加算合成し出力信号を
形成する。よって、これによって得られる出力信号は、
隣接する４画素の画素データを加算するため出力信号が
高感度化される。インターレース走査に対応する加算処
理により出力信号に実質的な分解能の低下が生じない。
また、隣接する画素データの加算によりノイズの発生が
抑制可能となる。

【図面の簡単な説明】

【図１】本発明の高感度テレビカメラ装置の実施例を示
す回路構成ブロック図である。

【図２】図１の動作を説明するためのタイミングチャー
トである。

【図３】図１のＣＣＤ撮像素子内の動作を説明するため
の概念図である。

【図４】図１の加算回路の動作を説明するための概念図
である。

【図５】従来のテレビカメラ装置の回路構成実施例を示
すブロック図である。

【図６】図５の動作を説明するためのタイミングチャー
トである。

【図７】図５のＣＣＤ撮像素子内の動作を説明するため
の概念図である。

【図８】図５の信号電荷の加算動作を説明するための概
念図である。

【図９】従来の高感度テレビカメラ装置の回路構成例を
示すブロック図である。

【図１０】図９の動作を説明するためのタイミングチャ
ートである。

【図１１】図９のＣＣＤ撮像素子内の動作を説明するた
めの概念図である。

【図１２】図９の信号電荷の加算動作を説明するための
概念図である。

【符号の説明】

１ ＣＣＤ撮像素子 ２ 映像信号処理回路 ３ 蓄積時間制御機能付きＣＣＤ駆動回路 ４ 同期信号発生回路 ５ Ａ／Ｄ変換器 ６、６、７ 信号切替器 ９、１０ フレームメモリ １１ メモリ制御回路 １２、１３ シフトレジスタ １４ 加算回路 １５ Ｄ／Ａ変換器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 プログレッシブ走査が可能な撮像手段
   と、 該撮像手段の信号電荷の蓄積時間を制御する蓄積時間制
   御手段と、 前記蓄積時間内に蓄積された前記信号電荷の電荷量を読
   み出した画像データを記憶するフレームメモリと、 該フレームメモリに記憶された前記画像データの、フレ
   ームにおける上下左右の隣接する４画素に対応する前記
   画像データを加算合成する加算手段とを有し、 該加算手段により加算された画像データから出力信号を
   形成することを特徴とする高感度テレビカメラ装置。
2. 【請求項２】 前記フレームメモリは一対のメモリ回路
   により構成され、該一対のメモリ回路がフレーム単位の
   前記画像データを交互に記憶することを特徴とする請求
   項１記載の高感度テレビカメラ装置。
3. 【請求項３】 前記高感度テレビカメラ装置は、さらに
   ２つの１ビット遅延手段を有し、前記フレームメモリの
   記憶したフレームにおける上下の隣接する前記画像デー
   タを読み出し、該読み出した画像データを前記２つの１
   ビット遅延手段により前記１フレームの左右の隣接する
   前記画像データを構成し、前記上下および前記左右のそ
   れぞれ隣接する前記画像データにより、前記４画素の画
   像データの加算合成を行うことを特徴とする請求項１ま
   たは２に記載の高感度テレビカメラ装置。
4. 【請求項４】 前記４画素の画像データの加算合成は、
   インターレース走査の奇数フィールドおよび偶数フィー
   ルドに対応して行うことを特徴とする請求項３記載の高
   感度テレビカメラ装置。