JPH089389A - デジタルビデオ信号の並列復号化装置 - Google Patents
デジタルビデオ信号の並列復号化装置Info
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Abstract
(57)【要約】
【目的】 マクロブロックを４つのサブブロックに分
割することによって、多重ランダムアクセス可能な共有
メモリシステムを使用せずに並列処理が可能なビデオ信
号復号化装置を提供する。 【構成】 元のビデオ映像信号を復元するための、符
号化されたディジタルビデオ信号を復号化する装置は、
現マクロブロック単位の差分画素値を４つの現サブブロ
ックに分割する映像データ分割回路１８０と、予測され
た現マクロブロックデータを提供するための動き補償ユ
ニット３３０、４３０、５３０、６３０とフォマッター
６５０と、予測された現マクロブロックデータと差分画
素データとを組み合わせることにより再構成された現マ
クロブロック信号を提供する加算器３２０、４２０、５
２０、６２０を含む。動き補償ユニットは、再構成され
た現マクロブロック信号を分割された前サブブロックデ
ータとして格納するため、４つのメモリを有する。
割することによって、多重ランダムアクセス可能な共有
メモリシステムを使用せずに並列処理が可能なビデオ信
号復号化装置を提供する。 【構成】 元のビデオ映像信号を復元するための、符
号化されたディジタルビデオ信号を復号化する装置は、
現マクロブロック単位の差分画素値を４つの現サブブロ
ックに分割する映像データ分割回路１８０と、予測され
た現マクロブロックデータを提供するための動き補償ユ
ニット３３０、４３０、５３０、６３０とフォマッター
６５０と、予測された現マクロブロックデータと差分画
素データとを組み合わせることにより再構成された現マ
クロブロック信号を提供する加算器３２０、４２０、５
２０、６２０を含む。動き補償ユニットは、再構成され
た現マクロブロック信号を分割された前サブブロックデ
ータとして格納するため、４つのメモリを有する。
Description
【０００１】
【産業上の利用分野】本発明はビデオ映像システムに関
し、特に、入力される圧縮されたビデオ映像データを並
列に復元するための改善されたビデオ映像復号化装置に
関する。
し、特に、入力される圧縮されたビデオ映像データを並
列に復元するための改善されたビデオ映像復号化装置に
関する。
【０００２】
【従来の技術】一般に、高精細度テレビ及びビデオ電話
システムのような多様な電子／電気的応用分野に於い
て、映像信号はディジタル化されて伝送される必要があ
る。この映像信号がディジタル化されて表現される場
合、かなりの量のディジタルデータが発生する。しか
し、通常の伝送チャンネルの利用可能な周波数帯域幅に
制限があるため、映像信号を通常の伝送チャンネルを通
じて伝送するためには、大量のディジタルデータを圧縮
する映像信号符号化装置が必要である。従って、大部分
の映像信号符号化装置は、入力映像信号における空間的
及び／または時間的冗長性を用いるかまたは、減らすこ
とに基づいた多様な圧縮技法（または、符号化技法）を
採用する。多様なビデオ圧縮技法のうち、統計的符号化
技法と時間的及び空間的圧縮技法とを組み合わせた、い
わゆる「ハイブリッド符号化技法」が最も効果的である
と知られている。
システムのような多様な電子／電気的応用分野に於い
て、映像信号はディジタル化されて伝送される必要があ
る。この映像信号がディジタル化されて表現される場
合、かなりの量のディジタルデータが発生する。しか
し、通常の伝送チャンネルの利用可能な周波数帯域幅に
制限があるため、映像信号を通常の伝送チャンネルを通
じて伝送するためには、大量のディジタルデータを圧縮
する映像信号符号化装置が必要である。従って、大部分
の映像信号符号化装置は、入力映像信号における空間的
及び／または時間的冗長性を用いるかまたは、減らすこ
とに基づいた多様な圧縮技法（または、符号化技法）を
採用する。多様なビデオ圧縮技法のうち、統計的符号化
技法と時間的及び空間的圧縮技法とを組み合わせた、い
わゆる「ハイブリッド符号化技法」が最も効果的である
と知られている。
【０００３】大部分のハイブリッド符号化技法は動き補
償DPCM（差分パルスコード変調）、２次元DCT（離散的
コサイン変換）、DCT係数の量子化及び可変長符号化（V
LC）を採用する。動き補償DPCMでは、現フレームとその
以前フレームとの間の物体の動きを決定し、その物体の
動きによって現フレームを予測して、現フレームと予測
されたフレーム間の差を表す差分信号を生成する。この
ような方法は、例えば、Staffan Ericssonの論文「Fixe
d and Adaptive Predictors for Hybrid Predictive/Tr
ansform Coding」,IEEE Transactions on Communicatio
ns,COM-33,No.12(1985年12月)と、Ninomiya 及び Ohtsu
ka ,「A Motion Compensated Interframe Coding Schem
e for Television Pictures 」,IEEE Transactions on
Communications,COM-30,No.1(1982年1月)とに開示され
ている。
償DPCM（差分パルスコード変調）、２次元DCT（離散的
コサイン変換）、DCT係数の量子化及び可変長符号化（V
LC）を採用する。動き補償DPCMでは、現フレームとその
以前フレームとの間の物体の動きを決定し、その物体の
動きによって現フレームを予測して、現フレームと予測
されたフレーム間の差を表す差分信号を生成する。この
ような方法は、例えば、Staffan Ericssonの論文「Fixe
d and Adaptive Predictors for Hybrid Predictive/Tr
ansform Coding」,IEEE Transactions on Communicatio
ns,COM-33,No.12(1985年12月)と、Ninomiya 及び Ohtsu
ka ,「A Motion Compensated Interframe Coding Schem
e for Television Pictures 」,IEEE Transactions on
Communications,COM-30,No.1(1982年1月)とに開示され
ている。
【０００４】２次元DCTは、動き補償DPCMデータのよう
な映像データ間の空間的冗長性を減らすか除去し、ディ
ジタル映像データのブロック（例えば、８×８画素ブロ
ック）を変換係数データのセットに変換する。この技法
は、例えばChen及びPattの論文「Scene Adaptive Code
r」、IEEE Transactions on Communications,COM-32,N
o.3(1984年3月)に開示されている。このような変換係数
データを量子化器、ジグザグスキャナ及びVLC回路で処
理することによって、伝送されるデータの量を効果的に
減らし得る。
な映像データ間の空間的冗長性を減らすか除去し、ディ
ジタル映像データのブロック（例えば、８×８画素ブロ
ック）を変換係数データのセットに変換する。この技法
は、例えばChen及びPattの論文「Scene Adaptive Code
r」、IEEE Transactions on Communications,COM-32,N
o.3(1984年3月)に開示されている。このような変換係数
データを量子化器、ジグザグスキャナ及びVLC回路で処
理することによって、伝送されるデータの量を効果的に
減らし得る。
【０００５】とくに動き補償DPCMにおいては、現フレー
ムのデータは、現フレームと前フレームとの間の動き推
定に基づいて前フレームのデータから予測される。この
ような推定された動きは、前フレームと現フレームとの
間の画素の変位を表す２次元動きベクトルで記述され
る。
ムのデータは、現フレームと前フレームとの間の動き推
定に基づいて前フレームのデータから予測される。この
ような推定された動きは、前フレームと現フレームとの
間の画素の変位を表す２次元動きベクトルで記述され
る。
【０００６】上述の技法で映像信号を圧縮するために
は、高速でデータを処理し得るプロセッサが必要であ
り、これは通常的に並列処理技法を用いて行われる。一
般に並列処理能力のある映像信号復号化装置において
は、１つのビデオ映像フレームのエリアが複数のサブフ
レームに分割され、ビデオ映像フレームエリア内の映像
データはサブフレーム単位で処理される。
は、高速でデータを処理し得るプロセッサが必要であ
り、これは通常的に並列処理技法を用いて行われる。一
般に並列処理能力のある映像信号復号化装置において
は、１つのビデオ映像フレームのエリアが複数のサブフ
レームに分割され、ビデオ映像フレームエリア内の映像
データはサブフレーム単位で処理される。
【０００７】一方、現フレーム内における探索ブロック
への動きベクトルを特定するためには、現フレームの探
索ブロックと、探索ブロックに対して同一の大きさを有
する複数の各候補ブロックとの間で、類似計算（Simila
rity Culcalation）が行われる。この候補ブロックは前
フレーム内の探索エリアに含まれ、候補エリアの大きさ
は探索ブロックよりはるかに大きい。典型的な探索ブロ
ックの大きさは、８×８及び３２×３２画素の間のレン
ジに入る。必然的に、任意のサブフレームの仕切り部を
含む探索エリアは隣接するサブフレームの仕切り部も含
むことになる。従って、各々のプロセッサにより行われ
る動き推定は、多重ランダムアクセス能力のある共有メ
モリシステムが必要となり、その結果メモリアクセスの
効率が低下する欠点がある。
への動きベクトルを特定するためには、現フレームの探
索ブロックと、探索ブロックに対して同一の大きさを有
する複数の各候補ブロックとの間で、類似計算（Simila
rity Culcalation）が行われる。この候補ブロックは前
フレーム内の探索エリアに含まれ、候補エリアの大きさ
は探索ブロックよりはるかに大きい。典型的な探索ブロ
ックの大きさは、８×８及び３２×３２画素の間のレン
ジに入る。必然的に、任意のサブフレームの仕切り部を
含む探索エリアは隣接するサブフレームの仕切り部も含
むことになる。従って、各々のプロセッサにより行われ
る動き推定は、多重ランダムアクセス能力のある共有メ
モリシステムが必要となり、その結果メモリアクセスの
効率が低下する欠点がある。
【０００８】
【発明が解決しようとする課題】従って、本発明の主な
目的は、マクロブロックを４つのサブブロックに分割す
ることによって、多重ランダムアクセス可能な共有メモ
リシステムを用いることなく並列処理能力のある改善さ
れたビデオ映像復号化装置を提供することにある。
目的は、マクロブロックを４つのサブブロックに分割す
ることによって、多重ランダムアクセス可能な共有メモ
リシステムを用いることなく並列処理能力のある改善さ
れたビデオ映像復号化装置を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、複数のマクロブロックを有する
現フレーム及びその前フレームの、画素間のフレーム差
分信号の符号化されたものと、現フレーム内における１
つのマクロブロックと前記前フレーム内における対応す
る整合点との間の空間的変位を表す動きベクトルの、符
号化されたものとを有する、符号化されたディジタルビ
デオ信号を、もとのビデオ映像信号を再生するために復
号化する並列復号化装置は、前記前フレーム内に含まれ
た前マクロブロックを、４つの同一の大きさの前サブブ
ロックに分割する手段と、前記分割された前サブブロッ
クのデータを格納する４つのメモリ手段と、前記符号化
されたフレーム差分信号を復号化することによって、現
マクロブロックに対する差分画素値をマクロブロック単
位で提供する手段と、前記現マクロブロックに対する前
記差分画素値を、４つの同一の大きさの現サブブロック
に分割する手段と、前記分割された現サブブロックのデ
ータを格納する４つの先入れ先出し（FIFO）バッファ
と、前記現マクロブロックに対する前記動きベクトルに
応じて、前記４つのメモリ手段にアドレシングして、予
測された現マクロブロックのデータを得るアドレシング
手段と、前記予測された現マクロブロックのデータと前
差分画素データとを組み合わせて、前記FIFOバッファか
ら再構成された現マクロブロック信号を提供する手段と
を含む。
めに、本発明によれば、複数のマクロブロックを有する
現フレーム及びその前フレームの、画素間のフレーム差
分信号の符号化されたものと、現フレーム内における１
つのマクロブロックと前記前フレーム内における対応す
る整合点との間の空間的変位を表す動きベクトルの、符
号化されたものとを有する、符号化されたディジタルビ
デオ信号を、もとのビデオ映像信号を再生するために復
号化する並列復号化装置は、前記前フレーム内に含まれ
た前マクロブロックを、４つの同一の大きさの前サブブ
ロックに分割する手段と、前記分割された前サブブロッ
クのデータを格納する４つのメモリ手段と、前記符号化
されたフレーム差分信号を復号化することによって、現
マクロブロックに対する差分画素値をマクロブロック単
位で提供する手段と、前記現マクロブロックに対する前
記差分画素値を、４つの同一の大きさの現サブブロック
に分割する手段と、前記分割された現サブブロックのデ
ータを格納する４つの先入れ先出し（FIFO）バッファ
と、前記現マクロブロックに対する前記動きベクトルに
応じて、前記４つのメモリ手段にアドレシングして、予
測された現マクロブロックのデータを得るアドレシング
手段と、前記予測された現マクロブロックのデータと前
差分画素データとを組み合わせて、前記FIFOバッファか
ら再構成された現マクロブロック信号を提供する手段と
を含む。
【００１０】
【実施例】以下、本発明の並列復号化装置について図面
を参照しながらより詳しく説明する。
を参照しながらより詳しく説明する。
【００１１】本発明は、送信局から加入者受信機への高
精細度テレビ（HDTV）信号の通信のため提供される。通
信リンクの復号化器端部の送信機において、テレビ画像
の連続フレームに対するディジタル映像信号は、本技術
分野における様々な公知の符号化方法を用いて符号化さ
れる。本発明の復号化装置は、４つの映像処理モジュー
ルを含み、それらの各々は、特定サブブロックからの映
像データを処理するためのプロセッサを有する。
精細度テレビ（HDTV）信号の通信のため提供される。通
信リンクの復号化器端部の送信機において、テレビ画像
の連続フレームに対するディジタル映像信号は、本技術
分野における様々な公知の符号化方法を用いて符号化さ
れる。本発明の復号化装置は、４つの映像処理モジュー
ルを含み、それらの各々は、特定サブブロックからの映
像データを処理するためのプロセッサを有する。
【００１２】図１を参照すると、４つの映像データ処理
モジュール３００、４００、５００及び６００から成る
本発明の並列復号化装置が示されている。この映像デー
タ処理モジュール３００、４００、５００及び６００
は、同一の加算器３２０、４２０、５２０及び６２０と
動き補償ユニット３３０、４３０、５３０及び６３０を
各々含むが、これらは互いに同一の機能を有する。
モジュール３００、４００、５００及び６００から成る
本発明の並列復号化装置が示されている。この映像デー
タ処理モジュール３００、４００、５００及び６００
は、同一の加算器３２０、４２０、５２０及び６２０と
動き補償ユニット３３０、４３０、５３０及び６３０を
各々含むが、これらは互いに同一の機能を有する。
【００１３】図１に示したように、符号化装置（図示せ
ず）からの可変長符号化されたディジタル信号は、端子
５０を通じて可変長復号化（VLD）回路１００へ入力さ
れる。符号化されたビデオ信号は、複数のビデオフレー
ムデータを含むが、ここで、各々の該ビデオフレームデ
ータはビデオ映像フレームエリアを占有し、可変長符号
化された変換係数及び動きベクトルを有する。可変長復
号化された変換係数は、現フレームとその１つ前の前フ
レームとの間の差分データを表し、各々のフレームは同
一の個数のマクロブロックを各々有する。
ず）からの可変長符号化されたディジタル信号は、端子
５０を通じて可変長復号化（VLD）回路１００へ入力さ
れる。符号化されたビデオ信号は、複数のビデオフレー
ムデータを含むが、ここで、各々の該ビデオフレームデ
ータはビデオ映像フレームエリアを占有し、可変長符号
化された変換係数及び動きベクトルを有する。可変長復
号化された変換係数は、現フレームとその１つ前の前フ
レームとの間の差分データを表し、各々のフレームは同
一の個数のマクロブロックを各々有する。
【００１４】VLD回路１００は、可変長符号化された変
換係数と動きベクトルとを復号化して、変換係数データ
を逆ジグザグスキャナ１２０へ伝送すると共に、動きベ
クトルデータを映像データ処理モジュール内に組み込ま
れた各々の動き補償ユニット３３０、４３０、５３０及
び６３０へ伝送する。VLD回路１００は、基本的にルッ
クアップテーブル（a look-up table）式である。即
ち、VLD回路に於いては複数のコードセットがあらかじ
め与えられており、可変長コードとランレングスコード
あるいは動きベクトルとの間の関係を各々規定してい
る。
換係数と動きベクトルとを復号化して、変換係数データ
を逆ジグザグスキャナ１２０へ伝送すると共に、動きベ
クトルデータを映像データ処理モジュール内に組み込ま
れた各々の動き補償ユニット３３０、４３０、５３０及
び６３０へ伝送する。VLD回路１００は、基本的にルッ
クアップテーブル（a look-up table）式である。即
ち、VLD回路に於いては複数のコードセットがあらかじ
め与えられており、可変長コードとランレングスコード
あるいは動きベクトルとの間の関係を各々規定してい
る。
【００１５】ビデオ映像データは、ラインＬ２０を通じ
てVLD回路１００から逆ジグザグスキャナ１２０へ提供
される。逆ジグザグスキャナ１２０においては、量子化
されたDCT係数が再構成されて量子化されたDCT係数の元
のブロックを提供する。量子化されたDCT係数のブロッ
クは、逆量子化器（IQ）１４０にて１セットのDCT係数
に変換されると共に、逆離散的コサイン変換（IDCT）回
路１６０へ与えられる。ここで、このIDCT回路１６０
は、１セットのDCT係数を現フレームのブロックと前フ
レームの対応するブロックとの間のフレーム差分信号に
変換する。IDCT回路１６０からのフレーム差分信号は、
それを分割するため映像データ分割回路１８０へ伝送さ
れる。
てVLD回路１００から逆ジグザグスキャナ１２０へ提供
される。逆ジグザグスキャナ１２０においては、量子化
されたDCT係数が再構成されて量子化されたDCT係数の元
のブロックを提供する。量子化されたDCT係数のブロッ
クは、逆量子化器（IQ）１４０にて１セットのDCT係数
に変換されると共に、逆離散的コサイン変換（IDCT）回
路１６０へ与えられる。ここで、このIDCT回路１６０
は、１セットのDCT係数を現フレームのブロックと前フ
レームの対応するブロックとの間のフレーム差分信号に
変換する。IDCT回路１６０からのフレーム差分信号は、
それを分割するため映像データ分割回路１８０へ伝送さ
れる。
【００１６】本発明によると、映像データ分割回路１８
０は、IDCT回路１６０からの現フレームマクロブロック
に対するフレーム差分信号を各８×８画素の大きさの４
つの現サブブロックに分割すると共に、分割された４つ
のサブブロックデータを一時的に格納するため、その
後、先入れ先出し（FIFO）バッファ２１０、２２０、２
３０及び２４０へ提供する。図４を参照すると、１６×
１６画素の大きさを有する例示的なマクロブロック１０
が示されている。このマクロブロック10は、８×８画素
を有する同一の大きさのサブブロックY0乃至Y3に分けら
れ、各サブブロックは垂直及び水平のブロック番号を有
する。言い替えると、各サブブロックY0乃至Y3は、垂直
及び水平のブロック番号００、０１、１０及び１１を各
々有する。各々のサブブロックY0乃至Y3に対するフレー
ム差分信号は、図１に示した各々のFIFOバッファ２１
０、２２０、２３０及び２４０に格納される。
０は、IDCT回路１６０からの現フレームマクロブロック
に対するフレーム差分信号を各８×８画素の大きさの４
つの現サブブロックに分割すると共に、分割された４つ
のサブブロックデータを一時的に格納するため、その
後、先入れ先出し（FIFO）バッファ２１０、２２０、２
３０及び２４０へ提供する。図４を参照すると、１６×
１６画素の大きさを有する例示的なマクロブロック１０
が示されている。このマクロブロック10は、８×８画素
を有する同一の大きさのサブブロックY0乃至Y3に分けら
れ、各サブブロックは垂直及び水平のブロック番号を有
する。言い替えると、各サブブロックY0乃至Y3は、垂直
及び水平のブロック番号００、０１、１０及び１１を各
々有する。各々のサブブロックY0乃至Y3に対するフレー
ム差分信号は、図１に示した各々のFIFOバッファ２１
０、２２０、２３０及び２４０に格納される。
【００１７】一方、VLD回路１００からの可変長復号化
された動きベクトルは、ラインＬ１０を通じて各々の動
き補償ユニットに３３０、４３０、５３０及び６３０へ
与えられる。各々の動き補償ユニットは、サブブロック
により区切られたマクロブロックデータを処理するため
に設けられており、実質的に互いに同一の構成を有す
る。
された動きベクトルは、ラインＬ１０を通じて各々の動
き補償ユニットに３３０、４３０、５３０及び６３０へ
与えられる。各々の動き補償ユニットは、サブブロック
により区切られたマクロブロックデータを処理するため
に設けられており、実質的に互いに同一の構成を有す
る。
【００１８】この動き補償ユニットは、動きベクトルに
基づいて、その内部に取り付けられているフレームメモ
リモジュールから再構成された前フレームマクロブロッ
ク信号をサブブロック単位で引き出して、その再構成さ
れた前フレームマクロブロック信号を、第１の予測され
た現フレームマクロブロック信号としてラインＬ２２乃
至Ｌ２５上に各々生成する。この信号はフォーマッタ
（formatter）６５０へ提供されて、第２の予測された
現フレームマクロブロック信号を形成するために再配列
される。再配列された第２の予測された現フレームマク
ロブロック信号は、ラインＬ１２乃至Ｌ１５を通じて加
算器３２０、４２０、５２０及び６２０へ各々伝送され
る。動き補償ユニットとフォーマッタのより詳細な説明
は、図２、図６Ａ、図６Ｂ及び図７を参照して後に記述
される。ラインＬ１２乃至Ｌ１５上の第２の予測された
現フレームのマクロブロック信号とFIFOバッファ２１
０、２２０、２３０及び２４０からのフレーム差分信号
とは、サブブロックの再構成された現フレーム信号を再
構成するために各々の加算器３２０、４２０、５２０及
び６２０で合わせられて、動き補償ユニットにおける各
メモリモジュール上に書き込まれる。しかる後、ライン
Ｌ３２乃至Ｌ３５を通じてディスプレー装置（図示せ
ず）へ伝送されて、その上に像が表示される。
基づいて、その内部に取り付けられているフレームメモ
リモジュールから再構成された前フレームマクロブロッ
ク信号をサブブロック単位で引き出して、その再構成さ
れた前フレームマクロブロック信号を、第１の予測され
た現フレームマクロブロック信号としてラインＬ２２乃
至Ｌ２５上に各々生成する。この信号はフォーマッタ
（formatter）６５０へ提供されて、第２の予測された
現フレームマクロブロック信号を形成するために再配列
される。再配列された第２の予測された現フレームマク
ロブロック信号は、ラインＬ１２乃至Ｌ１５を通じて加
算器３２０、４２０、５２０及び６２０へ各々伝送され
る。動き補償ユニットとフォーマッタのより詳細な説明
は、図２、図６Ａ、図６Ｂ及び図７を参照して後に記述
される。ラインＬ１２乃至Ｌ１５上の第２の予測された
現フレームのマクロブロック信号とFIFOバッファ２１
０、２２０、２３０及び２４０からのフレーム差分信号
とは、サブブロックの再構成された現フレーム信号を再
構成するために各々の加算器３２０、４２０、５２０及
び６２０で合わせられて、動き補償ユニットにおける各
メモリモジュール上に書き込まれる。しかる後、ライン
Ｌ３２乃至Ｌ３５を通じてディスプレー装置（図示せ
ず）へ伝送されて、その上に像が表示される。
【００１９】図２を参照すると、図１に示した同一の動
き補償ユニットの１つ、即ち、動き補償ユニット３３０
を図解する詳細なブロック図が示されている。動きベク
トルは、ラインＬ１０を通じてアドレス発生器７１０に
入力されるが、ここで動きベクトルとは、現フレームに
おけるマクロブロックとその前フレームにおける対応す
る整合点、つまりもっとも類似なブロックとの空間的変
位を表す。とくに、各々のマクロブロックに対する整合
点は、前フレームにおける探索エリア内で探索される
が、探索エリアは対応するマクロブロックの位置を含む
予め定められた大きさの領域である。
き補償ユニットの１つ、即ち、動き補償ユニット３３０
を図解する詳細なブロック図が示されている。動きベク
トルは、ラインＬ１０を通じてアドレス発生器７１０に
入力されるが、ここで動きベクトルとは、現フレームに
おけるマクロブロックとその前フレームにおける対応す
る整合点、つまりもっとも類似なブロックとの空間的変
位を表す。とくに、各々のマクロブロックに対する整合
点は、前フレームにおける探索エリア内で探索される
が、探索エリアは対応するマクロブロックの位置を含む
予め定められた大きさの領域である。
【００２０】アドレス発生器７１０においては、ライン
Ｌ１０上の動きベクトルを通常の方法で処理して、動き
ベクトルアドレスをアドレス調整器７２０へ発生させる
が、この動きベクトルアドレスは、図５Ａ及び図５Ｂに
示した水平及び垂直アドレス成分を有する。図５Ａ及び
図５Ｂに示したように、水平アドレスは１３ビット、即
ち、h0乃至h12（h[12:0]）から成るが、ここでビットh0
は半画素情報、ビットh1乃至h3は水平画素位置、ビット
h4は水平ブロック位置、そしてビットh5乃至h12はマク
ロブロック番号を各々表す。垂直アドレスは９ビット、
即ち、v0からv8（v[8:0]）から成るが、ここでビットv0
は半画素情報、ビットv1乃至v3は垂直ライン番号、ビッ
トv4は垂直ブロック位置、そしてビットv5乃至v8は垂直
スライス番号を各々表す。
Ｌ１０上の動きベクトルを通常の方法で処理して、動き
ベクトルアドレスをアドレス調整器７２０へ発生させる
が、この動きベクトルアドレスは、図５Ａ及び図５Ｂに
示した水平及び垂直アドレス成分を有する。図５Ａ及び
図５Ｂに示したように、水平アドレスは１３ビット、即
ち、h0乃至h12（h[12:0]）から成るが、ここでビットh0
は半画素情報、ビットh1乃至h3は水平画素位置、ビット
h4は水平ブロック位置、そしてビットh5乃至h12はマク
ロブロック番号を各々表す。垂直アドレスは９ビット、
即ち、v0からv8（v[8:0]）から成るが、ここでビットv0
は半画素情報、ビットv1乃至v3は垂直ライン番号、ビッ
トv4は垂直ブロック位置、そしてビットv5乃至v8は垂直
スライス番号を各々表す。
【００２１】発明の好適な実施例において、現フレーム
におけるマクロブロックに対する動きベクトルアドレス
は、マクロブロックと同一の大きさを有する前フレーム
内におけるブロックの左上コーナーを表す。
におけるマクロブロックに対する動きベクトルアドレス
は、マクロブロックと同一の大きさを有する前フレーム
内におけるブロックの左上コーナーを表す。
【００２２】図６Ａを参照すると、４×３大きさのマク
ロブロックからなる例示的な前フレーム２０が示されて
いるが、ここで、この前フレーム２０は、動きベクトル
MVで示された１６×１６画素のブロック２５を含む。
ロブロックからなる例示的な前フレーム２０が示されて
いるが、ここで、この前フレーム２０は、動きベクトル
MVで示された１６×１６画素のブロック２５を含む。
【００２３】図６Ａに示したように、動きベクトルMV
は、ブロック２５の左上コーナーを指す。ブロック２５
は、前フレーム２０において、第１マクロブロックMB1
内にセクションA1、C1を、第２マクロブロックMB2内に
セクションB1、A2、D、C2を、第５マクロブロックMB5内
にセクションA2を、第６マクロブロックMB6内にセクシ
ョンB2、A4を各々含む。
は、ブロック２５の左上コーナーを指す。ブロック２５
は、前フレーム２０において、第１マクロブロックMB1
内にセクションA1、C1を、第２マクロブロックMB2内に
セクションB1、A2、D、C2を、第５マクロブロックMB5内
にセクションA2を、第６マクロブロックMB6内にセクシ
ョンB2、A4を各々含む。
【００２４】ここで、図４において述べたように、A1は
MB1内のサブブロックY1に属し、B1はMB2内のサブブロッ
クY0に属し、C1はMB1内のサブブロックY3に属し、D はM
B2内のサブブロックY2に属する。A2はMB2内のサブブロ
ックY1に属し、C2はMB2内のサブブロックY3に属する。A
3はMB5内のサブブロックY1に属し、B2はMB6内のサブブ
ロックY0に属し、A4はMB6内のサブブロックY1に属す
る。
MB1内のサブブロックY1に属し、B1はMB2内のサブブロッ
クY0に属し、C1はMB1内のサブブロックY3に属し、D はM
B2内のサブブロックY2に属する。A2はMB2内のサブブロ
ックY1に属し、C2はMB2内のサブブロックY3に属する。A
3はMB5内のサブブロックY1に属し、B2はMB6内のサブブ
ロックY0に属し、A4はMB6内のサブブロックY1に属す
る。
【００２５】図６Ｂは、図６Ａに示した与えられたブロ
ック２５の拡大図であって、これは４つの同一の大きさ
のブロック２１乃至２４に点線で区切られているが、各
々のブロックは、前フレームにおける異なるマクロブロ
ックに属する４つのサブセクションを有する。即ち、ブ
ロック２１は４つのサブセクションA1、B1'、C1'及びD'
を、ブロック２２はセクションB1''、A2、D''及びC2'
を、ブロック２３はセクションC1''、D'''、A3及びB2'
を、ブロック２４はセクションD''''、C2''、B2''及びA
4を含む。
ック２５の拡大図であって、これは４つの同一の大きさ
のブロック２１乃至２４に点線で区切られているが、各
々のブロックは、前フレームにおける異なるマクロブロ
ックに属する４つのサブセクションを有する。即ち、ブ
ロック２１は４つのサブセクションA1、B1'、C1'及びD'
を、ブロック２２はセクションB1''、A2、D''及びC2'
を、ブロック２３はセクションC1''、D'''、A3及びB2'
を、ブロック２４はセクションD''''、C2''、B2''及びA
4を含む。
【００２６】ここで、B1'及びB1''はセクションB1を形
成し、B2'及びB2''はセクションB2を形成し、C1'及びC
1''はセクションC1を形成し、C2'及びC2''はセクション
C2を形成し、D',D'',D'''及びD''''はセクションDを形
成する。
成し、B2'及びB2''はセクションB2を形成し、C1'及びC
1''はセクションC1を形成し、C2'及びC2''はセクション
C2を形成し、D',D'',D'''及びD''''はセクションDを形
成する。
【００２７】本発明によると、マクロブロック内におけ
る各々のサブブロックデータは、異なるメモリモジュー
ル内に格納されている。この各々のメモリモジュール
は、図１に示した、対応する動き補償ユニット３３０、
４３０、５３０及び６３０内に取り付けられている。図
７を参照すると、４つのメモリモジュールM0乃至M3が示
されているが、各々のメモリモジュールは、前フレーム
２０におけるマクロブロックの各サブブロックに対応す
るサブブロックデータを格納する。即ち、サブブロック
Y0乃至Y3のサブブロックデータは、メモリモジュールM0
乃至M3に各々格納される。例えば、図７に示したよう
に、各マクロブロックMB1、MB2、MB5及びMB6のサブブロ
ックY1に属するセクションA1、A2、A3及びA4は、メモリ
モジュールM1に、各マクロブロックMB2及びMB6のサブブ
ロックY0に含まれているセクションB1及びB2は、メモリ
モジュールM0に、各マクロブロックMB1及びMB2のサブブ
ロックY3に含まれているセクションC1及びC2は、メモリ
モジュールM3に、そしてマクロブロックMB2のサブブロ
ックY2に含まれているセクションDはメモリモジュールM
2に各々格納される。
る各々のサブブロックデータは、異なるメモリモジュー
ル内に格納されている。この各々のメモリモジュール
は、図１に示した、対応する動き補償ユニット３３０、
４３０、５３０及び６３０内に取り付けられている。図
７を参照すると、４つのメモリモジュールM0乃至M3が示
されているが、各々のメモリモジュールは、前フレーム
２０におけるマクロブロックの各サブブロックに対応す
るサブブロックデータを格納する。即ち、サブブロック
Y0乃至Y3のサブブロックデータは、メモリモジュールM0
乃至M3に各々格納される。例えば、図７に示したよう
に、各マクロブロックMB1、MB2、MB5及びMB6のサブブロ
ックY1に属するセクションA1、A2、A3及びA4は、メモリ
モジュールM1に、各マクロブロックMB2及びMB6のサブブ
ロックY0に含まれているセクションB1及びB2は、メモリ
モジュールM0に、各マクロブロックMB1及びMB2のサブブ
ロックY3に含まれているセクションC1及びC2は、メモリ
モジュールM3に、そしてマクロブロックMB2のサブブロ
ックY2に含まれているセクションDはメモリモジュールM
2に各々格納される。
【００２８】一方、アドレス発生器７１０からの動きベ
クトルアドレスは、図７に示した各々のメモリモジュー
ルM0乃至M3のＸでマークされた位置を表す。このような
場合、メモリモジュールM1においてブロック２２を正確
に指すことが可能であっても、メモリモジュールM0、M2
及びM3におけるブロック２１、２３及び２４を正確に指
すためには、動きベクトルアドレスを調整する必要があ
る。
クトルアドレスは、図７に示した各々のメモリモジュー
ルM0乃至M3のＸでマークされた位置を表す。このような
場合、メモリモジュールM1においてブロック２２を正確
に指すことが可能であっても、メモリモジュールM0、M2
及びM3におけるブロック２１、２３及び２４を正確に指
すためには、動きベクトルアドレスを調整する必要があ
る。
【００２９】本発明によると、メモリモジュールM0にお
いてブロック２１をアドレスするため、図５Ａに示した
水平アドレスからマクロブロックの番号を１だけ増加さ
せて、かつマクロブロックにおける水平画素位置は０と
設定する。同様に、メモリモジュールM2においてブロッ
ク２３の場合、マクロブロックの番号を１だけ増加させ
て、図５Ｂに示した垂直アドレスからの垂直ライン数、
水平アドレスからの水平画素位置ともに０に設定する。
そして、メモリモジュールM3においてブロック２４の場
合、垂直アドレスからの垂直ライン数を０に設定する。
いてブロック２１をアドレスするため、図５Ａに示した
水平アドレスからマクロブロックの番号を１だけ増加さ
せて、かつマクロブロックにおける水平画素位置は０と
設定する。同様に、メモリモジュールM2においてブロッ
ク２３の場合、マクロブロックの番号を１だけ増加させ
て、図５Ｂに示した垂直アドレスからの垂直ライン数、
水平アドレスからの水平画素位置ともに０に設定する。
そして、メモリモジュールM3においてブロック２４の場
合、垂直アドレスからの垂直ライン数を０に設定する。
【００３０】図８Ａ及び図８Ｂを参照すると、動きベク
トルアドレスの調整プロセスを説明するための表が与え
られている。この表に於いて、BN0及びBN1は、垂直及び
水平ブロックの番号を各々表して、そして、v4及びh4
は、垂直及び水平ブロックの位置を各々表す。図８Ａに
於ける数字は、マクロブロック数と垂直スライス数と
が、１だけ増加できるか否かを表しており、そして、図
８Ｂにおける円内の数字は、垂直及び水平画素の位置が
０に設定できるか否かを表す。例えば、v4h4が０であ
り、かつBN0BN1が００であると、図８Ａ及び図８Ｂにお
いて円内の数字０１及び１０は、マクロブロック数が１
だけ増加され、かつ水平画素の位置が０に設定されるべ
きであることを表す。
トルアドレスの調整プロセスを説明するための表が与え
られている。この表に於いて、BN0及びBN1は、垂直及び
水平ブロックの番号を各々表して、そして、v4及びh4
は、垂直及び水平ブロックの位置を各々表す。図８Ａに
於ける数字は、マクロブロック数と垂直スライス数と
が、１だけ増加できるか否かを表しており、そして、図
８Ｂにおける円内の数字は、垂直及び水平画素の位置が
０に設定できるか否かを表す。例えば、v4h4が０であ
り、かつBN0BN1が００であると、図８Ａ及び図８Ｂにお
いて円内の数字０１及び１０は、マクロブロック数が１
だけ増加され、かつ水平画素の位置が０に設定されるべ
きであることを表す。
【００３１】図２を参照すると、アドレス調整器７２０
は、垂直及び水平サブブロックの番号N0及びN1と、垂直
ブロック位置を指すビットv4及び水平ブロック位置を表
すビットh4とを用いて、アドレス発生器７１０からの動
きベクトルアドレスを調整すると共に、調整された動き
ベクトルアドレスを発生して、メモリモジュール（M0）
７３０へ与える（アドレス調整器７２０のより詳細な説
明は、図３を参照して以下述べられる）。
は、垂直及び水平サブブロックの番号N0及びN1と、垂直
ブロック位置を指すビットv4及び水平ブロック位置を表
すビットh4とを用いて、アドレス発生器７１０からの動
きベクトルアドレスを調整すると共に、調整された動き
ベクトルアドレスを発生して、メモリモジュール（M0）
７３０へ与える（アドレス調整器７２０のより詳細な説
明は、図３を参照して以下述べられる）。
【００３２】アドレス調整器７２０からの調整された動
きベクトルアドレスに応じて、メモリモジュール７３０
における再構成されたサブブロックデータが取り出さ
れ、バッファ７４０へ与えられて格納される。そして、
図１に示される加算器３２０から与えられた、サブブロ
ックの再構成された現フレーム信号は、メモリモジュー
ル７３０に書き込まれる。バッファ７４０は、図７に示
したセクションB1及びB2に対応する再構成されたサブブ
ロックデータを一時的に格納して、それをラインＬ２２
上に提供する。同様に、動き補償ユニット４３０、５３
０及び６３０は、図７に示されたブロック２２における
セクションＡ１、Ａ２、Ａ３及びＡ４に、ブロック２３
におけるセクションＤに、ブロック２４におけるセクシ
ョンC1及びC2に対応する再構成した現サブブロックデー
タを各々ラインＬ２３とＬ２５へ提供する。ブロックフ
ォーマッタ６５０においては、動き補償ユニットの各々
からのサブブロックデータを、図６Ｂに示したように再
配列した後、ブロック２１乃至２４の各々に対応する予
測された現サブブロックデータを、図１に示したように
ラインL12乃至Ｌ１５へ提供する。
きベクトルアドレスに応じて、メモリモジュール７３０
における再構成されたサブブロックデータが取り出さ
れ、バッファ７４０へ与えられて格納される。そして、
図１に示される加算器３２０から与えられた、サブブロ
ックの再構成された現フレーム信号は、メモリモジュー
ル７３０に書き込まれる。バッファ７４０は、図７に示
したセクションB1及びB2に対応する再構成されたサブブ
ロックデータを一時的に格納して、それをラインＬ２２
上に提供する。同様に、動き補償ユニット４３０、５３
０及び６３０は、図７に示されたブロック２２における
セクションＡ１、Ａ２、Ａ３及びＡ４に、ブロック２３
におけるセクションＤに、ブロック２４におけるセクシ
ョンC1及びC2に対応する再構成した現サブブロックデー
タを各々ラインＬ２３とＬ２５へ提供する。ブロックフ
ォーマッタ６５０においては、動き補償ユニットの各々
からのサブブロックデータを、図６Ｂに示したように再
配列した後、ブロック２１乃至２４の各々に対応する予
測された現サブブロックデータを、図１に示したように
ラインL12乃至Ｌ１５へ提供する。
【００３３】図３を参照すると、図２に示したアドレス
調整器７２０を例示する詳細なブロック図が示されてい
る。
調整器７２０を例示する詳細なブロック図が示されてい
る。
【００３４】図３に示したように、バス１（BUS1）上の
ビットh[4]は、ANDゲート８２０と排他的NORゲート８４
０とに入力として加えられる。また、垂直サブブロック
番号BN0は、インバーター８３０を通じてANDゲート８２
０へ、また、排他的NORゲート８４０へ別の入力として
加えられる。ANDゲート８２０は、その２つの入力に対す
るAND動作を行い、ＬレベルまたはＨレベルの信号を発
生し増分器（incrementor）810へ与える。ここで２つの
入力がＨレベルの場合のみANDゲート８２０の出力は論
理値「ハイ」の信号を有する。排他的NORゲート８４０
は、その２つの入力に対する排他的NOR動作を行って、
ＬレベルまたはＨレベルの信号をマルチプレクサ(MUX)
８５０へ提供する。ここで２つの入力が同一の場合の
み、排他的NORゲート８４０の出力はＨレベルの信号を
有する。
ビットh[4]は、ANDゲート８２０と排他的NORゲート８４
０とに入力として加えられる。また、垂直サブブロック
番号BN0は、インバーター８３０を通じてANDゲート８２
０へ、また、排他的NORゲート８４０へ別の入力として
加えられる。ANDゲート８２０は、その２つの入力に対す
るAND動作を行い、ＬレベルまたはＨレベルの信号を発
生し増分器（incrementor）810へ与える。ここで２つの
入力がＨレベルの場合のみANDゲート８２０の出力は論
理値「ハイ」の信号を有する。排他的NORゲート８４０
は、その２つの入力に対する排他的NOR動作を行って、
ＬレベルまたはＨレベルの信号をマルチプレクサ(MUX)
８５０へ提供する。ここで２つの入力が同一の場合の
み、排他的NORゲート８４０の出力はＨレベルの信号を
有する。
【００３５】増分器８１０は、ANDゲート８２０からの
入力がＨレベル信号の場合、そこに加えられる水平ビッ
トh[12:5]を１だけ増分し、その他に増分器８１０の出
力ビットh[12:5]はアドレス再構成器９１０に直接出力
する。MUX８５０は、排他的NORゲート８４０からの入力
がＨレベルの信号の場合、そこに加えられた水平ビット
h[3:1]をアドレス再構成器９１０へ出力し、その他に、
MUX８５０はＬレベル信号をアドレス再構成器９１０へ
提供する。
入力がＨレベル信号の場合、そこに加えられる水平ビッ
トh[12:5]を１だけ増分し、その他に増分器８１０の出
力ビットh[12:5]はアドレス再構成器９１０に直接出力
する。MUX８５０は、排他的NORゲート８４０からの入力
がＨレベルの信号の場合、そこに加えられた水平ビット
h[3:1]をアドレス再構成器９１０へ出力し、その他に、
MUX８５０はＬレベル信号をアドレス再構成器９１０へ
提供する。
【００３６】一方、バス２（BUS2）上のビットv[4]は、
ANDゲート８７０と排他的NORゲート８９０とにそれらの
入力として加えられる。また、水平サブブロック番号BN
1はインバーター８８０を通じてANDゲート８７０へ、か
つ排他的NORゲート８９０へ別の入力として供給され
る。ANDゲート８７０は、その２つの入力に対してANDゲ
ート８２０と同一の動作を行い、ＬレベルまたはＨレベ
ルの信号を発生して増分器８６０へ与え、そして、排他
的NORゲート８９０は、その２つの入力に対して排他的N
ORゲート８４０と同一の機能を果たし、Ｌレベルまたは
Ｈレベルの信号をMUX９００へ提供する。
ANDゲート８７０と排他的NORゲート８９０とにそれらの
入力として加えられる。また、水平サブブロック番号BN
1はインバーター８８０を通じてANDゲート８７０へ、か
つ排他的NORゲート８９０へ別の入力として供給され
る。ANDゲート８７０は、その２つの入力に対してANDゲ
ート８２０と同一の動作を行い、ＬレベルまたはＨレベ
ルの信号を発生して増分器８６０へ与え、そして、排他
的NORゲート８９０は、その２つの入力に対して排他的N
ORゲート８４０と同一の機能を果たし、Ｌレベルまたは
Ｈレベルの信号をMUX９００へ提供する。
【００３７】増分器８６０は、ANDゲート８７０からの
入力がＨレベルの信号の場合、そこに加えられた垂直ビ
ットv[8:5]を１だけ増加して、その他に、増分器８６０
はビットv[8:5]をアドレス再構成器９１０へ直接出力す
る。MUX９００は、排他的NORゲート８９０からの入力が
Ｈレベルの信号の場合、そこに加えられた垂直ビットv
[3:1]をアドレス再構成９１０へ出力して、その他に、M
UX９００はＬレベルの信号をアドレス再構成器９１０へ
提供する。そのアドレス再構成器９１０は、調整された
アドレスデータを発生し、メモリモジュール７３０へ与
え、それにアクセスする。
入力がＨレベルの信号の場合、そこに加えられた垂直ビ
ットv[8:5]を１だけ増加して、その他に、増分器８６０
はビットv[8:5]をアドレス再構成器９１０へ直接出力す
る。MUX９００は、排他的NORゲート８９０からの入力が
Ｈレベルの信号の場合、そこに加えられた垂直ビットv
[3:1]をアドレス再構成９１０へ出力して、その他に、M
UX９００はＬレベルの信号をアドレス再構成器９１０へ
提供する。そのアドレス再構成器９１０は、調整された
アドレスデータを発生し、メモリモジュール７３０へ与
え、それにアクセスする。
【００３８】上記において、本発明の好適な実施例につ
いて説明したが、本発明の請求範囲を逸脱することな
く、当業者は種々の変形をなし得るであろう。
いて説明したが、本発明の請求範囲を逸脱することな
く、当業者は種々の変形をなし得るであろう。
【００３９】
【発明の効果】従って、本発明によれば、圧縮された映
像データを復号化する際、１つのマクロブロックを４つ
のサブブロックに分割して処理することによって、多重
ランダムアクセス可能な共有メモリシステムを使用しな
くても、効果的に並列処理を行うことができる。
像データを復号化する際、１つのマクロブロックを４つ
のサブブロックに分割して処理することによって、多重
ランダムアクセス可能な共有メモリシステムを使用しな
くても、効果的に並列処理を行うことができる。
【図１】本発明によるビデオ信号復号化装置を示したブ
ロック図である。
ロック図である。
【図２】図１に示した同一の動き補償ユニット中の１つ
を示したブロック図である。
を示したブロック図である。
【図３】図２に示したアドレス調整器を詳細に示したブ
ロック図である。
ロック図である。
【図４】４つの同一の大きさのサブブロックに分割され
たマクロブロックを例示的に示した図である。
たマクロブロックを例示的に示した図である。
【図５】Ａ及びＢからなる動きベクトルを表す水平及び
垂直アドレスを示した図である。
垂直アドレスを示した図である。
【図６】Ａは４×３大きさのマクロブロックを有するフ
レームを例示的に示した図であり、ＢはＡに示した所定
のブロックを拡大した図である。
レームを例示的に示した図であり、ＢはＡに示した所定
のブロックを拡大した図である。
【図７】サブブロックデータを格納する４つのメモリモ
ジュールを示した図である。
ジュールを示した図である。
【図８】Ａ及びＢからなる動きベクトルアドレスの調整
を説明するための表を示した図である。
を説明するための表を示した図である。
１００ VLD回路 １２０ 逆ジグザグスキャナ １４０ 逆量子化器（IQ） １６０ IDCT回路 １８０ 映像データ分割回路 ２１０ 先入れ先出し（FIFO）バッファ ２２０ 先入れ先出し（FIFO）バッファ ２３０ 先入れ先出し（FIFO）バッファ ２４０ 先入れ先出し（FIFO）バッファ ３２０ 加算器 ３３０ 動き補償ユニット ４２０ 加算器 ４３０ 動き補償ユニット ５２０ 加算器 ５３０ 動き補償ユニット ６２０ 加算器 ６３０ 動き補償ユニット ６５０ フォーマッタ ７１０ アドレス発生器 ７２０ アドレス調整器 ７４０ バッファ ８１０ 増分器 ８２０ ANDゲート ８３０ インバータ ８４０ 排他的NORゲート ８６０ 増分器 ８７０ ANDゲート ８８０ インバータ ８９０ 排他的NORゲート ９００ マルチプレクサ（MUX） ９１０ アドレス再構成器
Claims (2)
- 【請求項１】 複数のマクロブロックを有する現フレ
ーム及びその前フレームの、画素間のフレーム差分信号
の符号化されたものと、現フレーム内における１つのマ
クロブロックと前記前フレーム内における対応する整合
点との間の空間的変位を表す動きベクトルの、符号化さ
れたものとを有する、符号化されたディジタルビデオ信
号を、もとのビデオ映像信号を再生するために復号化す
る並列復号化装置に於いて、 前記前フレーム内に含まれた前マクロブロックを、４つ
の同一の大きさの前サブブロックに分割する手段と、 前記分割された前サブブロックのデータを格納する４つ
のメモリ手段と、 前記符号化されたフレーム差分信号を復号化することに
よって、現マクロブロックに対する差分画素値をマクロ
ブロック単位で提供する手段と、 前記現マクロブロックに対する前記差分画素値を、４つ
の同一の大きさの現サブブロックに分割する手段と、 前記分割された現サブブロックのデータを格納する４つ
の先入れ先出し（FIFO）バッファと、 前記現マクロブロックに対する前記動きベクトルに応じ
て、前記４つのメモリ手段にアドレシングして、予測さ
れた現マクロブロックのデータを得るアドレシング手段
と、 前記予測された現マクロブロックのデータと前差分画素
データとを組み合わせて、前記FIFOバッファから再構成
された現マクロブロック信号を提供する手段とを含むこ
とを特徴とする並列復号化装置。 - 【請求項２】 前記アドレシング手段が、 前記動きベクトルに基づいて、マクロブロックの番号と
水平ブロックの位置とを有する水平アドレス、及び垂直
スライスの番号と垂直ブロックの位置とを有する垂直ア
ドレスを有する動きベクトルアドレスを発生する手段
と、 前記マクロブロックの番号と前記垂直スライスの番号と
を１つずつ増加し、かつ前記水平及び垂直画素の位置を
０にセットすることによって、前記動きベクトルアドレ
スを調整する手段とを有することを特徴とする請求項１
に記載の並列復号化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940013293A KR0134483B1 (ko) | 1994-06-14 | 1994-06-14 | 디코더에 있어서 어드레스 보정 회로(address correction circuit of the decoder) |
| KR1994P13293 | 1994-06-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH089389A true JPH089389A (ja) | 1996-01-12 |
Family
ID=19385204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7171410A Pending JPH089389A (ja) | 1994-06-14 | 1995-06-14 | デジタルビデオ信号の並列復号化装置 |
Country Status (5)
| Country | Link |
|---|---|
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