JPH0895929A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH0895929A JPH0895929A JP6226305A JP22630594A JPH0895929A JP H0895929 A JPH0895929 A JP H0895929A JP 6226305 A JP6226305 A JP 6226305A JP 22630594 A JP22630594 A JP 22630594A JP H0895929 A JPH0895929 A JP H0895929A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- circuit
- arithmetic processing
- signal
- request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】本発明は、複数のＣＰＵが同時にバス要求して
バスを獲得したＣＰＵがタイムアウトを起こし、バスの
使用許可されなかったＣＰＵまでタイムアウトを起こす
ことを防止するマルチプロセッサシステムを提供するこ
とにある。 【構成】本発明は、ＣＰＵとバス調停回路間でバス使用
権の調停を行うマルチプロセッサシステムにおいて、バ
ス調停回路にカウンタで構成された第１のタイムアウト
時間Ｔ１を持つタイムアウト検出回路と、各ＣＰＵにも
同様にカウンタで構成される第２のタイムアウト時間Ｔ
２を持つタイムアウト検出回路とをそれぞれ設置し、２
台以上のＣＰＵがシステムバスを同時に使用する場合、
第１のタイムアウト時間を第２のタイムアウト時間以下
とするので、１つのＣＰＵのバス占有が長時間にならな
いように、バス調停回路内のタイマ設定時間でバス要求
をしているＣＰＵをバスから解放させ、他のＣＰＵがバ
スを使用できる。
バスを獲得したＣＰＵがタイムアウトを起こし、バスの
使用許可されなかったＣＰＵまでタイムアウトを起こす
ことを防止するマルチプロセッサシステムを提供するこ
とにある。 【構成】本発明は、ＣＰＵとバス調停回路間でバス使用
権の調停を行うマルチプロセッサシステムにおいて、バ
ス調停回路にカウンタで構成された第１のタイムアウト
時間Ｔ１を持つタイムアウト検出回路と、各ＣＰＵにも
同様にカウンタで構成される第２のタイムアウト時間Ｔ
２を持つタイムアウト検出回路とをそれぞれ設置し、２
台以上のＣＰＵがシステムバスを同時に使用する場合、
第１のタイムアウト時間を第２のタイムアウト時間以下
とするので、１つのＣＰＵのバス占有が長時間にならな
いように、バス調停回路内のタイマ設定時間でバス要求
をしているＣＰＵをバスから解放させ、他のＣＰＵがバ
スを使用できる。
Description
【０００１】
【産業上の利用分野】本発明はマルチプロセッサシステ
ムに係わり、特にバスタイムアウト検出回路を有するマ
ルチプロセッサシステムに関する。
ムに係わり、特にバスタイムアウト検出回路を有するマ
ルチプロセッサシステムに関する。
【０００２】
【従来の技術】マイクロプロセッサと周辺回路で構成さ
れる複数の演算処理回路（以下ＣＰＵという）が、シス
テムバスに接続された従来のマルチプロセッサシステム
の一例を図６に示す。この従来例では、ＣＰＵなどの基
板８が複数枚それぞれコネクタ９を介してシステムバス
１０に接続され、ケース１１に実装されている。
れる複数の演算処理回路（以下ＣＰＵという）が、シス
テムバスに接続された従来のマルチプロセッサシステム
の一例を図６に示す。この従来例では、ＣＰＵなどの基
板８が複数枚それぞれコネクタ９を介してシステムバス
１０に接続され、ケース１１に実装されている。
【０００３】通常、マルチプロセッサシステムにおいて
は、１つのシステムバスを複数のＣＰＵで使用するた
め、システムバスの使用について競合が生じないように
システムバスを使用できるＣＰＵを決定するバス調停と
ＣＰＵがバスの要求をして獲得できなかった場合のバス
タイムアウト検出が必要となる。
は、１つのシステムバスを複数のＣＰＵで使用するた
め、システムバスの使用について競合が生じないように
システムバスを使用できるＣＰＵを決定するバス調停と
ＣＰＵがバスの要求をして獲得できなかった場合のバス
タイムアウト検出が必要となる。
【０００４】このようなバス調停とバスタイムアウト検
出を図７を用いて説明する。同図は４つのＣＰＵがシス
テムバスに接続されマルチプロセッサシステムを構成し
たものである。すなわち、各演算処理回路１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄ（ＣＰＵ−１，ＣＰＵ−２，ＣＰＵ
−３，ＣＰＵ−４）は、ほぼ同じ回路であり、それぞれ
バス調停回路１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ（ＡＲＢ
−１，ＡＲＢ−２，ＡＲＢ−３，ＡＲＢ−４）と、優先
権判定回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ（ＰＲＩ−
１，ＰＲＩ−２，ＰＲＩ−３，ＰＲＩ−４）と、タイム
アウト検出回路１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ（ＴＩ
ＭＥ−１，ＴＩＭＥ−２，ＴＩＭＥ−３，ＴＩＭＥ−
４）を備えている。
出を図７を用いて説明する。同図は４つのＣＰＵがシス
テムバスに接続されマルチプロセッサシステムを構成し
たものである。すなわち、各演算処理回路１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄ（ＣＰＵ−１，ＣＰＵ−２，ＣＰＵ
−３，ＣＰＵ−４）は、ほぼ同じ回路であり、それぞれ
バス調停回路１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ（ＡＲＢ
−１，ＡＲＢ−２，ＡＲＢ−３，ＡＲＢ−４）と、優先
権判定回路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ（ＰＲＩ−
１，ＰＲＩ−２，ＰＲＩ−３，ＰＲＩ−４）と、タイム
アウト検出回路１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ（ＴＩ
ＭＥ−１，ＴＩＭＥ−２，ＴＩＭＥ−３，ＴＩＭＥ−
４）を備えている。
【０００５】バス調停回路１３Ａ，１３Ｂ，１３Ｃ，１
３Ｄは、バス要求バスＲＱへそれぞれバス要求信号ＲＱ
１，ＲＱ２，ＲＱ３，ＲＱ４を出力し、各優先権判定回
路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄからそれぞれ優先権
信号ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４を入力するととも
に、バス使用中信号バスＢＵＳＹにバス使用中信号を出
力すると同時にこのＢＵＳＹを入力するように接続さ
れ、かつ使用許可信号ＥＮ１，ＥＮ２，ＥＮ３，ＥＮ４
を出力する。
３Ｄは、バス要求バスＲＱへそれぞれバス要求信号ＲＱ
１，ＲＱ２，ＲＱ３，ＲＱ４を出力し、各優先権判定回
路１４Ａ，１４Ｂ，１４Ｃ，１４Ｄからそれぞれ優先権
信号ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４を入力するととも
に、バス使用中信号バスＢＵＳＹにバス使用中信号を出
力すると同時にこのＢＵＳＹを入力するように接続さ
れ、かつ使用許可信号ＥＮ１，ＥＮ２，ＥＮ３，ＥＮ４
を出力する。
【０００６】このように、システムバスのバス調停を行
うバス調停回路１３Ａ〜１３Ｄは、各ＣＰＵ１２Ａ〜１
２Ｄ内に備えていて、複数のバス要求線をシステムバス
ＲＱに設け、各ＣＰＵにはそれぞれ優先権判定回路１４
Ａ〜１４Ｄを備え、どのＣＰＵが最優先であるかは各Ｃ
ＰＵにおいて自分が最優先であるか否かを各ＣＰＵが個
別に判定している。
うバス調停回路１３Ａ〜１３Ｄは、各ＣＰＵ１２Ａ〜１
２Ｄ内に備えていて、複数のバス要求線をシステムバス
ＲＱに設け、各ＣＰＵにはそれぞれ優先権判定回路１４
Ａ〜１４Ｄを備え、どのＣＰＵが最優先であるかは各Ｃ
ＰＵにおいて自分が最優先であるか否かを各ＣＰＵが個
別に判定している。
【０００７】またバスタイムアウト検出回路１５Ａ〜１
５Ｄは、例えばリップルカウンタで構成され、クロック
信号とクリア信号で制御される。カウンタの出力は、２
種類の時間が設定でき、それは短絡ピンで設定される。
クロック信号は、マイクロプロセッサのクロック信号が
ＣＬＫに入力され、このクロック信号と同期してカウン
タはカウントアップする。クリア信号は、常時はｈｉｇ
ｈが入力され、これに応じてカウンタはｌｏｗを出力す
るため、カウントアップをせずタイムアウト信号ＴＭＯ
ＵＴを出力しない。ＣＰＵが前記のようにバスを獲得し
て他のＣＰＵをリード／ライト（Ｒ／Ｗ）すると、クリ
ア信号はｌｏｗが入力され、カウンタはクロック信号の
立ち上がりでカウントアップを開始し、クリア信号が前
記短絡ピンで設定された設定時間ｌｏｗを越えると、カ
ウンタは設定時間にタイムアウト信号ＴＭＯＵＴを出力
する。
５Ｄは、例えばリップルカウンタで構成され、クロック
信号とクリア信号で制御される。カウンタの出力は、２
種類の時間が設定でき、それは短絡ピンで設定される。
クロック信号は、マイクロプロセッサのクロック信号が
ＣＬＫに入力され、このクロック信号と同期してカウン
タはカウントアップする。クリア信号は、常時はｈｉｇ
ｈが入力され、これに応じてカウンタはｌｏｗを出力す
るため、カウントアップをせずタイムアウト信号ＴＭＯ
ＵＴを出力しない。ＣＰＵが前記のようにバスを獲得し
て他のＣＰＵをリード／ライト（Ｒ／Ｗ）すると、クリ
ア信号はｌｏｗが入力され、カウンタはクロック信号の
立ち上がりでカウントアップを開始し、クリア信号が前
記短絡ピンで設定された設定時間ｌｏｗを越えると、カ
ウンタは設定時間にタイムアウト信号ＴＭＯＵＴを出力
する。
【０００８】上記のようにバスのタイムアウト検出回路
１５Ａ〜１５Ｄは、各ＣＰＵ１２Ａ〜１２Ｄに備えられ
ていてバスの要求を出してからバスを獲得してＲ／Ｗ信
号を出力して応答信号が帰ってくるまでの時間が設定時
間内に行われないとタイムアウトを検出する。
１５Ａ〜１５Ｄは、各ＣＰＵ１２Ａ〜１２Ｄに備えられ
ていてバスの要求を出してからバスを獲得してＲ／Ｗ信
号を出力して応答信号が帰ってくるまでの時間が設定時
間内に行われないとタイムアウトを検出する。
【０００９】
【発明が解決しようとする課題】ところで、上記の如き
構成のマルチプロセッサシステムにおいて、複数のＣＰ
Ｕが同時にシステムバスを使用するとき、各ＣＰＵから
バス要求が出力されて優先権判定回路によりバスの使用
を許可された１つのＣＰＵが、バスを使用しようとして
バス要求を出力してからバスを獲得しデータを読み込む
までの時間が、前記バスタイムアウト検出回路の設定時
間をオーバーすると、タイムアウトを検出しタイムアウ
ト信号ＴＭＯＵＴを出力する。そして、バス要求を出力
していた他のＣＰＵの優先権判定回路にてバスの使用を
許可されずに待機状態だったＣＰＵも、自己のタイムア
ウト検出回路で設定した設定時間をオーバーしてしま
い、タイムアウト信号ＴＭＯＵＴを出力してしまう。つ
まり、実際に不良によってタイムアウトを検出したＣＰ
Ｕのため、正常な他のＣＰＵまでタイムアウトを検出す
ることになる、という問題がある。
構成のマルチプロセッサシステムにおいて、複数のＣＰ
Ｕが同時にシステムバスを使用するとき、各ＣＰＵから
バス要求が出力されて優先権判定回路によりバスの使用
を許可された１つのＣＰＵが、バスを使用しようとして
バス要求を出力してからバスを獲得しデータを読み込む
までの時間が、前記バスタイムアウト検出回路の設定時
間をオーバーすると、タイムアウトを検出しタイムアウ
ト信号ＴＭＯＵＴを出力する。そして、バス要求を出力
していた他のＣＰＵの優先権判定回路にてバスの使用を
許可されずに待機状態だったＣＰＵも、自己のタイムア
ウト検出回路で設定した設定時間をオーバーしてしま
い、タイムアウト信号ＴＭＯＵＴを出力してしまう。つ
まり、実際に不良によってタイムアウトを検出したＣＰ
Ｕのため、正常な他のＣＰＵまでタイムアウトを検出す
ることになる、という問題がある。
【００１０】また、バスの使用を許可されたＣＰＵが前
記設定時間でバスの要求，バスの獲得，データの読み込
みまで終えたとしても、バスの使用を許可されなかった
他のＣＰＵは待機状態が続いているため、バスを使用し
ようとしたとき自己のタイムアウト回路の設定時間を直
ぐにオーバーしてタイムアウト検出信号ＴＭＯＵＴを出
力してしまうという問題がある。
記設定時間でバスの要求，バスの獲得，データの読み込
みまで終えたとしても、バスの使用を許可されなかった
他のＣＰＵは待機状態が続いているため、バスを使用し
ようとしたとき自己のタイムアウト回路の設定時間を直
ぐにオーバーしてタイムアウト検出信号ＴＭＯＵＴを出
力してしまうという問題がある。
【００１１】本発明は、上記問題を解決するためになさ
れたもので、その目的はシステムバスに複数のＣＰＵが
接続されたマルチプロセッサシステムにおいて、複数の
ＣＰＵが同時にバス要求してバスを獲得したＣＰＵがタ
イムアウトを起こしても、バスの使用許可されなかった
ＣＰＵまでタイムアウトを起こすことを防止するマルチ
プロセッサシステムを提供することにある。
れたもので、その目的はシステムバスに複数のＣＰＵが
接続されたマルチプロセッサシステムにおいて、複数の
ＣＰＵが同時にバス要求してバスを獲得したＣＰＵがタ
イムアウトを起こしても、バスの使用許可されなかった
ＣＰＵまでタイムアウトを起こすことを防止するマルチ
プロセッサシステムを提供することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１は、マイクロプロセッサとその周
辺回路がローカルバスで接続された複数の演算処理回路
と入出力回路とバス調停回路がシステムバスで接続さ
れ、前記システムバスを介して前記演算処理回路と前記
入出力回路間及び前記演算処理回路相互間でデータの受
け渡しを行うと共に前記演算処理回路と前記バス調停回
路間でバス使用権の調停を行うように前記システムバス
には少なくとも１本のバス要求線とバス使用許可線とバ
ス使用中線を備えたマルチプロセッサシステムにおい
て、前記システムバスに前記演算処理回路と前記バス調
停回路がそれぞれ接続され，前記演算処理回路はバス使
用権の要求・獲得・解放を行う機能をもち、また前記バ
ス調停回路はバス使用権の調停を行う機能をもち、前記
演算処理回路にバスエラー線に接続された第２のタイム
アウト検出回路を設け、前記バス調停回路にバスエラー
線に接続された第１のタイムアウト検出回路を設け、前
記演算処理回路は前記バス要求線にバス要求信号を出力
し，前記バス調停回路はバス要求を入力し、前記バス使
用許可線にバス使用許可信号を出力し、前記演算処理回
路は前記バス使用許可信号を入力し，前記バス使用中線
にバス使用中信号を出力し，バスを経由して読み書きを
行うと共にＲ／Ｗ信号を出力し，応答信号が帰ってくる
のを待ち完了し、さらに前記Ｒ／Ｗ信号が第１のタイム
アウト時間以上出力されていると、前記バス調停回路の
第１のタイムアウト回路は前記バスエラー線によりバス
エラー信号を出力し、前記バスエラー信号はバス要求を
した前記演算処理回路に入力されバスを解放させ、ま
た、前記バス調停回路から前記バス使用許可信号が前記
演算処理回路の第２のタイムアウト時間以上出力されな
いとバスを解放することでバス要求をあきらめるように
前記演算処理回路を構成したことを特徴とするマルチプ
ロセッサシステム。
に、本発明の請求項１は、マイクロプロセッサとその周
辺回路がローカルバスで接続された複数の演算処理回路
と入出力回路とバス調停回路がシステムバスで接続さ
れ、前記システムバスを介して前記演算処理回路と前記
入出力回路間及び前記演算処理回路相互間でデータの受
け渡しを行うと共に前記演算処理回路と前記バス調停回
路間でバス使用権の調停を行うように前記システムバス
には少なくとも１本のバス要求線とバス使用許可線とバ
ス使用中線を備えたマルチプロセッサシステムにおい
て、前記システムバスに前記演算処理回路と前記バス調
停回路がそれぞれ接続され，前記演算処理回路はバス使
用権の要求・獲得・解放を行う機能をもち、また前記バ
ス調停回路はバス使用権の調停を行う機能をもち、前記
演算処理回路にバスエラー線に接続された第２のタイム
アウト検出回路を設け、前記バス調停回路にバスエラー
線に接続された第１のタイムアウト検出回路を設け、前
記演算処理回路は前記バス要求線にバス要求信号を出力
し，前記バス調停回路はバス要求を入力し、前記バス使
用許可線にバス使用許可信号を出力し、前記演算処理回
路は前記バス使用許可信号を入力し，前記バス使用中線
にバス使用中信号を出力し，バスを経由して読み書きを
行うと共にＲ／Ｗ信号を出力し，応答信号が帰ってくる
のを待ち完了し、さらに前記Ｒ／Ｗ信号が第１のタイム
アウト時間以上出力されていると、前記バス調停回路の
第１のタイムアウト回路は前記バスエラー線によりバス
エラー信号を出力し、前記バスエラー信号はバス要求を
した前記演算処理回路に入力されバスを解放させ、ま
た、前記バス調停回路から前記バス使用許可信号が前記
演算処理回路の第２のタイムアウト時間以上出力されな
いとバスを解放することでバス要求をあきらめるように
前記演算処理回路を構成したことを特徴とするマルチプ
ロセッサシステム。
【００１３】本発明の請求項２は、請求項１記載のマル
チプロセッサシステムにおいて、前記バス調停回路は少
なくとも２台の前記演算処理回路がシステムバスを同時
に使用要求する場合、バス要求レベルが同レベルである
と、バス優先順位の高い演算処理回路がバスを利用でき
るように決定したことを特徴とする。
チプロセッサシステムにおいて、前記バス調停回路は少
なくとも２台の前記演算処理回路がシステムバスを同時
に使用要求する場合、バス要求レベルが同レベルである
と、バス優先順位の高い演算処理回路がバスを利用でき
るように決定したことを特徴とする。
【００１４】本発明の請求項３は、請求項１記載のマル
チプロセッサシステムにおいて、前記バス調停回路は少
なくとも２台の前記演算処理回路がシステムバスを同時
に使用する場合、バス要求レベルが同レベルであると、
前記バス調停回路に近い演算処理回路がバスを利用でき
るように決定したことを特徴とする。
チプロセッサシステムにおいて、前記バス調停回路は少
なくとも２台の前記演算処理回路がシステムバスを同時
に使用する場合、バス要求レベルが同レベルであると、
前記バス調停回路に近い演算処理回路がバスを利用でき
るように決定したことを特徴とする。
【００１５】本発明の請求項４は、複数の演算処理回路
からのバス要求信号を優先順位を設けたバス要求線を介
してバス調停回路に渡し、前記バス調停回路からのバス
許可信号をバス許可線を介して前記複数の演算処理回路
に順次渡すマルチプロセッサシステムであって、前記バ
ス調停回路は、同一の優先順位のバス要求線に同時に複
数のバス要求信号があった場合バス使用中でないことを
条件に前記バス要求線の優先順位に対応するバス許可線
を介して演算処理回路にバス許可信号を出力する回路
と、一つの演算処理回路のバス使用中が第１のタイムア
ウト時間以上継続したとき当該演算処理回路にバス開放
させる第１のタイムアウト検出回路とを有し、前記各演
算処理回路は、自分のバス要求信号およびバス許可信号
がともに有る場合バスを獲得しバス使用中信号を出力す
るとともに自分がバス獲得したとき後段の演算処理回路
へのバス許可信号の渡りを阻止するバス要求・獲得判定
回路と、自分のバス要求信号を出力してから第２のタイ
ムアウト時間以上経過してもバス獲得できない場合当該
バス要求信号の出力を阻止する第２のタイムアウト検出
回路とを有することを特徴とする。
からのバス要求信号を優先順位を設けたバス要求線を介
してバス調停回路に渡し、前記バス調停回路からのバス
許可信号をバス許可線を介して前記複数の演算処理回路
に順次渡すマルチプロセッサシステムであって、前記バ
ス調停回路は、同一の優先順位のバス要求線に同時に複
数のバス要求信号があった場合バス使用中でないことを
条件に前記バス要求線の優先順位に対応するバス許可線
を介して演算処理回路にバス許可信号を出力する回路
と、一つの演算処理回路のバス使用中が第１のタイムア
ウト時間以上継続したとき当該演算処理回路にバス開放
させる第１のタイムアウト検出回路とを有し、前記各演
算処理回路は、自分のバス要求信号およびバス許可信号
がともに有る場合バスを獲得しバス使用中信号を出力す
るとともに自分がバス獲得したとき後段の演算処理回路
へのバス許可信号の渡りを阻止するバス要求・獲得判定
回路と、自分のバス要求信号を出力してから第２のタイ
ムアウト時間以上経過してもバス獲得できない場合当該
バス要求信号の出力を阻止する第２のタイムアウト検出
回路とを有することを特徴とする。
【００１６】本発明の請求項５は、複数の演算処理回路
からのバス要求信号を優先順位を設けたバス要求線を介
してバス調停回路に渡し、前記バス調停回路からのバス
許可信号をバス許可線を介して前記複数の演算処理回路
に順次渡すマルチプロセッサシステムであって、前記バ
ス調停回路は、異なる優先順位のバス要求線に同時に複
数のバス要求信号があった場合バス使用中でないことを
条件に優先順位の高い前記バス要求線の優先順位に対応
するバス許可線を介して演算処理回路にバス許可信号を
出力する回路と、一つの演算処理回路のバス使用中が第
１のタイムアウト時間以上継続したとき当該演算処理回
路にバス開放させる第１のタイムアウト検出回路とを有
し、前記各演算処理回路は、自分のバス要求信号および
バス許可信号がともに有る場合バスを獲得しバス使用中
信号を出力するとともに自分がバス獲得したとき後段の
演算処理回路へのバス許可信号の渡りを阻止するバス要
求・獲得判定回路と、自分のバス要求信号を出力してか
ら第２のタイムアウト時間以上経過してもバス獲得でき
ない場合当該バス要求信号の出力を阻止する第２のタイ
ムアウト検出回路とを有することを特徴とする。
からのバス要求信号を優先順位を設けたバス要求線を介
してバス調停回路に渡し、前記バス調停回路からのバス
許可信号をバス許可線を介して前記複数の演算処理回路
に順次渡すマルチプロセッサシステムであって、前記バ
ス調停回路は、異なる優先順位のバス要求線に同時に複
数のバス要求信号があった場合バス使用中でないことを
条件に優先順位の高い前記バス要求線の優先順位に対応
するバス許可線を介して演算処理回路にバス許可信号を
出力する回路と、一つの演算処理回路のバス使用中が第
１のタイムアウト時間以上継続したとき当該演算処理回
路にバス開放させる第１のタイムアウト検出回路とを有
し、前記各演算処理回路は、自分のバス要求信号および
バス許可信号がともに有る場合バスを獲得しバス使用中
信号を出力するとともに自分がバス獲得したとき後段の
演算処理回路へのバス許可信号の渡りを阻止するバス要
求・獲得判定回路と、自分のバス要求信号を出力してか
ら第２のタイムアウト時間以上経過してもバス獲得でき
ない場合当該バス要求信号の出力を阻止する第２のタイ
ムアウト検出回路とを有することを特徴とする。
【００１７】本発明の請求項６は、請求項１，４または
５記載のマルチプロセッサシステムにおいて、前記第１
のタイムアウト時間を前記第２のタイムアウト時間より
短く設定することを特徴とする。
５記載のマルチプロセッサシステムにおいて、前記第１
のタイムアウト時間を前記第２のタイムアウト時間より
短く設定することを特徴とする。
【００１８】本発明の請求項７は、複数の演算処理回路
からのバス要求信号を優先順位を設けたバス要求線を介
してバス調停回路に渡し、前記バス調停回路からのバス
許可信号をバス許可線を介して前記複数の演算処理回路
に順次渡すマルチプロセッサシステムであって、前記バ
ス調停回路は、同一の優先順位のバス要求線に同時に複
数のバス要求信号があった場合バス使用中でないことを
条件に前記バス要求線の優先順位に対応するバス許可線
を介して演算処理回路にバス許可信号を出力するもので
あり、前記各演算処理回路は、自分のバス要求信号およ
びバス許可信号がともに有る場合バスを獲得しバス使用
中信号を出力するとともに自分がバス獲得したとき後段
の演算処理回路へのバス許可信号の渡りを阻止するバス
要求・獲得判定回路とを有することを特徴とする。
からのバス要求信号を優先順位を設けたバス要求線を介
してバス調停回路に渡し、前記バス調停回路からのバス
許可信号をバス許可線を介して前記複数の演算処理回路
に順次渡すマルチプロセッサシステムであって、前記バ
ス調停回路は、同一の優先順位のバス要求線に同時に複
数のバス要求信号があった場合バス使用中でないことを
条件に前記バス要求線の優先順位に対応するバス許可線
を介して演算処理回路にバス許可信号を出力するもので
あり、前記各演算処理回路は、自分のバス要求信号およ
びバス許可信号がともに有る場合バスを獲得しバス使用
中信号を出力するとともに自分がバス獲得したとき後段
の演算処理回路へのバス許可信号の渡りを阻止するバス
要求・獲得判定回路とを有することを特徴とする。
【００１９】
【作用】システムバスを使用しようとする各ＣＰＵから
のバス要求をｌｏｗレベルの信号で出力する。各ＣＰＵ
から出力されたこれら要求信号はバス調停回路へ入力さ
れ、各バス許可線によりバスアービタはバス使用権を授
与する。これを行うにはバス許可線をｌｏｗにドライブ
する。このｌｏｗレベルはディジー・チェーン方式によ
り伝わり、システムバスに接続される全ＣＰＵに対し、
バスアービタ側のＣＰＵから順番に各ＣＰＵに入力さ
れ、最後のＣＰＵからの出力がバスアービタに返信する
ように接続し、途中でバス要求したＣＰＵが前記バス許
可線によりバスを獲得し、次のＣＰＵに接続されるバス
許可線はｈｉｇｈを出力するので、次のＣＰＵからはバ
ス許可線がｈｉｇｈのためバスを獲得できない。ＣＰＵ
は前記バス許可ディジーチェーンを介してシステムバス
の使用権を認められると、バス使用中線をｌｏｗにドラ
イブする。
のバス要求をｌｏｗレベルの信号で出力する。各ＣＰＵ
から出力されたこれら要求信号はバス調停回路へ入力さ
れ、各バス許可線によりバスアービタはバス使用権を授
与する。これを行うにはバス許可線をｌｏｗにドライブ
する。このｌｏｗレベルはディジー・チェーン方式によ
り伝わり、システムバスに接続される全ＣＰＵに対し、
バスアービタ側のＣＰＵから順番に各ＣＰＵに入力さ
れ、最後のＣＰＵからの出力がバスアービタに返信する
ように接続し、途中でバス要求したＣＰＵが前記バス許
可線によりバスを獲得し、次のＣＰＵに接続されるバス
許可線はｈｉｇｈを出力するので、次のＣＰＵからはバ
ス許可線がｈｉｇｈのためバスを獲得できない。ＣＰＵ
は前記バス許可ディジーチェーンを介してシステムバス
の使用権を認められると、バス使用中線をｌｏｗにドラ
イブする。
【００２０】次に、ＣＰＵはバス使用中線を解放するま
でシステムバスを保持する。バスアービタはＣＰＵがバ
ス使用中線を解放することで、他のＣＰＵにシステムバ
スの使用を許可する。また、バスアービタは複数のＣＰ
Ｕが同時にシステムバスを要求しているとき、どのＣＰ
Ｕに使用を認めるかを決定する機能モジュールである。
バスアービタはバス要求に応答し、バス許可線の１つで
適当なＣＰＵに対してシステムバスの使用を許可する。
バスアービタはバス使用中線がｈｉｇｈのとき１つ以上
のバス要求を検出すると、優先順位の一番高いバス要求
に対してバス許可信号を発行する。ＣＰＵはバス許可を
受け取るとバス使用中線をｌｏｗにドライブする。ＣＰ
Ｕはバスを使い終えるとバス使用中線を解放する。この
ときのバス使用中線の立ち上がりエッジでバスアービタ
はその時点のバス要求レベルに応じて別のバス許可を発
行する。
でシステムバスを保持する。バスアービタはＣＰＵがバ
ス使用中線を解放することで、他のＣＰＵにシステムバ
スの使用を許可する。また、バスアービタは複数のＣＰ
Ｕが同時にシステムバスを要求しているとき、どのＣＰ
Ｕに使用を認めるかを決定する機能モジュールである。
バスアービタはバス要求に応答し、バス許可線の１つで
適当なＣＰＵに対してシステムバスの使用を許可する。
バスアービタはバス使用中線がｈｉｇｈのとき１つ以上
のバス要求を検出すると、優先順位の一番高いバス要求
に対してバス許可信号を発行する。ＣＰＵはバス許可を
受け取るとバス使用中線をｌｏｗにドライブする。ＣＰ
Ｕはバスを使い終えるとバス使用中線を解放する。この
ときのバス使用中線の立ち上がりエッジでバスアービタ
はその時点のバス要求レベルに応じて別のバス許可を発
行する。
【００２１】バスアービタは、第１のタイムアウト回路
によりバス使用中線がタイムアウト時間内にＣＰＵによ
りｌｏｗにドライブされない場合には、バス使用中のＣ
ＰＵのバス許可を強制的に取り消す。第１のタイムアウ
ト時間Ｔ１は、前記バス許可ディジーチェーン伝搬遅延
の最長時間と最も優先順位の低いＣＰＵがバス使用中線
の生成に要する時間を加算したものより長くする。また
各ＣＰＵにカウンタで構成される第２のタイムアウト時
間Ｔ２それぞれ設置する。
によりバス使用中線がタイムアウト時間内にＣＰＵによ
りｌｏｗにドライブされない場合には、バス使用中のＣ
ＰＵのバス許可を強制的に取り消す。第１のタイムアウ
ト時間Ｔ１は、前記バス許可ディジーチェーン伝搬遅延
の最長時間と最も優先順位の低いＣＰＵがバス使用中線
の生成に要する時間を加算したものより長くする。また
各ＣＰＵにカウンタで構成される第２のタイムアウト時
間Ｔ２それぞれ設置する。
【００２２】次に、ＣＰＵ１，ＣＰＵ２が同時にＣＰＵ
３をアクセスしたときの各タイムアウト時間の設定時間
と設置方法による作用を説明する。ここで各タイムアウ
ト時間をＴ２のみ設置した場合、またはＴ２＜Ｔ１とし
た場合、ＣＰＵ２Ａがバス要求しバス使用許可信号が返
信されなかったとき、またはタイムアウト時間Ｔ２内に
バス使用許可信号が返信されなかったときは、ＣＰＵ２
Ａはタイムアウトを検出し、ＣＰＵ２Ｂも同時にバス要
求しているためカウンタはその時点でカウントアップさ
れているため、ＣＰＵ２Ａがバスを解放したとしてもＣ
ＰＵ２Ｂもバスの使用許可信号を返信されるまでにはタ
イムアウト時間Ｔ２をオーバーしてしまいタイムアウト
を検出する。
３をアクセスしたときの各タイムアウト時間の設定時間
と設置方法による作用を説明する。ここで各タイムアウ
ト時間をＴ２のみ設置した場合、またはＴ２＜Ｔ１とし
た場合、ＣＰＵ２Ａがバス要求しバス使用許可信号が返
信されなかったとき、またはタイムアウト時間Ｔ２内に
バス使用許可信号が返信されなかったときは、ＣＰＵ２
Ａはタイムアウトを検出し、ＣＰＵ２Ｂも同時にバス要
求しているためカウンタはその時点でカウントアップさ
れているため、ＣＰＵ２Ａがバスを解放したとしてもＣ
ＰＵ２Ｂもバスの使用許可信号を返信されるまでにはタ
イムアウト時間Ｔ２をオーバーしてしまいタイムアウト
を検出する。
【００２３】このことからＣＰＵ２Ａのタイムアウトの
検出に引きづられてＣＰＵ２Ｂもタイムアウトを検出す
るという現象が起こる。また、Ｔ１のみ設置の場合、Ｃ
ＰＵ２Ａ，ＣＰＵ２ＢのいずれかのバスＩ／Ｆ不良で他
のＣＰＵがバスアクセス不可となっているときは、両方
のＣＰＵがバス要求をしても待機状態のままとなってし
まう。そこで、Ｔ２＞Ｔ１とすることにより、ＣＰＵ２
Ａがバス使用許可信号を長くドライブしていてもバスア
ービタのタイマＴ１の方が短いため、バスアービタから
バスを解放させることでＣＰＵ２Ｂがバス使用可能とな
り、ＣＰＵ２Ｂがタイムアウトを検出することがなくな
る。以上のことからＴ２＞Ｔ１とすることで従来の問題
を解決することができる。
検出に引きづられてＣＰＵ２Ｂもタイムアウトを検出す
るという現象が起こる。また、Ｔ１のみ設置の場合、Ｃ
ＰＵ２Ａ，ＣＰＵ２ＢのいずれかのバスＩ／Ｆ不良で他
のＣＰＵがバスアクセス不可となっているときは、両方
のＣＰＵがバス要求をしても待機状態のままとなってし
まう。そこで、Ｔ２＞Ｔ１とすることにより、ＣＰＵ２
Ａがバス使用許可信号を長くドライブしていてもバスア
ービタのタイマＴ１の方が短いため、バスアービタから
バスを解放させることでＣＰＵ２Ｂがバス使用可能とな
り、ＣＰＵ２Ｂがタイムアウトを検出することがなくな
る。以上のことからＴ２＞Ｔ１とすることで従来の問題
を解決することができる。
【００２４】
【実施例】以下、本発明の実施例を図を参照して説明す
る。図１は本発明の一実施例のマルチプロセッサシステ
ムの構成図であり、同図に示すように、３つのＣＰＵ２
Ａ，２Ｂ，２Ｃと１つのバスアービタ１がシステムバス
に接続されマルチプロセッサシステムを構成している。
る。図１は本発明の一実施例のマルチプロセッサシステ
ムの構成図であり、同図に示すように、３つのＣＰＵ２
Ａ，２Ｂ，２Ｃと１つのバスアービタ１がシステムバス
に接続されマルチプロセッサシステムを構成している。
【００２５】ところで、各演算処理回路２Ａ，２Ｂ，２
Ｃは同じ回路であり、それぞれバス要求回路及びバス獲
得判定回路６Ａ，６Ｂ，６Ｃ（ＲＱ−１，ＲＱ−２，Ｒ
Ｑ−３）とタイムアウト検出回路４Ａ，４Ｂ，４Ｃ（Ｔ
ＩＭＥ−１，ＴＩＭＥ−２，ＴＩＭＥ−３）を備えてい
る。なお、バス要求回路とバス獲得判定回路６Ａ，６
Ｂ，６Ｃの詳細は、後記する図２，図３に示すように構
成されている。
Ｃは同じ回路であり、それぞれバス要求回路及びバス獲
得判定回路６Ａ，６Ｂ，６Ｃ（ＲＱ−１，ＲＱ−２，Ｒ
Ｑ−３）とタイムアウト検出回路４Ａ，４Ｂ，４Ｃ（Ｔ
ＩＭＥ−１，ＴＩＭＥ−２，ＴＩＭＥ−３）を備えてい
る。なお、バス要求回路とバス獲得判定回路６Ａ，６
Ｂ，６Ｃの詳細は、後記する図２，図３に示すように構
成されている。
【００２６】例えば、演算処理回路２Ａのバス要求回路
及びバス獲得判定回路６Ａ内でバス要求すると、バス要
求線ＢＲ＊にバス要求信号を出力するとともにバス獲得
判定回路６Ａと隣の演算処理回路２Ｂへバス許可信号を
出力するためのバス許可線ＢＧ＊にバス許可信号を出力
し、その出力は隣の演算処理回路２Ｂのバス要求回路と
バス獲得判定回路６Ｂに入力されるように接続される。
これは、演算処理回路が複数枚で構成されるマルチプロ
セッサにおいても、上記したと同様にバスは接続され
る。
及びバス獲得判定回路６Ａ内でバス要求すると、バス要
求線ＢＲ＊にバス要求信号を出力するとともにバス獲得
判定回路６Ａと隣の演算処理回路２Ｂへバス許可信号を
出力するためのバス許可線ＢＧ＊にバス許可信号を出力
し、その出力は隣の演算処理回路２Ｂのバス要求回路と
バス獲得判定回路６Ｂに入力されるように接続される。
これは、演算処理回路が複数枚で構成されるマルチプロ
セッサにおいても、上記したと同様にバスは接続され
る。
【００２７】また、タイムアウト検出回路（第２のタイ
ムアウト検出回路）４Ａ〜４Ｃは、図４（ａ）に示すよ
うにカウンタで構成され、クロック信号とクリア信号で
制御される。クロック信号は、発振器からのクロック信
号ＳＣＬＫが前記カウンタのＣＬＫに入力され、このク
ロック信号ＳＣＬＫと同期してカウンタはカウントアッ
プする。クリア信号は、ＣＰＵがバスを使用すると
“Ｌ”が前記カウンタのＣＬＲに入力され、カウンタは
“Ｌ”を出力しカウントアップを開始せずタイムアウト
を出力しない。同様にバスアービタ（バス調停回路）１
内にも前記演算処理回路と同じタイムアウト検出回路
（第１のタイムアウト検出回路）３を備えている。
ムアウト検出回路）４Ａ〜４Ｃは、図４（ａ）に示すよ
うにカウンタで構成され、クロック信号とクリア信号で
制御される。クロック信号は、発振器からのクロック信
号ＳＣＬＫが前記カウンタのＣＬＫに入力され、このク
ロック信号ＳＣＬＫと同期してカウンタはカウントアッ
プする。クリア信号は、ＣＰＵがバスを使用すると
“Ｌ”が前記カウンタのＣＬＲに入力され、カウンタは
“Ｌ”を出力しカウントアップを開始せずタイムアウト
を出力しない。同様にバスアービタ（バス調停回路）１
内にも前記演算処理回路と同じタイムアウト検出回路
（第１のタイムアウト検出回路）３を備えている。
【００２８】また、バスアービタ１はバスの調停を行う
ためにいずれかの演算処理回路がバス要求線ＢＲ＊にバ
ス要求信号を出力するとバス要求信号を入力し、バス優
先判定をしバス許可線ＢＧ＊にバス許可信号を出力する
バス調停回路（ＡＲＢ）５を備えている。
ためにいずれかの演算処理回路がバス要求線ＢＲ＊にバ
ス要求信号を出力するとバス要求信号を入力し、バス優
先判定をしバス許可線ＢＧ＊にバス許可信号を出力する
バス調停回路（ＡＲＢ）５を備えている。
【００２９】次に、演算処理回路２Ａ、２Ｂが同時にバ
ス要求線ＢＲ＊にｌｏｗレベルのバス要求信号を出力し
たときのバス優先順位により、バスを利用できるＣＰＵ
を決定するアービトレーション回路ＡＲＢ５について説
明する。尚、各バス要求線ＢＲ０＊〜ＢＲ３＊はバス優
先順位に相当し、ＢＲ０＊が一番低く、以降ＢＲ１＊、
ＢＲ２＊、ＢＲ３＊の順で高くなるとしている。
ス要求線ＢＲ＊にｌｏｗレベルのバス要求信号を出力し
たときのバス優先順位により、バスを利用できるＣＰＵ
を決定するアービトレーション回路ＡＲＢ５について説
明する。尚、各バス要求線ＢＲ０＊〜ＢＲ３＊はバス優
先順位に相当し、ＢＲ０＊が一番低く、以降ＢＲ１＊、
ＢＲ２＊、ＢＲ３＊の順で高くなるとしている。
【００３０】まず、図２により優先順位の同じバス要求
線ＢＲ０＊に対してバス要求信号を出力したときのバス
獲得手順を説明する。演算処理回路ＣＰＵ２Ａ，ＣＰＵ
２Ｂがバス要求線ＢＲ０＊に出力したバス要求信号をバ
スアービタ１が入力すると、前記バス要求信号に対応す
るｌｏｗレベルのバス許可信号をバス許可線ＢＧ０＊に
出力する。バス許可信号はディジーチェーン方式により
最初にバスアービタ１に一番近いＣＰＵ２Ａのバス獲得
判定回路６Ａに入力される。バス獲得判定回路６Ａは、
バス要求信号ｌｏｗレベルの出力とバス許可信号ｌｏｗ
レベルの入力信号からロジックＬ１にて判定し、その判
定結果はｌｏｗとなりバスを獲得する。これで、ＣＰＵ
２Ａはバスを使用することが可能となる。また、ロジッ
クＬ２ではロジックＬ１とは別に前記ｌｏｗレベルのバ
ス要求信号と前記ｌｏｗレベルのバス許可信号を入力し
判定し、その判定結果はｈｉｇｈとなり、そのｈｉｇｈ
レベル信号をＣＰＵ２Ａはバス許可線ＢＧ０＊に出力す
る。これは、ＣＰＵ２Ａがバスを獲得したことを示す。
ＣＰＵ２Ａからバス許可線ＢＧ０＊に出力されたｈｉｇ
ｈレベルの信号は、ＣＰＵ２Ｂのバス要求回路とバス獲
得判定回路６Ｂに入力され、ＣＰＵ２Ａと同様にロジッ
クＬ３にはＣＰＵ２Ｂ自身がバス要求線ＢＲ０＊に出力
したｌｏｗレベルの信号とロジックＬ２がＢＧ０＊に出
力したｈｉｇｈレベルの信号とでバスの獲得を判定し、
その判定結果はｈｉｇｈとなりバス獲得はできない。ま
たロジックＬ４では、ＣＰＵ２ＡのロジックＬ２と同様
の判定を行う、すなわち、ロジックＬ３とは別にｌｏｗ
レベルのバス要求信号とこのＢＧ０＊のｈｉｇｈレベル
のバス許可信号を入力し判定し、その判定結果はｈｉｇ
ｈとなり、そのｈｉｇｈレベルの信号をＣＰＵ２Ｂはバ
ス許可線ＢＧ０＊に出力し、次段のＣＰＵ２Ｃに出力す
る。これは、ＣＰＵ２Ａがバスを獲得したことを示す。
線ＢＲ０＊に対してバス要求信号を出力したときのバス
獲得手順を説明する。演算処理回路ＣＰＵ２Ａ，ＣＰＵ
２Ｂがバス要求線ＢＲ０＊に出力したバス要求信号をバ
スアービタ１が入力すると、前記バス要求信号に対応す
るｌｏｗレベルのバス許可信号をバス許可線ＢＧ０＊に
出力する。バス許可信号はディジーチェーン方式により
最初にバスアービタ１に一番近いＣＰＵ２Ａのバス獲得
判定回路６Ａに入力される。バス獲得判定回路６Ａは、
バス要求信号ｌｏｗレベルの出力とバス許可信号ｌｏｗ
レベルの入力信号からロジックＬ１にて判定し、その判
定結果はｌｏｗとなりバスを獲得する。これで、ＣＰＵ
２Ａはバスを使用することが可能となる。また、ロジッ
クＬ２ではロジックＬ１とは別に前記ｌｏｗレベルのバ
ス要求信号と前記ｌｏｗレベルのバス許可信号を入力し
判定し、その判定結果はｈｉｇｈとなり、そのｈｉｇｈ
レベル信号をＣＰＵ２Ａはバス許可線ＢＧ０＊に出力す
る。これは、ＣＰＵ２Ａがバスを獲得したことを示す。
ＣＰＵ２Ａからバス許可線ＢＧ０＊に出力されたｈｉｇ
ｈレベルの信号は、ＣＰＵ２Ｂのバス要求回路とバス獲
得判定回路６Ｂに入力され、ＣＰＵ２Ａと同様にロジッ
クＬ３にはＣＰＵ２Ｂ自身がバス要求線ＢＲ０＊に出力
したｌｏｗレベルの信号とロジックＬ２がＢＧ０＊に出
力したｈｉｇｈレベルの信号とでバスの獲得を判定し、
その判定結果はｈｉｇｈとなりバス獲得はできない。ま
たロジックＬ４では、ＣＰＵ２ＡのロジックＬ２と同様
の判定を行う、すなわち、ロジックＬ３とは別にｌｏｗ
レベルのバス要求信号とこのＢＧ０＊のｈｉｇｈレベル
のバス許可信号を入力し判定し、その判定結果はｈｉｇ
ｈとなり、そのｈｉｇｈレベルの信号をＣＰＵ２Ｂはバ
ス許可線ＢＧ０＊に出力し、次段のＣＰＵ２Ｃに出力す
る。これは、ＣＰＵ２Ａがバスを獲得したことを示す。
【００３１】次に、図３により優先順位の異なったバス
要求線ＢＲ０＊、ＢＲ１＊に対してバス要求信号を出力
したときのバス獲得手順を説明する。ＣＰＵ２Ａがバス
要求線ＢＲ０＊にｌｏｗレベルのバス要求信号を出力
し、ＣＰＵ２Ｂがバス要求線ＢＲ１＊にｌｏｗレベルの
バス要求信号を出力した場合である。バスアービタ１は
前記ＣＰＵの各バス要求信号を入力し、アービトレーシ
ョン回路ＡＲＢ５で優先判定を行い、このアービトレー
ション回路では４つのバス要求線ＢＲ０＊，ＢＲ１＊，
ＢＲ２＊，ＢＲ３＊に対して優先順位をＢＲ３＊＞ＢＲ
２＊＞ＢＲ１＊＞ＢＲ０＊としている。この結果、ＣＰ
Ｕ２Ａの出力したｌｏｗレベルのバス要求線ＢＲ０＊
と、ＣＰＵ２Ｂの出力したｌｏｗレベルのバス要求線Ｂ
Ｒ１＊では、ＣＰＵ２Ｂのバス要求が優先され、バスア
ービタ１はバス要求線ＢＲ１＊に対応するバス許可線Ｂ
Ｇ１＊にｌｏｗレベルのバス許可信号を出力する。この
バスアービタ１からのｌｏｗレベルのバス許可信号はＣ
ＰＵ２ＡとＣＰＵ２Ｂのどちらもバス要求回路とバス獲
得判定回路６Ａ，６Ｂに入力され、ＣＰＵ２Ａではこの
ｌｏｗレベル信号のバス許可信号はロジックＬ５までは
入力されず、ロジックＬ５はＢＧ０＊のｈｉｇｈとみて
ｈｉｇｈレベルのバス要求信号と判定し、その判定結果
ｈｉｇｈとなりバス獲得はできない。ＣＰＵ２ＢではＢ
Ｇ１＊のｌｏｗレベルのバス許可信号がロジックＬ７に
入力され、ｌｏｗレベルのバス要求信号と判定し、その
判定結果ｌｏｗとなりバスを獲得する。尚、図３及び図
４のバス許可線の信号の受け渡しは図５に示すとおりで
ある。
要求線ＢＲ０＊、ＢＲ１＊に対してバス要求信号を出力
したときのバス獲得手順を説明する。ＣＰＵ２Ａがバス
要求線ＢＲ０＊にｌｏｗレベルのバス要求信号を出力
し、ＣＰＵ２Ｂがバス要求線ＢＲ１＊にｌｏｗレベルの
バス要求信号を出力した場合である。バスアービタ１は
前記ＣＰＵの各バス要求信号を入力し、アービトレーシ
ョン回路ＡＲＢ５で優先判定を行い、このアービトレー
ション回路では４つのバス要求線ＢＲ０＊，ＢＲ１＊，
ＢＲ２＊，ＢＲ３＊に対して優先順位をＢＲ３＊＞ＢＲ
２＊＞ＢＲ１＊＞ＢＲ０＊としている。この結果、ＣＰ
Ｕ２Ａの出力したｌｏｗレベルのバス要求線ＢＲ０＊
と、ＣＰＵ２Ｂの出力したｌｏｗレベルのバス要求線Ｂ
Ｒ１＊では、ＣＰＵ２Ｂのバス要求が優先され、バスア
ービタ１はバス要求線ＢＲ１＊に対応するバス許可線Ｂ
Ｇ１＊にｌｏｗレベルのバス許可信号を出力する。この
バスアービタ１からのｌｏｗレベルのバス許可信号はＣ
ＰＵ２ＡとＣＰＵ２Ｂのどちらもバス要求回路とバス獲
得判定回路６Ａ，６Ｂに入力され、ＣＰＵ２Ａではこの
ｌｏｗレベル信号のバス許可信号はロジックＬ５までは
入力されず、ロジックＬ５はＢＧ０＊のｈｉｇｈとみて
ｈｉｇｈレベルのバス要求信号と判定し、その判定結果
ｈｉｇｈとなりバス獲得はできない。ＣＰＵ２ＢではＢ
Ｇ１＊のｌｏｗレベルのバス許可信号がロジックＬ７に
入力され、ｌｏｗレベルのバス要求信号と判定し、その
判定結果ｌｏｗとなりバスを獲得する。尚、図３及び図
４のバス許可線の信号の受け渡しは図５に示すとおりで
ある。
【００３２】また、図４により各ＣＰＵとバスアービタ
内のタイムアウト検出回路について説明する。図４
（ａ）はタイムアウト回路を構成しているカウンタの構
成図であり、このカウンタはＣＬＲに入力するＴＭＣＬ
Ｒ信号とＣＬＫに入力するＳＣＬＫ信号（図示しない発
振器からのクロック信号）で制御される。また図４
（ｂ）はバスアービタ１内のタイムアウト検出回路（第
１のタイムアウト検出回路）３の信号のタイミングチャ
ートを示すものであり、ＴＭＣＬＲ信号は、常時はｈｉ
ｇｈレベルにあり、いずれかのＣＰＵがバスを使用する
ときにｌｏｗレベルに出力される信号である。そして、
このカウンタは、ＴＭＣＬＲ信号がｌｏｗレベルのとき
は出力は０にリセットし、ＴＮＣＬＲ信号がｈｉｇｈレ
ベルにあるときＳＣＬＫ信号の立ち上がりでカウントア
ップする。また、前記カウンタの出力は２通りの設定が
短絡ピンで設定でき、タイムアウトの時間を決める。ま
た、各ＣＰＵ２Ａ，２Ｂ内のタイムアウト検出回路（第
２のタイムアウト検出回路）４Ａ，４Ｂは、バスの要求
からバスの獲得までをカウントアップするものであるた
め、図１においてＣＰＵ２Ａ，ＣＰＵ２Ｂがバス要求線
ＢＲ＊にカウンタの設定時間Ｔ２以上ｌｏｗレベルを出
力すると、カウンタは設定時間後にバスエラー線ＢＥＲ
Ｒ＊にバスエラー信号を出力しタイムアウトとなる。
内のタイムアウト検出回路について説明する。図４
（ａ）はタイムアウト回路を構成しているカウンタの構
成図であり、このカウンタはＣＬＲに入力するＴＭＣＬ
Ｒ信号とＣＬＫに入力するＳＣＬＫ信号（図示しない発
振器からのクロック信号）で制御される。また図４
（ｂ）はバスアービタ１内のタイムアウト検出回路（第
１のタイムアウト検出回路）３の信号のタイミングチャ
ートを示すものであり、ＴＭＣＬＲ信号は、常時はｈｉ
ｇｈレベルにあり、いずれかのＣＰＵがバスを使用する
ときにｌｏｗレベルに出力される信号である。そして、
このカウンタは、ＴＭＣＬＲ信号がｌｏｗレベルのとき
は出力は０にリセットし、ＴＮＣＬＲ信号がｈｉｇｈレ
ベルにあるときＳＣＬＫ信号の立ち上がりでカウントア
ップする。また、前記カウンタの出力は２通りの設定が
短絡ピンで設定でき、タイムアウトの時間を決める。ま
た、各ＣＰＵ２Ａ，２Ｂ内のタイムアウト検出回路（第
２のタイムアウト検出回路）４Ａ，４Ｂは、バスの要求
からバスの獲得までをカウントアップするものであるた
め、図１においてＣＰＵ２Ａ，ＣＰＵ２Ｂがバス要求線
ＢＲ＊にカウンタの設定時間Ｔ２以上ｌｏｗレベルを出
力すると、カウンタは設定時間後にバスエラー線ＢＥＲ
Ｒ＊にバスエラー信号を出力しタイムアウトとなる。
【００３３】上述したように、本実施例によると、シス
テムバスには複数本のバス要求線ＢＲ＊，バス許可線Ｂ
Ｇ＊，バス使用中線ＢＢＳＹ＊，バスエラー線ＢＥＲＲ
＊を、またバスの調停を行うための回路はＣＰＵ２Ａ，
２Ｂ，２Ｃから分離して独立にバスアービタ１を設け、
バスアービタ１にはシステムバスに接続されるアービト
レーション回路ＡＲＢ５とＣＰＵのバスの使用時間オー
バーを検出するタイムアウト検出回路３を備えタイマＴ
１を設定し、また各ＣＰＵもタイムアウト検出回路を備
え、バス要求信号の出力時間オーバーを検出するタイマ
Ｔ２を設定し、バス調停回路の確立と１枚のＣＰＵのバ
ス占有が長時間にならないように、バス調停回路内のタ
イマ設定時間でバス要求をしているＣＰＵをバスから解
放させ、他のＣＰＵがバスを使用できるようにするもの
である。
テムバスには複数本のバス要求線ＢＲ＊，バス許可線Ｂ
Ｇ＊，バス使用中線ＢＢＳＹ＊，バスエラー線ＢＥＲＲ
＊を、またバスの調停を行うための回路はＣＰＵ２Ａ，
２Ｂ，２Ｃから分離して独立にバスアービタ１を設け、
バスアービタ１にはシステムバスに接続されるアービト
レーション回路ＡＲＢ５とＣＰＵのバスの使用時間オー
バーを検出するタイムアウト検出回路３を備えタイマＴ
１を設定し、また各ＣＰＵもタイムアウト検出回路を備
え、バス要求信号の出力時間オーバーを検出するタイマ
Ｔ２を設定し、バス調停回路の確立と１枚のＣＰＵのバ
ス占有が長時間にならないように、バス調停回路内のタ
イマ設定時間でバス要求をしているＣＰＵをバスから解
放させ、他のＣＰＵがバスを使用できるようにするもの
である。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
複数のＣＰＵが同時にバス要求してバスを獲得したＣＰ
Ｕがタイムアウトを起こし、バスの使用許可されなかっ
たＣＰＵまでタイムアウトを起こすことを防止するため
に、バスの調停回路はＣＰＵから分離独立したバスアー
ビタを設け、１枚のＣＰＵのバス占有が長時間にならな
いように、バス調停回路内のタイマ設定時間でバス要求
をしているＣＰＵをバスから解放させ、他のＣＰＵがバ
スを使用できるようにしたマルチプロセッサシステムを
提供することにある。
複数のＣＰＵが同時にバス要求してバスを獲得したＣＰ
Ｕがタイムアウトを起こし、バスの使用許可されなかっ
たＣＰＵまでタイムアウトを起こすことを防止するため
に、バスの調停回路はＣＰＵから分離独立したバスアー
ビタを設け、１枚のＣＰＵのバス占有が長時間にならな
いように、バス調停回路内のタイマ設定時間でバス要求
をしているＣＰＵをバスから解放させ、他のＣＰＵがバ
スを使用できるようにしたマルチプロセッサシステムを
提供することにある。
【図１】本発明の一実施例の構成図。
【図２】図１において、バス要求が同レベルの場合のバ
ス獲得を示す図。
ス獲得を示す図。
【図３】図１において、バス要求が異レベルの場合のバ
ス獲得を示す図。
ス獲得を示す図。
【図４】同図（ａ）はタイムアウト検出回路の構成図、
同図（ｂ）は同図（ａ）のタイムアウト検出回路のタイ
ミングチャート。
同図（ｂ）は同図（ａ）のタイムアウト検出回路のタイ
ミングチャート。
【図５】図２及び図３のバス許可線の接続関係を示す
図。
図。
【図６】複数のＣＰＵをケースに実装した斜視図。
【図７】従来のマルチプロセッサシステムの構成図。
１…バス調停回路（バスアービタ）、２Ａ，２Ｂ，２Ｃ
…演算処理回路、３…タイムアウト検出回路、４Ａ，４
Ｂ，４Ｃ…タイムアウト検出回路、５…バス使用許可判
定回路（アービトレーション回路）、６Ａ，６Ｂ，６Ｃ
…バス要求・獲得回路、８…基板、９…コネクタ、１０
…システムバス、１１…ケース、１２Ａ，１２Ｂ，１２
Ｃ，１２Ｄ…演算処理回路、１３Ａ，１３Ｂ，１３Ｃ，
１３Ｄ…バス調停回路、１４Ａ，１４Ｂ，１４Ｃ，１４
Ｄ…優先権判定回路、１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ
…タイムアウト検出回路。
…演算処理回路、３…タイムアウト検出回路、４Ａ，４
Ｂ，４Ｃ…タイムアウト検出回路、５…バス使用許可判
定回路（アービトレーション回路）、６Ａ，６Ｂ，６Ｃ
…バス要求・獲得回路、８…基板、９…コネクタ、１０
…システムバス、１１…ケース、１２Ａ，１２Ｂ，１２
Ｃ，１２Ｄ…演算処理回路、１３Ａ，１３Ｂ，１３Ｃ，
１３Ｄ…バス調停回路、１４Ａ，１４Ｂ，１４Ｃ，１４
Ｄ…優先権判定回路、１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ
…タイムアウト検出回路。
Claims (7)
- 【請求項１】 マイクロプロセッサとその周辺回路がロ
ーカルバスで接続された複数の演算処理回路と入出力回
路とバス調停回路がシステムバスで接続され、前記シス
テムバスを介して前記演算処理回路と前記入出力回路間
及び前記演算処理回路相互間でデータの受け渡しを行う
と共に前記演算処理回路と前記バス調停回路間でバス使
用権の調停を行うように前記システムバスには少なくと
も１本のバス要求線とバス使用許可線とバス使用中線を
備えたマルチプロセッサシステムにおいて、前記演算処
理回路はバス使用権の要求・獲得・解放を行う機能をも
ち、前記バス調停回路はバス使用権の調停を行う機能を
もち、前記演算処理回路にバスエラー線に接続された第
２のタイムアウト検出回路を設け、また前記バス調停回
路にバスエラー線に接続された第１のタイムアウト検出
回路を設け、前記演算処理回路は前記バス要求線にバス
要求信号を出力し，前記バス調停回路はバス要求を入力
し、前記バス使用許可線にバス使用許可信号を出力し、
前記演算処理回路は前記バス使用許可信号を入力し，前
記バス使用中線にバス使用中信号を出力し，バスを経由
して読み書きを行うと共にＲ／Ｗ信号を出力し，応答信
号を待って完了し、さらに前記Ｒ／Ｗ信号が第１のタイ
ムアウト時間以上出力されていると、前記バス調停回路
の第１のタイムアウト回路は前記バスエラー線によりバ
スエラー信号を出力し、前記バスエラー信号はバス要求
をした前記演算処理回路に入力されバスを解放させ、ま
た前記バス調停回路から前記バス使用許可信号が前記演
算処理回路の第２のタイムアウト時間以上出力されない
とバスを解放することでバス要求をあきらめるように前
記演算処理回路を構成したことを特徴とするマルチプロ
セッサシステム。 - 【請求項２】 請求項１記載のマルチプロセッサシステ
ムにおいて、前記バス調停回路は２台以上の演算処理回
路がシステムバスを同時に使用要求する場合、バス要求
レベルが同レベルであると、バス優先順位の高い演算処
理回路がバスを利用できるように決定することを特徴と
するマルチプロセッサシステム。 - 【請求項３】 請求項１記載のマルチプロセッサシステ
ムにおいて、前記バス調停回路は少なくとも２台の前記
演算処理回路がシステムバスを同時に使用する場合、バ
ス要求レベルが同レベルであると、前記バス調停回路に
近い演算処理回路がバスを利用できるように決定するこ
とを特徴とするマルチプロセッサシステム。 - 【請求項４】 複数の演算処理回路からのバス要求信号
を優先順位を設けたバス要求線を介してバス調停回路に
渡し、前記バス調停回路からのバス許可信号をバス許可
線を介して前記複数の演算処理回路に順次渡すマルチプ
ロセッサシステムであって、前記バス調停回路は、同一
の優先順位のバス要求線に同時に複数のバス要求信号が
あった場合バス使用中でないことを条件に前記バス要求
線の優先順位に対応するバス許可線を介して演算処理回
路にバス許可信号を出力する回路と、一つの演算処理回
路のバス使用中が第１のタイムアウト時間以上継続した
とき当該演算処理回路にバス開放させる第１のタイムア
ウト検出回路とを有し、前記各演算処理回路は、自分の
バス要求信号およびバス許可信号がともに有る場合バス
を獲得しバス使用中信号を出力するとともに自分がバス
獲得したとき後段の演算処理回路へのバス許可信号の渡
りを阻止するバス要求・獲得判定回路と、自分のバス要
求信号を出力してから第２のタイムアウト時間以上経過
してもバス獲得できない場合当該バス要求信号の出力を
阻止する第２のタイムアウト検出回路とを有することを
特徴とするマルチプロセッサシステム。 - 【請求項５】 複数の演算処理回路からのバス要求信号
を優先順位を設けたバス要求線を介してバス調停回路に
渡し、前記バス調停回路からのバス許可信号をバス許可
線を介して前記複数の演算処理回路に順次渡すマルチプ
ロセッサシステムであって、前記バス調停回路は、異な
る優先順位のバス要求線に同時に複数のバス要求信号が
あった場合バス使用中でないことを条件に優先順位の高
い前記バス要求線の優先順位に対応するバス許可線を介
して演算処理回路にバス許可信号を出力する回路と、一
つの演算処理回路のバス使用中が第１のタイムアウト時
間以上継続したとき当該演算処理回路にバス開放させる
第１のタイムアウト検出回路とを有し、前記各演算処理
回路は、自分のバス要求信号およびバス許可信号がとも
に有る場合バスを獲得しバス使用中信号を出力するとと
もに自分がバス獲得したとき後段の演算処理回路へのバ
ス許可信号の渡りを阻止するバス要求・獲得判定回路
と、自分のバス要求信号を出力してから第２のタイムア
ウト時間以上経過してもバス獲得できない場合当該バス
要求信号の出力を阻止する第２のタイムアウト検出回路
とを有することを特徴とするマルチプロセッサシステ
ム。 - 【請求項６】 請求項１，４または５記載のマルチプロ
セッサシステムにおいて、前記第１のタイムアウト時間
を前記第２のタイムアウト時間より短く設定することを
特徴とするマルチプロセッサシステム。 - 【請求項７】 複数の演算処理回路からのバス要求信号
を優先順位を設けたバス要求線を介してバス調停回路に
渡し、前記バス調停回路からのバス許可信号をバス許可
線を介して前記複数の演算処理回路に順次渡すマルチプ
ロセッサシステムであって、前記バス調停回路は、同一
の優先順位のバス要求線に同時に複数のバス要求信号が
あった場合バス使用中でないことを条件に前記バス要求
線の優先順位に対応するバス許可線を介して演算処理回
路にバス許可信号を出力するものであり、前記各演算処
理回路は、自分のバス要求信号およびバス許可信号がと
もに有る場合バスを獲得しバス使用中信号を出力すると
ともに自分がバス獲得したとき後段の演算処理回路への
バス許可信号の渡りを阻止するバス要求・獲得判定回路
とを有することを特徴とするマルチプロセッサシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6226305A JPH0895929A (ja) | 1994-09-21 | 1994-09-21 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6226305A JPH0895929A (ja) | 1994-09-21 | 1994-09-21 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0895929A true JPH0895929A (ja) | 1996-04-12 |
Family
ID=16843129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6226305A Pending JPH0895929A (ja) | 1994-09-21 | 1994-09-21 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0895929A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031426A (ja) * | 2004-07-16 | 2006-02-02 | Rohm Co Ltd | 共有バス調停システム |
-
1994
- 1994-09-21 JP JP6226305A patent/JPH0895929A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031426A (ja) * | 2004-07-16 | 2006-02-02 | Rohm Co Ltd | 共有バス調停システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5613075A (en) | Method and apparatus for providing deterministic read access to main memory in a computer system | |
| US5619661A (en) | Dynamic arbitration system and method | |
| US5555383A (en) | Peripheral component interconnect bus system having latency and shadow timers | |
| US5625779A (en) | Arbitration signaling mechanism to prevent deadlock guarantee access latency, and guarantee acquisition latency for an expansion bridge | |
| US5581782A (en) | Computer system with distributed bus arbitration scheme for symmetric and priority agents | |
| US6073199A (en) | History-based bus arbitration with hidden re-arbitration during wait cycles | |
| US5621897A (en) | Method and apparatus for arbitrating for a bus to enable split transaction bus protocols | |
| JP4008987B2 (ja) | バス通信システム及びバス調停方法並びにデータ転送方法 | |
| US5274785A (en) | Round robin arbiter circuit apparatus | |
| EP0343770A2 (en) | Multi-bus microcomputer system with bus arbitration | |
| JPS61500512A (ja) | 改良されたアクセス調停スキ−ム | |
| JPH1069457A (ja) | 多数のアービタを有するコンピュータ・システムにおいて分散仲裁を処理するための回路 | |
| CN100565491C (zh) | 开关矩阵系统和高性能总线仲裁的方法 | |
| WO1996013774A1 (en) | Multiprocessor system bus protocol for optimized accessing of interleaved storage modules | |
| US6697904B1 (en) | Preventing starvation of agents on a bus bridge | |
| US5951667A (en) | Method and apparatus for connecting expansion buses to a peripheral component interconnect bus | |
| US6212589B1 (en) | System resource arbitration mechanism for a host bridge | |
| US6026460A (en) | Method and apparatus for sequencing system bus grants and disabling a posting buffer in a bus bridge to improve bus efficiency | |
| US5778235A (en) | Computer system and arbitrator utilizing a bus bridge that avoids livelock | |
| US5764933A (en) | Deadlock prevention in a two bridge system by flushing write buffers in the first bridge | |
| US6442632B1 (en) | System resource arbitration mechanism for a host bridge | |
| JPH10198629A (ja) | Ｐｃｉ−ｐｃｉ間のトランザクション通信方法及び装置 | |
| US6973520B2 (en) | System and method for providing improved bus utilization via target directed completion | |
| EP3945427B1 (en) | Deadlock condition avoidance in a data processing system with a shared slave | |
| US6026455A (en) | Architecture and method for providing guaranteed access for a retrying bus master to a data transfer bridge connecting two buses in a computer system |