JPH0896586A - キャッシュｔａｇ ｒａｍ - Google Patents

キャッシュｔａｇ ｒａｍ

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JPH0896586A
JPH0896586A JP7259560A JP25956095A JPH0896586A JP H0896586 A JPH0896586 A JP H0896586A JP 7259560 A JP7259560 A JP 7259560A JP 25956095 A JP25956095 A JP 25956095A JP H0896586 A JPH0896586 A JP H0896586A
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signal
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JP7259560A
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James C Lewis
ジェームス・クリストファー・ルイス
Mark D Bader
マーク・ダグラス・ベイダー
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Motorola Solutions Inc
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Motorola Inc
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array

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Abstract

(57)【要約】 【課題】 ＴＡＧアレイ，小信号排他的ＯＲ論理回路，
センス増幅器および別の排他的ＯＲ論理回路を含むキャ
ッシュＴＡＧ ＲＡＭを提供する。 【解決手段】 格納されたＴＡＧアドレスと入力アドレ
ス信号との比較は、小信号排他的ＯＲ論理回路３３，３
４によって行われ、ヒット信号を極めて高速に与える。
排他的ＯＲ演算中に失われた格納済みＴＡＧアドレス
は、一致情報および入力アドレス信号に対して別の排他
的ＯＲ演算を実行することにより復元される。小信号排
他的ＯＲ回路を利用して比較を早期に行うことにより、
ヒット信号を極めて高速に生成できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、メモリに関
し、さらに詳しくは、ＴＡＧ比較用の小信号排他的ＯＲ
を有するＢＩＣＭＯＳキャッシュＴＡＧに関する。
【０００２】
【従来の技術】キャッシュは、データ処理システムのス
ピードを向上させるために用いられる比較的小さい高速
メモリである。キャッシュのアクセス・タイムは、中央
処理ユニット（ＣＰＵ）の論理伝搬遅延とほぼ同じであ
る。キャッシュは、頻繁に用いられる命令またはデータ
を格納して、ＣＰＵと比較的遅いメイン・メモリとの間
のアクセス回数を低減し、それによりシステム性能を改
善する。
【０００３】キャッシュＴＡＧ ＲＡＭは、キャッシュ
の性能を向上させるため多用される。キャッシュＴＡＧ
ＲＡＭは、プロセッサによって与えられるアドレスを
受けて、要求された命令またはデータがキャッシュ・メ
モリにあるかどうかを判定する。キャッシュと同様に、
キャッシュＴＡＧ ＲＡＭは、従来のスタティック・ラ
ンダム・アクセス・メモリ（ＲＡＭ）セルのアレイを有
する。一般に、キャッシュＴＡＧ ＲＡＭは、２つの動
作モード、すなわち、ライト・モード(write mode)と、
リード／比較モード(read/compare mode) とを有する。
データがキャッシュ・メモリに書き込まれると、データ
のアドレスの高次ビットがＴＡＧアレイに格納される。
リード／比較モードでは、キャッシュＴＡＧ ＲＡＭ
は、プロセッサによって生成されたアドレスをＴＡＧア
ドレスと比較する比較器を有する。ＴＡＧアドレスおよ
びプロセッサによって生成されたアドレスとが同じ場
合、キャッシュ「ヒット(hit) 」が発生し、所定の論理
状態の一致(match) 信号がキャッシュＴＡＧ ＲＡＭに
よって与えられ、要求されたデータがキャッシュ・メモ
リ内にあることを指示する。プロセッサによって生成さ
れたアドレスおよびＴＡＧアドレスが同じでない場合、
キャッシュ「ミス(miss)」が発生し、反対の論理状態の
一致信号がキャッシュＴＡＧ ＲＡＭによって与えら
れ、要求されたデータがキャッシュ・メモリにないこと
を指示する。
【０００４】キャッシュＴＡＧ比較器が比較すべきデー
タを受けた後にできるだけ速く、一致信号を生成するこ
とが重要である。従来のキャッシュＴＡＧ ＲＡＭで
は、リード・モードおよび比較モードは一般に同じデー
タ経路を共有する。図１は、従来技術によるキャッシュ
ＴＡＧ ＲＡＭ１０のブロック図を示す。キャッシュＴ
ＡＧ ＲＡＭ１０は、ＴＡＧアレイ１１，ロウ・デコー
ディング(row decoding)１２，カラム・デコーディング
(column decoding) １３，レベル・シフト回路１４，１
５，センス増幅器１６，１７，排他的ＯＲ回路１８，１
９，およびリダクション回路(reduction circuit) ２０
を含む。キャッシュＴＡＧ ＲＡＭ１０は、「ＡＤ0 」
〜「ＡＤM 」と記されたアドレス・ビットを受ける。ア
ドレス・ビットＡＤ0 〜ＡＤN は、アドレスの最上位ビ
ットを含み、アドレス・ビットＡＤN+1 〜ＡＤM は、ア
ドレスの最下位ビットである。アドレス信号ＡＤN+1 〜
ＡＤM を受けることに応答して、ＴＡＧアレイ１１は差
動データ信号ＤＩＦ0 ／ＤＩＦ0 ＊〜ＤＩＦN ／ＤＩＦ
N ＊を与える。信号名の次のアステリスク記号（＊）
は、この信号がアステリスク記号（＊）のない同じ名前
の信号の論理補数であることを表す。差動データ信号Ｄ
ＩＦ0 ／ＤＩＦ0 ＊〜ＤＩＦN ／ＤＩＦN ＊は、レベル
・シフトされ、増幅される。排他的ＯＲ回路１８，１９
は、レベル・シフトされ増幅された差動データＤＡＴＡ
0 〜ＤＡＴＡN をアドレス・ビットＡＤ0〜ＡＤN と比
較するために用いられる。排他的ＯＲ回路１８，１９の
すべてが、ＴＡＧアレイ１１に格納されたＴＡＧアドレ
スが要求されたデータのアドレスと同じであることを示
す一致信号を与える場合に、リダクション回路２０によ
ってＨＩＴ信号が与えられる。キャッシュ・メモリ（図
１に図示せず）は、要求されたデータまたは命令をデー
タ処理システムに与える。
【０００５】
【発明が解決しようとする課題】一致信号およびデータ
信号は、従来のキャッシュＴＡＧ ＲＡＭ１０では同じ
経路を共有する。データ処理システムが高速になるにつ
れ、ＨＩＴ信号を高速に与えることがより重要になる。
データ信号に重量な経路を一致信号と共有させる結果、
一致信号をプロセッサに与える前のゲート遅延が大きく
なる。また、比較を行う前に、ＴＡＧアレイ１１からの
データは、フル・レール・ツー・レール(full rail-to-
rail) ＣＭＯＳ（相補型金属酸化物半導体）レベルにレ
ベル変換され、ＨＩＴ信号を与えるために要する時間は
さらに増加する。
【０００６】
【課題を解決するための手段】従って、一形態で、複数
のメモリ・セル，小さい信号排他的ＯＲ論理回路，セン
ス増幅器および排他的ＯＲ論理回路を有するキャッシュ
ＴＡＧ ＲＡＭが提供される。複数のメモリ・セルは、
所定のビット数のＴＡＧアドレスを格納し、かつアドレ
スを受けることに応答して、格納済みＴＡＧアドレスを
与える。小さい信号排他的ＯＲ論理回路は、複数のメモ
リ・セルに結合され、格納済みＴＡＧアドレスのＴＡＧ
アドレス・ビットの論理状態を入力ＴＡＧアドレス・ビ
ットの論理状態と比較する。それに応答して、小信号排
他的ＯＲ論理回路は、所定の論理状態の一致信号を与え
る。センス増幅器は、小信号排他的ＯＲゲート回路に結
合され、一致信号を受けることに応答して、増幅された
一致信号を与える。排他的ＯＲ論理回路は、センス増幅
器に結合され、増幅された一致信号の論理状態を入力Ｔ
ＡＧアドレス・ビットと比較する。それに応答して、排
他的ＯＲ論理回路は、ＴＡＧアドレス・ビットの論理状
態に相当する論理状態を有するデータ信号を与える。こ
れらおよび他の特徴および利点は、添付の図面とともに
以下の詳細な説明から明らかになろう。
【０００７】
【実施例】一般に、本発明は、要求されたＴＡＧアドレ
スの高次アドレス・ビットと、ＴＡＧ ＲＡＭに格納さ
れたデータとを比較し、所定の論理状態のヒット信号を
与えるキャッシュＴＡＧ ＲＡＭを提供する。排他的Ｏ
Ｒ演算中に失われたデータは、一致情報およびアドレス
に対して別の排他的ＯＲを実行することにより復元され
る。小さい信号排他的ＯＲ回路を利用して、比較を早期
に実行することにより、ヒット信号を極めて高速に生成
できる。
【０００８】本発明は、図２〜図６を参照してさらに詳
しく説明できる。図２は、本発明によるキャッシュＴＡ
Ｇ ＲＡＭ２５のブロック図を示す。キャッシュＴＡＧ
ＲＡＭ２５は、ＴＡＧアレイ２６，ロウ・デコーディ
ング２７，カラム・デコーディング２８，比較回路２９
およびＣＭＯＳ排他的ＯＲ回路３０，３１を含む。比較
回路２９は、小さい信号排他的ＯＲ論理およびレベル・
シフト回路３３，３４，センス増幅器３６，３７および
リダクション回路３９を含む。キャッシュＴＡＧ ＲＡ
Ｍ２５には所定の数の入力／出力回路がある。排他的Ｏ
Ｒ論理およびレベル・シフト回路３３，センス増幅器３
６およびＣＭＯＳ排他的ＯＲ回路３０は、キャッシュＴ
ＡＧ ＲＡＭ２５の１つの入力／出力回路をなす。排他
的ＯＲ論理およびレベル・シフト回路３４，センス増幅
器３７およびＣＭＯＳ排他的ＯＲ回路３１は、キャッシ
ュＴＡＧ ＲＡＭ２５の別の入力／出力回路をなす。入
力／出力回路は、ＴＡＧアレイ２６からの１ビットのデ
ータに相当する。キャッシュＴＡＧ ＲＡＭ２５の所定
の数の入力／出力は、キャッシュＴＡＧ ＲＡＭ２５に
格納されたＴＡＧアドレスにおけるビット数によって決
定され、異なる実施例では異なってもよい。
【０００９】好適な実施例では、ＴＡＧアレイ２６は、
ロウおよびカラムに配置された複数のスタティック・ラ
ンダム・アクセス・メモリ（ＳＲＡＭ）セルを含む従来
のメモリ・アレイである。別の実施例では、ＴＡＧアレ
イ２６は、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）セルなどの他の種類のメモリ・セルを含ん
でもよい。各メモリ・セルは、ワード・ラインおよびビ
ット・ライン対に結合される。ロウ・デコーディング２
７およびカラム・デコーディング２８は、下位アドレス
・ビットＡＤN+1 〜ＡＤM を受けて、ワード・ラインを
選択し、かつビット・ライン対を比較回路２９に結合す
る。ＡＤ0 〜ＡＤN は、比較すべきアドレスの高次アド
レス・ビットを表す。排他的ＯＲ論理およびレベル・シ
フト回路３３は、「ＤＩＦ0 ／ＤＩＦ0 ＊」と記された
差動データ信号と、「ＡＤ0 」と記されたアドレスとを
受ける。差動データ信号ＤＩＦ0 ／ＤＩＦ0 ＊は、ＴＡ
Ｇアレイ２６の選択されたメモリ・セルに格納されたデ
ータに相当する。排他的ＯＲ論理およびレベル・シフト
回路３３は、差動データ信号ＤＩＦ0 ／ＤＩＦ0 ＊をア
ドレス・ビットＡＤ0 と比較して、差動データ信号ＤＩ
Ｆ0 ／ＤＩＦ0 ＊の論理状態がアドレス・ビットＡＤ0
の論理状態と同じ場合に、「ＭＵＸ0 ／ＭＵＸ0 ＊」と
記された論理高の差動一致信号を与え、差動データ信号
ＤＩＦ0 ／ＤＩＦ0 ＊の論理状態がアドレス・ビットＡ
Ｄ0 の論理状態と同じでない場合に、論理低の差動一致
信号ＭＵＸ0 ／ＭＵＸ0 ＊を与える。
【００１０】センス増幅器３６は、比較的小さい差動一
致信号ＭＵＸ0 ／ＭＵＸ0 ＊を検出・増幅する従来のセ
ンス増幅器である。センス増幅器３６の出力端子は、リ
ダクション回路３９の入力端子に結合される。リダクシ
ョン回路３９は、「ＱＤ0 」〜「ＱＤN 」と記された増
幅された一致信号を受け、その結果、「ＨＩＴ0 ＊」と
記されたアクティブ低のヒット信号を与える。
【００１１】また、一致信号ＱＤ0 〜ＱＤN および高次
アドレス・ビットＡＤ0 〜ＡＤN は、ＣＭＯＳ排他的Ｏ
Ｒ回路３０，３１に与えられる。それに応答して、元の
差動データ信号ＤＩＦ0 ／ＤＩＦ0 ＊〜ＤＩＦN ／ＤＩ
ＦN ＊に相当するデータ信号ＤＡＴＡ0 〜ＤＡＴＡN が
与えられる。一致信号とアドレス・ビットとを排他的論
理和することにより、ＴＡＧアレイ２６に格納された元
のデータは復元される。ＴＡＧアレイ２６からのリード
・データは、出力するのに時間がかかるが、一致信号
は、比較的小さい信号を用いて比較が最初に行われるの
で、より高速に与えられる。また、入力ローディング(i
nput loading) は、センス増幅器３６，３７が一致信号
ＱＤ0 〜ＱＤN をより高速に駆動できるように、相対的
に小さくできる。データ信号ＤＡＴＡ0 〜ＤＡＴＡN
は、ＣＭＯＳレベル信号である。ＣＭＯＳレベル信号
は、約ＶDDに等しい論理高電圧から、約ＶSSに等しい論
理低電圧まで変化する。
【００１２】図３は、図２のキャッシュＴＡＧ ＲＡＭ
２５の小さい信号排他的ＯＲ論理およびレベル・シフト
回路３３の部分的な概略図および部分的な論理図を示
す。小さい信号排他的ＯＲ論理およびレベル・シフト回
路３３は、小さい信号排他的ＯＲ回路４５およびレベル
・シフト回路４７を含む。小さい信号排他的ＯＲ回路４
５は、Ｎチャネル・トランジスタ５４〜５７，Ｐチャネ
ル・トランジスタ４９〜５２，５８，５９およびインバ
ータ４８を含む。レベル・シフト回路４７は、レベル・
シフト回路６０，６５を含む。レベル・シフト回路６０
は、ＮＰＮバイポーラ・トランジスタ６１およびＮチャ
ネル・トランジスタ６２〜６４を含む。レベル・シフト
回路６５は、ＮＰＮバイポーラ・トランジスタ６６およ
びＮチャネル・トランジスタ６７〜６９を含む。
【００１３】インバータ４８は、シングル・エンド・ア
ドレス・ビットＡＤ0 を受ける入力端子と、出力端子と
を有する。Ｐチャネル・トランジスタ４９は、データ信
号ＤＩＦを受ける第１ソース／ドレイン端子と、インバ
ータ４８の入力端子に接続されたゲートと、第２ソース
／ドレイン端子とを有する。Ｐチャネル・トランジスタ
５０は、データ信号ＤＩＦ＊を受ける第１ソース／ドレ
イン端子と、インバータ４８の出力端子に接続されたゲ
ートと、Ｐチャネル・トランジスタ４９の第２ソース／
ドレイン端子に接続された第２ソース／ドレイン端子と
を有する。Ｐチャネル・トランジスタ５１は、Ｐチャネ
ル・トランジスタ５０の第１ソース／ドレイン端子に接
続された第１ソース／ドレイン端子と、インバータ４８
の入力端子に接続されたゲートと、第２ソース／ドレイ
ン端子とを有する。Ｐチャネル・トランジスタ５２は、
Ｐチャネル・トランジスタ４９の第１ソース／ドレイン
端子に接続された第１ソース／ドレイン端子と、インバ
ータ４８の出力端子に接続されたゲートと、Ｐチャネル
・トランジスタ５１の第２ソース／ドレイン端子に接続
された第２ソース／ドレイン端子とを有する。
【００１４】Ｎチャネル・トランジスタ５４は、Ｐチャ
ネル・トランジスタ５０の第１ソース／ドレイン端子に
接続されたドレインと、「ＳＥ」と記されたイネーブル
信号を受けるゲートと、ソースとを有する。Ｎチャネル
・トランジスタ５５は、Ｎチャネル・トランジスタ５４
のソースに接続されたドレインと、「ＮBIAS」と記され
たバイアス電圧を受けるゲートと、「ＶSS」と記された
電源電圧に接続されたソースとを有する。Ｎチャネル・
トランジスタ５６は、Ｐチャネル・トランジスタ４９の
第１ソース／ドレイン端子に接続されたドレインと、イ
ネーブル信号ＳＥを受けるゲートと、ソースとを有す
る。Ｎチャネル・トランジスタ５７は、Ｎチャネル・ト
ランジスタ５６のソースに接続されたドレインと、バイ
アス電圧ＮBIASを受けるゲートと、ＶSSに接続されたソ
ースとを有する。Ｐチャネル・トランジスタ５８は、Ｐ
チャネル・トランジスタ５０の第１ソース／ドレイン端
子に接続されたソースと、イネーブル信号ＳＥを受ける
ゲートと、「ＶDD−２ＶBE」と記された電源電圧端子に
接続された第２ソース／ドレイン端子とを有する。Ｐチ
ャネル・トランジスタ５９は、Ｐチャネル・トランジス
タ４９の第１ソース／ドレイン端子に接続されたソース
と、イネーブル信号ＳＥを受けるゲートと、ＶDD−２Ｖ
BEに接続されたドレインとを有する。
【００１５】ＮＰＮトランジスタ６１は、「ＶDD」と記
された電源電圧端子に接続されたコレクタと、Ｐチャネ
ル・トランジスタ４９，５０の第２ソース／ドレイン端
子に接続されたベースと、一致信号ＭＵＸを与えるエミ
ッタとを有する。Ｎチャネル・トランジスタ６２は、Ｎ
ＰＮトランジスタ６１のエミッタに接続されたドレイン
と、イネーブル信号ＳＥを受けるゲートと、ソースとを
有する。Ｎチャネル・トランジスタ６３は、Ｎチャネル
・トランジスタ６２のソースに接続されたドレインと、
バイアス電圧ＮBIASを受けるゲートと、ＶSSに接続され
たソースとを有する。Ｎチャネル・トランジスタ６４
は、ＮＰＮトランジスタ６１のエミッタに接続されたド
レインと、バイアス電圧ＮBIASを受けるゲートと、ＶSS
に接続されたソースとを有する。好適な実施例では、Ｖ
DDは正の電源電圧に結合され、ＶSSは０ボルト、すなわ
ちグランドに結合される。別の実施例では、ＶDDはグラ
ンドに結合され、ＶSSは負の電源電圧に結合されてもよ
い。
【００１６】ＮＰＮトランジスタ６６は、ＶDDに接続さ
れたコレクタと、Ｐチャネル・トランジスタ５１，５２
の第２ソース／ドレイン端子に接続されたベースと、一
致信号ＭＵＸ＊を与えるエミッタとを有する。Ｎチャネ
ル・トランジスタ６７は、ＮＰＮトランジスタ６６のエ
ミッタに接続されたドレインと、イネーブル信号ＳＥを
受けるゲートと、ソースとを有する。Ｎチャネル・トラ
ンジスタ６８は、Ｎチャネル・トランジスタ６７のソー
スに接続されたドレインと、バイアス電圧ＮBIASを受け
るゲートと、ＶSSに接続されたソースとを有する。
【００１７】動作中、アドレス・ビットＡＤ0 、差動デ
ータ信号ＤＩＦ0 ／ＤＩＦ0 ＊と排他的論理和される。
アドレス・ビットＡＤ0 の論理状態が差動データ信号Ｄ
ＩＦ0 ／ＤＩＦ0 ＊の論理状態と同じばあい、差動一致
信号ＭＵＸ0 およびＭＵＸ0＊は、それぞれ論理低およ
び論理高として与えられる。逆に、アドレス・ビットＡ
Ｄ0 の論理状態が差動データ信号ＤＩＦ0 ／ＤＩＦ0 ＊
の論理状態と同じでない場合、差動一致信号ＭＵＸ0 お
よびＭＵＸ0 ＊は、それぞれ論理高および論理低として
与えられる。アドレス・ビットＡＤ0 はＣＭＯＳレベル
信号として与えられ、差動データ信号ＤＩＦ0 ／ＤＩＦ
0 ＊は相対的に小さい信号レベルで、図示の実施例で
は、論理高電圧と論理低電圧との間の約１５０ミリボル
トで与えられる。差動一致信号ＭＵＸ0 およびＭＵＸ0
＊も、１５０ミリボルトの相対的に小さい論理レベルで
あるが、差動データ信号ＤＩＦ0 ／ＤＩＦ0 ＊から１ベ
ース・エミッタ・ダイオード電圧降下（ＶBE）だけ電圧
的にレベル・シフト・ダウンされる。差動データ信号Ｄ
ＩＦ0 ／ＤＩＦ0 ＊は、ＶDD以下の約１ＶBEで与えられ
る。
【００１８】センス・イネーブル信号ＳＥは、キャッシ
ュ・コントローラ（図示せず）によって与えられ、論理
高電圧としてアサートされると、小信号排他的ＯＲ論理
およびレベル・シフト回路３３をイネーブルし、また論
理低電圧としてデアサートされると、小信号排他的ＯＲ
論理およびレベル・シフト回路３３をディセーブルす
る。センス・イネーブル信号ＳＥが論理高電圧のとき、
Ｎチャネル・トランジスタ５４，５６，６２，６７は導
通状態となり、Ｐチャネル・トランジスタ５８，５９は
実質的に非導通状態となり、両方の差動データ信号ＤＩ
Ｆ0 およびＤＩＦ0 ＊をエミッタ・フォロア・トランジ
スタ(emitter-follower transistor) （図示せず）のベ
ース以下のＶBEに低減させ、差動データ信号ＤＩＦ0 ／
ＤＩＦ0 ＊を与える。センス・イネーブル信号ＳＥが論
理低電圧のとき、Ｎチャネル・トランジスタ５４，５
６，６２，６７は実質的に非導通状態となり、Ｐチャネ
ル・トランジスタ５８，５９は導通状態となる。約ＶDD
−２ＶBEに等しい電圧がＰチャネル・トランジスタ４
９，５０の第１ソース／ドレイン端子に与えられ、従っ
て差動データ信号ＤＩＦ0 およびＤＩＦ0 ＊について中
間レベル電圧を設定する。
【００１９】図４は、図２のリダクション回路３９の１
実施例としての、リダクション回路３９’の部分的な概
略図および部分的な論理図を示す。リダクション回路３
９’は、プリチャージド・ワイヤードＮＯＲ論理回路(p
recharged wired NOR logiccircuit)７６，ラッチ回路
８０およびインバータ８５を含む。プリチャージド・ワ
イヤードＮＯＲ論理回路７６は、Ｎチャネル・トランジ
スタ７７，７８およびＰチャネル・トランジスタ８１を
含む。ラッチ回路８０は、Ｎチャネル・トランジスタ８
２，ＮＯＲ論理ゲート８４およびインバータ８５を含
む。Ｎチャネル・トランジスタ７７は、コンダクタ７５
に接続されたドレインと、一致信号ＱＤ0を受けるゲー
トと、ＶSSに接続されたソースとを有する。Ｎチャネル
・トランジスタ７８は、コンダクタ７５に接続されたド
レインと、一致信号ＱＤN を受けるゲートと、ＶSSに接
続されたソースとを有する。Ｐチャネルトランジスタ８
１は、ＶDDに接続されたソースと、ゲートと、コンダク
タ７５に接続されたドレインとを有する。Ｎチャネル・
トランジスタ８２は、コンダクタ７５に接続されたドレ
インと、Ｐチャネル・トランジスタ８１のゲートに接続
されたゲートと、ＶSSに接続されたソースとを有する。
ＮＯＲ論理ゲート８４は、制御信号ＴＡＧＤＬＥを受け
る第１入力端子と、コンダクタ７５に結合された第２入
力端子と、Ｐチャネル・トランジスタ８１のゲートに接
続された出力端子とを有する。インバータ８５は、コン
ダクタ７５に接続された入力端子と、ヒット信号ＨＩＴ
＊を与える出力端子とを有する。
【００２０】ＴＡＧアレイ２６のスタートアップ中に、
一致信号ＱＤ0 およびＱＤN は論理低電圧で与えられ
る。ノーマル動作中に、一致信号ＱＤ0 およびＱＤN
は、リダクション回路３９’で用いられる場合、約ＶDD
に等しい論理高電圧および約ＶSSに等しい論理低電圧を
有するＣＭＯＳレベル信号である。図５に示すリダクシ
ョン回路３９”では、一致信号ＱＤ0 およびＱＤN は、
小さい信号レベルで用いられ、ここで論理高は約ＶDDに
等しく、論理低は約ＶDD−１．４ボルトに等しい。制御
信号ＴＡＧＤＬＥが論理高のとき、ＮＯＲ論理ゲート８
４は論理低電圧を与え、Ｐチャネル・トランジスタ８１
を導通状態にし、Ｎチャネル・トランジスタ８２を実質
的に非導通状態にする。コンダクタ７５は、論理高電圧
にプリチャージされ、ヒット信号ＨＩＴ＊は論理低電圧
となる。一致信号ＱＤ0 〜ＱＤN のうちいずれかが論理
高電圧で、入力アドレス信号の論理状態が格納されたＴ
ＡＧアドレス・ビットと同じでないことを示すと、Ｎチ
ャネル・トランジスタ７７，７８のうち対応する一方が
導通状態になり、コンダクタ７５上の電圧を論理低電圧
にし、これによりヒット信号ＨＩＴ＊は論理高として与
えられ、「ミス」を示し、すなわち入力アドレス信号が
格納済みＴＡＧアドレス・ビットと同じ論理状態を有さ
ないことを示す。
【００２１】一致信号ＱＤ0 〜ＱＤN のすべてが論理低
電圧のままで、入力アドレス信号の論理状態が格納済み
ＴＡＧアドレス・ビットと同じであることを示す場合、
対応するＮチャネル・トランジスタ７７，７８は実質的
に非導通状態になり、コンダクタ７５上の電圧を論理高
電圧にし、それによりヒット信号ＨＩＴ＊は論理低とし
て与えられ、「ヒット」を示す。
【００２２】リダクション回路３９’は、「ヒット」ま
たは「ミス」を判定するために基準電圧を必要としない
という利点を有する。また、リダクション回路３９’は
ＣＭＯＳとして構成されるので、電力消費は比較的低
く、リダクション回路３９’は複雑なイネーブリング回
路(enabling circuitry)を必要としない。
【００２３】図５は、図２のリダクション回路３９の別
の実施例として、リダクション回路３９”の部分的な概
略図および部分的な論理図を示す。リダクション回路３
９”は、ワイヤード(wired) ＯＲ回路９０，レベル・シ
フト回路９１およびラッチ９２を含む。ワイヤードＯＲ
回路９０は、ＮＰＮトランジスタ９３，９４およびＮチ
ャネル・トランジスタ９５〜９７を含む。レベル・シフ
ト回路９１は、Ｐチャネル・トランジスタ９８，Ｎチャ
ネル・トランジスタ１１０〜１１３およびインバータ１
０９を含む。ラッチ９２は、Ｐチャネル・トランジスタ
１１５，１１６，Ｎチャネル・トランジスタ１１７，１
１８およびインバータ１１９，１２０を含む。Ｐチャネ
ル・トランジスタ１１６およびＮチャネル・トランジス
タ１１７は、インバータ１１４を形成する。
【００２４】ＮＰＮトランジスタ９３は、ＶDDに接続さ
れたコレクタと、一致信号ＱＤ0 を受けるベースと、コ
ンダクタ９９に接続されたエミッタとを有する。ＮＰＮ
トランジスタ９４は、ＶDDに接続されたコレクタと、一
致信号ＱＤN を受けるベースと、コンダクタ９９に接続
されたエミッタとを有する。Ｎチャネル・トランジスタ
９５は、コンダクタ９９に接続されたドレインと、「Ａ
ＭＰＥＮ」と記された増幅器イネーブル信号を受けるゲ
ートと、ソースとを有する。Ｎチャネル・トランジスタ
９６は、Ｎチャネル・トランジスタ９５のソースに接続
されたドレインと、バイアス電圧ＮBIASを受けるゲート
と、ＶSSに接続されたソースとを有する。Ｎチャネル・
トランジスタ９７は、コンダクタ９９に接続されたドレ
インと、バイアス電圧ＮBIASを受けるゲートと、ＶSSに
接続されたソースとを有する。
【００２５】Ｐチャネル・トランジスタ９８は、ＶDDに
接続されたソースと、コンダクタ９９に接続されたゲー
トと、ドレインとを有する。Ｎチャネル・トランジスタ
１１０は、Ｐチャネル・トランジスタ９８のドレインに
接続されたドレインと、ゲートと、ソースとを有する。
インバータ１０９は、「ＣＳ＊」と記されたチップ選択
信号を受ける入力端子と、Ｎチャネル・トランジスタ１
１０のゲートに接続された出力端子とを有する。Ｎチャ
ネル・トランジスタ１１１は、Ｎチャネル・トランジス
タ１１０のソースに接続されたドレインと、バイアス電
圧ＮBIASを受けるゲートと、ＶSSに接続されたソースと
を有する。Ｎチャネル・トランジスタ１１２はダイオー
ド接続され、このトランジスタは、Ｐチャネル・トラン
ジスタ９８のドレインに接続されたドレインおよびゲー
トと、ソースとを有する。Ｎチャネル・トランジスタ１
１３は、Ｎチャネル・トランジスタ１１２のソースに接
続されたドレインと、インバータ１０９の出力端子に接
続されたゲートと、ＶSSに接続されたソースとを有す
る。
【００２６】Ｐチャネル・トランジスタ１１５は、ＶDD
に接続されたソースと、「ＴＡＧＤＬＥ」と記された制
御信号を受けるゲートと、ドレインとを有する。Ｐチャ
ネル・トランジスタ１１６は、Ｐチャネル・トランジス
タ１１５のドレインに接続されたソースと、ゲートと、
Ｐチャネル・トランジスタ９８のドレインに接続された
ドレインとを有する。インバータ１１９は、Ｐチャネル
・トランジスタ９８のドレインに接続された入力端子
と、Ｐチャネル・トランジスタ１１６のゲートに接続さ
れ、ヒット信号ＨＩＴ＊を与える出力端子とを有する。
Ｎチャネル・トランジスタ１１７は、Ｐチャネル・トラ
ンジスタ１１６のドレインに接続されたドレインと、イ
ンバータ１１９の出力端子に接続されたゲートと、ソー
スとを有する。Ｎチャネル・トランジスタ１１８は、Ｎ
チャネル・トランジスタ１１７のソースに接続されたド
レインと、ゲートと、ＶSSに接続されたソースとを有す
る。インバータ１２０は、制御信号ＴＡＧＤＬＥを受け
る入力端子と、Ｎチャネル・トランジスタ１１８のゲー
トに接続された出力端子とを有する。
【００２７】図５のリダクション回路３９”では、一致
信号ＱＤ0 およびＱＤN は、小さい信号レベルで用いら
れ、ここで論理高は約ＶDDに等しく、論理低は約ＶDD−
１．４ボルトに等しい。しかし、図４のリダクション回
路３９’では、一致信号ＱＤ0 およびＱＤN はＣＭＯＳ
レベル信号で、ここで論理高電圧は約ＶDDに等しく、論
理低電圧は約ＶSSに等しい。
【００２８】ノーマル動作中、増幅器イネーブル信号Ａ
ＭＰＥＮは、論理高としてアサートされ、チップ選択信
号ＣＳ＊は論理低としてアサートされる。論理高の増幅
器イネーブル信号ＡＭＰＥＮにより、Ｎチャネル・トラ
ンジスタ９５は導通状態になり、コンダクタ９９上の電
圧を論理低電圧にする。Ｎチャネル・トランジスタ９
６，９７は、電流源として機能する。Ｎチャネル・トラ
ンジスタ９７は、相対的に小さくサイズ決めされ、コン
ダクタ９９上の電圧を低減すべく機能する。論理低のチ
ップ選択信号ＣＳ＊により、インバータ１０９は論理高
電圧をＮチャネル・トランジスタ１１０，１１３のゲー
トに与え、それによりＮチャネル・トランジスタ１１
０，１１３は導通状態になる。Ｎチャネル・トランジス
タ１１１は、電流源として機能し、Ｐチャネル・トラン
ジスタ９８が実質的に非導通状態のとき、ノード１０１
上の電圧を論理低電圧に低減すべく機能する。ダイオー
ド接続されたＮチャネル・トランジスタ１１２は、ノー
ド１０１をＶSS以上のダイオード電圧降下に高速に放電
する。
【００２９】ＴＡＧアレイ２６のスタートアップ中に、
一致信号ＱＤ0 〜ＱＤN は論理高電圧で、コンダクタ９
９上の電圧を論理高電圧にする。Ｐチャネル・トランジ
スタ９８は、実質的に非導通状態となり、ノード１０１
を論理低にし、インバータ１１９の出力端子は論理高の
ヒット信号ＨＩＴ＊を与える。ノーマル動作中に、一致
信号ＱＤ0 〜ＱＤN は、ＮＰＮトランジスタ９３，９４
を含むＮＰＮトランジスタのベースに与えられる。ＮＰ
Ｎトランジスタ９３，９４のうち１つ以上に論理高の一
致信号ＱＤ0 〜ＱＤN が与えられ、格納されたＴＡＧア
ドレス・ビットの論理状態が入力アドレス信号の論理状
態と同じでないことを示すと、論理高の一致信号を受け
るＮＰＮトランジスタは導通状態となり、コンダクタ９
９上の電圧を論理高電圧に増加させる。コンダクタ９９
上の論理高電圧により、Ｐチャネル・トランジスタ９８
は実質的に非導通状態となり、ノード１０１における電
圧を論理低電圧に低減させる。ノード１０１における論
理低電圧は、インバータ９２の入力端子に与えられ、そ
れにより論理高のヒット信号ＨＩＴ＊がインバータ１１
９の出力端子で与えられる。ＴＡＧアドレス・ビットと
入力アドレス信号との間の比較中に、一致信号ＱＤ0 〜
ＱＤN のすべてが論理低電圧のままの場合、これは一致
を表し、コンダクタ９９は論理低電圧となる。Ｐチャネ
ル・トランジスタ９８は導通状態となり、ノード１０１
を論理高電圧にする。従って、インバータ１１９の出力
端子は、論理低のビット信号ＨＩＴ＊を与え、「ヒッ
ト」を示し、データ処理システムは要求されたデータま
たは命令についてキャッシュ・メモリにアクセスする。
【００３０】増幅器イネーブル信号ＡＭＰＥＮが論理低
電圧のとき、Ｎチャネル・トランジスタ９５は実質的に
非導通状態であり、Ｎチャネル・トランジスタ９６に流
れる電流を低減する。Ｎチャネル・トランジスタ９７
は、最小限の電流を供給するようにサイズ決めされ、コ
ンダクタ９９を放電状態の論理低電圧に維持する。同様
に、チップ選択信号ＣＳ＊が論理高電圧のとき、インバ
ータ１０９は、論理低電圧をＮチャネル・トランジスタ
１１０，１１３のゲートに与え、Ｎチャネル・トランジ
スタ１１０，１１３を実質的に非導通状態にし、Ｎチャ
ネル・トランジスタ１１１，１１２に流れる電流を低減
する。ノード１０１は、論理高電圧に維持され、それに
より論理低のヒット信号ＨＩＴ＊がインバータ１１９の
出力端子で与えられる。
【００３１】制御信号ＴＡＧＤＬＥが論理低電圧の場
合、Ｎチャネル・トランジスタ１１８およびＰチャネル
・トランジスタ１１５はともに導通状態となり、それに
よりラッチ９２のインバータ１１４，１１９はラッチ機
能を行い、ヒット信号ＨＩＴ＊の現在の論理状態を一時
的に保持する。制御信号ＴＡＧＤＬＥが論理高電圧の場
合、Ｎチャネル・トランジスタ１１８およびＰチャネル
・トランジスタ１１５はともに実質的に非導通状態とな
り、ラッチ９２を高インピーダンス状態にする。リダク
ション回路３９”は、相対的に小さい論理振幅を有する
ＢＩＣＭＯＳで構成されるので、比較的高速である。ま
た、リダクション回路３９”は、一致が生じたときにの
み電流を消費する。さらに、リダクション回路３９”
は、比較を行い、一致信号を生成するために、基準電圧
を必要としない。基準電圧は必要ないので、リダクショ
ン回路３９”は構成しやすい。ＢＩＣＭＯＳ集積回路は
同一集積回路上にバイポーラおよびＭＯＳ（金属酸化物
半導体）トランジスタを含むことに留意されたい。
【００３２】リダクション回路３９’（図４）およびリ
ダクション回路３９”（図５）は、互いに対して同じお
よび異なる利点を有する。リダクション回路３９’は、
「ヒット」または「ミス」を判定するために基準電圧を
必要としないという利点を提供する。また、リダクショ
ン回路３９’はＣＭＯＳで構成されるので、電力消費は
比較的低く、複雑なイネーブリング回路の必要がない。
リダクション回路３９”も、「ヒット」または「ミス」
を判定するために基準電圧を必要としないという利点を
提供する。基準電圧が必要ないので、両方のリダクショ
ン回路３９’，３９”は構成しやすい。また、リダクシ
ョン回路３９”は、相対的に小さい論理振幅を有するＢ
ＩＣＭＯＳで構成されるので、相対的にさらに高速であ
る。さらに、リダクション回路３９”は、一致が生じた
ときにのみ電流を消費する。
【００３３】図６は、図２のキャッシュＴＡＧ ＲＡＭ
を内蔵する多重ウェイ・セット連想型集積キャッシュ(m
ultiple way set associative integrated cache) １３
０のブロック図を示す。集積キャッシュ１３０は、キャ
ッシュＴＡＧ ＲＡＭ１３１のバンクと、データＲＡＭ
１４０のバンクとを含む。キャッシュＴＡＧ ＲＡＭ１
３１のバンクは、バンク２６，１３２，１３３および比
較器２９，１３５，１３７を含む。データＲＡＭ１４０
のバンクは、バンク１４１，１４２，１４３およびマル
チプレクサ１４４を含む。
【００３４】従来、キャッシュ・メモリは、プリント回
路板上で組み立てられる個別の集積回路上のキャッシュ
ＲＡＭとキャッシュＴＡＧ ＲＡＭとによって構成さ
れ、モジュールを形成した。多重ウェイ・セット連想型
集積キャッシュは、ＴＡＧ ＲＡＭの複数のバンクと、
データＲＡＭの複数のバンクと、キャッシュ・コントロ
ーラとを同一集積回路基板上に含み、キャッシュ・メモ
リの動作スピードを向上させ、コストを節減し、キャッ
シュ・メモリのサイズを低減する。
【００３５】動作中、データ処理システム（図示せず）
によって要求されたデータまたは命令のアドレスは、集
積キャッシュ１３０に与えられる。アドレスの高次アド
レス・ビットＡＤ0 〜ＡＤN は比較器２９，１３５，１
３７に与えられ、下位アドレス・ビットＡＤN+1 〜ＡＤ
M は、キャッシュＴＡＧ ＲＡＭのバンク２６，１３
２，１３３と、データＲＡＭのバンク１４１，１４２，
１４３とに与えられる。キャッシュＴＡＧ ＲＡＭのバ
ンクおよびデータＲＡＭのバンクのメモリ・セルにアク
セスするためのデコーディング回路は、本発明を説明す
る上で重要ではなく、従って図示されていないことに留
意されたい。高次アドレス・ビットＡＤ0〜ＡＤN は、
キャッシュＴＡＧ ＲＡＭ１３１のバンクに格納された
ＴＡＧアドレスと比較される。キャッシュＴＡＧ ＲＡ
Ｍ１３１のバンクは、下位アドレス・ビットＡＤN+1 〜
ＡＤM を利用してアクセスされる。要求されたデータま
たは命令がデータＲＡＭ１４０のバンクにある場合、比
較回路２９，１３５，１３７のうち１つがヒット信号を
マルチプレクサ１４４に与え、対応するデータＲＡＭ１
４１，１４２または１４４にあるデータまたは命令をデ
ータ信号ＤOUT としてデータ・プロセッサに出力させ
る。比較演算については、図２ないし図５とそれに関す
る文章で説明した。集積キャッシュ１３０における比較
演算により、要求されたデータまたは命令がキャッシュ
・メモリにないと判断されると、データ・プロセッサは
メイン・メモリにいって、要求データまたは命令を取り
出す。
【００３６】本発明について好適な実施例の観点から説
明してきたが、本発明は多くの点で修正でき、上記で具
体的に示した以外の多くの実施例も可能なことが当業者
に明らかである。従って、特許請求の範囲は、発明の真
の精神および範囲に入る発明のあらゆる修正を網羅する
ものとする。
【図面の簡単な説明】
【図１】従来技術によるキャッシュＴＡＧ ＲＡＭのブ
ロック図である。
【図２】本発明によるキャッシュＴＡＧ ＲＡＭのブロ
ック図である。
【図３】図２のキャッシュＴＡＧ ＲＡＭの小信号排他
的ＯＲ論理およびレベル・シフト回路の部分的な概略図
および部分的な論理図である。
【図４】図２のリダクション回路の１実施例の部分的な
概略図および部分的な論理図である。
【図５】図２のリダクション回路の別の実施例の部分的
な概略図および部分的な論理図である。
【図６】図２のキャッシュＴＡＧ ＲＡＭを内蔵する多
重ウェイ・セット連想型集積キャッシュのブロック図で
ある。
【符号の説明】
２５ キャッシュＴＡＧ ＲＡＭ ２６ ＴＡＧアレイ ２７ ロウ・デコーディング ２８ カラム・デコーディング ２９ 比較回路 ３０，３１ ＣＭＯＳ排他的ＯＲ回路 ３３，３４ 小信号排他的ＯＲ論理およびレベル・シフ
ト回路 ３６，３７ センス増幅器 ３９，３９’ リダクション回路 ４５ 小信号排他的ＯＲ回路 ４７ レベル・シフト回路 ４８ インバータ ４９〜５２，５８，５９ Ｐチャネル・トランジスタ ５４〜５７ Ｎチャネル・トランジスタ ６０，６５ レベル・シフト回路 ６１ ＮＰＮバイポーラ・トランジスタ ６２〜６４ Ｎチャネル・トランジスタ ６６ ＮＰＮバイポーラ・トランジスタ ６７〜６９ Ｎチャネル・トランジスタ ７５ コンダクタ ７６ プリチャージド・ワイヤードＮＯＲ論理回路 ７７，７８ Ｎチャネル・トランジスタ ８０ ラッチ回路 ８１ Ｐチャネル・トランジスタ ８２ Ｎチャネル・トランジスタ ８４ ＮＯＲ論理ゲート ８５ インバータ ９０ ワイヤードＯＲ回路 ９１ レベル・シフト回路 ９２ ラッチ ９３，９４ ＮＰＮトランジスタ ９５〜９７ Ｎチャネル・トランジスタ ９８ Ｐチャネル・トランジスタ ９９ コンダクタ １０１ ノード １０９ インバータ １１０〜１１３ Ｎチャネル・トランジスタ １１４ インバータ １１５，１１６ Ｐチャネル・トランジスタ １１７，１１８ Ｎチャネル・トランジスタ １１９，１２０ インバータ １３０ 多重ウェイ・セット連想型集積キャッシュ １３１ キャッシュＴＡＧ ＲＡＭ １３２，１３３ バンク １３５，１３７ 比較器 １４０ データＲＡＭ １４１，１４２，１４３ バンク １４４ マルチプレクサ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリ・セル（２６）であって、
    前記複数のメモリ・セルは、所定ビット数のＴＡＧアド
    レスを格納し、アドレスを受けることに応答して、前記
    所定のビット数の格納済みＴＡＧアドレスを与える、複
    数のメモリ・セル（２６）；前記複数のメモリ・セルに
    結合され、前記格納済みＴＡＧアドレスのＴＡＧアドレ
    ス・ビットの論理状態を入力ＴＡＧアドレス・ビットの
    論理状態と比較し、それに応答して、所定の論理状態の
    一致信号を与える、小信号排他的ＯＲ論理回路（３
    ３）；前記小信号排他的ＯＲ論理回路（３３）に結合さ
    れ、前記一致信号を受けることに応答して、増幅された
    一致信号を与える、センス増幅器（３６）；および前記
    センス増幅器（３６）に結合され、前記増幅された一致
    信号の論理状態を前記入力ＴＡＧアドレス・ビットと比
    較し、前記ＴＡＧアドレス・ビットの論理状態に相当す
    る論理状態を有するデータ信号を与える、排他的ＯＲ論
    理回路（３０）；によって構成されることを特徴とする
    キャッシュＴＡＧ ＲＡＭ（２５）。
  2. 【請求項２】 データ処理システムによって利用される
    データを格納するキャッシュ・メモリ（１４０）；前記
    キャッシュ・メモリ（１４０）に格納されたデータのア
    ドレス位地に対応するＴＡＧアドレスを格納するメモリ
    ・セルのＴＡＧアレイ（２６）であって、ＴＡＧアドレ
    スは、所定のビット数を有し、前記ＴＡＧアレイ（２
    ６）は、入力アドレスを受けることに応答して前記ＴＡ
    Ｇアドレスを与える、ＴＡＧアレイ（２６）；前記ＴＡ
    Ｇアレイ（２６）に結合され、前記ＴＡＧアドレスのＴ
    ＡＧアドレス・ビットに対応するデータ信号を受ける入
    力端子を有し、前記データ信号の論理状態を入力ＴＡＧ
    アドレス信号の論理状態と比較して、それに応答して、
    所定の論理状態の一致信号を出力端子において与える、
    小信号排他的ＯＲ論理回路（３３）；および前記小排他
    的ＯＲ論理回路（３３）の前記出力端子に結合された入
    力端子を有するＣＭＯＳレベル排他的ＯＲ論理回路（３
    ０）であって、前記ＣＭＯＳレベル排他的ＯＲ論理回路
    （３０）は、前記一致信号の論理状態を前記入力ＴＡＧ
    アドレス信号の論理状態と比較し、前記ＴＡＧアドレス
    ・ビットの論理状態に対応する論理状態を有するＣＭＯ
    Ｓレベルの出力データ信号を与える、ＣＭＯＳレベル排
    他的ＯＲ論理回路（３０）；によって構成されることを
    特徴とする集積キャッシュ（１３０）。
  3. 【請求項３】 データ処理システムによって利用される
    データを格納するキャッシュ・メモリ（１４０）；前記
    キャッシュ・メモリ（１４０）に格納されたデータのア
    ドレス位置に対応するＴＡＧアドレスを格納するメモリ
    ・セルのＴＡＧアレイ（２６）であって、ＴＡＧアドレ
    スは、所定のビット数を有し、前記ＴＡＧアレイは、入
    力アドレスを受けることに応答して前記ＴＡＧアドレス
    を与える、ＴＡＧアレイ（２６）；複数の小排他的ＯＲ
    論理回路（３３，３４）であって、前記複数の小排他的
    ＯＲ論理回路（３３，３４）のうち各小さい信号排他的
    ＯＲ回路（３３）は、前記複数のメモリ・セル（２６）
    に結合され、前記ＴＡＧアドレスのＴＡＧアドレス・ビ
    ットに相当するデータ信号を受ける入力端子を有し、各
    小信号排他的ＯＲ回路（３３）は、前記データ信号の論
    理状態を入力ＴＡＧアドレス信号の論理状態と比較し、
    それに応答して、所定の論理状態の一致信号を出力端子
    において与える、複数の小信号排他的ＯＲ論理回路（３
    ３，３４）；および 複数のＣＭＯＳレベル排他的ＯＲ
    論理回路（３０，３１）であって、前記複数のＣＭＯＳ
    レベル排他的ＯＲ論理回路（３０，３１）のうちＣＭＯ
    Ｓレベル排他的ＯＲ論理回路（３０）は、前記小信号排
    他的ＯＲ論理回路（３３）のうち１つの出力端子に結合
    された入力端子を有し、前記ＣＭＯＳレベル排他的ＯＲ
    論理回路（３０）は、前記一致信号の論理状態を前記入
    力ＴＡＧアドレス信号の論理状態と比較し、それに応答
    して、前記ＴＡＧアドレス・ビットの論理状態に対応す
    る論理状態を有するＣＭＯＳレベルの出力データ信号を
    与える、複数のＣＭＯＳレベル排他的ＯＲ論理回路（３
    ０，３１）；によって構成されることを特徴とする集積
    キャッシュ（１３０）。
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