JPH0897238A

JPH0897238A - 半導体素子及びその製造方法

Info

Publication number: JPH0897238A
Application number: JP23839594A
Authority: JP
Inventors: Taku Marukawa; 卓丸川; Hiroyuki Nakano; 浩之中野
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1993-09-07
Filing date: 1994-09-05
Publication date: 1996-04-12

Abstract

(57)【要約】【目的】複雑な工程及び複雑な構造を必要とせず、安
価で、かつ容易にショットキー電極の耐圧を向上させ、
ショットキー電極のリーク電流を低減することができる
半導体素子の製造方法を提供する。【構成】化合物半導体基板１上部の能動層２の上にソ
ース電極３及びドレイン電極４を形成する。ソース及び
ドレイン電極３，４間において能動層２にプラズマ処理
を施して改質層２ａを形成し、当該改質層２ａの上にシ
ョットキー接合するゲート電極７ａを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体素子及びその製
造方法に関する。特に、本発明は、ＧａＡｓＭＥＳＦＥ
Ｔ、ＨＥＭＴ等の電界効果型トランジスタやショットキ
バリアダイオード等のショットキー接合をなす電極を有
する半導体素子とその製造方法に関する。

【０００２】

【従来の技術】

（ＧａＡｓＭＥＳＦＥＴ）ＧａＡｓショットキーゲート
電界効果トランジスタ（以下、ＧａＡｓＭＥＳＦＥＴと
記す）は、その優れた高周波特性（高速性）により、高
周波増幅素子等の高周波帯の高出力用半導体素子として
使用されている。

【０００３】一般的に、ＧａＡｓＭＥＳＦＥＴは、Ｇａ
Ａｓ基板の能動層の表面に存在する高密度の表面欠陥準
位や、ゲート電極直下の能動層の電界集中等の影響によ
り、ドレイン耐圧、ゲート耐圧が低いという問題があ
る。特に高出力用ＧａＡｓＭＥＳＦＥＴにとっては、ド
レイン耐圧やゲート耐圧を向上させることは、ＧａＡｓ
ＭＥＳＦＥＴの出力電力限界や信頼性等の性能向上のた
めに必要不可欠となっている。

【０００４】図１５（ａ）（ｂ）（ｃ）は一般的なＧａ
ＡｓＭＥＳＦＥＴ７１の製造方法を示す断面図である。
このＧａＡｓＭＥＳＦＥＴ７１では、半絶縁性ＧａＡｓ
基板４０の表面にｐ型不純物を注入してｐ能動層４１を
形成し、次いでｎ型不純物を注入してｎ能動層４２を形
成し、さらにソース領域及びドレイン領域にｎ型不純物
を注入してｎ能動層４２の両側にｎ⁺能動層４３を形成
した後（図１５（ａ））、ｎ⁺能動層４３の上にオーミ
ック金属を堆積させてソース電極４４及びドレイン電極
４５を設け（図１５（ｂ））、さらにｎ能動層４２をエ
ッチングして形成したリセス４６内にゲート電極４７を
設けている（図１５（ｃ））。

【０００５】このようにソース及びドレイン領域にｎ⁺
能動層４３を設けることによりドレイン電極４５近傍で
の電界を下げることができ、ドレイン耐圧を向上させる
ことができる。また、リセス４６を設けることにより、
ゲート電極４７及びドレイン電極４５近傍での電界集中
を分散させ、電界を下げることによってドレイン耐圧及
びゲート耐圧を向上させることができる。

【０００６】しかしながら、図１５（ｃ）に示すような
構造では、その耐圧が十分であるとは言えなかった。こ
のため、特に高出力用ＧａＡｓＭＥＳＦＥＴでは、ＬＤ
Ｄ（Lightly Doped Drain）構造や多段リセス構造によ
る耐圧性の向上を含め、トンネリングの抑制、バリアハ
イトの改善、能動層での電界集中の緩和など様々な方法
によるゲート耐圧の向上、リーク電流の低減が、検討、
実施されている。具体的な方法としては、ゲート電極
の金属を選定することによるバリアハイトの改善、Ｇ
ａＡｓ基板の界面に特殊な処理を施すことによるゲート
耐圧の向上、ＧａＡｓ基板の能動層上に緩衝層を設け
ることによるゲート耐圧の向上等が挙げられる。

【０００７】例えば、図１６にＬＤＤ構造を示す。この
ＬＤＤ構造のＧａＡｓＭＥＳＦＥＴ７２では、ゲート電
極４７の設けられているｎ能動層４２とソース及びドレ
イン電極４４，４５の設けられているｎ⁺能動層４３と
の間にｎ⁺能動層４３よりもキャリア濃度の小さなｎ′
層４８が形成されているので、ｎ⁺能動層４３とｎ能動
層４２との界面の電界強度が大きくなり過ぎるのを防止
し、ドレイン耐圧とゲート耐圧を向上させることができ
る。

【０００８】また、図１７に示すものはＧａＡｓ基板の
能動層上に緩衝層を設けたものであって、緩衝層とし
て、ＧａＡｓ基板５１の能動層５２上に、表面アンドー
プ層（１層）５３を形成した構造のＧａＡｓＭＥＳＦＥ
Ｔ７３である。

【０００９】図１７に示すＧａＡｓＭＥＳＦＥＴ７３
は、以下の製造プロセスにて作製される。まず、能動層
５２上に表面アンドープ層５３を形成し、その上にｎ型
低抵抗層５４を形成したＧａＡｓ基板５１上に、オーミ
ック性のソース電極５６及びドレイン電極５７を形成
し、ソース電極５６とドレイン電極５７間にはＳｉＯ₂
の酸化膜５５を形成する。次にパターニングされたレジ
スト膜（図示せず）をマスクとして、ドライエッチング
により、酸化膜５５を開口し、ゲート埋め込み深さに相
当するエッチングを行う。次にリセス長まで酸化膜５５
をサイドエッチングし、所望の深さまでリセスエッチン
グを行う。最後に、Ａｌ／Ｔｉ／ＷＳｉ等を蒸着した
後、リフトオフしてショットキー接合をなすゲート電極
５８を形成する。なお、図１７では、ゲート電極５８
は、表面アンドープ層５３を貫通して能動層５２の上に
形成されているが、ゲート電極５８が表面アンドープ層
５３上に形成される場合もある。

【００１０】上記のような表面アンドープ層５３を有す
るＧａＡｓＭＥＳＦＥＴ７３では、ゲート−ドレイン間
やゲート−ソース間でのチャンネル狭窄による電流リミ
ットがなく、ＬＤＤ構造や多段リセス構造とほぼ同様の
効果が得られる。加えて、界面準位による表面の影響は
表面アンドープ層５３内で緩衝され、ゲート耐圧等の向
上が図られている。

【００１１】しかしながら、上記のようなＬＤＤ構造や
多段リセス構造を有する従来のＧａＡｓＭＥＳＦＥＴで
は、構造が複雑であるためにその製造工程も複雑とな
り、製造加工工程における制御性や信頼性に難があり、
実用化が困難であるという問題がある。同じように、上
記図１７に示したようなＧａＡｓＭＥＳＦＥＴ７３で
は、表面アンドープ層の形成、ＲＩＥ（リアクティブイ
オンエッチング）等のドライエッチング、サイドエッチ
ング等の多くの複雑な工程を要し、その制御も難しく、
製造コストが高くなるという問題がある。また、この従
来例以外のいずれの方法においても、複雑な工程、複雑
な構造を必要としている。

【００１２】上記従来例のうちでは、図１７に示したＧ
ａＡｓＭＥＳＦＥＴ７３が最も高出力、高効率を達成し
ていると考えられる。この従来例では、すでに説明した
ように、能動層５２、表面アンドープ層５３、ｎ型低抵
抗層５４をエピタキシャル成長技術を用いて形成してい
る。このようにエピタキシャル成長技術を用いた場合に
は、高抵抗である表面アンドープ層５３が、オーミック
電極（ソース電極４４やドレイン電極４５）と能動層５
２の間に必ず存在することになり、チャネルに直列とな
った寄生抵抗が増大する。

【００１３】一方、ＦＥＴ（電界効果トランジスタ）の
出力については、一般に以下のことがいえる。図１８は
ＦＥＴの静特性（ソース−ドレイン間電圧Ｖdsに対する
ドレイン電流Ｉd）と負荷線オを示す図である。ＦＥＴ
をＡ級動作させたときの最大出力電力Ｐ₀maxは、図１８
に示す最大電流Ｉmax、ニー電圧（knee電圧；屈曲部分
の電圧）Ｖknee、降伏電圧ＢＶdsを用いて次式のように
表わすことができる。Ｐ₀max＝Ｉmax（ＢＶds−Ｖknee）／８ …… この式によれば、最大出力Ｐ₀maxを大きくするために
は、Ｉmax、ＢＶdsを大きくし、Ｖkneeを小さくすれば
よい。一般に、最大電流Ｉmaxを大きくしたり、ニー電
圧Ｖkneeを小さくしたりするためには、素子の低抵抗化
が図られるが、一方で、降伏電圧ＢＶdsを大きくして高
耐圧化するための施策は高抵抗化につながる。よって、
これらの値は、独立に決定することはできない。

【００１４】図１７のＧａＡｓＭＥＳＦＥＴ７３の場合
についてみれば、表面アンドープ層５３を挿入すること
により、降伏電圧ＢＶdsを大きくして高耐圧化できる。
しかし、前述したようにチャネルに直列な抵抗成分が増
大することに起因し、表面アンドープ層５３を挿入しな
い場合に比べて最大電流Ｉmaxは減少し、ニー電圧Ｖkne
eは増大する。よって、最大出力Ｐ₀maxを有効に増大さ
せることができないことになる。また、最近の携帯機器
等に対応するためには、最大電流Ｉmaxを大きくし、ニ
ー電圧Ｖkneeを小さくして、素子を低消費電力、低電圧
にしなければならない。従って、図１７のような構造の
ＧａＡｓＭＥＳＦＥＴによる高耐圧化では、このような
要請に対応できない。また、ここでは最大出力について
述べたが、効率についても同様な制限があった。

【００１５】（ショットキーバリアダイオード）また、
半導体と金属との間のショットキー接合を利用した半導
体素子としては、ショットキーバリアダイオードがあ
る。図１９（ａ）（ｂ）（ｃ）は従来のショットキーバ
リアダイオード７４の製造方法を示す断面図であって、
ｎ⁺ＧａＡｓ基板６１の上にキャリア濃度の小さなｎ能
動層６２を形成し（図１９（ａ））、ｎ能動層６２の上
にｎ能動層６２とショットキー接合するショットキー電
極６３を形成し（図１９（ｂ））、ｎ⁺ＧａＡｓ基板６
１の下面にオーミック電極６４を形成されている（図１
９（ｃ））。しかして、ショットキー電極６３の下には
半導体−金属接触によりフェルミ準位を一致させるため
に空乏層が発生しており、ショットキー電極６３とオー
ミック電極６４間に逆方向電圧を印加すると、ショット
キー電極６３直下の空乏層のために逆方向電流が流れる
ことができず、整流特性を示す。

【００１６】しかし、このショットキーバリアダイオー
ド７４に順方向電流を流すためには、空乏層の電位障壁
を十分に低くする必要がある。空乏層の電位障壁を小さ
くするための印加電圧は全て順方向の電圧降下として寄
与するために順方向電圧が大きくなる。ＧａＡｓショッ
トキーバリアダイオードは高周波特性に優れているが、
このような理由によりシリコンダイオードに比べて順方
向電圧が大きく、電力損失が大きいという問題がある。

【００１７】また、ある一定以上の逆方向電圧を印加す
ると、電子−正孔対の発生によりアバランシェ降伏が起
こり、逆方向電圧印加時の耐圧はこのアバランシェ降伏
によって決まる。ショットキーバリアダイオードでは、
この逆方向電圧印加時の耐圧が低いという問題があっ
た。この逆方向耐圧を向上させるためには、ＧａＡｓ基
板の不純物濃度を小さくすればよいが、不純物濃度を減
少させると、順方向電流が小さくなり、ダイオードの特
性上大きな問題となる。

【００１８】

【発明が解決しようとする課題】本発明は、叙上の従来
例の問題点に鑑みてなされたものであり、半導体と金属
とのショットキー接合を利用した半導体素子の特性を向
上させることを目的としてなされたものである。特に、
本発明の目的とするところは、耐圧性を向上させた上記
のような従来の半導体素子等の問題点を解消し、複雑な
工程及び複雑な構造を必要とせず、安価で、かつ容易に
ショットキー電極の耐圧を向上させ、ショットキー電極
のリーク電流を低減させることができるＧａＡｓＭＥＳ
ＦＥＴ等の半導体素子とその製造方法を提供することに
ある。また、本発明の目的とするところは、ショットキ
ー接合を利用したショットキーバリアダイオード等の半
導体素子の順方向電流電圧特性または逆方向電流電圧特
性を向上させることにある。

【００１９】

【課題を解決するための手段】本発明による半導体素子
は、化合物半導体基板上部に形成された能動層とショッ
トキー接合をなすショットキー電極を有する半導体素子
において、前記能動層のショットキー電極が形成された
領域及びその近傍のうち少なくとも一部に、改質層が形
成されていることを特徴としている。

【００２０】この改質層は、高抵抗層であって、また、
例えばプラズマ処理によって形成することができる。

【００２１】特に、前記改質層は、能動層のショットキ
ー電極が形成された領域を含む領域に形成されているの
が好ましい。

【００２２】また、この半導体素子としては、能動層の
上にショットキー電極と２つのオーミック電極を形成さ
れた電界効果型のトランジスタ素子であってもよい。

【００２３】あるいは、能動層の上にショットキー電極
を形成されたショットキーバリア型のダイオード素子で
あってもよい。その場合、改質層は、ショットキー電極
の外周部の直下領域もしくは外周部と隣接する領域に形
成することができる。また、改質層は、ショットキー電
極の直下領域もしくは当該直下領域よりも小さな領域に
形成することもできる。あるいは、改質層は、ショット
キー電極の直下領域もしくは当該直下領域よりも大きな
領域に形成してもよい。

【００２４】また、本発明による半導体素子の製造方法
は、化合物半導体基板上部に能動層を形成し、該能動層
とショットキー接合をなすショットキー電極を設けた半
導体素子の製造方法において、前記能動層のショットキ
ー電極を形成しようとする領域及びその近傍のうち少な
くとも一部に、プラズマ処理を施して改質した後、当該
改質層に接触または隣接させるようにしてショットキー
電極を前記能動層上に形成することを特徴としている。

【００２５】特に、この製造方法においては、能動層の
ショットキー電極が形成される領域及びその近傍にプラ
ズマ処理を施して能動層に改質層を形成した後、この改
質層上にショットキー電極を形成するのが好ましい。

【００２６】

【作用】本発明によれば、ショットキー電極が形成され
た領域及びその近傍のうち少なくとも一部において、能
動層に改質層（改質された高抵抗層）を設けることによ
って半導体素子の素子特性を改善できた。これは、能動
層及び能動層表面の改質により、能動層のショットキー
電極直下及びその近傍の少なくとも一部にキャリア濃度
の減少や、表面準位密度の変化が起こったことによるも
のと推測される。また、ショットキー電極の端部での電
界集中も緩和されていると推測される。

【００２７】能動層にプラズマ処理を施して改質層を形
成すれば、簡単な方法によって改質層を設けることがで
きるので、半導体素子の構造や製造工程等が複雑になる
こともなく、簡易な手段によって素子特性を改善するこ
とができる。

【００２８】例えば、能動層のショットキー電極が形成
された領域を含む領域に改質層を形成された電界効果型
のトランジスタ素子においては、キャリア密度が減少
し、表面準位密度の変化が引き起こされたものと推測さ
れ、この結果、ゲート電極の下に薄い高抵抗層が形成さ
れ、ゲート耐圧等に大きな影響を与えるといわれる表面
準位の影響を抑制することができる。この結果、ゲート
耐圧を向上させ、またゲートのリーク電流を小さくする
など、素子特性を改善することができる。

【００２９】また、ショットキーバリア型のダイオード
素子において、ショットキー電極の外周部の直下領域も
しくは外周部と隣接する領域に改質層を形成すれば、シ
ョットキー電極の端における電界集中を緩和することが
でき、ダイオード素子の逆方向特性を改善することがで
きる。

【００３０】また、ショットキーバリア型のダイオード
素子において、ショットキー電極の直下領域もしくは当
該直下領域よりも小さな領域に改質層を形成すれば、バ
リアハイトを小さくでき、ダイオード素子の順方向特性
を改善することができる。

【００３１】また、ショットキーバリア型のダイオード
素子において、ショットキー電極の直下領域もしくは当
該直下領域よりも大きな領域に改質層を形成すれば、ダ
イオード素子の順方向特性及び逆方向特性を共に改善す
ることができる。

【００３２】

【実施例】以下、図面を参照して、本発明の実施例を説
明する。なお、図において、同一部分には同一符号を付
す。

【００３３】（第１の実施例）図１（ａ）〜（ｅ）は本
発明の一実施例によるＧａＡｓＭＥＳＦＥＴの製造方法
を示す断面図である。まず、図１（ａ）に示すように、
半絶縁性ＧａＡｓからなる半導体基板１上部に、イオン
注入法あるいはＭＢＥ法等により能動層２（キャリア濃
度約１×１０¹⁷ｃｍ^-3）を形成する。次に、ホトリソグ
ラフィ法等により能動層２の上にレジスト（図示せず）
をパターニングした後、Ａｕ−Ｇｅ／Ｎｉ系の金属を蒸
着しリフトオフして能動層２上にソース電極３及びドレ
イン電極４を形成し、ソース電極３及びドレイン電極４
を熱処理して合金化する。

【００３４】次に、同図（ｂ）に示すように、半導体基
板１、ソース電極３及びドレイン電極４を覆うように下
層レジスト膜５を形成する。次に、下層レジスト膜５上
に再度レジストを塗布、焼き付けした後、露光、現像
し、所定パターンの上層レジスト膜６を形成する。こう
して形成された上層レジスト膜６にはゲート電極形成領
域において窓８ａが開口されている。

【００３５】次に、同図（ｃ）に示すように、上層レジ
スト膜６をマスクとして、下層レジスト膜５をドライエ
ッチングし、窓８ａの下に窓８ａよりも若干広い窓８ｂ
を開口する。その後、窓８ａ，８ｂを通して半導体基板
１にプラズマ処理（図において、矢印は、プラズマ照射
の方向を示す）を行う。このプラズマ処理により、ゲー
ト電極形成領域及びその周辺部の能動層２に改質層２ａ
が形成される。したがって、ドライエッチング後に連続
して改質層２ａを形成することも可能である。

【００３６】このプラズマ処理は例えばＲＩＥ装置を用
いて実施することができる。また、プラズマ源となるガ
ス種は、Ｏ₂、Ｎ₂、Ａｒ、ＣＦ₄、ＣＨＦ₃、Ｈ₂等のガ
スを始めとして、プラズマ源となるガスであれば任意の
ガスを用いることができる。あるいは、これらのガスを
複数組合せたものであってもよい。

【００３７】次に、同図（ｄ）に示すように、能動層２
の改質層２ａのリセスエッチングを行い、続いて半導体
基板１を６Ｎ−ＨＣｌ（６規定の塩酸）に１分間浸漬し
て改質層２ａの表面に形成された酸化膜（図示せず）を
除去した後、Ｔｉ／Ｐｔ／ＡｕまたはＡｌ等からなる金
属を蒸着し、金属膜７を形成する。

【００３８】最後に、同図（ｅ）に示すように、リフト
オフにより、金属膜７の不要部分を下層レジスト膜５及
び上層レジスト膜６とともに除去し、リセス９内にゲー
ト電極７ａを形成し、目的とするＧａＡｓＭＥＳＦＥＴ
３１を得る。

【００３９】以上説明したように、このＧａＡｓＭＥＳ
ＦＥＴ３１及びその製造方法の特徴とするところは、シ
ョットキー接合をなすゲート電極７ａ直下及びその近傍
にプラズマ処理を施すことにより、能動層２にプラズマ
処理による改質層２ａを形成することにある。したがっ
て、上記実施例において、プラズマ処理の工程以外の他
の工程は、従来の工程と同様である。

【００４０】なお、上記実施例では、リセスエッチング
前にプラズマ処理を行ったが、これに限ることはなく、
リセスエッチング後にプラズマ処理を行い、その後半導
体基板を６Ｎ−ＨＣｌ（６規定の塩酸）に１分間浸漬し
て改質層の表面に形成された酸化膜を除去し、ついでそ
の上にゲート電極を形成してもよい。また、リセスエッ
チングを行わない構造のものでもよく、上記図１（ｃ）
で説明したプラズマ処理を行った後、改質層の表面に形
成された酸化膜を除去し、リセスエッチングを行わずに
ゲート電極を形成した構造のものでもよい。

【００４１】（第１の実施例の測定結果）上記実施例の
特性を調べるため、プラズマ源となるガス種としてＯ₂
ガスを用いて、表１に示す条件下でＲＩＥ装置によりプ
ラズマ処理を施し、上記実施例のＧａＡｓＭＥＳＦＥＴ
を作製した。

【００４２】

【表１】

【００４３】また、プラズマ処理を施さない点以外では
実施例と同様の条件で、従来の製法により従来例のＧａ
ＡｓＭＥＳＦＥＴを作製した。そして、ゲート−ドレイ
ン間に逆バイアスの電圧（Ｖgd＝−１２Ｖ；ソース開
放）を印加した時のゲート電流Ｉgを測定した。また、
ゲート−ソース間電圧Ｖgsを０Ｖとし、ソース−ドレイ
ン間に電圧Ｖds＝９Ｖを印加した時のゲート電流Ｉgを
測定した。なお、実施例、従来例いずれのＧａＡｓＭＥ
ＳＦＥＴも、ゲート長：０.５μｍ、ゲート幅：３００
μｍ、リセス深さ：０.１５μｍであった。この測定の
結果、表２に示すように、本実施例のＧａＡｓＭＥＳＦ
ＥＴは、従来の製法によるものに比べて、逆バイアス電
圧印加時のゲート電流Ｉgは約１／１０となり大幅に減
少している。つまり、ゲート耐圧が大幅に向上している
ことが分かる。また、ゲート−ソース間電圧Ｖgsを０Ｖ
とし、ソース−ドレイン間にＶds＝９Ｖの電圧を印加し
た時のゲート電流Ｉgも約１／５０と大幅に低減されて
いる。すなわち、従来例の図１７に示したような能動層
上に表面アンドープ層を形成したＧａＡｓＭＥＳＦＥＴ
と同等以上のゲート耐圧を得ることができた。

【００４４】

【表２】

【００４５】また、本実施例のＧａＡｓＭＥＳＦＥＴで
は、相互コンダクタンス（ｇ_m）、遮断周波数（ｆ_t）等
の素子特性の劣化も見られず、従来の製法によるものと
同等の特性が確認された。

【００４６】さらに、プラズマ処理条件のＲＦパワーを
８０Ｗ、処理時間を１０分として同様な測定を行なった
が、その場合にも、表１に示す条件で行なった場合とほ
ぼ同様の効果が確認された。

【００４７】このようにして半導体基板１にプラズマ処
理を施すと、能動層２が改質され、能動層２のゲート電
極７ａ直下及びその近傍のキャリア密度が減少し、表面
準位密度の変化が引き起こされたものと推測され、この
結果、ゲート電極７ａの下に薄い高抵抗層が形成され、
ゲート耐圧等に大きな影響を与えるといわれる表面準位
の影響を緩和することができる。同時に、ゲート電極７
ａやドレイン電極４の端部での電界集中を緩和すること
ができる。この結果、ＧａＡｓＭＥＳＦＥＴ３１のゲー
ト耐圧を向上させ、またゲートのリーク電流を小さくす
るなど、ＧａＡｓＭＥＳＦＥＴの特性を改善することが
できる。

【００４８】（第２の実施例）図２（ａ）〜（ｄ）は本
発明の別な実施例の製造方法を示す断面図であって、こ
こに示されている半導体素子はソース及びドレイン領域
に高キャリア濃度のｎ+能動層を形成されたＧａＡｓＭ
ＥＳＦＥＴ３２である。

【００４９】まず、図２（ａ）に示すように、液体封止
引上げ（ＬＥＣ）法によって作製された半絶縁性ＧａＡ
ｓからなる半導体基板１１上部に、ｎ能動層１２を形成
し、さらにｎ能動層１２の両側に高キャリア濃度のｎ⁺
能動層１３を選択的に形成する。例えば、イオン注入法
により、半導体基板１１の上部に打込みエネルギー８０
ｋｅＶ、打込みキャリア密度６×１０¹²ｃｍ^-2でｎ型イ
オンを打込んでｎ能動層１２を形成した後、ｎ⁺能動層
１３を形成しようとする領域を除く領域をレジスト（図
示せず）で覆い、このレジストをマスクとして打込みエ
ネルギー１２０ｋｅＶ、打込みキャリア密度２×１０¹³
ｃｍ^-2でｎ能動層よりも深くｎ型イオンを打込み、ソー
ス電極及びドレイン電極を形成する領域の下にｎ⁺能動
層１３を形成する。

【００５０】次に、図２（ｂ）に示すように、ｎ⁺能動
層１３の上にＡｕ−Ｇｅ／Ｎｉ系等のオーミック金属を
蒸着してソース電極１４及びドレイン電極１５を形成
し、両電極１４，１５を熱処理して合金化する。この
後、図２（ｃ）に示すように、ソース及びドレイン電極
１４，１５をマスクとし、ＲＩＥ装置等を用いて、両電
極１４，１５間のｎ能動層１２及びｎ⁺能動層１３にプ
ラズマを照射し、改質層１６を形成する。こうしてプラ
ズマ処理を施して改質層１６を形成することにより、第
１の実施例と同様にｎ能動層１２及びｎ⁺能動層１３の
表面近傍の準位密度の変化が引き起こされたものと推測
され、この結果、半導体基板１１本来の固有の準位を補
償し、表面準位の影響を緩和することができる。なお、
この場合も、プラズマ源となるガスは、Ｏ₂、Ｎ₂、Ａ
ｒ、ＣＦ₄、ＣＨＦ₃、Ｈ₂等のガスはもちろんのこと、
プラズマ源となるガスであれば任意のガスを用いること
ができる。あるいは、これらのガスを複数組合せたもの
であってもよい。

【００５１】次に、図２（ｄ）に示すように、半導体基
板１１を６Ｎ−ＨＣｌ（６規定の塩酸）に１分間浸漬し
て改質層１６の表面に形成された酸化膜（図示せず）を
除去した後、ｎ能動層１２の上の改質層１６に形成され
たリセス１７内にＴｉ／Ｐｔ／ＡｕまたはＡｌ等からな
るゲート電極１８を形成し、目的とするＧａＡｓＭＥＳ
ＦＥＴ３２を得る。この際、リセス１７を形成するため
のリセスエッチングは、プラズマ照射した後に行なって
もよいし、あるいは、リセスエッチングを行なってから
プラズマ照射してもよい。

【００５２】このようにしてｎ⁺能動層１３を有するタ
イプのＧａＡｓＭＥＳＦＥＴにおいても、第１の実施例
のＧａＡｓＭＥＳＦＥＴと同様、ゲート耐圧を向上さ
せ、リーク電流を減少させることができる。

【００５３】（第２の実施例の測定結果）上記実施例の
特性を調べるため、プラズマ源となるガス種としてＯ₂
ガスを用い、表３に示す条件下でＲＩＥ装置によりプラ
ズマ処理を施し、上記実施例のＧａＡｓＭＥＳＦＥＴを
作製した。また、プラズマ処理を施さない点以外では実
施例と同様の条件で、従来の製法により従来例のＧａＡ
ｓＭＥＳＦＥＴを作製した。なお、実施例、従来例いず
れのＧａＡｓＭＥＳＦＥＴも、ゲート長：０.５μｍ、
ゲート幅：１００μｍ、ｎ⁺能動層間の間隔：２.５μｍ
とした。

【００５４】

【表３】

【００５５】そして、ゲート−ドレイン間電圧Ｖgdとゲ
ート電流Ｉgとの関係を測定した。このゲート電流電圧
特性曲線を図３に示す。図３において実線で示したもの
が実施例のゲート電流電圧特性曲線イ、破線で示したも
のが従来例のゲート電流電圧特性曲線ロである。図３か
ら分かるように、実施例によれば、従来例よりもゲート
耐圧が向上しており、リーク電流を減少させることがで
きる。また、ソース−ドレイン間の電圧Ｖdsに対するゲ
ート電流Ｉgの変化を測定した。この測定結果を図４に
示す。図４において実線で示したものが実施例のゲート
電流ハ、破線で示したものが従来例のゲート電流ニであ
る。図４から分かるように、実施例では、従来例よりも
ゲート電流が減少している。さらに、ゲート−ソース間
電圧Ｖgsを０Ｖとし、ソース−ドレイン間の電圧Ｖdsに
対するドレインコンダクタンスｇdの変化を測定した。
これらの測定結果を図５に示す。図５において、実線で
示したものが実施例のドレインコンダクタンスｇdを示
す曲線ホ、破線で示したものが従来例のドレインコンダ
クタンスｇdを示す曲線ヘである。図５から分かるよう
に、実施例においては、ドレインコンダクタンスｇdの
ピーク（図５の○印の箇所）を与えるドレイン−ソース
間電圧Ｖdsの値が大きくなっており、これは内部電界の
集中が緩和されていることを意味している。これらの測
定結果から、本発明のＧａＡｓＭＥＳＦＥＴによれば、
出力電力を大きくし、信頼性等を大幅に向上できること
が分かる。

【００５６】（第３の実施例）図６は本発明のさらに別
な実施例を示す断面図であって、ここに示されている半
導体素子もソース及びドレイン領域に高キャリア濃度の
ｎ⁺能動層１３を形成されたＧａＡｓＭＥＳＦＥＴ３２
ａである。このＧａＡｓＭＥＳＦＥＴ３２ａは、ＧａＡ
ｓＭＥＳＦＥＴ３２と比較して、リセス１７が設けられ
ておらず、素子表面が平らになっている。また、ｎ能動
層１２のゲート電極１８よりも若干広い領域にプラズマ
を照射して改質層１６を形成している。なお、１１ａは
ｐ層である。

【００５７】本発明は、この実施例のＧａＡｓＭＥＳＦ
ＥＴ３２ａや図１（ｅ）に示す実施例のＧａＡｓＭＥＳ
ＦＥＴ３１などのように素子のゲート近傍にのみプラズ
マ処理して高抵抗領域（改質層２ａ，１６）を形成する
ことを特徴としており、これにより高耐圧化することが
可能である。このような構造においては、従来例のＧａ
ＡｓＭＥＳＦＥＴ７３で問題となっている、チャネルと
直列に存在する寄生抵抗を低く抑えることができる。さ
らに、プラズマ処理する領域以外については、イオン注
入法等を用いて低抵抗化を実現することが可能であり、
高耐圧化と低抵抗化を独立に実現できる。このことは、
前記式において、最大電流Ｉmax、降伏電圧ＢＶdsを
大きくし、独立に、かつ同時に、ニー電圧Ｖkneeを小さ
くすることができるということであり、ＭＥＳＦＥＴの
高出力化、高効率化において非常に有効である。また、
本発明によれば、従来例として挙げているＬＤＤ構造や
多段リセス構造と同時に用いることが可能であり、従来
例の効果にさらに本発明の効果を付加することも可能で
ある。

【００５８】また、素子を部分的に高抵抗化する場合、
エピタキシャル成長技術を用いると、半導体層の平面構
造を作ることができない。これに対し、本発明のよう
に、プラズマ処理技術を用いる方法では、フォトリソグ
ラフィ技術を組合せることで平面構造を自由に作ること
ができる。よって、平面構造において、素子を部分的に
高抵抗化することが可能であり、必要となる部分にのみ
処理を施して高抵抗化することができる。

【００５９】（第４の実施例）図７（ａ）〜（ｅ）は本
発明のさらに別な実施例によるショットキーバリアダイ
オード３３の製造方法を示す断面図である。まず、図７
（ａ）に示すように、不純物を高濃度にドープされたｎ
⁺ＧａＡｓ等の低抵抗の半導体基板２１の上にｎ能動層
２２をエピタキシャル成長させる。

【００６０】次に、図７（ｂ）に示すように、ｎ能動層
２２上に成膜されたレジスト２３にフォトリソグラフィ
を施してパターニングし、ショットキー電極形成予定領
域及びその外周領域に対応させてレジスト２３に窓２４
を開口する。

【００６１】ついで、図７（ｃ）に示すように、レジス
ト２３をマスクとして、ＲＩＥ装置等を用いてｎ能動層
２２にプラズマを照射し、ｎ能動層２２の表面に改質層
２５を形成する。このようにしてｎ能動層２２にプラズ
マ処理を行なうことにより、ｎ能動層２２の表面近傍を
改質することができる。これにより、ｎ能動層２２の表
面準位の変化が引き起こされたものと推測され、この結
果、半導体基板２１本来の固有の準位を補償し、表面準
位の影響を緩和することができる。この場合、プラズマ
源となるガスは、Ｏ₂、Ｎ₂、Ａｒ、ＣＦ₄、ＣＨＦ₃、Ｈ
₂等のガスはもちろんのこと、プラズマ源となるガスで
あれば任意のガスを用いることができる。あるいは、こ
れらのガスを複数組合せたものであってもよい。

【００６２】こうしてｎ能動層２２にプラズマを照射し
た後、レジスト２３を剥離する。この後、半導体基板２
１の上に再度別なレジスト（図示せず）を成膜し、フォ
トリソグラフィにより当該レジストにショットキー電極
形成予定領域に対応させて窓を開口する。ついで、半導
体基板２１を６Ｎ−ＨＣｌ（６規定の塩酸）に１分間浸
漬して改質層２５の表面に形成された酸化膜（図示せ
ず）を除去した後、当該レジストの上からＴｉ／Ｐｔ／
Ａｕ等の電極材料を蒸着し、図７（ｄ）に示すようにリ
フトオフによってショットキー電極２６を形成する。こ
うして改質層２５はショットキー電極２６直下及びその
周囲のショットキー電極２６よりも広い領域に形成さ
れ、ショットキー電極２６の端部での電界集中が緩和さ
れる。

【００６３】最後に、図７（ｅ）に示すように、半導体
基板２１の下面にＡｕ−Ｇｅ／Ｎｉ等のオーミック電極
２７を設ける。

【００６４】（第４の実施例の測定結果）上記実施例の
特性を調べるため、プラズマ源となるガス種としてＯ₂
ガスを用い、表４に示す条件下でＲＩＥ装置によりプラ
ズマ処理を施し、上記実施例のショットキーバリアダイ
オードを作製した。また、プラズマ処理を施さない点以
外では実施例と同様の条件で、従来の製法により従来例
のショットキーバリアダイオードを作製した。さらに、
実施例と同様の条件で、ショットキー電極の直下の領域
にのみプラズマ処理を施した比較例（つまり、図１２
（ｅ）に示すようなショットキーバリアダイオード）の
ショットキーバリアダイオードを製作した。

【００６５】

【表４】

【００６６】そして、実施例、従来例および比較例につ
いて、ショットキーバリアダイオードの逆方向電流電圧
特性を調べた。この結果を図８に示す。図８の横軸はシ
ョットキー電極−オーミック電極間の印加電圧（逆方向
電圧）、縦軸はショットキー電極とオーミック電極間に
流れる電流の電流密度であって、実線で示すものが実施
例の特性曲線ト、破線で示すものが従来例の特性曲線
チ、一点鎖線で示すものが比較例の特性曲線リである。
図８に表われているように、この実施例によれば、ショ
ットキー電極の逆方向特性が大幅に改善され、逆耐圧が
大きくなっていることが明らかである。また、ショット
キー電極の直下にのみプラズマ照射した比較例と比較し
ても大幅に逆耐圧が向上している。

【００６７】しかして、この実施例では、改質層によっ
てショットキー電極の端部（外周部）の電界集中が緩和
される結果、ショットキーバリアダイオードの順方向特
性を低下させることなく逆方向特性が改善される。

【００６８】（第５の実施例）図９に本発明のさらに別
な実施例によるショットキーバリアダイオード３４の断
面図を示す。この実施例にあっては、ショットキー電極
２６の外周部分の直下近傍の領域にのみプラズマ処理を
施して改質層２５を形成している。

【００６９】このようなショットキーバリアダイオード
３４においても、改質層２５によってショットキー電極
２６の端部の電界集中を小さくすることができるので、
図７の実施例と同様、順方向特性を維持したままで逆方
向電流電圧特性の大幅な改善が見られる。

【００７０】（第６の実施例）図１０に本発明のさらに
別な実施例によるショットキーバリアダイオード３５の
断面図を示す。この実施例にあっては、ショットキー電
極２６の外側近傍においてのみプラズマ処理を施して改
質層２５を形成している。

【００７１】このようなショットキーバリアダイオード
３５においても、改質層２５によってショットキー電極
２６の端部の電界集中を小さくすることができるので、
図７の実施例と同様、順方向特性を維持したままで逆方
向電流電圧特性の大幅な改善が見られる。また、このよ
うな構造のショットキーバリアダイオード３５であれ
ば、ショットキー電極２６を形成した後で、プラズマ処
理を施して改質層２５を形成することもできる。

【００７２】（第７の実施例）図１１（ａ）〜（ｅ）は
本発明のさらに別な実施例によるショットキーバリアダ
イオード３６の製造方法を示す断面図である。これは、
図７（ｅ）のようなショットキーバリアダイオード３３
と同じ構造のショットキーバリアダイオード３６を製作
するための別な方法である。

【００７３】まず、図１１（ａ）のようなｎ⁺ＧａＡｓ
等の低抵抗半導体基板２１上のｎ能動層２２の上に、レ
ジスト２３を成膜し、さらにこのレジスト２３上に上層
レジスト２８を成膜する。

【００７４】次に、図１１（ｂ）に示すように、上層レ
ジスト２８にフォトリソグラフィを施してパターニング
し、ショットキー電極形成予定領域に対応させて上層レ
ジスト２８に窓２９を開口する。ついで、上層レジスト
２８をマスクとして下のレジスト２３をエッチングし、
上層レジスト２８の窓２９より大きな窓２４を下のレジ
スト２３に開口する。

【００７５】次に、図１１（ｃ）に示すように、窓２
９，２４を通してｎ能動層２２にプラズマ照射し、レジ
スト２３の窓２４内に露出している領域に改質層２５を
形成する。この後、半導体基板２１を６Ｎ−ＨＣｌ（６
規定の塩酸）に１分間浸漬して改質層２５の表面に形成
された酸化膜（図示せず）を除去した後、上層レジスト
２８の窓２９を通して改質層２５の上にＴｉ／Ｐｔ／Ａ
ｕ等の電極材料を蒸着し、リフトオフによって図１１
（ｄ）に示すようにショットキー電極２６を形成する。
ついで、図１１（ｅ）に示すように、半導体基板２１の
下面にＡｕ−Ｇｅ／Ｎｉ等のオーミック電極２７を設け
る。

【００７６】（第８の実施例）図１２（ａ）〜（ｅ）は
本発明のさらに別な実施例によるショットキーバリアダ
イオード３７の製造方法を示す断面図である。まず、図
１２（ａ）に示すように、不純物を高濃度にドープされ
たｎ⁺ＧａＡｓ等の低抵抗の半導体基板２１の上にｎ能
動層２２をエピタキシャル成長させる。

【００７７】次に、図１２（ｂ）に示すように、ｎ能動
層２２上に成膜されたレジスト２３にフォトリソグラフ
ィを施してパターニングし、ショットキー電極形成予定
領域に対応させてレジスト２３に窓２４を開口する。

【００７８】ついで、図１２（ｃ）に示すように、レジ
スト２３をマスクとして、ＲＩＥ装置等を用いてｎ能動
層２２にプラズマを照射し、ｎ能動層２２の表面に改質
層２５を形成する。このようにしてｎ能動層２２にプラ
ズマ処理を行なうことにより、ｎ能動層２２の表面近傍
を改質することができる。これは、ｎ能動層２２の表面
準位を変化させ、半導体基板２１本来の固有の準位を補
償し、表面準位の影響を緩和することができるためであ
ると推測される。この場合も、プラズマ源となるガス
は、Ｏ₂、Ｎ₂、Ａｒ、ＣＦ₄、ＣＨＦ₃、Ｈ₂等のガスは
もちろんのこと、プラズマ源となるガスであれば任意の
ガスを用いることができる。あるいは、これらのガスを
複数組合せたものであってもよい。

【００７９】こうしてｎ能動層２２にプラズマを照射し
て改質層２５を形成し、ついで半導体基板２１を６Ｎ−
ＨＣｌ（６規定の塩酸）に１分間浸漬して改質層２５の
表面に形成された酸化膜（図示せず）を除去した後、レ
ジスト２３の上から改質層２５の上にＴｉ／Ｐｔ／Ａｕ
等の電極材料を蒸着し、図１２（ｄ）に示すようにリフ
トオフによってショットキー電極２６を形成する。こう
して改質層２５はショットキー電極２６直下全面に形成
される。

【００８０】最後に、図１２（ｅ）に示すように、半導
体基板２１の下面にＡｕ−Ｇｅ／Ｎｉ等のオーミック電
極２７を設ける。

【００８１】（第８の実施例の測定結果）上記実施例の
特性を調べるため、プラズマ源となるガス種としてＯ₂
ガスを用い、表５に示す条件下でＲＩＥ装置によりプラ
ズマ処理を施し、上記実施例のショットキーバリアダイ
オードを作製した。また、プラズマ処理を施さない点以
外では実施例と同様の条件で、従来の製法により従来例
のショットキーバリアダイオードを作製した。

【００８２】

【表５】

【００８３】そして、実施例および従来例について、シ
ョットキーバリアダイオードの順方向電流電圧特性を調
べた。この結果を図１３に示す。図１３の横軸はショッ
トキー電極−オーミック電極間の印加電圧（順方向電
圧）、縦軸はショットキー電極とオーミック電極間に流
れる電流値であって、実線で示すものが実施例の特性曲
線ヌ、破線で示すものが従来例の特性曲線ルである。図
１３から分かるように、この実施例によれば、ショット
キー電極の順方向特性が従来例よりも改善されている。
また、図１４は図１３の順方向特性曲線ヌ，ルを電流値
を対数目盛を用いて表わしたものであって、各順方向特
性曲線ヌ，ルの傾きからショットキー接合のバリアハイ
トの大きさΦ_BIVを求めると、実施例ではΦ_BIV＝０.６
４ｅＶ、従来例ではΦ_BIV＝０.７６ｅＶとなった。従っ
て、本発明の実施例によればｎ能動層やｎ⁺半導体基板
のキャリア濃度を変化させることなく、ショットキー接
合のバリアハイトを低減させられることが分かる。一
方、逆方向特性は従来例と同様な特性が得られた（図８
の曲線リ参照）。

【００８４】しかして、この実施例によれば、ショット
キー電極２６の直下の領域でｎ能動層２２が改質される
結果、ショットキー電極２６のバリアハイトを小さくす
ることができ、ショットキーバリアダイオード３７の逆
方向特性を低下させることなく順方向特性を向上させる
ことができる。なお、図１２（ｅ）では、その製造方法
のためにショットキー電極２６と改質層２５とが一致し
ているが、改質層２５がショットキー電極２６よりも狭
い領域に形成されていても差し支えない。

【００８５】上記第４〜第８の実施例を検討すると、シ
ョットキーバリアダイオードにおいては、ショットキー
電極の直下のほぼ全体にプラズマ処理を施して改質層を
形成することにより順方向特性を改善することができ、
ショットキー電極の外周縁部ないし外周縁部と隣接する
領域にプラズマ処理を施して改質層を形成することによ
り逆方向特性を改善することができることが分かる。ま
た、ショットキー電極の直下全面及びその外周領域にプ
ラズマ処理を施して改質層を形成すれば、ショットキー
バリアダイオードの順方向特性及び逆方向特性を共に改
善することができる。

【００８６】なお、プラズマ装置、プラズマ処理の条件
等は、上記各実施例のものに限定されることはなく、使
用する化合物半導体基板及びその特性（キャリア濃度、
構造）等に応じて、適宜選定、設定すればよい。

【００８７】また、上記実施例では、ＧａＡｓＭＥＳＦ
ＥＴとショットキーバリアダイオードについて説明した
が、本発明の特徴とするところは、ショットキー電極形
成前（場合によっては形成後）に半導体基板の能動層の
ショットキー電極形成領域又はその近傍のうちの少なく
とも一部にプラズマ処理を施すことにある。従って、本
発明は、ＧａＡｓＭＥＳＦＥＴやショットキーバリアダ
イオード以外にも、ＨＥＭＴ（高電子移動トランジス
タ）、プレーナ型ショットキーバリアダイオード等の、
金属と半導体とのショットキー接合を利用した化合物半
導体素子一般に適用することができる。また、ＧａＡｓ
ＭＥＳＦＥＴやショットキーバリアダイオードの場合に
も、上記各実施例の構造及び製造プロセスに限定される
ことはなく、他の構造の半導体素子及び他の製造方法に
も適用することができる。

【００８８】

【発明の効果】以上説明したように、本発明に係る半導
体素子の製造方法によれば、プラズマ処理を施すことに
より能動層とショットキー接合をなすショットキー電極
直下及びその近傍の能動層を改質することができる。こ
れは、能動層のショットキー電極直下及びその近傍のキ
ャリア密度の減少、表面準位密度の変化が起こり、半導
体素子の素子特性が改善されるためであると推測され
る。同時に、ゲート電極やドレイン電極の端部での電界
集中を緩和することができるためであると思われる。

【００８９】例えば、ＧａＡｓＭＥＳＦＥＴ等の電界効
果型のトランジスタ素子においては、ゲート耐圧を向上
させ、またゲートのリーク電流を小さくすることができ
る。また、ショットキーバリアダイオード等のダイオー
ド素子においては、ダイオード素子の順方向特性や逆方
向特性を改善することができる。

【００９０】上記プラズマ処理は、能動層形成後のショ
ットキー電極形成前（場合によってはショットキー電極
形成後も可能）に行えばよく、化合物半導体基板の能動
層とショットキー接合をなす半導体素子であれば、その
構造及び製造方法にかかわらず、幅広く適用することが
できる。

【００９１】すなわち、複雑な工程、複雑な構造、特別
な装置、繁雑な制御を必要とせず、プラズマ処理という
簡単な方法により、耐圧性の優れた良好な特性の半導体
素子を製造することができ、したがって、製造コスト及
び材料コストを大幅に低減できる。

【図面の簡単な説明】

【図１】（ａ）〜（ｅ）は本発明の一実施例によるＧａ
ＡｓＭＥＳＦＥＴの製造方法の各工程を示す断面図であ
る。

【図２】（ａ）〜（ｄ）は本発明の別な実施例によるＧ
ａＡｓＭＥＳＦＥＴの製造方法の各工程を示す断面図で
ある。

【図３】上記実施例と従来例のゲート電流とゲート−ド
レイン間電圧との測定結果を示す図である。

【図４】上記実施例と従来例のゲート電流とソース−ド
レイン間電圧との測定結果を示す図である。

【図５】上記実施例と従来例のドレインコンダクタンス
とソース−ドレイン間電圧との測定結果を示す図であ
る。

【図６】本発明のさらに別な実施例によるＧａＡｓＭＥ
ＳＦＥＴを示す断面図である。

【図７】（ａ）〜（ｅ）は本発明のさらに別な実施例に
よるショットキーバリアダイオードの製造方法の各工程
を示す断面図である。

【図８】上記実施例、従来例及び比較例によるショット
キーバリアダイオードの逆方向電流電圧特性を示す図で
ある。

【図９】本発明のさらに別な実施例によるショットキー
バリアダイオードの構造を示す断面図である。

【図１０】本発明のさらに別な実施例によるショットキ
ーバリアダイオードの構造を示す断面図である。

【図１１】（ａ）〜（ｅ）は本発明のさらに別な実施例
によるショットキーバリアダイオードの製造方法の各工
程を示す断面図である。

【図１２】（ａ）〜（ｅ）は本発明のさらに別な実施例
によるショットキーバリアダイオードの製造方法を示す
断面図である。

【図１３】上記実施例及び従来例のショットキーバリア
ダイオードの順方向電流電圧特性を示す図である。

【図１４】上記実施例及び従来例のショットキーバリア
ダイオードの順方向電流電圧特性を示す図である。

【図１５】一般的な構造をした従来のＧａＡｓＭＥＳＦ
ＥＴの製造方法を示す断面図である。

【図１６】ＬＤＤ構造を有する従来のＧａＡｓＭＥＳＦ
ＥＴを示す断面図である。

【図１７】耐圧を向上させた構造の従来例による半導体
素子の一例を示す断面図である。

【図１８】ＧａＡｓＭＥＳＦＥＴの静特性と負荷線を示
す図である。

【図１９】（ａ）（ｂ）（ｃ）は従来のショットキーバ
リアダイオードの製造方法を示す断面図である。

【符号の説明】

１半導体基板２能動層２ａ改質層３ソース電極４ドレイン電極５下層レジスト膜６上層レジスト膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/93 Ｓ

Claims

【特許請求の範囲】

【請求項１】化合物半導体基板上部に形成された能動
層とショットキー接合をなすショットキー電極を有する
半導体素子において、前記能動層のショットキー電極が形成された領域及びそ
の近傍のうち少なくとも一部に、改質層が形成されてい
ることを特徴とする半導体素子。
【請求項２】前記改質層が高抵抗層であることを特徴
とする請求項１に記載の半導体素子。
【請求項３】前記改質層がプラズマ処理によるもので
あることを特徴とする請求項１又は２に記載の半導体素
子。
【請求項４】前記能動層のショットキー電極が形成さ
れた領域を含む領域に、改質層が形成されていることを
特徴とする請求項１，２又は３に記載の半導体素子。
【請求項５】前記能動層の上にショットキー電極と２
つのオーミック電極を形成された電界効果型のトランジ
スタ素子であることを特徴とする請求項１，２，３又は
４に記載の半導体素子。
【請求項６】前記能動層の上にショットキー電極を形
成されたショットキーバリア型のダイオード素子におい
て、前記ショットキー電極の外周部の直下領域もしくは
外周部と隣接する領域に改質層が形成されていることを
特徴とする請求項１，２又は３に記載の半導体素子。
【請求項７】前記能動層の上にショットキー電極を形
成されたショットキーバリア型のダイオード素子におい
て、前記ショットキー電極の直下領域もしくは当該直下
領域よりも小さな領域に改質層が形成されていることを
特徴とする請求項１，２又は３に記載の半導体素子。
【請求項８】前記能動層の上にショットキー電極を形
成されたショットキーバリア型のダイオード素子におい
て、前記ショットキー電極の直下領域もしくは当該直下
領域よりも大きな領域に改質層が形成されていることを
特徴とする請求項１，２又は３に記載の半導体素子。
【請求項９】化合物半導体基板上部に能動層を形成
し、該能動層とショットキー接合をなすショットキー電
極を設けた半導体素子の製造方法において、前記能動層のショットキー電極を形成しようとする領域
及びその近傍のうち少なくとも一部に、プラズマ処理を
施して改質した後、当該改質層に接触または隣接させるようにしてショット
キー電極を前記能動層上に形成することを特徴とする半
導体素子の製造方法。
【請求項１０】前記能動層のショットキー電極が形成
される領域及びその近傍にプラズマ処理を施して能動層
に改質層を形成した後、前記改質層上にショットキー電極を形成することを特徴
とする請求項９に記載の半導体素子の製造方法。