JPH0897393A

JPH0897393A - 光電変換装置とラインセンサアレイ及び半導体装置

Info

Publication number: JPH0897393A
Application number: JP6235166A
Authority: JP
Inventors: Tetsuro Asaba; 哲朗浅羽
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-09-29
Filing date: 1994-09-29
Publication date: 1996-04-12

Abstract

(57)【要約】【目的】光電変換装置において、エピタキシャル層や
付加的な拡散層を必要とせず、信号増幅機構を備えた撮
像素子を提供することを目的とする。【構成】半導体基体１０１中に該半導体基体導電型と
は逆導電型の拡散層１０６を有し、該拡散層と前記半導
体基体上に配置された電界効果型トランジスタのゲート
電極１０７が金属配線された構造を持ち、前記半導体基
体中で光によって発生した正孔もしくは電子を前記拡散
層１０６及びゲート電極１０７の結線された領域に蓄積
し、蓄積行為によって生じる、前記電界効果型トランジ
スタのゲート電極１０７の電位の変化に応じて変化する
ソース電位１０４を出力とし、かつ蓄積された電荷を前
記電界効果トランジスタとは別の電界効果トランジスタ
１２１において放電する機構を具備したことを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は光電変換装置の構造及び
その製造方法に関し、特に光入射により発生したキャリ
アを蓄積し、蓄積されたキャリアに基づいて信号を読み
出す光電変換装置及び光電変換方法に関するものであ
る。

【０００２】

【従来の技術】従来、可視光の光電変換装置、特に、光
センサを一列に並べたラインセンサは、さまざまな方式
のものが提案され、使用されてきた。その主なものを挙
げれば、ＣＣＤタイプ、ＭＯＳタイプの２種類がある。
この２つの中で、ファクシミリの原稿読み取りセンサと
して、フォトダイオードにスイッチング用のＭＯＳトラ
ンジスタを個別に結線した、ＭＯＳタイプのものが多数
使用されるようになっている。その等価回路図の一例を
図７に示す。ＭＯＳトランジスタＴｒ1、Ｔｒ2、…、Ｔ
ｒnのソース側にフォトダイオードＤ1、Ｄ2、…、Ｄnが
結線され、ゲート電極へのゲート電圧の印加によりＭＯ
Ｓトランジスタがスイッチングして、ドレインから原稿
のフォト信号を得ている。しかしながら、ＭＯＳタイプ
のラインセンサには以下のような欠点があった。

【０００３】つまり、例えばラインセンサとした光電変
換装置において、読み出し時にＭＯＳトランジスタのソ
ース又はドレインによる長大な配線容量が、フォトダイ
オードに接続されてその負荷として作用し、大幅な出力
低下が避けられず、Ｓ／Ｎ比の上で問題を起こしやすい
性質がある。特に、センサに求められる解像度の要求が
高度化し高解像度化すると、必然的に、センサーセル、
つまり、フォトダイオード部分の面積が縮少しキャリア
チャージが減少して、ますます、Ｓ／Ｎ比の面で苦しく
なる。

【０００４】これらの問題点をふまえ、近年、特開昭６
０−１２７５９号公報等に示されるようなバイポーラ型
のフォトセンサ・アレイが提唱され、光に対し、高感度
で、配線容量の影響を受けにくい優れた方式が用いられ
るようになった。

【０００５】図８にその断面構造図を示す。上述のフォ
トセンサ・アレイ素子は、ベース部分に光子で発生した
正孔を蓄積し、このベース電位の変化によってエミッタ
電位を変化するタイプのもので、ＢＡＳＩＳ（ＢＡｓｅ
ＳｔｏｒｅｄｔｙｐｅＩｍａｇｅＳｅｎｓｏｒ）
と呼ばれている。以下、上述のフォトセンサ・アレイ素
子をＢＡＳＩＳと称する。

【０００６】ここで、図８について説明すると、２０１
はリン（Ｐ）、アンチモン（Ｓｂ）、ヒ素（Ａｓ）等の
不純物をドープしてｎ型又はｎ⁺型とされたシリコン基
板で、２０２は埋込層で、２０３はシリコンエピタキシ
ャル層で、２０４は電気的に絶縁する深い拡散層で、２
０５はベースを形成するｎ型の拡散層で、２０６はエミ
ッタを形成するｐ型の拡散層で、２０７はリセットＭＯ
Ｓのソース又はドレインを形成するｎ型拡散層で、２０
８はリセットＭＯＳのゲートであり、２０９はフィール
ド絶縁膜で、２１０は層間絶縁膜で、２１１はアルミニ
ウム（Ａｌ）等の金属配線である。

【０００７】また、図９は、上記図８の断面構造図を含
む等価回路図で、ベースにて光信号ｈνによるキャリア
蓄積を担うセンサートランジスタ３０１と、そのキャリ
ア蓄積をリセットするベースリセットＭＯＳトランジス
タ３０２と、センサートランジスタ３０１のエミッタ電
位をオン／オフするエミッタリセットＭＯＳトランジス
タ３０３と、センサートランジスタ３０１のエミッタに
転送された光電変換信号を次段の容量ＣTに転送する転
送ＭＯＳトランジスタ３０４と、容量ＣTに蓄積された
転送キャリアをリセットするＣTリセットＭＯＳトラン
ジスタ３０５と、一時的にセンサートランジスタ３０１
のエミッタに転送された光電変換信号を蓄積する容量Ｃ
T３０６から構成されている。この回路構成の一部の断
面構造が、図８に示されている。

【０００８】

【発明が解決しようとする課題】ところで、このＢＡＳ
ＩＳというセンサは、ラインセンサとして用いた時、ア
レイの素子数が増大しても素子領域を小さくでき、また
素子面積が縮少しても出力低下が小さいという、ＭＯＳ
タイプのラインセンサのものに比較して非常に優れた性
質を有している。しかし、以下の２つの問題が残り、回
避しずらい性質があった。

【０００９】その１つは、図８に示すように、バイポー
ラ素子を基本構成としているため、埋め込み層２０２
や、ベース２０５、深いｎ型拡散層２０４等種々の拡散
層が必要で、ＭＯＳトランジスタで駆動回路を構成する
と、そのチップ製作工程が複雑になり、更に高価な工程
であるエピタキシャル層２０３の形成工程まで必要とし
ている。そのため、ＭＯＳタイプのものと比較し、製造
コストは３〜４割程高価なものとなり、コスト上問題を
有している。

【００１０】２つめの問題点は、読み出し方法の問題
で、センサートランジスタ３０１のエミッタ電流を流す
時、ベースに蓄積された正孔が、再結合電流もしくはエ
ミッタ流入電流となって消失してしまうことである。ベ
ースに蓄積された電荷が完全に非破壊なら、エミッタ電
流を連続的に流し続け、エミッタの負荷を純抵抗負荷に
することができる。しかしながら、蓄積電荷はある程度
の割合で破壊されていき、持続的にエミッタ電流を流す
ことはできない。

【００１１】そのため、図９のように、センサートラン
ジスタ３０１のエミッタに容量ＣT３０６を結線し、光
電変換信号を一度容量ＣTに転送した後、出力を読み取
っている。原理的にこの転送容量は不可避なもので、配
線容量等の影響から逃げようとすると、上述の転送容量
は大きなものにならざるを得ない。転送容量自体は、各
センサに付随するので、センサの素子数と同数以上の転
送容量が必要になる。センサ面積が縮少しても、配線容
量と転送容量の比の関係から、転送容量を小さくするこ
とはできず、センサ・アレイより転送容量アレイの方が
大面積を占める場合がある。このことはチップ面積の増
大を意味し、コスト的に更に不利な要件として上乗せさ
れる。

【００１２】このようにして、本発明に係る第１の発明
の目的は、エピタキシャル層や付加的な拡散層を必要と
せず、公知の技術であるＣＭＯＳ製造工程を使用するこ
とによって、信号増幅機構を備えた撮像素子の構成を可
能にすることである。

【００１３】また第２の目的は、センサ素子を、光によ
って生じた信号電荷に対して完全非破壊読み出しを可能
にすることで、転送用の容量を必要とせず純抵抗読み出
しを可能とするものである。

【００１４】また第３の目的は、埋め込み層を用いず、
表面電位の制御のみによって、光で発生したキャリアを
特定拡散層に集めることを可能としたものである。

【００１５】

【課題を解決するための手段】本出願に係る第１の発明
は、上記目的を達成するため、所定導電型の拡散層に対
し、別の場所に設置した第１ＭＯＳ型トランジスタのゲ
ート電極に金属配線で直結させ、該拡散層とゲート電極
をフローティング状態にし、上述の拡散層及びゲート電
極の電位に従ったＭＯＳトランジスタのソースの電位を
出力として読み取ることを特徴とするゲート蓄積型撮像
素子を含む光電変換装置である。また、構成の一要素と
して、該拡散層とゲート電極に蓄積された電荷をリセッ
トする第２ＭＯＳトランジスタを配置し一定時間内に繰
返し光信号の読み取りができるような機構を持つ。

【００１６】また、第２の発明は、半導体基体と、該半
導体基体中に該半導体基体導電型と逆導電型のウエル
と、該半導体基体中に該半導体基体と逆導電型のソース
を有する第２ＭＯＳトランジスタと、ウエル中に該ウエ
ルと逆導電型のソースを有する第１ＭＯＳトランジスタ
と、半導体基板上に酸化膜を介したポテンシャル制御電
極とを具備し、ポテンシャル制御電極と半導体基体間に
生じた光反応空乏層の電荷を第２ＭＯＳトランジスタの
ソースと第１ＭＯＳトランジスタのゲートの金属配線部
分に転送し第１ＭＯＳトランジスタのソースから出力し
たことを特徴とする。

【００１７】

【作用】上記第１の発明による構成により出力信号は、
前記ＭＯＳトランジスタのソース電位として出力され、
完全非破壊読み出し、及びそれに従い持続的なソース電
流を保持する作用が可能となる。

【００１８】また、出力素子及びリセット素子をＭＯＳ
型トランジスタとすることで、バイポーラトランジスタ
のように断面方向の深い位置に高濃度の拡散層を必要と
せず、またエピタキシャル層も必要とせず、大幅な工程
省略を可能とする作用がある。

【００１９】また、第２の発明の構成により、ゲート電
極に直結された蓄積拡散層の脇にポテンシャルコントロ
ール電極を設けることによって、効率よく光ｈνによっ
て発生した電荷を回収し、ホトセンサの製造工程を増大
させることなく、センサの感度を向上させる作用があ
る。

【００２０】

【実施例】本発明による一実施例を図面を参照しつつ詳
細に説明する。図１（Ａ）は本実施例による断面構造図
で、図１（Ｂ）はその等価回路である。まず、１０１は
シリコン等特定導電型の半導体基体、１０２は半導体基
体１０１と反対導電型のウエル、１０３はウエル１０２
の中に配置され１０２と反対導電型の出力ＭＯＳトラン
ジスタ１２３のドレイン、１０４は同様にウエル１０２
の中に配置されウエル１０２と反対導電型の出力ＭＯＳ
トランジスタ１２３のソース、１０５は基体１０１と反
対導電型のリセットＭＯＳトランジスタ１２１のドレイ
ン、１０６は同様に基体１０１と反対導電型のリセット
ＭＯＳトランジスタ１２１のソース及びキャリア蓄積領
域、１０７は多結晶シリコン等からなる出力ＭＯＳトラ
ンジスタ１２３のゲート電極、１０８は同様に多結晶シ
リコン等からなるリセットＭＯＳトランジスタ１２１の
ゲート電極である。

【００２１】また、１０９は多結晶シリコン等からなる
半導体基体１０１の表面ポテンシャルをコントロールす
るコントロール電極、１１０は二酸化ケイ素（ＳiＯ2）
等からなるフィールド絶縁膜、１１１は二酸化ケイ素等
による層間絶縁膜、１１２はアルミニウム（Ａl）等か
らなるキャリア蓄積領域と出力ＭＯＳトランジスタ１２
１のゲートを結ぶ金属配線、１１３はアルミニウム（Ａ
l）等からなる電源配線、１１４はポテンシャルコント
ロール電極１０９に制御信号を送る金属配線、１１５は
ドレインリセット用電界効果（ＭＯＳ）トランジスタ１
２２のゲート電極、１１６はドレインリセット用電界効
果トランジスタ１２２のドレイン拡散層である。

【００２２】図１（Ｂ）は、上記断面構成図の等価回路
図である。１２０は光子を受けてキャリアを蓄積するポ
テンシャルコントロール電極１０９の下部に配置され、
光電変換の主要部を司るＭＯＳダイオード構造のホトセ
ンサ、１２１はホトセンサ１２０の蓄積キャリアをリセ
ットする第２電界効果トランジスタのリセットＭＯＳト
ランジスタ、１２２は出力ＭＯＳトランジスタ１２３を
導通させる第３ＭＯＳトランジスタのドレインリセット
用ＭＯＳトランジスタ、１２３は蓄積キャリアを出力す
る第１電界効果トランジスタの出力ＭＯＳトランジスタ
である。従って、金属配線１１２と出力ＭＯＳトランジ
スタ１２３のゲートライン１０７とは一致し、電源ライ
ン１１３とドレインリセット用ＭＯＳトランジスタ１２
２のドレイン１１６とも一致する。

【００２３】次に、上記構成の光電変換装置の動作原
理、及び簡単な製造工程を説明する。

【００２４】動作原理を考えるにあたり、説明を容易に
するために、半導体基体及び内部の拡散層を以下のよう
に仮定する。すなわち、半導体基体１０１をｎ型シリコ
ン単結晶基体、ウエル１０２をｐ型ウエル、出力ＭＯＳ
トランジスタ１２３のドレイン１０３及びソース１０４
をｎ型拡散層、リセットＭＯＳトランジスタ１２１のド
レイン１０５及びソース１０６をｐ型拡散層とする。こ
こでソース拡散層１０６はリセットＭＯＳトランジスタ
のソース領域とフォトダイオードのｐ領域を兼ねてい
る。

【００２５】図２に、ポテンシャルコントロールゲート
１０９とリセット用ＰＭＯＳの拡大図を示す。ここで、
ｎ型半導体基体１０１に正の電位、例えば一例として５
Ｖの電位を与え、ポテンシャルコントロールゲート電極
１０９に０Ｖの電位を与えた状態を考える。この場合、
図２の中の点線で示した領域に空乏層が広がり、半導体
基体１０１の縦線の（ａ）方向に沿って、伝導帯Ｅcと
価電子帯Ｅvとは図３−（１）左図のようなバンドの曲
がりが生ずる。そうして、この空乏層領域に光ｈνが入
射されると、図３−（１）左図のように電子−正孔対が
発生し、正孔は半導体基体１０１の表面側、即ちポテン
シャルコントロール電極１０９側に集められ、電子は基
体１０１の下部、即ち図２では下側へ逃げていく。この
時、リセットＭＯＳ１２１のゲート電極１０８が５Ｖで
オフ状態にあり、ソース領域１０６が出力ＭＯＳトラン
ジスタ１２３のゲート電極１０７とのみ結線されてお
り、ソース領域１０６がフローティング状態にあったと
する。ソース領域１０６の初期電位が０Ｖ近傍であった
とすると、コントロール電極１０９の直下の界面ポテン
シャルχ_Sより低いポテンシャルになり、コントロール
電極１０９直下にある正孔は、リセットＭＯＳ１２１の
ソース領域１０６に流れ込む。

【００２６】ここで、ソース領域１０６と出力ＭＯＳの
ゲート電極１０７はフローティング状態にあるので、流
れ込んだ正孔の電荷によって、フェルミ準位ＥFと共に
図３−（１）右図の↓のように電位が上昇する。定量的
に考えれば、ソース領域１０６の電位変化量をΔＶ_Sと
し、流れ込んだ正孔の電荷量をＱ_Pとすると ΔＶ_S＝Ｑ_P／（Ｃ_1S ＋Ｃ_20X） ………式（１）ここでＣ_1S ；リセットＭＯＳのソース拡散容量Ｃ_20X；出力ＭＯＳのゲート容量である。

【００２７】このように、一定量の正孔がソース領域１
０６に蓄積されると、図３−（２）右図に示すような、
コントロール電極１０９下部の界面電位ポテンシャルχ
_Sとソース１０６電位が同電位になる。この時点まで
は、コントロール電極１０９直下の空乏層幅Ｗは、図３
−（１）、図３−（２）に示すように変化せず、光量ｈ
νに従って効率的に正孔を集め続ける。

【００２８】この状態で更に光ｈνで発生した正孔を集
め続けると、コントロール電極１０９直下の界面電位ポ
テンシャルχ_Sとソース１０６電位は同電位を保ちなが
ら、図３−（２）右図の↓に示すように上昇し、正孔は
コントロール電極１０９直下とソース領域１０６の双方
に蓄積されていく。この時のコントロール電極１０９直
下の空乏層は、界面が強反転状態を保持している範囲内
で、空乏層幅は、Ｗ→Ｗ′に縮んでいく。この時のソー
ス領域の電位変化は ΔＶ_S＝Ｑ_P／（Ｃ_1S ＋Ｃ_20X＋Ｃ_3D ) …… 式（２）ここでＣ_3Dはコントロール電極１０９直下の空乏層容
量となり、緩やかに電位上昇していく。

【００２９】このようにして、一定の蓄積時間経過後、
ポテンシャル関係は図３−（３）に示す状態になってい
る。この状態からコントロール電極１０９の電位を０Ｖ
から基体１０１と同電位の＋５Ｖまで変化させる。コン
トロール電極１０９と半導体基体１０１の仕事関数差を
無視するとコントロール電極１０９の界面電位ポテンシ
ャルχ_Sも５Ｖとなり、図３−（３）右図の↓で示すポ
テンシャル上昇が一気に起こる。この結果ポテンシャル
の分布は図３−（４）の状態に変わり、コントロール電
極１０９直下にあった正孔はソース領域１０６に流れ込
む。

【００３０】ここで、コントロール電極１０９直下に蓄
積されていた正孔の中で、どの程度の割合の正孔が、ソ
ース領域１０６に流れ込むかが問題であるが、図１に示
すように、コントロール電極１０９に電位を与える金属
配線１１４をソース領域１０６からなるべく遠い位置に
コンタクト配置すれば、過渡的に水平方向に界面電位ポ
テンシャルχ_Sの電位勾配が生じ、多結晶シリコンと単
結晶シリコンの移動度の差から、コントロール電極１０
９側のチャージ移動より単結晶界面の正孔移動の方が速
やかに行なわれ、ほぼ全量の正孔が、ソース領域１０６
に流れ込む。

【００３１】その結果、発生した正孔の電位総量Ｑ_Pに
対してソース領域１０６の電位変化は、 ΔＶ_S＝Ｑ_P／（Ｃ_1S ＋Ｃ_20X） …… 式（３）となり、式（１）と同じ関係が保たれる。

【００３２】このことは、光による発生電荷量Ｑ_Pの大
小にかかわらず、リセットＭＯＳトランジスタ１２１の
ソース１０６の電位及び出力ＭＯＳトランジスタ１２３
のゲート１０７の電位が、容量のみで決まることを意味
する。よって、出力ＭＯＳ１２３のゲート１０７の電位
が極端な屈曲点を持たず、Ｖ_2G∝ Ｑ_P∝ Ｉ_L・ｔ_S …… 式（４）ここで、Ｖ_2G ；出力ＭＯＳ１２３のゲート１０７
の電位Ｉ_L ；光強度ｔ_S ；蓄積時間という関係が成り立つ。

【００３３】このようにして、最後に、リセットＭＯＳ
トランジスタ１２１のゲート電極１０８に０Ｖを印加し
て、リセットＭＯＳトランジスタ１２１をＯＮ状態にす
ると、ソース領域１０６は０Ｖ近傍（０．５Ｖ〜０．６
Ｖ）に電位がもどる（図３−（５））。

【００３４】この後、コントロール電極１０９の電位を
０Ｖにもどし、リセットＭＯＳ１２１のゲート電極１０
８に電圧５Ｖを与えて、再びリセットＭＯＳトランジス
タ１２１をオフ状態にもどせば、初期状態図３−（１）
が再現されることになる。

【００３５】ここで、電位の変化を出力Ｍ０Ｓ１２３以
外の各動作点に着目すると、次のようになる。図５の各
電極の各１に示すようなタイミングチャートで、光蓄積
期間中のゲート電極１０７の電位Ｖ_2Gの変動は、リセッ
トＭＯＳ１２１のソース１０６と結線されており、リセ
ットＭＯＳ１２１のソース１０６の電位Ｖ_1Sと同電位で
ある。よって光起電電流によって電位は変化してゆき、
前述のように、Ｖ_2G ＝Ｖ_1S ＝Ｑ_P／（Ｃ_1S ＋Ｃ_20X) …… 式（５）の関係が成り立つ。

【００３６】この蓄積期間中（ポテンシャルコントロー
ル電極１０９が低電位期間）、出力ＭＯＳ１２３のドレ
インは、出力ＭＯＳ１２３と供給電源の間に挿入された
ドレインリセットＭＯＳ１２２が、図５に示すように、
そのドレインリセットＭＯＳ１２２のゲート電極が低電
位のため、オフ状態にあるため、電流は流れない。ポテ
ンシャルコントロール電極１０９を半導体基板１０１と
同電位（図中高電位パルス）にして蓄積動作を終了させ
た後、出力ＭＯＳ１２３のドレイン側のドレインリセッ
トＭＯＳ１２２のゲート電位を高レベルに移行させ、出
力ＭＯＳトランジスタ１２３をＯＮ状態にして出力す
る。この結果、出力ＭＯＳトランジスタ１２３のドレイ
ンには供給電圧近傍の電圧が供給され、出力ＭＯＳトラ
ンジスタのゲート電位に従ったドレイン電流が流れる。

【００３７】ここで、出力ＭＯＳトランジスタ１２３の
ソース１０４の電位を考えると、負荷に純抵抗負荷、も
しくは容量負荷のどちらを結線しても、ソース・フォロ
ア型の負荷状態になり、出力ＭＯＳ１２３のソース１０
４の電位は、およそＶ_2G−Ｖ_2th（ここでＶ_2thは出力
ＭＯＳ１２３のしきい値電圧）になる。

【００３８】ここで、図１に示すような光電変換装置を
一列にライン上に並べ、ラインセンサアレイとして、出
力を個別に取り出すことを考えると、出力ＭＯＳトラン
ジスタ１２３のソース１０４は、直接共通出力線に継ぐ
ことができる（図６）。この半導体装置において、読み
出し終了は、ドレインリセットＭＯＳ１２２1、１２２2
…１２２nのゲート電極１１５電位を低電位側に落と
し、出力ＭＯＳトランジスタ１２３1、１２３2、…１２
３nのドレイン電源をオフすると出力ＭＯＳ１２３から
電流は流れなくなり、論理回路として、共通出力ライン
のどこか１ケ所にリセットＭＯＳ１２４を接続しておけ
ば、共通出力ライン及び出力ＭＯＳ１２３のソース電位
は０Ｖ近傍に落とすことができ、安定な動作を保証す
る。出力ＭＯＳ１２３のゲート１０７の電位のリセット
については、この共通出力ラインのリセット後、ゲート
リセットＭＯＳ１２１のゲート電極を低電位にして、タ
イミングをずらして行なえばよい。そうして、図５に示
すように、共通出力ラインリセットＭＯＳ１２４のゲー
ト電極をオンする直前に各素子の正孔の電荷を出力して
おいて、その後リセットＭＯＳ１２４をオンして共通出
力ラインをリセットする。

【００３９】以上の動作説明は、ある特定の１ｂｉｔに
関して、蓄積→読み出し→リセットを時系列的に行なっ
たものだが、蓄積時間が充分長いとすれば、他ｂｉｔの
読み出し→リセットは蓄積期間中に順次行なっていけば
よい。

【００４０】以上の説明で重要なことは、たとえ共通出
力ラインの負荷が抵抗負荷の場合でも、出力ＭＯＳ１２
３のゲート１０７に蓄積された正孔による電荷は破壊さ
れず、完全非破壊読み出しができる点である。この出力
ＭＯＳ１２３の部分にバイポーラトランジスタを置き変
えた場合には、出力ＭＯＳ１２３のゲート１０７に相当
するベースに蓄積された正孔がエミッタに注入される
か、もしくは再結合電流として部分的には消失してしま
う。よって、バイポーラトランジスタの場合は負荷が容
量負荷にならざるを得ず、読み出し回路に大きな制約を
強いていた。

【００４１】以上、説明したように各端子の電位関係か
ら出力ＭＯＳ１２３のソース端子１０４が出力端子にな
ることが理解できる。更に、配線容量等、寄生容量によ
る出力低下も、完全非破壊読み出しによって容量分割さ
れにくく、最小限のものに押さえることができる。

【００４２】以下に、本発明を用いた一実施例の製作工
程について、図４を参照しつつ簡単に説明する。

【００４３】最初は、ｎ型半導体基体１０１の濃度選択
だが、これは重要なパラメータである。コントロール電
極１０９直下の空乏層の広がりは、基体濃度とゲート酸
化膜の膜厚によって決まる。一例として、ファクシミリ
等に使用されている光源波長５５０ｎｍの定波長型ライ
ンセンサに必要な空乏層幅は以下のようになる。シリコ
ンの波長５５０ｎｍの光に対する吸収係数はａ＝６.
９×１０³ｃｍ^-1 である。よって、４μｍの幅で入射
した９５％の光がシリコン中に吸収される。これを目安
にすると、空乏層が４μｍ以上広がるように基板濃度を
選択してやればよい。

【００４４】図３−（１）のような強空乏状態（非平
衡）では、ゲート酸化膜１１０を３００と仮定して、
半導体基体１０１の濃度が３〜４×１０¹⁴ｃｍ^-1以内な
ら、４μｍ以上の空乏層が、図２の点線で示すように、
コントロール電極１０９直下に形成することが確かめら
れている。エッチングはドライエッチング法を用い、反
応ガスには、塩素（Ｃｌ₂）、二フッ化メタン、六フッ
化イオウ（ＳＦ₆）を用いている。

【００４５】次に、ウエル１０２をイオン注入又は拡散
法にて作成し（図４の（ａ））、ｎ型ＭＯＳトランジス
タのソース１０４及びドレイン１０３をイオン−インプ
ランテーション法によって形成する。砒素（Ａs）を７
×１０¹⁵／ｃｍ²のドーズ量で打ち込む。更に、ｐ型Ｍ
ＯＳトランジスタのソース１０６及びドレイン１０５を
イオン−インプランテーション法によって形成する。二
フッ化ボロンを１×１０¹⁵／ｃｍ²のドーズ量で打ち込
む（図４の（ｂ））。

【００４６】次に、層間絶縁膜１１１を常圧ＤＶＤ法に
よって７０００堆積させ、９５０℃の温度で１０分の
熱処理を施す。次にフォトリソグラフィー法を用いてコ
ンタクトホールを開口する。エッチングはドライエッチ
ング法を用い、反応ガスには、四フッ化炭素と三フッ化
メタンを使用している。更にアルミニウムを８０００堆
積させ、フォトリソグラフィー法によってアルミニウム
配線１１２、１１３、１１４を形成する（図４の
（ｃ））。

【００４７】以上の工程によって、図１に示すような断
面構造を持つ素子が形成される。上述したような素子の
駆動回路を同一基体１０１内に形成する場合、ＣＭＯＳ
回路で形成するならば、全く付加工程なしに、受光素子
と駆動回路を同一工程で形成できる。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
ＭＯＳトランジスタのゲート部分に電荷を蓄積すること
により、完全非破壊の読み出しが可能となり、転送容量
を用いることなく読み出しができるので、素子のチップ
サイズを縮少でき、安価なセンサを提供できる。

【００４９】また、バイポーラ素子と比較して、エピタ
キシャル層等の高価な工程を必要とせず、先行技術であ
るＢＡＳＩＳ素子と比較して３０％程度コストダウンが
可能である。

【００５０】また本発明を用いれば、蓄積、読み出し、
リセットの各動作を各電極の電位コントロールでできる
ので、一列にユニットを並べた場合、各ユニット間の動
作を時系列で行なえば、ラインセンサとして使用でき
る。

【００５１】また本発明を用いれば、センサ部分を公知
の技術であるＣＭＯＳトランジスタの製作工程によって
作製できるので、何らの工程付加をすることなく、駆動
用論理回路を同一基体内に構成することができる。

【００５２】また本発明によれば、読み出し用のＭＯＳ
トランジスタに、同一サイズでコンダクタンスの高いｎ
型ＭＯＳトランジスタを選択することが可能となる。

【００５３】また本発明によれば、面積縮少のために蓄
積用の拡散層と、リセットＭＯＳトランジスタのソース
を共通領域とすることも可能である。

【００５４】また本発明によれば、汎用性のある正電位
電源で駆動するために、ｎ型シリコン基体を用い、リセ
ット用のＭＯＳトランジスタにｐチャネルタイプを用い
ることが可能である。

【００５５】また本発明によれば、ＭＯＳダイオード構
造のポテンシャル制御電極を設置することで、埋め込み
層等を用いることなく、５５０ｎｍの波長の光で、９０
％以上の正孔を拡散層に回収することが可能になる。

【００５６】また本発明によれば、ポテンシャル制御電
極はゲート電極と同時形成でき、全くコストを上昇させ
ずに形成可能である。

【００５７】また本発明によれば、多結晶シリコンと単
結晶シリコンの移動量の違いから、単にポテンシャル制
御電極の金属結線を蓄積拡散層の逆側に配置するだけ
で、過渡的に集積電荷に対するポテンシャル傾向を付け
ることが可能で効率よく正孔を蓄積することができる。

【００５８】また本発明によれば、安価なセンサが求め
られているファクシミリの読み取りリーダーに最適で、
ファクシミリのロー・コスト化に役立つ。

【図面の簡単な説明】

【図１】本発明の一実施例による光電変換素子の構造断
面図及び等価回路図である。

【図２】本発明による図１の内の一部拡大断面図であ
る。

【図３】本発明による実施例の動作を説明する各動作時
のポテンシャルバンド図である。

【図４】本発明の一実施例の製作工程毎の断面図であ
る。

【図５】本発明による実施例の動作を説明するタイミン
グチャートである。

【図６】本発明による実施例による応用例の回路図であ
る。

【図７】先行技術におけるＭＯＳタイプのラインセンサ
概念図である。

【図８】先行技術におけるべース蓄積型撮像素子の構造
断面図である。

【図９】先行技術におけるベース蓄積型撮像素子の読み
出し回路の等価回路図である。

【符号の説明】

１０１半導体基体１０２ウエル１０３出力ＭＯＳトランジスタのドレイン１０４出力ＭＯＳトランジスタのソース１０５リセットＭＯＳトランジスタのドレイン１０６リセットＭＯＳトランジスタのソース１０７出力ＭＯＳトランジスタのゲート電極１０８リセットＭＯＳトランジスタのゲート電極１０９ポテンシャルコントロール電極１１０フィールド酸化膜１１１層間絶縁膜１１２、１１３、１１４アルミニウム等金属配線１２０光電変換素子１２１リセットＭＯＳトランジスタ１２２ドレインリセットＭＯＳトランジスタ１２３出力ＭＯＳトランジスタ２０１シリコン基体２０２埋込み層２０３シリコンエピタキシャル層２０４深い拡散層２０５拡散層（ベース領域）２０６拡散層（エミッタ領域）２０７拡散層（リセットＭＯＳトランジスタのソース
及びドレイン）２０８リセット用ＭＯＳトランジスタのゲート電極２０９フィールド酸化膜２１０層間絶縁膜２１１金属配線

Claims

【特許請求の範囲】

【請求項１】半導体基体中に該半導体基体の導電型と
は逆導電型の拡散層を有し、該拡散層と前記半導体基体
上に配置された第１電界効果型トランジスタのゲート電
極が金属配線された構造を持ち、前記半導体基体中で光
によって発生した正孔もしくは電子の電荷を前記拡散層
及び前記ゲート電極の結線された領域に蓄積し、蓄積行
為によって生じる、前記第１電界効果型トランジスタの
ゲート電極の電位の変化に応じて変化するソース電位を
出力とし、かつ蓄積された電荷を前記第１電界効果トラ
ンジスタとは別の第２電界効果トランジスタにおいて放
電する機構を具備することを特徴とする光電変換装置。
【請求項２】請求項１記載の光電変換装置が、同一半
導体基体内に複数個配置されたことを特徴とするライン
センサアレイ。
【請求項３】請求項２記載のラインセンサアレイに加
えて、同一半導体基体内に、該ラインセンサアレイを駆
動する論理回路を組み込んだことを特徴とする半導体装
置。
【請求項４】請求項３記載の半導体装置を、原稿を読
み取る画像読み取り用センサとして用いたことを特徴と
するファクシミリ装置。
【請求項５】請求項１記載の光電変換装置において、
電荷を蓄積するゲートを有する読み出し用の前記第１電
界効果型トランジスタをｎ型ＭＯＳトランジスタで構成
したことを特徴とする光電変換装置。
【請求項６】請求項１記載の光電変換装置において、
前記拡散層と前記第２電界効果型トランジスタのソース
領域とを、同一の拡散層で構成したことを特徴とする光
電変換装置。
【請求項７】請求項１記載の光電変換装置において、
前記半導体基体をｎ型シリコン基体とし、前記第２電界
効果型トランジスタをｐ型ＭＯＳトランジスタで構成し
たことを特徴とする光電変換装置。
【請求項８】請求項１記載の光電変換装置において、
前記第１電界効果型トランジスタのゲート電極に金属配
線された前記拡散層に隣接する領域に、ＭＯＳダイオー
ド構造で構成された半導体表面のポテンシャル制御機構
を具備し、光で発生した正孔もしくは電子の一方を前記
拡散層へ蓄積させることを特徴とする光電変換装置。
【請求項９】請求項７記載の光電変換装置において、
前記ポテンシャル制御する電極領域の金属配線部分を、
前記拡散層を基準に前記第１電界効果トランジスタのゲ
ート電極の逆の位置に配置したことを特徴とする光電変
換装置。
【請求項１０】半導体基体中に該半導体基体の導電型
とは逆導電型の拡散層を有し、該拡散層と前記半導体基
体上に配置された第１電界効果型トランジスタのゲート
電極が金属配線された構造を持ち、前記拡散層に隣接す
る領域にＭＯＳダイオード構造で構成された半導体表面
のポテンシャル制御機構を具備し、前記半導体基体中で
光によって発生した正孔もしくは電子の電荷を前記拡散
層及び前記ゲート電極の金属配線された領域に蓄積し、
該蓄積した電荷を前記第１電界効果型トランジスタのソ
ースから出力する光電変換装置の製造方法において、前記ポテンシャル制御する電極部分を前記第１電界効果
トランジスタのゲート電極と同一工程で形成することを
特徴とする光電変換装置の製造方法。
【請求項１１】半導体基体と、該半導体基体中に該半
導体基体導電型と逆導電型のウエルと、該半導体基体中
に該半導体基体と逆導電型のソースを有する第２ＭＯＳ
トランジスタと、前記ウエル中に該ウエルと逆導電型の
ソースを有する第１ＭＯＳトランジスタと、前記半導体
基板上に酸化膜を介したポテンシャル電極とを具備し、
前記ポテンシャル電極と前記半導体基体間に生じた光反
応空乏層の電荷を前記第２ＭＯＳトランジスタのソース
と前記第１ＭＯＳトランジスタのゲートの金属配線部分
に転送し前記第１ＭＯＳトランジスタのソースから出力
したことを特徴とする光電変換装置。
【請求項１２】前記第２ＭＯＳトランジスタは前記光
反応空乏層の電荷を放電する制御信号を供給されるゲー
ト電極を備えたことを特徴とする請求項１１記載の光電
変換装置。
【請求項１３】前記第１ＭＯＳトランジスタのドレイ
ンに接続され前記ウエル内に前記第１ＭＯＳトランジス
タのドレインと同一導電型の第３ＭＯＳトランジスタを
設けたことを特徴とする請求項１１記載の光電変換装
置。