JPH0897410A - 自己整合した横型ｄｍｏｓトランジスタの製造法 - Google Patents
自己整合した横型ｄｍｏｓトランジスタの製造法Info
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- JPH0897410A JPH0897410A JP6151351A JP15135194A JPH0897410A JP H0897410 A JPH0897410 A JP H0897410A JP 6151351 A JP6151351 A JP 6151351A JP 15135194 A JP15135194 A JP 15135194A JP H0897410 A JPH0897410 A JP H0897410A
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
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- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 最良のオン抵抗特性とブレークダウン電圧と
を有し、かつ、構成が単純で、かつ、多方面に応用可能
な、自己整合した横形ＤＭＯＳトランジスタの製造法を
提供する。 【構成】 フィールド酸化物のような絶縁層２４が、半
導体層１４の上に作成される。次に、ソース窓とドレイ
ン窓を露出するために、この絶縁層がパターンに作成さ
れ、そして、半導体層のソース窓部分の中に、Ｄ−ウエ
ル領域２０が作成される。ソース窓の周縁の絶縁層の側
壁に隣接して、側壁領域が作成され、そして、ソース領
域１６およびドレイン領域１８が、例えばイオンを注入
することにより、作成される。ソース領域と絶縁層との
間のＤ−ウエル領域２０の一部分の上と、ソースとドレ
インとの間のＤ−ウエルの中のチヤンネル領域の上に、
ゲート電極２６が作成される。
を有し、かつ、構成が単純で、かつ、多方面に応用可能
な、自己整合した横形ＤＭＯＳトランジスタの製造法を
提供する。 【構成】 フィールド酸化物のような絶縁層２４が、半
導体層１４の上に作成される。次に、ソース窓とドレイ
ン窓を露出するために、この絶縁層がパターンに作成さ
れ、そして、半導体層のソース窓部分の中に、Ｄ−ウエ
ル領域２０が作成される。ソース窓の周縁の絶縁層の側
壁に隣接して、側壁領域が作成され、そして、ソース領
域１６およびドレイン領域１８が、例えばイオンを注入
することにより、作成される。ソース領域と絶縁層との
間のＤ−ウエル領域２０の一部分の上と、ソースとドレ
インとの間のＤ−ウエルの中のチヤンネル領域の上に、
ゲート電極２６が作成される。
Description
【０００１】
相互参照される関連出願 共通に譲渡された下記の特許出願の内容は、本発明の中
に取り込まれている。 シリアル番号 受付日 ＴＩケース番号 ０８／０３１，７３１ １９９３年３月１５日 ＴＩ−１５９６０
に取り込まれている。 シリアル番号 受付日 ＴＩケース番号 ０８／０３１，７３１ １９９３年３月１５日 ＴＩ−１５９６０
【０００２】本発明は、全体的にいえば、半導体装置の
製造に関する、さらに詳細にいえば、本発明は、自己整
合した横型ＤＭＯＳトランジスタの製造に関する。
製造に関する、さらに詳細にいえば、本発明は、自己整
合した横型ＤＭＯＳトランジスタの製造に関する。
【０００３】
【従来の技術およびその問題点】情報処理能力を有する
将来の電力用ＩＣは、アナログ機能およびＶＬＳＩ論理
装置を備えた、高密度電力用装置を必要とするであろ
う。ＤＭＯＳトランジスタは、高い電圧を扱うことがで
きる電力用装置への応用において重要であろう。このよ
うな装置の場合、良さの指数の１つは、単位面積当たり
の電流処理能力、または、単位面積当たりのオン抵抗値
である。電圧レートが与えられた場合、ＤＭＯＳ装置の
セル面積領域を縮小することにより、単位面積当たりの
オン抵抗値を小さくすることができる。
将来の電力用ＩＣは、アナログ機能およびＶＬＳＩ論理
装置を備えた、高密度電力用装置を必要とするであろ
う。ＤＭＯＳトランジスタは、高い電圧を扱うことがで
きる電力用装置への応用において重要であろう。このよ
うな装置の場合、良さの指数の１つは、単位面積当たり
の電流処理能力、または、単位面積当たりのオン抵抗値
である。電圧レートが与えられた場合、ＤＭＯＳ装置の
セル面積領域を縮小することにより、単位面積当たりの
オン抵抗値を小さくすることができる。
【０００４】電力用トランジスタでは、多結晶シリコン
（ポリシリコン）と、ゲート電極およびソース電極をそ
れぞれ構成する接触体領域とを組み合わせた幅は、装置
のセル・ピッチと呼ばれる。ＤＭＯＳ電力用トランジス
タに対し、ポリシリコン領域の幅を小さくするための従
来の技術は、Ｐ形ウエルの接合の深さを小さくすること
である。けれども、接合の最小の深さは、要求されるブ
レークダウン電圧により指定される。
（ポリシリコン）と、ゲート電極およびソース電極をそ
れぞれ構成する接触体領域とを組み合わせた幅は、装置
のセル・ピッチと呼ばれる。ＤＭＯＳ電力用トランジス
タに対し、ポリシリコン領域の幅を小さくするための従
来の技術は、Ｐ形ウエルの接合の深さを小さくすること
である。けれども、接合の最小の深さは、要求されるブ
レークダウン電圧により指定される。
【０００５】従来の横型ＤＭＯＳ（ＬＤＭＯＳ）装置
は、その構造が単純であるために、ＶＬＳＩ工程に組み
込むのに十分に適している。けれども、ＬＤＭＯＳ装置
は、垂直型ＤＭＯＳ（ＶＤＭＯＳ）装置に比べて劣って
いると考えられている。そのために、ＬＤＭＯＳ装置は
あまり注目されてこなかった。最近、ＲＥＳＵＲＦ（縮
小された表面フィールド）ＬＤＭＯＳ装置は、オン抵抗
値（Ｒon）に関して良好な特性を有することが示され
た。しかし、従来のＬＤＭＯＳ装置は、装置の構造が複
雑で、かつ、多方面に用いられるという融通性が小さ
く、ソース・アースの応用に限定されている。
は、その構造が単純であるために、ＶＬＳＩ工程に組み
込むのに十分に適している。けれども、ＬＤＭＯＳ装置
は、垂直型ＤＭＯＳ（ＶＤＭＯＳ）装置に比べて劣って
いると考えられている。そのために、ＬＤＭＯＳ装置は
あまり注目されてこなかった。最近、ＲＥＳＵＲＦ（縮
小された表面フィールド）ＬＤＭＯＳ装置は、オン抵抗
値（Ｒon）に関して良好な特性を有することが示され
た。しかし、従来のＬＤＭＯＳ装置は、装置の構造が複
雑で、かつ、多方面に用いられるという融通性が小さ
く、ソース・アースの応用に限定されている。
【０００６】
【問題点を解決するための手段】６ボルトの横型ＤＭＯ
Ｓ（２重拡散金属・酸化物・半導体）トランジスタで
は、通常、最良の特定のオン抵抗特性を得るために、非
常に小さなセル・ピッチが必要である。けれども、整合
の許容度が異なるために、ＬＤＭＯＳトランジスタ・ス
トリップは、わずかに異なる装置寸法を有することにな
り、それは、特定のオン抵抗値およびブレークダウン電
圧が異なることにつながる。この問題点は、セル・ピッ
チが数ミクロン程度に過ぎない装置では、非常に顕著に
なる。局所的なホット・スポットや早期のブレークダウ
ンが、過渡期間中に起こることがある。下記において、
隣接するトランジスタ・ストリップの間で対称性を保持
することが可能で、かつ、前記問題点を有しない、自己
整合したＬＤＭＯＳが説明される。
Ｓ（２重拡散金属・酸化物・半導体）トランジスタで
は、通常、最良の特定のオン抵抗特性を得るために、非
常に小さなセル・ピッチが必要である。けれども、整合
の許容度が異なるために、ＬＤＭＯＳトランジスタ・ス
トリップは、わずかに異なる装置寸法を有することにな
り、それは、特定のオン抵抗値およびブレークダウン電
圧が異なることにつながる。この問題点は、セル・ピッ
チが数ミクロン程度に過ぎない装置では、非常に顕著に
なる。局所的なホット・スポットや早期のブレークダウ
ンが、過渡期間中に起こることがある。下記において、
隣接するトランジスタ・ストリップの間で対称性を保持
することが可能で、かつ、前記問題点を有しない、自己
整合したＬＤＭＯＳが説明される。
【０００７】その他の目的およびその他の利点は明らか
であり、また、その一部分は下記説明により明らかにな
るであろう。自己整合した横型ＤＭＯＳトランジスタに
対する製造法と装置が、本発明により得ることができ
る。
であり、また、その一部分は下記説明により明らかにな
るであろう。自己整合した横型ＤＭＯＳトランジスタに
対する製造法と装置が、本発明により得ることができ
る。
【０００８】ＬＤＭＯＳトランジスタの製造法が開示さ
れる。半導体層が備えられる。この層は、Ｐ形基板の上
に作成されたＮ形ＲＥＳＵＲＦであることができる。こ
の半導体層の上に、フィールド酸化物のような絶縁層が
作成される。次に、ソース窓およびドレイン窓を露出す
るために、この絶縁層がパターンに作成される。次に、
半導体層のソース窓部分の中に、Ｄ−ウエル領域が作成
される。側壁領域が、ソース窓の周縁の絶縁層の側壁に
隣接して作成される。次に、ソース領域およびドレイン
領域が、例えば、ヒ素イオンまたはリン・イオンを注入
することにより作成される。ソース領域と絶縁層との間
のＤ−ウエル領域の一部分の上に、ゲート電極が作成さ
れる。ソース領域とドレイン領域との間のＤ−ウエルの
中のチヤンネル領域の上に、ゲート電極が作成される。
れる。半導体層が備えられる。この層は、Ｐ形基板の上
に作成されたＮ形ＲＥＳＵＲＦであることができる。こ
の半導体層の上に、フィールド酸化物のような絶縁層が
作成される。次に、ソース窓およびドレイン窓を露出す
るために、この絶縁層がパターンに作成される。次に、
半導体層のソース窓部分の中に、Ｄ−ウエル領域が作成
される。側壁領域が、ソース窓の周縁の絶縁層の側壁に
隣接して作成される。次に、ソース領域およびドレイン
領域が、例えば、ヒ素イオンまたはリン・イオンを注入
することにより作成される。ソース領域と絶縁層との間
のＤ−ウエル領域の一部分の上に、ゲート電極が作成さ
れる。ソース領域とドレイン領域との間のＤ−ウエルの
中のチヤンネル領域の上に、ゲート電極が作成される。
【０００９】
【実施例】本発明の前記特徴は、添付図面を参照しての
下記説明により、さらに明確に理解されるであろう。
下記説明により、さらに明確に理解されるであろう。
【００１０】好ましい実施例の製造法およびその利用法
が、下記で詳細に説明される。けれども、本発明に含ま
れる概念は、多くの分野に応用することが可能であり、
および、幅広い種々の具体的な状況の下で実施すること
ができる。説明される具体的な実施例は、本発明の製造
法およびその利用法を単に例示したものであって、本発
明の範囲がそれらに限定されることを意味するものでは
ない。
が、下記で詳細に説明される。けれども、本発明に含ま
れる概念は、多くの分野に応用することが可能であり、
および、幅広い種々の具体的な状況の下で実施すること
ができる。説明される具体的な実施例は、本発明の製造
法およびその利用法を単に例示したものであって、本発
明の範囲がそれらに限定されることを意味するものでは
ない。
【００１１】本発明の構造体および製造法を下記で説明
する。好ましい実施例の構造体が、その変更構造体と共
に、まず説明される。次に、その構造体の好ましい製造
法が説明されるであろう。
する。好ましい実施例の構造体が、その変更構造体と共
に、まず説明される。次に、その構造体の好ましい製造
法が説明されるであろう。
【００１２】図１は、好ましい実施例のトランジスタ装
置１０の図面である。装置１０は、実際には、２個の横
型２重拡散金属・酸化物・半導体トランジスタ１０ａお
よび１０ｂを有する。下記の説明は、トランジスタ１０
ａおよび１０ｂの両方に対し適用されるけれども、実際
の説明は、一方に対してのみ行われるであろう。
置１０の図面である。装置１０は、実際には、２個の横
型２重拡散金属・酸化物・半導体トランジスタ１０ａお
よび１０ｂを有する。下記の説明は、トランジスタ１０
ａおよび１０ｂの両方に対し適用されるけれども、実際
の説明は、一方に対してのみ行われるであろう。
【００１３】トランジスタ装置は半導体基板１２の上に
作成される。半導体基板１２は、単結晶シリコンである
ことが好ましい。けれども、他の半導体材料を用いるこ
とも可能であり、また、多結晶層１２を用いることも可
能である。基板１２の上に、半導体層１４が示されてい
る。半導体層１４は、基板１２の上にエピタクシャル成
長により作成された層１４を有することができる、また
は、基板１２の上に作成されたウエル（または、タブ）
領域１４（または、両方の組み合わせ体）を有すること
ができる。好ましい実施例では、層１４は、Ｐ形基板の
上に作成されたＮ形ＲＥＳＵＲＦ（縮小された表面フィ
ールド）のドリフト領域を有する。または、層１４を省
略し、そして、トランジスタ装置を基板１２の中に直接
に作成することもできる。また別の実施例では、基板１
２それ自身は、基板の上に作成された、または、基板の
中に作成された、半導体層であることができ、または、
ＳＯＩ（シリコン・オン・絶縁体）技術のように、絶縁
体層の上に作成された半導体層でさえあることができ
る。典型的には、しかし、必ずしもというわけではない
が、層１２および層１４は反対の導電形を有する。例え
ば、図面に示されているように、基板１２はＰ形不純物
が添加された基板であることができ、そして、層１４は
Ｎ形不純物が添加された層であることができる。
作成される。半導体基板１２は、単結晶シリコンである
ことが好ましい。けれども、他の半導体材料を用いるこ
とも可能であり、また、多結晶層１２を用いることも可
能である。基板１２の上に、半導体層１４が示されてい
る。半導体層１４は、基板１２の上にエピタクシャル成
長により作成された層１４を有することができる、また
は、基板１２の上に作成されたウエル（または、タブ）
領域１４（または、両方の組み合わせ体）を有すること
ができる。好ましい実施例では、層１４は、Ｐ形基板の
上に作成されたＮ形ＲＥＳＵＲＦ（縮小された表面フィ
ールド）のドリフト領域を有する。または、層１４を省
略し、そして、トランジスタ装置を基板１２の中に直接
に作成することもできる。また別の実施例では、基板１
２それ自身は、基板の上に作成された、または、基板の
中に作成された、半導体層であることができ、または、
ＳＯＩ（シリコン・オン・絶縁体）技術のように、絶縁
体層の上に作成された半導体層でさえあることができ
る。典型的には、しかし、必ずしもというわけではない
が、層１２および層１４は反対の導電形を有する。例え
ば、図面に示されているように、基板１２はＰ形不純物
が添加された基板であることができ、そして、層１４は
Ｎ形不純物が添加された層であることができる。
【００１４】本発明の電界効果トランジスタは、ソース
領域１６とドレイン領域１８とを有する。説明を簡単に
するために、Ｎチヤンネル・トランジスタのみが詳細に
説明されるであろう。けれども、本発明の概念は、Ｎチ
ヤンネル装置とＰチヤンネル装置との両方に応用するこ
とができる。
領域１６とドレイン領域１８とを有する。説明を簡単に
するために、Ｎチヤンネル・トランジスタのみが詳細に
説明されるであろう。けれども、本発明の概念は、Ｎチ
ヤンネル装置とＰチヤンネル装置との両方に応用するこ
とができる。
【００１５】Ｎ形不純物が添加されたソース領域１６
が、Ｐ形不純物が添加されたウエル領域２０の中に作成
される。ウエル領域２０は、Ｄ−ウエルと呼ばれること
が多い。Ｄ−ウエル領域２０は、図面に示されているよ
うに、層１４を貫通しそして基板１２の中にまで延長す
ることができる、または、領域２０は、層１４の中を完
全に占めることができる。
が、Ｐ形不純物が添加されたウエル領域２０の中に作成
される。ウエル領域２０は、Ｄ−ウエルと呼ばれること
が多い。Ｄ−ウエル領域２０は、図面に示されているよ
うに、層１４を貫通しそして基板１２の中にまで延長す
ることができる、または、領域２０は、層１４の中を完
全に占めることができる。
【００１６】ドレイン領域１８は、フィールド絶縁領域
２４の他の端部に隣接して配置される。好ましい実施例
では、フィールド絶縁領域２４は、例えば、熱的に成長
された二酸化シリコンのようなフィールド酸化物で構成
される。
２４の他の端部に隣接して配置される。好ましい実施例
では、フィールド絶縁領域２４は、例えば、熱的に成長
された二酸化シリコンのようなフィールド酸化物で構成
される。
【００１７】図面には示されていないけれども、またＰ
形不純物が添加された浅い延長領域を、Ｐ形不純物が添
加されたＤ−ウエル領域２０に隣接して備えることがで
きる。この浅い延長領域（図面には示されていない）
は、典型的には、Ｄ−ウエル領域２０からフィールド絶
縁領域２４の第１端部まで延長されるであろう。浅い延
長領域を有する実施例は、同時出願のシリアル番号第０
８／０３１，７３１号の出願中特許に開示されている。
形不純物が添加された浅い延長領域を、Ｐ形不純物が添
加されたＤ−ウエル領域２０に隣接して備えることがで
きる。この浅い延長領域（図面には示されていない）
は、典型的には、Ｄ−ウエル領域２０からフィールド絶
縁領域２４の第１端部まで延長されるであろう。浅い延
長領域を有する実施例は、同時出願のシリアル番号第０
８／０３１，７３１号の出願中特許に開示されている。
【００１８】層１４の表面の上に、ゲート電極２６が作
成される。図面に示された実施例では、ゲート２６は、
ソース１６の一部分の上からフィールド絶縁領域２４の
一部分の上にまで延長される。好ましい実施例では、こ
のゲート電極は、不純物が添加されたシリコン（通常は
多結晶体であるが、アモルファス体であることもでき、
または、単結晶体であることさえできる）で構成され
る。金属またはシリサイドを含む他の導電材料を、また
用いることができる。
成される。図面に示された実施例では、ゲート２６は、
ソース１６の一部分の上からフィールド絶縁領域２４の
一部分の上にまで延長される。好ましい実施例では、こ
のゲート電極は、不純物が添加されたシリコン（通常は
多結晶体であるが、アモルファス体であることもでき、
または、単結晶体であることさえできる）で構成され
る。金属またはシリサイドを含む他の導電材料を、また
用いることができる。
【００１９】ゲート２６は、ゲート誘電体２８により、
層１４の表面から分離される。ゲート誘電体２８は、酸
化物、または、窒化物、または、これら両者の組み合わ
せ体（例えば、積層されたＮＯ層またはＯＮＯ層）で構
成することができる。
層１４の表面から分離される。ゲート誘電体２８は、酸
化物、または、窒化物、または、これら両者の組み合わ
せ体（例えば、積層されたＮＯ層またはＯＮＯ層）で構
成することができる。
【００２０】ゲート電極２６の側壁の上に、側壁絶縁領
域（図面には示されていない）が作成される。これらの
側壁領域は、典型的には、二酸化シリコンのような酸化
物材料、または、窒化シリコンのような窒化物材料で構
成される。
域（図面には示されていない）が作成される。これらの
側壁領域は、典型的には、二酸化シリコンのような酸化
物材料、または、窒化シリコンのような窒化物材料で構
成される。
【００２１】図１にはまた、さらに多量の不純物が添加
された体積領域３０が示されている。体積領域３０によ
り、Ｄ−ウエル領域２０との良好な接触を得ることがで
きる。体積領域３０は、典型的には、Ｄ−ウエル領域２
０よりもさらに多量の不純物が添加された領域である。
された体積領域３０が示されている。体積領域３０によ
り、Ｄ−ウエル領域２０との良好な接触を得ることがで
きる。体積領域３０は、典型的には、Ｄ−ウエル領域２
０よりもさらに多量の不純物が添加された領域である。
【００２２】トタンジスタ装置の中に、ソース／ドレイ
ン接触体３２、３４、および、３６が備えられる。ソー
ス／ドレイン領域１６および１８を回路の他の部品とを
電気的に接続することが、接触体３２、３４、および、
３６により得られる。接触体３２、３４、および、３６
は導電材料で作成される。この導電材料は、典型的に
は、アルミニウム、銅、または、金のような金属である
ことができる。不純物が添加されたポリシリコン、また
は、チタン・シリサイドまたはタングステン・シリサイ
ドのようなシリサイド、といった他の材料をまた用いる
ことができる。
ン接触体３２、３４、および、３６が備えられる。ソー
ス／ドレイン領域１６および１８を回路の他の部品とを
電気的に接続することが、接触体３２、３４、および、
３６により得られる。接触体３２、３４、および、３６
は導電材料で作成される。この導電材料は、典型的に
は、アルミニウム、銅、または、金のような金属である
ことができる。不純物が添加されたポリシリコン、また
は、チタン・シリサイドまたはタングステン・シリサイ
ドのようなシリサイド、といった他の材料をまた用いる
ことができる。
【００２３】図面に示された実施例では、トランジスタ
１０ａおよびランジスタ１０ｂの両方のソース領域１６
に対し、１個の接触体３４が用いられる。別の実施例で
は、もしソース領域のおのおのを回路の異なる部品に接
続することが必要ならば、２個の別々の接触体が用いら
れることが可能である。
１０ａおよびランジスタ１０ｂの両方のソース領域１６
に対し、１個の接触体３４が用いられる。別の実施例で
は、もしソース領域のおのおのを回路の異なる部品に接
続することが必要ならば、２個の別々の接触体が用いら
れることが可能である。
【００２４】トランジスタ装置１０を製造する好ましい
方法を、図２から図８までの図面を参照して説明する。
方法を、図２から図８までの図面を参照して説明する。
【００２５】図２に示されているように、基板１２が用
意され、そして、その上に半導体層１４が備えられる。
前記で説明したように、基板の構成は本発明にとってそ
れ程重要ではない。この基板は、半導体層、または、エ
ピタクシャルに沈着された層の中に作成された、また
は、単結晶基板の中に作成された、ウエル領域を有する
ことができる。図面に示された実施例では、Ｐ形不純物
が添加された基板１２の上に、Ｎ形不純物が添加された
層１４が作成される。例えば、基板１２は約１０Ωcmな
いし２０Ωcmの基板で構成され、そして、その中にＮ形
不純物が拡散により添加されたウエル領域１４が７μｍ
の深さに作成される。
意され、そして、その上に半導体層１４が備えられる。
前記で説明したように、基板の構成は本発明にとってそ
れ程重要ではない。この基板は、半導体層、または、エ
ピタクシャルに沈着された層の中に作成された、また
は、単結晶基板の中に作成された、ウエル領域を有する
ことができる。図面に示された実施例では、Ｐ形不純物
が添加された基板１２の上に、Ｎ形不純物が添加された
層１４が作成される。例えば、基板１２は約１０Ωcmな
いし２０Ωcmの基板で構成され、そして、その中にＮ形
不純物が拡散により添加されたウエル領域１４が７μｍ
の深さに作成される。
【００２６】半導体層１４の上に、フィールド絶縁層２
４が作成される。フィールド絶縁層２４は、典型的に
は、二酸化シリコンのような酸化物で構成される。フィ
ールド絶縁層２４は、熱的成長で作成することができ
る、または、例えば化学蒸気沈着法による沈着によって
作成することができる。
４が作成される。フィールド絶縁層２４は、典型的に
は、二酸化シリコンのような酸化物で構成される。フィ
ールド絶縁層２４は、熱的成長で作成することができ
る、または、例えば化学蒸気沈着法による沈着によって
作成することができる。
【００２７】次に、図３に示されているように、絶縁領
域２４がパターンに作成され、それにより、ドレイン窓
３８およびソース窓４０がぞれぞれ定められる。好まし
い実施例では、この段階は、同じ間隔が確実に得られる
ように、１個のマスクを用いて実行される。
域２４がパターンに作成され、それにより、ドレイン窓
３８およびソース窓４０がぞれぞれ定められる。好まし
い実施例では、この段階は、同じ間隔が確実に得られる
ように、１個のマスクを用いて実行される。
【００２８】図４に示されているように、マスク層４２
は、典型的には、フォトレジストで構成されるが、任意
のフォトリソグラフィ・マスク層を用いることができ
る。次に、添加不純物４４が層４４の中に注入され、そ
れにより、Ｄ−ウエル２０が作成される。ホウ素はＰ形
ウエルのための好ましい不純物であるが、アルミニウム
またはガリウムのような他の不純物を用いることもでき
る。拡散のような他の不純物添加法を用いることもでき
る。Ｐ形ウエルの接合の深さを増加するために、高温駆
動浸入段階を用いることができる。作成されたＤ−ウエ
ル２０が、図５に示されている。
は、典型的には、フォトレジストで構成されるが、任意
のフォトリソグラフィ・マスク層を用いることができ
る。次に、添加不純物４４が層４４の中に注入され、そ
れにより、Ｄ−ウエル２０が作成される。ホウ素はＰ形
ウエルのための好ましい不純物であるが、アルミニウム
またはガリウムのような他の不純物を用いることもでき
る。拡散のような他の不純物添加法を用いることもでき
る。Ｐ形ウエルの接合の深さを増加するために、高温駆
動浸入段階を用いることができる。作成されたＤ−ウエ
ル２０が、図５に示されている。
【００２９】Ｄ−ウエル２０が作成された後、薄い絶縁
層４６が作成される。薄い絶縁層４６は、Ｓｉ3 Ｎ4 の
ような窒化物で作成されることが好ましい。次に、絶縁
領域２４の側壁のおのおのの上に、側壁絶縁領域４８が
作成される。側壁絶縁領域４８は、典型的には、酸化物
であり、そして、ＴＥＤＳ（テトラエソキシシラン）法
を用いて作成することができる。または、この側壁領域
は窒化物で構成されることもできる。窒化物層４６は、
酸化物側壁領域４８の作成の期間中、エッチングに対す
るマスクの役割を果たす。
層４６が作成される。薄い絶縁層４６は、Ｓｉ3 Ｎ4 の
ような窒化物で作成されることが好ましい。次に、絶縁
領域２４の側壁のおのおのの上に、側壁絶縁領域４８が
作成される。側壁絶縁領域４８は、典型的には、酸化物
であり、そして、ＴＥＤＳ（テトラエソキシシラン）法
を用いて作成することができる。または、この側壁領域
は窒化物で構成されることもできる。窒化物層４６は、
酸化物側壁領域４８の作成の期間中、エッチングに対す
るマスクの役割を果たす。
【００３０】図６に示されているように、窒化物層４６
の露出された部分（すなわち、側壁領域４８の下にない
部分）は、ここで除去することができる。
の露出された部分（すなわち、側壁領域４８の下にない
部分）は、ここで除去することができる。
【００３１】次の段階は、ソース領域１６およびドレイ
ン領域１８を作成する段階である。好ましい実施例で
は、Ｎ形不純物が、参照番号５０の矢印で示されたよう
に、注入される。好ましい添加不純物はヒ素であるが、
リン、または、アンチモン、のような他の添加不純物を
用いることもできる。ソース領域１６およびドレイン領
域１８が、図７に示されている。
ン領域１８を作成する段階である。好ましい実施例で
は、Ｎ形不純物が、参照番号５０の矢印で示されたよう
に、注入される。好ましい添加不純物はヒ素であるが、
リン、または、アンチモン、のような他の添加不純物を
用いることもできる。ソース領域１６およびドレイン領
域１８が、図７に示されている。
【００３２】Ｎ＋ソースおよびドレイン注入の前に、薄
い絶縁層４６の上に作成された側壁領域４８は、装置
に、自己整合したさらに長いＭＯＳチヤンネルを与え
る。したがって、先行技術に付随する長い高温浸入時間
を避けることができる。この特徴により、本発明の工程
は、従来のＶＬＳＩ技術とさらに良く両立しうる工程と
なる。
い絶縁層４６の上に作成された側壁領域４８は、装置
に、自己整合したさらに長いＭＯＳチヤンネルを与え
る。したがって、先行技術に付随する長い高温浸入時間
を避けることができる。この特徴により、本発明の工程
は、従来のＶＬＳＩ技術とさらに良く両立しうる工程と
なる。
【００３３】再び図７において、側壁領域４８が除去さ
れる。体積接触体領域３０のための窓を露出するため
に、この装置の上にマスク層５２が作成される。参照番
号５４の矢印で示されているように、Ｄ−ウエル２０の
中に体積接触体不純物が注入される。好ましい実施例で
は、ホウ素イオンが注入されるが、前記で説明したよう
に、他の不純物を用いた注入を行うこともできる。
れる。体積接触体領域３０のための窓を露出するため
に、この装置の上にマスク層５２が作成される。参照番
号５４の矢印で示されているように、Ｄ−ウエル２０の
中に体積接触体不純物が注入される。好ましい実施例で
は、ホウ素イオンが注入されるが、前記で説明したよう
に、他の不純物を用いた注入を行うこともできる。
【００３４】Ｐ＋形ホウ素注入の後、ゲート誘電体窓
（図面には示されていない）が定められる。ゲート誘電
体は、典型的には、酸化物であり、そして、熱的酸化に
より作成されることが好ましい。または、ゲート酸化物
２８を沈着することができる。
（図面には示されていない）が定められる。ゲート誘電
体は、典型的には、酸化物であり、そして、熱的酸化に
より作成されることが好ましい。または、ゲート酸化物
２８を沈着することができる。
【００３５】次に、このゲート構造体の上に、ゲート層
が作成される。その後、このゲート層がパターンに作成
され、そして、エッチングされ、それにより、図８に示
されているようなゲート電極が作成される。好ましい実
施例では、ゲート電極は、不純物が添加されたポリシリ
コン（多結晶シリコンまたはアモルファス・シリコンを
用いることができる）で構成される。好ましい作成法
は、例えば、化学蒸気沈着法を用いて、沈着を行う方法
である。ポリシリコン・ゲート２６に対し、それが作成
されるのと同時に不純物添加を行うことができる、また
は、それが作成された後に不純物添加を行うことができ
る。この不純物添加は、例えば、注入または拡散で行う
ことができる。または、ゲートに対し、他の導電材料を
用いることができる。これらの材料としては、アルミニ
ウムのような金属、または、チタン・シリサイドまたは
タングステン・シリサイドのようなシリサイド、を用い
ることが可能である。
が作成される。その後、このゲート層がパターンに作成
され、そして、エッチングされ、それにより、図８に示
されているようなゲート電極が作成される。好ましい実
施例では、ゲート電極は、不純物が添加されたポリシリ
コン（多結晶シリコンまたはアモルファス・シリコンを
用いることができる）で構成される。好ましい作成法
は、例えば、化学蒸気沈着法を用いて、沈着を行う方法
である。ポリシリコン・ゲート２６に対し、それが作成
されるのと同時に不純物添加を行うことができる、また
は、それが作成された後に不純物添加を行うことができ
る。この不純物添加は、例えば、注入または拡散で行う
ことができる。または、ゲートに対し、他の導電材料を
用いることができる。これらの材料としては、アルミニ
ウムのような金属、または、チタン・シリサイドまたは
タングステン・シリサイドのようなシリサイド、を用い
ることが可能である。
【００３６】最後に、図１に示された構造体を完成する
ために、接触体領域３２、３４、および、３６を作成す
る際、メタライゼーション工程を用いることができる。
この装置の上に、二酸化シリコンのような絶縁層が作成
される。次に、接触体用ホールがこの絶縁層の中にエッ
チングで作成され、そして、この装置１０と集積回路の
上の他の装置と電気的接続を行うために、導電性接触体
および相互接続線が作成される。
ために、接触体領域３２、３４、および、３６を作成す
る際、メタライゼーション工程を用いることができる。
この装置の上に、二酸化シリコンのような絶縁層が作成
される。次に、接触体用ホールがこの絶縁層の中にエッ
チングで作成され、そして、この装置１０と集積回路の
上の他の装置と電気的接続を行うために、導電性接触体
および相互接続線が作成される。
【００３７】本発明は例示された実施例に関して説明さ
れたけれども、前記説明は、本発明がこれらの実施れに
限定されることを意味するものではない。前記説明を参
照すれば、本発明の他の実施例、および、例示された実
施例を種々に変更した実施例、および、それらを種々に
組み合わせた実施例の可能であることは、当業者にはす
ぐに理解されるであろう。したがって、本発明はこのよ
うな変更実施例をすべて包含するものである。
れたけれども、前記説明は、本発明がこれらの実施れに
限定されることを意味するものではない。前記説明を参
照すれば、本発明の他の実施例、および、例示された実
施例を種々に変更した実施例、および、それらを種々に
組み合わせた実施例の可能であることは、当業者にはす
ぐに理解されるであろう。したがって、本発明はこのよ
うな変更実施例をすべて包含するものである。
【００３８】以上の説明に関して更に以下の項を開示す
る。 （１） 第１導電形の半導体層を備える段階と、前記半
導体層の上に絶縁層を作成する段階と、前記半導体層の
ソース窓部分を露出するために、および、前記半導体層
のドレイン窓部分を露出するために、前記絶縁層をパタ
ーンに作成する段階と、前記半導体層の前記ソース窓部
分の中に導電性不純物を添加することによりＤ−ウエル
領域を作成する段階と、前記ソース窓部分のまわりの前
記絶縁体層の側壁に隣接して側壁領域を作成する段階
と、前記半導体層の前記ソース窓部分の中にソース領域
を作成する段階、および、前記半導体層の前記ドレイン
窓部分の中にドレイン領域を作成する段階と、前記ソー
ス領域と前記絶縁層との間の前記Ｄ−ウエル領域の一部
分の上に、かつ、前記ソース領域と前記ドレイン領域と
の間の前記Ｄ−ウエル領域の中のチヤンネル領域の上
に、ゲート電極を作成する段階と、を有する、ＤＭＯＳ
トランジスタの製造法。
る。 （１） 第１導電形の半導体層を備える段階と、前記半
導体層の上に絶縁層を作成する段階と、前記半導体層の
ソース窓部分を露出するために、および、前記半導体層
のドレイン窓部分を露出するために、前記絶縁層をパタ
ーンに作成する段階と、前記半導体層の前記ソース窓部
分の中に導電性不純物を添加することによりＤ−ウエル
領域を作成する段階と、前記ソース窓部分のまわりの前
記絶縁体層の側壁に隣接して側壁領域を作成する段階
と、前記半導体層の前記ソース窓部分の中にソース領域
を作成する段階、および、前記半導体層の前記ドレイン
窓部分の中にドレイン領域を作成する段階と、前記ソー
ス領域と前記絶縁層との間の前記Ｄ−ウエル領域の一部
分の上に、かつ、前記ソース領域と前記ドレイン領域と
の間の前記Ｄ−ウエル領域の中のチヤンネル領域の上
に、ゲート電極を作成する段階と、を有する、ＤＭＯＳ
トランジスタの製造法。
【００３９】（２） 第１項記載の製造法において、前
記第１導電形の前記半導体層がＮ形不純物が添加された
シリコン層である、前記製造法。 （３） 第１項記載の製造法において、前記半導体層が
Ｐ形基板の上に作成されたＮ形層である、前記製造法。 （４） 第１項記載の製造法において、前記絶縁層がフ
ィールド酸化物である、前記製造法。 （５） 第４項記載の製造法において、前記基板がシリ
コンであり、かつ、前記フィールド酸化物を作成する前
記段階が熱的に成長する二酸化シリコンである、前記製
造法。
記第１導電形の前記半導体層がＮ形不純物が添加された
シリコン層である、前記製造法。 （３） 第１項記載の製造法において、前記半導体層が
Ｐ形基板の上に作成されたＮ形層である、前記製造法。 （４） 第１項記載の製造法において、前記絶縁層がフ
ィールド酸化物である、前記製造法。 （５） 第４項記載の製造法において、前記基板がシリ
コンであり、かつ、前記フィールド酸化物を作成する前
記段階が熱的に成長する二酸化シリコンである、前記製
造法。
【００４０】（６） 第１項記載の製造法において、前
記絶縁層をパターンに作成する前記段階が１個のマスク
で実行される、前記製造法。 （７） 第１項記載の製造法において、前記Ｄ−ウエル
を作成する前記段階が前記半導体層の中に導電性不純物
を注入する段階である、前記製造法。 （８） 第７項記載の製造法において、前記導電性不純
物がホウ素である、前記製造法。 （９） 第１項記載の製造法において、側壁領域を作成
する前記段階が前記ドレイン窓の周縁に前記絶縁層の側
壁に隣接して第２側壁領域を作成する段階をさらに有す
る、前記製造法。
記絶縁層をパターンに作成する前記段階が１個のマスク
で実行される、前記製造法。 （７） 第１項記載の製造法において、前記Ｄ−ウエル
を作成する前記段階が前記半導体層の中に導電性不純物
を注入する段階である、前記製造法。 （８） 第７項記載の製造法において、前記導電性不純
物がホウ素である、前記製造法。 （９） 第１項記載の製造法において、側壁領域を作成
する前記段階が前記ドレイン窓の周縁に前記絶縁層の側
壁に隣接して第２側壁領域を作成する段階をさらに有す
る、前記製造法。
【００４１】（１０） 第１項記載の製造法において、
前記側壁を作成する前に前記絶縁層と前記ソース窓と前
記ドレイン窓との上に薄い絶縁層を作成する段階をさら
に有する、前記製造法。 （１１） 第１０項記載の製造法において、前記薄い絶
縁層が窒化物層を有し、かつ、前記絶縁層および前記側
壁領域が酸化物領域を有する、前記製造法。 （１２） 第１項記載の製造法において、前記側壁領域
がテトラエソキシシランで作成される、前記製造法。 （１３） 第１項記載の製造法において、ソース領域お
よびドレイン領域を作成する前記段階がＮ形不純物を注
入する段階を有する、前記製造法。 （１４） 第１項記載の製造法において、前記Ｎ形不純
物がヒ素イオンまたはリン・イオンである、前記製造
法。
前記側壁を作成する前に前記絶縁層と前記ソース窓と前
記ドレイン窓との上に薄い絶縁層を作成する段階をさら
に有する、前記製造法。 （１１） 第１０項記載の製造法において、前記薄い絶
縁層が窒化物層を有し、かつ、前記絶縁層および前記側
壁領域が酸化物領域を有する、前記製造法。 （１２） 第１項記載の製造法において、前記側壁領域
がテトラエソキシシランで作成される、前記製造法。 （１３） 第１項記載の製造法において、ソース領域お
よびドレイン領域を作成する前記段階がＮ形不純物を注
入する段階を有する、前記製造法。 （１４） 第１項記載の製造法において、前記Ｎ形不純
物がヒ素イオンまたはリン・イオンである、前記製造
法。
【００４２】（１５） 第１項記載の製造法において、
前記ゲート電極が不純物添加されたシリコンで作成され
る、前記製造法。 （１６） 第１項記載の製造法において、ゲート電極を
作成する前記段階がシリコンを沈着する段階を有する、
前記製造法。 （１７） 第１項記載の製造法において、前記ゲート電
極がその場で不純物添加される、前記製造法。 （１８） 第１項記載の製造法において、前記ソース領
域の上にソース接触体を作成する段階と、前記ドレイン
領域の上にドレイン接触体を作成する段階とをさらに有
する、前記製造法。 （１９） 第１項記載の製造法において、前記ソース領
域に隣接した前記Ｄ−ウエル領域の中に体積接触体領域
を作成する段階さらに有する、前記製造法。
前記ゲート電極が不純物添加されたシリコンで作成され
る、前記製造法。 （１６） 第１項記載の製造法において、ゲート電極を
作成する前記段階がシリコンを沈着する段階を有する、
前記製造法。 （１７） 第１項記載の製造法において、前記ゲート電
極がその場で不純物添加される、前記製造法。 （１８） 第１項記載の製造法において、前記ソース領
域の上にソース接触体を作成する段階と、前記ドレイン
領域の上にドレイン接触体を作成する段階とをさらに有
する、前記製造法。 （１９） 第１項記載の製造法において、前記ソース領
域に隣接した前記Ｄ−ウエル領域の中に体積接触体領域
を作成する段階さらに有する、前記製造法。
【００４３】（２０） Ｐ形基板の上に作成されたＮ形
シリコン層を備える段階と、前記Ｎ形層の上にフィール
ド酸化物層を作成する段階と、前記半導体層のソース窓
部分を露出するために、かつ、前記半導体層のドレイン
窓部分を露出するために、前記フィールド酸化物層をパ
ターンに作成する段階と、Ｐ形Ｄ−ウエルを作成するた
めに前記Ｎ形層の前記ソース窓部分の中にホウ素を注入
する段階と、前記フィールド酸化物層と前記ソース窓と
前記ドレイン窓との上に窒化物層を作成する段階と、次
に、前記ソース窓の周縁の前記フィールド酸化物の側壁
に隣接して側壁酸化物を作成する段階と、次に、前記シ
リコン層の前記ソース窓部分の中にソース領域を作成す
るために、および、前記シリコン層の前記ドレイン窓部
分の中にドレイン領域を作成するために、Ｎ形不純物を
注入する段階と、前記ソース領域が前記Ｄ−ウエルの中
に作成されることと、前記ソース領域と前記フィールド
酸化物との間の前記Ｄ−ウエル領域の一部分の上にゲー
ト電極を作成する段階と、前記ゲート電極が前記ソース
領域と前記ドレイン領域との間の前記Ｄ−ウエルの中の
チヤンネルの上に作成されることと、を有する、横型Ｄ
ＭＯＳトランジスタ装置の製造法。
シリコン層を備える段階と、前記Ｎ形層の上にフィール
ド酸化物層を作成する段階と、前記半導体層のソース窓
部分を露出するために、かつ、前記半導体層のドレイン
窓部分を露出するために、前記フィールド酸化物層をパ
ターンに作成する段階と、Ｐ形Ｄ−ウエルを作成するた
めに前記Ｎ形層の前記ソース窓部分の中にホウ素を注入
する段階と、前記フィールド酸化物層と前記ソース窓と
前記ドレイン窓との上に窒化物層を作成する段階と、次
に、前記ソース窓の周縁の前記フィールド酸化物の側壁
に隣接して側壁酸化物を作成する段階と、次に、前記シ
リコン層の前記ソース窓部分の中にソース領域を作成す
るために、および、前記シリコン層の前記ドレイン窓部
分の中にドレイン領域を作成するために、Ｎ形不純物を
注入する段階と、前記ソース領域が前記Ｄ−ウエルの中
に作成されることと、前記ソース領域と前記フィールド
酸化物との間の前記Ｄ−ウエル領域の一部分の上にゲー
ト電極を作成する段階と、前記ゲート電極が前記ソース
領域と前記ドレイン領域との間の前記Ｄ−ウエルの中の
チヤンネルの上に作成されることと、を有する、横型Ｄ
ＭＯＳトランジスタ装置の製造法。
【００４４】（２１） 第１項記載の製造法において、
側壁領域を作成する前記段階が前記Ｄ−ウエル領域を作
成する段階の後に実行され、かつ、ソース領域を作成す
る前記段階が前記側壁領域を作成する段階の後に実行さ
れる、前記製造法。 （２２） ＬＤＭＯＳトランジスタ装置１０の製造法が
開示される。半導体層１４が備えられる。層１４は、Ｐ
形基板１２の上に作成されたＮ形ＲＥＳＵＲＦ領域であ
ることができる。フィールド酸化物のような絶縁層２４
が、半導体層１４の上に作成される。次に、ソース窓と
ドレイン窓を露出するために、絶縁層２４がパターンに
作成される。次に、前記半導体層の前記ソース窓部分の
中に、Ｄ−ウエル領域２０が作成される。前記ソース窓
の周縁の前記絶縁層の側壁に隣接して、側壁領域が作成
される。次に、ソース領域１６およびドレイン領域１８
が、例えば、ヒ素イオンまたはリン・イオンを注入する
ことにより、作成される。前記ソース領域１６と前記絶
縁層２４との間の前記Ｄ−ウエル領域２０の一部分の上
に、ゲート電極２６が作成される。前記ゲート電極２６
は、前記ソース１６と前記ドレイン１８との間の前記Ｄ
−ウエル２０の中のチヤンネル領域の上に作成される。
側壁領域を作成する前記段階が前記Ｄ−ウエル領域を作
成する段階の後に実行され、かつ、ソース領域を作成す
る前記段階が前記側壁領域を作成する段階の後に実行さ
れる、前記製造法。 （２２） ＬＤＭＯＳトランジスタ装置１０の製造法が
開示される。半導体層１４が備えられる。層１４は、Ｐ
形基板１２の上に作成されたＮ形ＲＥＳＵＲＦ領域であ
ることができる。フィールド酸化物のような絶縁層２４
が、半導体層１４の上に作成される。次に、ソース窓と
ドレイン窓を露出するために、絶縁層２４がパターンに
作成される。次に、前記半導体層の前記ソース窓部分の
中に、Ｄ−ウエル領域２０が作成される。前記ソース窓
の周縁の前記絶縁層の側壁に隣接して、側壁領域が作成
される。次に、ソース領域１６およびドレイン領域１８
が、例えば、ヒ素イオンまたはリン・イオンを注入する
ことにより、作成される。前記ソース領域１６と前記絶
縁層２４との間の前記Ｄ−ウエル領域２０の一部分の上
に、ゲート電極２６が作成される。前記ゲート電極２６
は、前記ソース１６と前記ドレイン１８との間の前記Ｄ
−ウエル２０の中のチヤンネル領域の上に作成される。
【図１】ＬＤＭＯＳトランジスタの好ましい実施例の横
断面図。
断面図。
【図２】図１のトランジスタを製造する順次の段階にお
ける前記トランジスタの横断面図。
ける前記トランジスタの横断面図。
【図３】図１のトランジスタを製造する順次の段階にお
ける前記トランジスタの横断面図。
ける前記トランジスタの横断面図。
【図４】図１のトランジスタを製造する順次の段階にお
ける前記トランジスタの横断面図。
ける前記トランジスタの横断面図。
【図５】図１のトランジスタを製造する順次の段階にお
ける前記トランジスタの横断面図。
ける前記トランジスタの横断面図。
【図６】図１のトランジスタを製造する順次の段階にお
ける前記トランジスタの横断面図。
ける前記トランジスタの横断面図。
【図７】図１のトランジスタを製造する順次の段階にお
ける前記トランジスタの横断面図。
ける前記トランジスタの横断面図。
【図８】図１のトランジスタを製造する順次の段階にお
ける前記トランジスタの横断面図。
ける前記トランジスタの横断面図。
１２ 半導体基板 １４ 半導体層 １６ ソース領域 １８ ドレイン領域 ２０ Ｄ−ウエル領域 ２４ 絶縁層 ２６ ゲート電極 ２８ ゲート誘電体 ３２、３４、３６ 接触体
Claims (1)
- 【請求項１】 第１導電形の半導体層を備える段階と、 前記半導体層の上に絶縁層を作成する段階と、 前記半導体層のソース窓部分を露出するために、およ
び、前記半導体層のドレイン窓部分を露出するために、
前記絶縁層をパターンに作成する段階と、 前記半導体層の前記ソース窓部分の中に導電性不純物を
添加することによりＤ−ウエル領域を作成する段階と、 前記ソース窓部分のまわりの前記絶縁体層の側壁に隣接
して側壁領域を作成する段階と、 前記半導体層の前記ソース窓部分の中にソース領域を作
成する段階、および、前記半導体層の前記ドレイン窓部
分の中にドレイン領域を作成する段階と、 前記ソース領域と前記絶縁層との間の前記Ｄ−ウエル領
域の一部分の上に、かつ、前記ソース領域と前記ドレイ
ン領域との間の前記Ｄ−ウエル領域の中のチヤンネル領
域の上に、ゲート電極を作成する段階と、を有する、Ｄ
ＭＯＳトランジスタの製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6151351A JPH0897410A (ja) | 1994-07-01 | 1994-07-01 | 自己整合した横型ｄｍｏｓトランジスタの製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6151351A JPH0897410A (ja) | 1994-07-01 | 1994-07-01 | 自己整合した横型ｄｍｏｓトランジスタの製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897410A true JPH0897410A (ja) | 1996-04-12 |
Family
ID=15516662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6151351A Pending JPH0897410A (ja) | 1994-07-01 | 1994-07-01 | 自己整合した横型ｄｍｏｓトランジスタの製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897410A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000349165A (ja) * | 1999-03-25 | 2000-12-15 | Seiko Instruments Inc | 半導体集積回路装置と半導体集積回路装置の製造方法 |
| JP2003510796A (ja) * | 1998-09-02 | 2003-03-18 | ウルトラアールエフ インコーポレイテッド | ホットエレクトロン注入が減少された大電力ｒｆ電界効果トランジスタを製造する方法及びそれから得られる構造 |
| EP1380418A3 (en) * | 2002-07-10 | 2004-01-21 | Canon Kabushiki Kaisha | Semiconductor device and liquid jetting device using the same |
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