JPH09102548A - Ｉｃのトリミング回路 - Google Patents
Ｉｃのトリミング回路Info
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- JPH09102548A JPH09102548A JP18762796A JP18762796A JPH09102548A JP H09102548 A JPH09102548 A JP H09102548A JP 18762796 A JP18762796 A JP 18762796A JP 18762796 A JP18762796 A JP 18762796A JP H09102548 A JPH09102548 A JP H09102548A
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- 238000009966 trimming Methods 0.000 title claims abstract description 39
- 239000003990 capacitor Substances 0.000 claims description 7
- 238000000465 moulding Methods 0.000 abstract description 2
- 238000006243 chemical reaction Methods 0.000 description 15
- 230000006378 damage Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＩＣチップを組み立てた（モールド他）後に
ザッピングによりトリミングを可能とする。 【解決手段】 複数のツェナーダイオード（３０Ａ乃至
３０Ｃ）と、該複数のツェナーダイオードを選択的にザ
ッピングするためのトランジスタスイッチ群（３１Ａ乃
至３１Ｃ）と、該トランジスタスイッチ群のベースに制
御信号を伝えるか否かを切り換えるゲート群（３２Ａ乃
至３２Ｃ）とを備え、トリミングの終了信号に応じて前
記ゲート群が不動作状態となるようにしたことを特徴と
する。
ザッピングによりトリミングを可能とする。 【解決手段】 複数のツェナーダイオード（３０Ａ乃至
３０Ｃ）と、該複数のツェナーダイオードを選択的にザ
ッピングするためのトランジスタスイッチ群（３１Ａ乃
至３１Ｃ）と、該トランジスタスイッチ群のベースに制
御信号を伝えるか否かを切り換えるゲート群（３２Ａ乃
至３２Ｃ）とを備え、トリミングの終了信号に応じて前
記ゲート群が不動作状態となるようにしたことを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログＩＣ内部
のトリミング回路に関するもので、特にＩＣチップを組
み立てた（モールド他）後にザッピングによりトリミン
グを行うトリミング回路に関する。
のトリミング回路に関するもので、特にＩＣチップを組
み立てた（モールド他）後にザッピングによりトリミン
グを行うトリミング回路に関する。
【０００２】
【従来の技術】特開平６−１４０５１２号に示されるよ
うに、ＩＣチップを組み立てた後にザッピングによりＩ
Ｃ内部の回路の特性などのトリミングを行うトリミング
回路が知られている。同公報によれば、ＩＣを組み立て
た後に内部回路の測定を行い、その結果に基づいてトリ
ミングできるので、精度のよいトリミングが可能とな
る。
うに、ＩＣチップを組み立てた後にザッピングによりＩ
Ｃ内部の回路の特性などのトリミングを行うトリミング
回路が知られている。同公報によれば、ＩＣを組み立て
た後に内部回路の測定を行い、その結果に基づいてトリ
ミングできるので、精度のよいトリミングが可能とな
る。
【０００３】図２は、そのようなＩＣのトリミング回路
を示すもので、パッド（ＩＣピン）（２８）（２９）に
は、データとクロックが印加され、バスデコーダ（Ｂ２
１）でデコードされる。バスデコーダ（Ｂ２１）でデコ
ードされた出力信号に応じて、スイッチＳ２１乃至Ｓ２
３のいずれかが選択されて閉じる。例えば、スイッチＳ
２１のみが閉じて、スイッチＳ２２、スイッチＳ２３が
開いているとする。この状態で、パッドＰ２０にザッピ
ングパルスが印加されると、パッドＰ２０、ダイオード
Ｑ２７、ツェナーダイオードＺ２１、トランジスタＱ２
４の経路で電流が流れ、ツェナーダイオードＺ２１が破
壊される。ツェナーダイオードＺ２２、ツェナーダイオ
ードＺ２３には電流が流れずそのままとなる。
を示すもので、パッド（ＩＣピン）（２８）（２９）に
は、データとクロックが印加され、バスデコーダ（Ｂ２
１）でデコードされる。バスデコーダ（Ｂ２１）でデコ
ードされた出力信号に応じて、スイッチＳ２１乃至Ｓ２
３のいずれかが選択されて閉じる。例えば、スイッチＳ
２１のみが閉じて、スイッチＳ２２、スイッチＳ２３が
開いているとする。この状態で、パッドＰ２０にザッピ
ングパルスが印加されると、パッドＰ２０、ダイオード
Ｑ２７、ツェナーダイオードＺ２１、トランジスタＱ２
４の経路で電流が流れ、ツェナーダイオードＺ２１が破
壊される。ツェナーダイオードＺ２２、ツェナーダイオ
ードＺ２３には電流が流れずそのままとなる。
【０００４】その為、トランジスタＱ２１のベースには
グランドレベルが印加され、トランジスタＱ２１はオフ
する。又、トランジスタＱ２２、トランジスタＱ２３の
ベースには電源電圧ＶCCが印加されるので、トランジス
タＱ２２及びトランジスタＱ２３は、オンする。従っ
て、トランジスタＱ２１乃至Ｑ２３のコレクタよりトリ
ミング結果を示す制御信号がＤ/Ａ変換回路（１）に印
加される。
グランドレベルが印加され、トランジスタＱ２１はオフ
する。又、トランジスタＱ２２、トランジスタＱ２３の
ベースには電源電圧ＶCCが印加されるので、トランジス
タＱ２２及びトランジスタＱ２３は、オンする。従っ
て、トランジスタＱ２１乃至Ｑ２３のコレクタよりトリ
ミング結果を示す制御信号がＤ/Ａ変換回路（１）に印
加される。
【０００５】
【発明が解決しようとする課題】しかしながら、図２の
トリミング回路ではザッピングによるトリミングが終了
し、実際にＩＣが動作状態にある時に、バスデコーダＢ
２１が誤動作を起こすとトリミング値が変動してしまう
という恐れがあった。即ち、実際にＩＣが動作状態にあ
る時には、各調整スイッチのオンオフは、ツェナーザッ
プダイオードの短絡か否かで定めなければならない。つ
まり、スイッチＳ２１乃至Ｓ２３は、全て閉じている必
要がある。
トリミング回路ではザッピングによるトリミングが終了
し、実際にＩＣが動作状態にある時に、バスデコーダＢ
２１が誤動作を起こすとトリミング値が変動してしまう
という恐れがあった。即ち、実際にＩＣが動作状態にあ
る時には、各調整スイッチのオンオフは、ツェナーザッ
プダイオードの短絡か否かで定めなければならない。つ
まり、スイッチＳ２１乃至Ｓ２３は、全て閉じている必
要がある。
【０００６】この状態で、実際にＩＣが動作状態にある
時に、バスデコーダＢ２１が誤動作を起こし、例えばス
イッチＳ２１が開いてしまい、トランジスタＱ２４がオ
フしてしまうとトランジスタＱ２１には電源電圧が印加
されてしまう。すると、本来オフしているものがオンす
ることとなり、誤ったトリミング値がＤ/Ａ変換回路
（１）に印加されてしまう。
時に、バスデコーダＢ２１が誤動作を起こし、例えばス
イッチＳ２１が開いてしまい、トランジスタＱ２４がオ
フしてしまうとトランジスタＱ２１には電源電圧が印加
されてしまう。すると、本来オフしているものがオンす
ることとなり、誤ったトリミング値がＤ/Ａ変換回路
（１）に印加されてしまう。
【０００７】
【課題を解決するための手段】本発明は、上述の点に鑑
みなされたもので、複数のツェナーダイオードと、該複
数のツェナーダイオードを選択的にザッピングするため
のトランジスタスイッチ群と、該トランジスタスイッチ
群のベースに制御信号を伝えるか否かを切り換えるゲー
ト群とを備え、トリミングの終了信号に応じて前記ゲー
ト群が不動作状態となるようにしたことを特徴とする。
みなされたもので、複数のツェナーダイオードと、該複
数のツェナーダイオードを選択的にザッピングするため
のトランジスタスイッチ群と、該トランジスタスイッチ
群のベースに制御信号を伝えるか否かを切り換えるゲー
ト群とを備え、トリミングの終了信号に応じて前記ゲー
ト群が不動作状態となるようにしたことを特徴とする。
【０００８】
【発明の実施の形態】図１は、本発明のＩＣのトリミン
グ回路を示すもので、（３０Ａ）乃至（３０Ｃ）はザッ
ピングの対象となるツェナーダイオード、（３１Ａ）乃
至（３１Ｃ）は複数のツェナーダイオード（３０Ａ）乃
至（３０Ｃ）を選択的にザッピングするためのトランジ
スタスイッチ、（３２Ａ）乃至（３２Ｃ）はトランジス
タスイッチ（３１Ａ）乃至（３１Ｃ）のベースに制御信
号を伝えるか否かを切り換えるアンドゲート、（３３）
は複数のツェナーダイオード（３０Ａ）乃至（３０Ｃ）
に共通してザッピングパルス及び電源電圧を印加する電
源ライン、（３４Ａ）乃至（３４Ｃ）はコンパレータ、
（３５Ａ）乃至（３５Ｃ）はオアゲート、（３６）はト
リミング値を示すデジタル信号をアナログ信号に変換す
るＤ/Ａ変換回路、（３７）はＤ/Ａ変換回路（３６）の
出力アナログ信号に応じて、回路の特性（例えば、フィ
ルタの中心周波数や遮断周波数、抵抗値など）が制御さ
れる被制御回路、（３８）はＩＣ（３９）に対してシリ
アルバス制御を用いたザッピングによるトリミングを行
うテスター、（４０）はテスター（３８）からピン（４
１）を介して印加されるデータが到来するバスライン
（データとクロックの２ピンを使用する方式でもよ
い）、（４２）はバスラインからザッピング用の必要な
データを選択して取り込むアドレス指定回路、（４３）
はアドレス指定回路（４２）からのシリアルデータをパ
ラレルデータに変換するシリアルパラレル変換回路、
（４４）はトリミングの終了信号に応じてザッピングさ
れるツェナーダイオード（４５）を含み前記アンドゲー
ト（３２Ａ）乃至（３２Ｃ）が不動作状態となるような
「Ｌ」レベルの制御信号を前記アンドゲート（３２Ａ）
乃至（３２Ｃ）に印加する制御回路である。
グ回路を示すもので、（３０Ａ）乃至（３０Ｃ）はザッ
ピングの対象となるツェナーダイオード、（３１Ａ）乃
至（３１Ｃ）は複数のツェナーダイオード（３０Ａ）乃
至（３０Ｃ）を選択的にザッピングするためのトランジ
スタスイッチ、（３２Ａ）乃至（３２Ｃ）はトランジス
タスイッチ（３１Ａ）乃至（３１Ｃ）のベースに制御信
号を伝えるか否かを切り換えるアンドゲート、（３３）
は複数のツェナーダイオード（３０Ａ）乃至（３０Ｃ）
に共通してザッピングパルス及び電源電圧を印加する電
源ライン、（３４Ａ）乃至（３４Ｃ）はコンパレータ、
（３５Ａ）乃至（３５Ｃ）はオアゲート、（３６）はト
リミング値を示すデジタル信号をアナログ信号に変換す
るＤ/Ａ変換回路、（３７）はＤ/Ａ変換回路（３６）の
出力アナログ信号に応じて、回路の特性（例えば、フィ
ルタの中心周波数や遮断周波数、抵抗値など）が制御さ
れる被制御回路、（３８）はＩＣ（３９）に対してシリ
アルバス制御を用いたザッピングによるトリミングを行
うテスター、（４０）はテスター（３８）からピン（４
１）を介して印加されるデータが到来するバスライン
（データとクロックの２ピンを使用する方式でもよ
い）、（４２）はバスラインからザッピング用の必要な
データを選択して取り込むアドレス指定回路、（４３）
はアドレス指定回路（４２）からのシリアルデータをパ
ラレルデータに変換するシリアルパラレル変換回路、
（４４）はトリミングの終了信号に応じてザッピングさ
れるツェナーダイオード（４５）を含み前記アンドゲー
ト（３２Ａ）乃至（３２Ｃ）が不動作状態となるような
「Ｌ」レベルの制御信号を前記アンドゲート（３２Ａ）
乃至（３２Ｃ）に印加する制御回路である。
【０００９】まず、ザッピングを行う前にザッピングの
ために必要なデータをテスター（３８）により測定する
ことから説明する。図１のＩＣ（３９）は、いわゆる組
立が完了し、チップがモールドされている状態である。
従って、ＩＣ（３９）の内部をトリミングするにはピン
を利用する。テスター（３８）は、被制御回路（３７）
をトリミングするためのデータを発生し、該データはバ
スラインに乗る形でピン（４１）からＩＣ（３９）内部
のバスライン（４０）に供給される。アドレス指定回路
（４２）は、被制御回路（３７）をトリミングするため
のデータが到来したことを判別し、該データをシリアル
パラレル変換回路（４３）に印加する。
ために必要なデータをテスター（３８）により測定する
ことから説明する。図１のＩＣ（３９）は、いわゆる組
立が完了し、チップがモールドされている状態である。
従って、ＩＣ（３９）の内部をトリミングするにはピン
を利用する。テスター（３８）は、被制御回路（３７）
をトリミングするためのデータを発生し、該データはバ
スラインに乗る形でピン（４１）からＩＣ（３９）内部
のバスライン（４０）に供給される。アドレス指定回路
（４２）は、被制御回路（３７）をトリミングするため
のデータが到来したことを判別し、該データをシリアル
パラレル変換回路（４３）に印加する。
【００１０】シリアルパラレル変換回路（４３）は、シ
リアルデータをパラレルデータに変換し、ラッチを行
う。ラッチされたパラレルデータは、信号ラインａ、
b、ｃからオアゲート（３５Ａ）乃至（３５Ｃ）を介し
てＤ/Ａ変換回路（３６）に印加される。Ｄ/Ａ変換回路
（３６）はデジタル・アナログ変換を行い、その出力ア
ナログ信号に応じて、被制御回路（３７）の回路特性を
変化させる。すると、被制御回路（３７）の回路特性を
示す出力信号がピン（４６）を介してテスター（３８）
に印加される。
リアルデータをパラレルデータに変換し、ラッチを行
う。ラッチされたパラレルデータは、信号ラインａ、
b、ｃからオアゲート（３５Ａ）乃至（３５Ｃ）を介し
てＤ/Ａ変換回路（３６）に印加される。Ｄ/Ａ変換回路
（３６）はデジタル・アナログ変換を行い、その出力ア
ナログ信号に応じて、被制御回路（３７）の回路特性を
変化させる。すると、被制御回路（３７）の回路特性を
示す出力信号がピン（４６）を介してテスター（３８）
に印加される。
【００１１】テスター（３８）は、被制御回路（３７）
の回路特性を示す出力信号が所定範囲内にあるか否か判
別し、ないときには一致する方向となる新たなデータを
発生してピン（４１）に印加する。以降、前述と同じル
ートで信号が伝わる。この作業を何回か行った結果、被
制御回路（３７）をトリミングするためのデータがテス
ター（３８）に記憶される。
の回路特性を示す出力信号が所定範囲内にあるか否か判
別し、ないときには一致する方向となる新たなデータを
発生してピン（４１）に印加する。以降、前述と同じル
ートで信号が伝わる。この作業を何回か行った結果、被
制御回路（３７）をトリミングするためのデータがテス
ター（３８）に記憶される。
【００１２】次に、テスター（３８）に記憶されたデー
タをツェナーダイオード（３０Ａ）乃至（３０Ｃ）を用
いて、ＩＣ（３９）内部に記憶させる作業について説明
する。ツェナーダイオード（３０Ａ）乃至（３０Ｃ）の
ザッピングは、１回のザッピングパルスにより１個のツ
ェナーダイオードを破壊するようにして行う。
タをツェナーダイオード（３０Ａ）乃至（３０Ｃ）を用
いて、ＩＣ（３９）内部に記憶させる作業について説明
する。ツェナーダイオード（３０Ａ）乃至（３０Ｃ）の
ザッピングは、１回のザッピングパルスにより１個のツ
ェナーダイオードを破壊するようにして行う。
【００１３】今、仮にツェナーダイオード（３０Ａ）及
び（３０Ｃ）を破壊し、ツェナーダイオード（３０Ｂ）
を生かすようにすると仮定する。この時、シリアルパラ
レル変換回路（４３）は「Ｈ、Ｌ、Ｈ」のデータを保持
することとなり、ツェナーダイオード（３０Ａ）の破壊
から始める。シリアルパラレル変換回路（４３）は、信
号ラインａにのみ出力信号を発生し、信号ラインｂ、ｃ
には出力信号を発生しない。信号ラインａには「Ｈ」レ
ベルの出力信号を発生しアンドゲート（３２Ａ）に印加
する。
び（３０Ｃ）を破壊し、ツェナーダイオード（３０Ｂ）
を生かすようにすると仮定する。この時、シリアルパラ
レル変換回路（４３）は「Ｈ、Ｌ、Ｈ」のデータを保持
することとなり、ツェナーダイオード（３０Ａ）の破壊
から始める。シリアルパラレル変換回路（４３）は、信
号ラインａにのみ出力信号を発生し、信号ラインｂ、ｃ
には出力信号を発生しない。信号ラインａには「Ｈ」レ
ベルの出力信号を発生しアンドゲート（３２Ａ）に印加
する。
【００１４】一方、制御回路（４４）は、トリミング終
了信号が印加されるまで不動作であるので、トランジス
タ（４７）はオフしている。この為、プルダウン抵抗
（４８）によりアンドゲート（３２Ａ）には「Ｈ」レベ
ルの信号が印加されている。この為、アンドゲート（３
２Ａ）の出力信号は「Ｈ」レベルとなり、トランジスタ
スイッチ（３１Ａ）のベースに印加される。
了信号が印加されるまで不動作であるので、トランジス
タ（４７）はオフしている。この為、プルダウン抵抗
（４８）によりアンドゲート（３２Ａ）には「Ｈ」レベ
ルの信号が印加されている。この為、アンドゲート（３
２Ａ）の出力信号は「Ｈ」レベルとなり、トランジスタ
スイッチ（３１Ａ）のベースに印加される。
【００１５】この状態になると、テスター（３８）は、
ツェナーダイオード（３０Ａ）を破壊できる高電圧のザ
ッピングパルスをピン（４９）に印加し電源ライン（３
３）に印加する。すると、ツェナーダイオード（３０
Ａ）及びトランジスタスイッチ（３１Ａ）を介して電流
が流れツェナーダイオード（３０Ａ）が破壊される。ツ
ェナーダイオード（３０Ａ）が破壊されると、ツェナー
ダイオード（３０Ａ）は、短絡状態となる。
ツェナーダイオード（３０Ａ）を破壊できる高電圧のザ
ッピングパルスをピン（４９）に印加し電源ライン（３
３）に印加する。すると、ツェナーダイオード（３０
Ａ）及びトランジスタスイッチ（３１Ａ）を介して電流
が流れツェナーダイオード（３０Ａ）が破壊される。ツ
ェナーダイオード（３０Ａ）が破壊されると、ツェナー
ダイオード（３０Ａ）は、短絡状態となる。
【００１６】次に、シリアルパラレル変換回路（４３）
は、信号ラインｃにのみ出力信号を発生し、信号ライン
ａ、ｂには出力信号を発生しない。信号ラインｃには
「Ｈ」レベルの出力信号を発生しアンドゲート（３２
Ｃ）に印加する。そして、信号ラインａの時と同様に、
ツェナーダイオード（３０Ｃ）を破壊し、ツェナーダイ
オード（３０Ｃ）を短絡状態とする。
は、信号ラインｃにのみ出力信号を発生し、信号ライン
ａ、ｂには出力信号を発生しない。信号ラインｃには
「Ｈ」レベルの出力信号を発生しアンドゲート（３２
Ｃ）に印加する。そして、信号ラインａの時と同様に、
ツェナーダイオード（３０Ｃ）を破壊し、ツェナーダイ
オード（３０Ｃ）を短絡状態とする。
【００１７】これにより、テスター（３８）に記憶され
たデータをツェナーダイオード（３０Ａ）乃至（３０
Ｃ）を用いて、ＩＣ（３９）内部に記憶させる作業は、
終了する。必要なツェナーダイオードの破壊が終了する
と、テスター（３８）は、最後にアンドゲート（３２
Ａ）乃至（３２Ｃ）を不動作状態とする。この目的は、
シリアルパラレル変換回路（４３）の誤動作等により、
「Ｈ」レベルの信号がアンドゲート（３２Ａ）乃至（３
２Ｃ）に印加され、トランジスタスイッチ（３１Ａ）乃
至（３１Ｃ）に誤って印加されるのを防止するためであ
る。
たデータをツェナーダイオード（３０Ａ）乃至（３０
Ｃ）を用いて、ＩＣ（３９）内部に記憶させる作業は、
終了する。必要なツェナーダイオードの破壊が終了する
と、テスター（３８）は、最後にアンドゲート（３２
Ａ）乃至（３２Ｃ）を不動作状態とする。この目的は、
シリアルパラレル変換回路（４３）の誤動作等により、
「Ｈ」レベルの信号がアンドゲート（３２Ａ）乃至（３
２Ｃ）に印加され、トランジスタスイッチ（３１Ａ）乃
至（３１Ｃ）に誤って印加されるのを防止するためであ
る。
【００１８】その動作について説明する。必要なツェナ
ーダイオードの破壊が終了すると、テスター（３８）は
シリアルパラレル変換回路（４３）から制御回路（４
４）に「Ｈ」レベルの信号を印加し、その後、高電圧の
ザッピングパルスをピン（４９）に印加し電源ライン
（３３）に印加する。すると、ツェナーダイオード（４
５）及びトランジスタ（４７）を介して電流が流れツェ
ナーダイオード（４５）が破壊される。
ーダイオードの破壊が終了すると、テスター（３８）は
シリアルパラレル変換回路（４３）から制御回路（４
４）に「Ｈ」レベルの信号を印加し、その後、高電圧の
ザッピングパルスをピン（４９）に印加し電源ライン
（３３）に印加する。すると、ツェナーダイオード（４
５）及びトランジスタ（４７）を介して電流が流れツェ
ナーダイオード（４５）が破壊される。
【００１９】これにより、ＩＣ（３９）がセットに搭載
されてピン（４９）に外部から電源電圧が印加されるの
に対する準備が完了する。ＩＣ（３９）がセットに搭載
されてピン（４９）に外部から電源電圧が印加される
と、該電源ライン（３３）に印加される。すると、ツェ
ナーダイオード（３０Ａ）、（３０Ｃ）及び（４５）
は、短絡されているので、コンパレータ（３４Ａ）乃至
（３４Ｃ）には「Ｈ、Ｌ、Ｈ」の信号が印加され、該信
号がオアゲート（３５Ａ）乃至（３５Ｃ）を介してＤ/
Ａ変換器（３６）に印加される。
されてピン（４９）に外部から電源電圧が印加されるの
に対する準備が完了する。ＩＣ（３９）がセットに搭載
されてピン（４９）に外部から電源電圧が印加される
と、該電源ライン（３３）に印加される。すると、ツェ
ナーダイオード（３０Ａ）、（３０Ｃ）及び（４５）
は、短絡されているので、コンパレータ（３４Ａ）乃至
（３４Ｃ）には「Ｈ、Ｌ、Ｈ」の信号が印加され、該信
号がオアゲート（３５Ａ）乃至（３５Ｃ）を介してＤ/
Ａ変換器（３６）に印加される。
【００２０】従って、図１の回路によれば、ザッピング
により得たトリミングで被制御回路（３７）を制御でき
る。また、前記電源電圧により「Ｌ」レベルの信号がア
ンドゲート（３２Ａ）乃至（３２Ｃ）に印加されるの
で、トランジスタスイッチ（３１Ａ）乃至（３１Ｃ）が
誤って動作する恐れがない。
により得たトリミングで被制御回路（３７）を制御でき
る。また、前記電源電圧により「Ｌ」レベルの信号がア
ンドゲート（３２Ａ）乃至（３２Ｃ）に印加されるの
で、トランジスタスイッチ（３１Ａ）乃至（３１Ｃ）が
誤って動作する恐れがない。
【００２１】ところで、図１の説明ではザッピングの対
象としてツェナーダイオード（３０Ａ）乃至（３０Ｃ）
を使用しているが、ツェナーダイオードを破壊するのに
は比較的大なる電流を必要とする。このため、ＩＣのマ
スク設計の際は、これらの配線経路が大電流に耐えられ
るように配慮しなければならない。そこで、ザッピング
の対象としてツェナーダイオードの代わりにＭＯＳ容量
又はＭＩＳ容量を使用すればよい。これらの容量に絶縁
破壊電圧（５〜１０ＭＶ/cm）以上の電圧を印加すれ
ば、前述のツェナーダイオードと同様に短絡状態とな
る。ＭＯＳ容量又はＭＩＳ容量であれば局所的に貫通電
流が流れる程度であり、流れる電流はわずかである。
象としてツェナーダイオード（３０Ａ）乃至（３０Ｃ）
を使用しているが、ツェナーダイオードを破壊するのに
は比較的大なる電流を必要とする。このため、ＩＣのマ
スク設計の際は、これらの配線経路が大電流に耐えられ
るように配慮しなければならない。そこで、ザッピング
の対象としてツェナーダイオードの代わりにＭＯＳ容量
又はＭＩＳ容量を使用すればよい。これらの容量に絶縁
破壊電圧（５〜１０ＭＶ/cm）以上の電圧を印加すれ
ば、前述のツェナーダイオードと同様に短絡状態とな
る。ＭＯＳ容量又はＭＩＳ容量であれば局所的に貫通電
流が流れる程度であり、流れる電流はわずかである。
【００２２】又、酸化膜や窒化膜の厚さを２００オング
ストローム程度に設定すれば２０Ｖ程度で破壊が可能と
なる。
ストローム程度に設定すれば２０Ｖ程度で破壊が可能と
なる。
【００２３】
【発明の効果】以上述べた如く、本発明によれば、組み
立てられたＩＣに対して、ザッピングによるトリミング
ができるとともに、ＩＣの内部回路の誤動作によるトリ
ミング値の変動がないＩＣのトリミング回路を提供でき
る。又、本発明によればザッピングの対象としてツェナ
ーダイオードの代わりにＭＯＳ容量を使っているので破
壊時に大電流が流れることがなくＩＣ化に適する。
立てられたＩＣに対して、ザッピングによるトリミング
ができるとともに、ＩＣの内部回路の誤動作によるトリ
ミング値の変動がないＩＣのトリミング回路を提供でき
る。又、本発明によればザッピングの対象としてツェナ
ーダイオードの代わりにＭＯＳ容量を使っているので破
壊時に大電流が流れることがなくＩＣ化に適する。
【図１】本発明のＩＣのトリミング回路を示す回路図で
ある。
ある。
【図２】従来のＩＣのトリミング回路を示す回路図であ
る。
る。
（３０Ａ）及び（３０Ｃ） ツェナーダイオード （３１Ａ）乃至（３１Ｃ） トランジスタスイッチ （３２Ａ）乃至（３２Ｃ） アンドゲート
Claims (4)
- 【請求項１】 複数のツェナーダイオードと、 該複数のツェナーダイオードを選択的にザッピングする
ためのトランジスタスイッチ群と、 該トランジスタスイッチ群のベースに制御信号を伝える
か否かを切り換えるゲート群と、を備え、トリミングの
終了信号に応じて前記ゲート群が不動作状態となるよう
にしたことを特徴とするＩＣのトリミング回路。 - 【請求項２】 複数のツェナーダイオードと、 該複数のツェナーダイオードを選択的にザッピングする
ためのトランジスタスイッチ群と、 該トランジスタスイッチ群のベースに制御信号を伝える
か否かを切り換えるゲート群と、トリミングの終了信号
に応じてザッピングされるツェナーダイオードを含み前
記ゲート群が不動作状態となるような制御信号を前記ゲ
ート群に印加する制御回路と、を備えることを特徴とす
るＩＣのトリミング回路。 - 【請求項３】 複数のツェナーダイオードと、 該複数のツェナーダイオードを選択的にザッピングする
ためのトランジスタスイッチ群と、 該トランジスタスイッチ群のベースに制御信号を伝える
か否かを切り換えるゲート群と、 前記複数のツェナーダイオードに共通してザッピングパ
ルス及び電源電圧を印加する電源ラインと、を備え、ト
リミングの終了信号に応じて前記ゲート群が不動作状態
となるようにしたことを特徴とするＩＣのトリミング回
路。 - 【請求項４】 複数のＭＯＳ容量と、 該複数のＭＯＳ容量を選択的にザッピングするためのト
ランジスタスイッチ群と、 該トランジスタスイッチ群のベースに制御信号を伝える
か否かを切り換えるゲート群と、を備え、トリミングの
終了信号に応じて前記ゲート群が不動作状態となるよう
にしたことを特徴とするＩＣのトリミング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18762796A JPH09102548A (ja) | 1995-07-28 | 1996-07-17 | Ｉｃのトリミング回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-193624 | 1995-07-28 | ||
| JP19362495 | 1995-07-28 | ||
| JP18762796A JPH09102548A (ja) | 1995-07-28 | 1996-07-17 | Ｉｃのトリミング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09102548A true JPH09102548A (ja) | 1997-04-15 |
Family
ID=26504481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18762796A Pending JPH09102548A (ja) | 1995-07-28 | 1996-07-17 | Ｉｃのトリミング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09102548A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999050912A1 (en) * | 1998-04-01 | 1999-10-07 | Ricoh Company, Ltd. | Semiconductor device and manufacture thereof |
-
1996
- 1996-07-17 JP JP18762796A patent/JPH09102548A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999050912A1 (en) * | 1998-04-01 | 1999-10-07 | Ricoh Company, Ltd. | Semiconductor device and manufacture thereof |
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