JPH09107097A - 整流素子およびその駆動方法 - Google Patents
整流素子およびその駆動方法Info
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- JPH09107097A JPH09107097A JP7262671A JP26267195A JPH09107097A JP H09107097 A JPH09107097 A JP H09107097A JP 7262671 A JP7262671 A JP 7262671A JP 26267195 A JP26267195 A JP 26267195A JP H09107097 A JPH09107097 A JP H09107097A
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Abstract
(57)【要約】
【課題】バイポーラ動作とユニポーラ動作とを切り換え
可能な整流素子において、安定なユニポーラ動作をし、
しかも製造の容易な構造とする。 【解決手段】ｎ層２２の表面層に、ｐウェル２３、ｎウ
ェル２４、ｐソース領域２５を形成し、ｐチャネル型Ｍ
ＯＳＦＥＴを構成する。このＭＯＳＦＥＴをオンさせて
バイポーラ動作をさせ、オフさせたときはｎ層２２の表
面に形成したショットキー接合３９により、ユニポーラ
動作をさせる。整流素子のオフ期間より、一定時間前に
ユニポーラ動作に切り換えて置くことにより、逆回復電
流を低減する。
可能な整流素子において、安定なユニポーラ動作をし、
しかも製造の容易な構造とする。 【解決手段】ｎ層２２の表面層に、ｐウェル２３、ｎウ
ェル２４、ｐソース領域２５を形成し、ｐチャネル型Ｍ
ＯＳＦＥＴを構成する。このＭＯＳＦＥＴをオンさせて
バイポーラ動作をさせ、オフさせたときはｎ層２２の表
面に形成したショットキー接合３９により、ユニポーラ
動作をさせる。整流素子のオフ期間より、一定時間前に
ユニポーラ動作に切り換えて置くことにより、逆回復電
流を低減する。
Description
【発明の属する技術分野】本発明は電力変換機器などに
用いられる半導体整流素子に関し、特に高耐圧に適用可
能な整流素子およびその駆動方法に関する。
用いられる半導体整流素子に関し、特に高耐圧に適用可
能な整流素子およびその駆動方法に関する。
【従来の技術】電力変換機器に用いられる整流素子に対
しては、損失の低減のため低オン電圧と高速性とが要求
される。低耐圧用途の素子としては、ショットキーダイ
オードがこの特性を備えていて、一般に使用されてい
る。しかし、ショットキーダイオードを高耐圧用途に適
用しようとすると、オン電圧の非常に大きい素子とな
り、また、もれ電流に起因する損失が増加することか
ら、高耐圧用途には通常ｐｉｎ型のダイオードが使用さ
れる。このｐｉｎダイオードは、いわゆる伝導度変調効
果を利用しているため、高耐圧用素子においても低オン
電圧を実現することができる。しかしｐｉｎダイオード
は、逆回復時に伝導度変調による過剰キャリアにより大
きな逆回復電流が流れる。図６（ａ）にｐｉｎ型ダイオ
ードをフリーホイルダイオードに適用した誘導負荷スイ
ッチング回路の例を、同図（ｂ）にその逆回復時の電流
変化を示す。図６（ａ）において、主電源１８と負荷イ
ンダクタ１７と直列に、例えばスイッチング素子として
絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記
す）１２が接続されている。負荷インダクタ１７と並列
にフリーホイールダイオードのｐｉｎダイオード１１が
接続されている。１３はＩＧＢＴのドライブ回路、２０
は回路の浮遊インダクタンスである。いま、例えばＩＧ
ＢＴ１２を一定時間オンすると、負荷インダクタ１７の
インダクタンスと主電源の電圧およびオン期間で決定さ
れる電流ＩL が流れる。ここで、ＩＧＢＴ１２をオフさ
せると、負荷インダクタ１７の誘導効果により負荷イン
ダクタ１７に流れる電流が維持され、ダイオード１１に
順方向電流ＩF が流れる。即ちこのダイオード１１はフ
リーホイルダイオードとして動作する。図６（ｂ）は、
この状態から再度ＩＧＢＴ１２をオンした場合の電流の
変化を示しており、実線はダイオード１１の電流ＩF 、
破線はＩＧＢＴ１２の電流ＩCの波形を示している。い
ま、時刻ｔ0 でＩＧＢＴ１２をオンすると、今までダイ
オード１１に流れていた電流の一部が、ＩＧＢＴ１２お
よび回路の浮遊インダクタンス２０で決定される電流上
昇率（ｄｉ／ｄｔ）でＩＧＢＴ１２に移って行く。時刻
ｔ1 でダイオード１１の電流ＩF が０になった後、理想
的ダイオードであれば逆電流は流れないが、実際にはｐ
ｉｎダイオード１１の内部に過剰キャリアが存在するた
めに、大きな逆回復電流Ｉrrが流れる。この逆回復電流
Ｉrrは負荷インダクタ１７を流れる電流に重複してＩＧ
ＢＴ１２を流れるため、ダイオード１１での損失を増加
させるばかりではなく、ＩＧＢＴ１２での損失をも増加
させる。また、この逆回復電流Ｉrrは、図６（ｂ）に示
すようにダイオード１１中の過剰キャリアが無くなると
急激に減衰するため、この部分での大きなｄｉ／ｄｔに
より配線の浮遊インダクタンスＬS に大きな起電力が発
生させる。そのため、ＩＧＢＴ１２の誤動作を生じ、最
悪の場合ＩＧＢＴ１２などの破壊を引き起こすことがあ
る。このような問題に対し、オン時にはｐｉｎダイオー
ドとして動作して、高耐圧用素子においても伝導度変調
効果により低オン電圧を実現し、しかも逆回復の直前に
伝導度変調効果を停止させ、過剰キャリアの無い状態で
ショットキーダイオードとして動作させることにより、
逆回復電流の小さい高速動作可能な整流素子が本発明の
出願人により出願されている。〔特願平４−２６３９４
６号〕 図７はその構造例の断面図である。高不純物濃度のｎ+
基板１上にｎ層２が積層され、そのｎ層２の一部の領域
に形成されたｐ埋め込み層６１をはさみ、ｎエピタキシ
ャル層６２が形成されている。また、ｐ埋め込み層６１
の中央部はｎエピタキシャル層６２の表面層に形成され
たｐドレイン領域６４と接続している。さらに、ｐドレ
イン領域６４が形成されていないｐ埋め込み層６１の上
方のｎエピタキシャル層６２の部分では、ｎエピタキシ
ャル層６２の表面層にｐドレイン領域６４と一定の距離
をおいてｐソース領域６３が形成されている。そして、
ｐドレイン領域６４とｐソース領域６３に挟まれたｎエ
ピタキシャル層６２の表面にはゲート酸化膜６を介して
多結晶シリコンのゲート電極７が設けられている。Ａｌ
合金のアノード電極８は、ｐソース領域６３の表面にオ
ーミック接続されるとともに、ｐ埋め込み層６１が形成
されていない部分上のｎエピタキシャル層６２の表面に
対しショットキー接合１９を形成して接続されている。
また、ｎ+基板１の裏面には、Ａｌ合金のカソード電極
１０がオーミック接続されている。この素子の動作を以
下に簡単に説明する。アノード電極８が正に、カソード
電極１０が負にバイアスされた通常のオン状態では、ゲ
ート電極７直下のｎエピタキシャル層６２の表面に反転
層ができるように、ゲート電極７に電圧を印加する。こ
のため、ｐドレイン領域６４はｐソース領域６３と電気
的に接続される。このとき、アノード電極８およびカソ
ード電極１０間に印加された電圧によりショットキー接
合１９を通して電子電流が流れるが、ｎエピタキシャル
層６２およびｐ埋め込み層６１直下のｎ層２での電圧降
下により、ｎ層２─ｐ埋め込み層６１間のｐｎ接合が順
方向バイアスされ、ｐ埋め込み層６１からｎ層２に正孔
が注入される。この注入された正孔によりｎ層２は、所
謂、伝導度変調を起こし、電子、正孔の双方の濃度が増
加し、整流素子のオン電圧は大幅に低下する。一方図６
におけるｔo から始まる逆回復過程に先立ち、ゲート電
極７直下のｎエピタキシャル層６２の表面から反転層が
消滅するように、ゲート電極７に電圧を印加すると、ｐ
埋め込み層６１からの正孔注入を停止し、伝導度変調効
果により増加した過剰のキャリア（電子及び正孔）は、
再結合により消滅する。いま素子が逆バイアスされる時
刻ｔ1 までに過剰キャリアがほぼ完全に消滅するよう素
子のライフタイムおよびゲートに印加する電圧のタイミ
ングを設定すると、本素子の逆回復特性はショットキー
バリアダイオードと同等の小さな逆回復電流が流れるの
みとなり、スイッチング損失を大幅に低減することがで
きる。即ち、オン時においてはバイポーラ動作による低
オン電圧、オフ（逆回復）時においてはユニポーラ動作
による高速スイッチング特性を実現することができる。
図７におけるｐ埋め込み層６１はユニポーラ動作時にｐ
ソース領域６３の直下を流れる横方向電流によりｐソー
ス領域６３−ｎエピタキシャル層６２間のｐｎ接合が順
方向バイアスされることを防止するもので、これにより
大電流密度においてもユニポーラ動作を維持することが
可能となる。
しては、損失の低減のため低オン電圧と高速性とが要求
される。低耐圧用途の素子としては、ショットキーダイ
オードがこの特性を備えていて、一般に使用されてい
る。しかし、ショットキーダイオードを高耐圧用途に適
用しようとすると、オン電圧の非常に大きい素子とな
り、また、もれ電流に起因する損失が増加することか
ら、高耐圧用途には通常ｐｉｎ型のダイオードが使用さ
れる。このｐｉｎダイオードは、いわゆる伝導度変調効
果を利用しているため、高耐圧用素子においても低オン
電圧を実現することができる。しかしｐｉｎダイオード
は、逆回復時に伝導度変調による過剰キャリアにより大
きな逆回復電流が流れる。図６（ａ）にｐｉｎ型ダイオ
ードをフリーホイルダイオードに適用した誘導負荷スイ
ッチング回路の例を、同図（ｂ）にその逆回復時の電流
変化を示す。図６（ａ）において、主電源１８と負荷イ
ンダクタ１７と直列に、例えばスイッチング素子として
絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記
す）１２が接続されている。負荷インダクタ１７と並列
にフリーホイールダイオードのｐｉｎダイオード１１が
接続されている。１３はＩＧＢＴのドライブ回路、２０
は回路の浮遊インダクタンスである。いま、例えばＩＧ
ＢＴ１２を一定時間オンすると、負荷インダクタ１７の
インダクタンスと主電源の電圧およびオン期間で決定さ
れる電流ＩL が流れる。ここで、ＩＧＢＴ１２をオフさ
せると、負荷インダクタ１７の誘導効果により負荷イン
ダクタ１７に流れる電流が維持され、ダイオード１１に
順方向電流ＩF が流れる。即ちこのダイオード１１はフ
リーホイルダイオードとして動作する。図６（ｂ）は、
この状態から再度ＩＧＢＴ１２をオンした場合の電流の
変化を示しており、実線はダイオード１１の電流ＩF 、
破線はＩＧＢＴ１２の電流ＩCの波形を示している。い
ま、時刻ｔ0 でＩＧＢＴ１２をオンすると、今までダイ
オード１１に流れていた電流の一部が、ＩＧＢＴ１２お
よび回路の浮遊インダクタンス２０で決定される電流上
昇率（ｄｉ／ｄｔ）でＩＧＢＴ１２に移って行く。時刻
ｔ1 でダイオード１１の電流ＩF が０になった後、理想
的ダイオードであれば逆電流は流れないが、実際にはｐ
ｉｎダイオード１１の内部に過剰キャリアが存在するた
めに、大きな逆回復電流Ｉrrが流れる。この逆回復電流
Ｉrrは負荷インダクタ１７を流れる電流に重複してＩＧ
ＢＴ１２を流れるため、ダイオード１１での損失を増加
させるばかりではなく、ＩＧＢＴ１２での損失をも増加
させる。また、この逆回復電流Ｉrrは、図６（ｂ）に示
すようにダイオード１１中の過剰キャリアが無くなると
急激に減衰するため、この部分での大きなｄｉ／ｄｔに
より配線の浮遊インダクタンスＬS に大きな起電力が発
生させる。そのため、ＩＧＢＴ１２の誤動作を生じ、最
悪の場合ＩＧＢＴ１２などの破壊を引き起こすことがあ
る。このような問題に対し、オン時にはｐｉｎダイオー
ドとして動作して、高耐圧用素子においても伝導度変調
効果により低オン電圧を実現し、しかも逆回復の直前に
伝導度変調効果を停止させ、過剰キャリアの無い状態で
ショットキーダイオードとして動作させることにより、
逆回復電流の小さい高速動作可能な整流素子が本発明の
出願人により出願されている。〔特願平４−２６３９４
６号〕 図７はその構造例の断面図である。高不純物濃度のｎ+
基板１上にｎ層２が積層され、そのｎ層２の一部の領域
に形成されたｐ埋め込み層６１をはさみ、ｎエピタキシ
ャル層６２が形成されている。また、ｐ埋め込み層６１
の中央部はｎエピタキシャル層６２の表面層に形成され
たｐドレイン領域６４と接続している。さらに、ｐドレ
イン領域６４が形成されていないｐ埋め込み層６１の上
方のｎエピタキシャル層６２の部分では、ｎエピタキシ
ャル層６２の表面層にｐドレイン領域６４と一定の距離
をおいてｐソース領域６３が形成されている。そして、
ｐドレイン領域６４とｐソース領域６３に挟まれたｎエ
ピタキシャル層６２の表面にはゲート酸化膜６を介して
多結晶シリコンのゲート電極７が設けられている。Ａｌ
合金のアノード電極８は、ｐソース領域６３の表面にオ
ーミック接続されるとともに、ｐ埋め込み層６１が形成
されていない部分上のｎエピタキシャル層６２の表面に
対しショットキー接合１９を形成して接続されている。
また、ｎ+基板１の裏面には、Ａｌ合金のカソード電極
１０がオーミック接続されている。この素子の動作を以
下に簡単に説明する。アノード電極８が正に、カソード
電極１０が負にバイアスされた通常のオン状態では、ゲ
ート電極７直下のｎエピタキシャル層６２の表面に反転
層ができるように、ゲート電極７に電圧を印加する。こ
のため、ｐドレイン領域６４はｐソース領域６３と電気
的に接続される。このとき、アノード電極８およびカソ
ード電極１０間に印加された電圧によりショットキー接
合１９を通して電子電流が流れるが、ｎエピタキシャル
層６２およびｐ埋め込み層６１直下のｎ層２での電圧降
下により、ｎ層２─ｐ埋め込み層６１間のｐｎ接合が順
方向バイアスされ、ｐ埋め込み層６１からｎ層２に正孔
が注入される。この注入された正孔によりｎ層２は、所
謂、伝導度変調を起こし、電子、正孔の双方の濃度が増
加し、整流素子のオン電圧は大幅に低下する。一方図６
におけるｔo から始まる逆回復過程に先立ち、ゲート電
極７直下のｎエピタキシャル層６２の表面から反転層が
消滅するように、ゲート電極７に電圧を印加すると、ｐ
埋め込み層６１からの正孔注入を停止し、伝導度変調効
果により増加した過剰のキャリア（電子及び正孔）は、
再結合により消滅する。いま素子が逆バイアスされる時
刻ｔ1 までに過剰キャリアがほぼ完全に消滅するよう素
子のライフタイムおよびゲートに印加する電圧のタイミ
ングを設定すると、本素子の逆回復特性はショットキー
バリアダイオードと同等の小さな逆回復電流が流れるの
みとなり、スイッチング損失を大幅に低減することがで
きる。即ち、オン時においてはバイポーラ動作による低
オン電圧、オフ（逆回復）時においてはユニポーラ動作
による高速スイッチング特性を実現することができる。
図７におけるｐ埋め込み層６１はユニポーラ動作時にｐ
ソース領域６３の直下を流れる横方向電流によりｐソー
ス領域６３−ｎエピタキシャル層６２間のｐｎ接合が順
方向バイアスされることを防止するもので、これにより
大電流密度においてもユニポーラ動作を維持することが
可能となる。
【発明が解決しようとする課題】図７の素子は低オン電
圧と高速性を実現する上で有効であるが、ユニポーラ動
作（ショットキーダイオード動作）時に、少数キャリア
の注入によるバイポーラ動作（ｐｉｎドダイオード動
作）を行わせないためにｐ埋め込み領域６１をもつ構造
が適用されている。このため製造コストを低減すること
が困難である。また、少数キャリアの注入を制御するた
めのＭＯＳＦＥＴが、素子耐圧を維持するための高比抵
抗半導体層上に形成されているため、ユニポーラ動作時
にＭＯＳＦＥＴのチャネル部のパンチスルーが発生し易
く、ｐ埋め込み領域４１から正孔の注入が始まってバイ
ポーラ動作をしてしまいやすい。これを防止するため、
チャネル部分に別の不純物導入領域を導入する、チャネ
ル長を増大させるなどの対策が必要となるが、前者はプ
ロセスコストの増大、後者はオン時の少数キャリアの注
入量を制限しオン電圧の増大をそれぞれ招くという欠点
がある。以上の問題に鑑みて本発明の目的は、スイッチ
ング損失の低減のため、バイポーラ動作と、ユニポーラ
動作とが切り換えられる整流素子で、製造に容易な構造
をもち、しかも動作が安定している整流素子およびその
駆動方法を提供することにある。
圧と高速性を実現する上で有効であるが、ユニポーラ動
作（ショットキーダイオード動作）時に、少数キャリア
の注入によるバイポーラ動作（ｐｉｎドダイオード動
作）を行わせないためにｐ埋め込み領域６１をもつ構造
が適用されている。このため製造コストを低減すること
が困難である。また、少数キャリアの注入を制御するた
めのＭＯＳＦＥＴが、素子耐圧を維持するための高比抵
抗半導体層上に形成されているため、ユニポーラ動作時
にＭＯＳＦＥＴのチャネル部のパンチスルーが発生し易
く、ｐ埋め込み領域４１から正孔の注入が始まってバイ
ポーラ動作をしてしまいやすい。これを防止するため、
チャネル部分に別の不純物導入領域を導入する、チャネ
ル長を増大させるなどの対策が必要となるが、前者はプ
ロセスコストの増大、後者はオン時の少数キャリアの注
入量を制限しオン電圧の増大をそれぞれ招くという欠点
がある。以上の問題に鑑みて本発明の目的は、スイッチ
ング損失の低減のため、バイポーラ動作と、ユニポーラ
動作とが切り換えられる整流素子で、製造に容易な構造
をもち、しかも動作が安定している整流素子およびその
駆動方法を提供することにある。
【課題を解決するための手段】上記の課題解決のため本
発明の整流素子は、半導体基板の一部をなす第一導電型
半導体層の一方の主面の表面層の一部に形成された第二
導電型ウェルと、その第二導電型ウェルの表面層の一部
に形成された第一導電型ウェルと、その第一導電型ウェ
ル領域の表面層の一部に形成された高濃度の第二導電型
ソース領域と、前記第二導電型ウェルと第二導電型ソー
ス領域とに挟まれた第一導電型ウェルの表面上にゲート
絶縁膜を介して形成されたゲート電極と、前記第一導電
型ウェルと第二導電型ソース領域との表面に共通に接触
して設けられた第一主電極と、前記第一導電型半導体層
に接し半導体基板の一部をなす第一導電型領域の表面上
にオーミック接触をする第二主電極とを有し、第二導電
型ウェルが形成されていない第一導電型半導体層の前記
主面部分に第一主電極がショットキー接合を形成して接
触するものとする。また、半導体基板の一部をなす第一
導電型半導体層の一方の主面の表面層の一部に形成され
た第二導電型ウェルと、その第二導電型ウェルの表面層
の一部に互いに離れて形成された高濃度の第一導電型ソ
ース領域、第一導電型ドレイン領域と、第二導電型ウェ
ルの表面層の一部に形成された第二導電型コンタクト領
域と、前記第一導電型ソース領域と第一導電型ドレイン
領域とに挟まれた第二導電型ウェルの表面上にゲート絶
縁膜を介して形成されたゲート電極と、前記第一導電型
ドレイン領域の表面に接触して設けられた第一主電極
と、前記第一導電型半導体層に接し半導体基板の一部を
なす第一導電型領域の表面上にオーミック接触をする第
二主電極と、第一導電型ソース領域と第二導電型コンタ
クト領域とを短絡するオーミック電極とを有し、第二導
電型ウェルが形成されていない第一導電型半導体層の前
記主面部分に第一主電極がショットキー接合を形成して
接触するものでもよい。そのような構造とすれば、ゲー
ト電極への印加電圧によって、バイポーラ動作とユニポ
ーラ動作とを切り換えることができ、しかも、従来のも
ののような埋め込み層が無く、製造も容易である。特
に、第二導電型ウェルが形成されていない第一導電型半
導体層の表面の一部に、高濃度の第二導電型補助領域を
備え、しかも第二導電型ウェルと第二導電補助領域との
間、および第二導電型補助領域同士の間に挟まれた第一
導電型半導体層の表面露出部の最大長が２０μｍ以下と
するとよい。そのような構造とすれば、空乏層が広がり
易く逆バイアス印加時の漏れ電流が小さい。また、第二
主電極が、半導体基板の第一主電極と異なる側の表面上
に設けられているものとする。そのような構造とすれ
ば、縦型素子として半導体基板の表面を有効に利用する
ことができる。上記のような整流素子の駆動方法として
は、第一導電型半導体層と第二導電型ウェルとの間のｐ
ｎ接合が、定常的に順方向バイアスされる場合にはゲー
ト電極の直下に反転層が形成されるようにゲート電極に
電圧を印加し、前記ｐｎ接合が順方向から逆方向バイア
スされる直前の一定時間前に、ゲート電極の直下の反転
層が消滅するようにゲート電極に電圧を印加するものと
し、特に、その一定時間が第一導電型半導体層の少数キ
ャリアのライフタイム程度以上であることが重要であ
る。そのような方法を取れば、注入された少数キャリア
は逆バイアスの印加前に消滅するので、逆回復電流は小
さくなる。また、ブリッジ接続された少なくとも４個の
絶縁ゲート型半導体スイッチング素子と、それぞれに逆
並列に接続された上記のような整流素子を有する誘導負
荷回路において、前記絶縁ゲート型半導体スイッチング
素子のゲートと整流素子のゲートとを共通のゲート駆動
出力によって駆動するものとする。そのような方法を取
れば、双方の素子のゲート駆動出力を兼ねた一つとする
ことができる。ブリッジ接続された少なくとも４個の絶
縁ゲート型半導体スイッチング素子と、それぞれに逆並
列に接続された上記のような整流素子を有する誘導負荷
回路において、前記絶縁ゲート型半導体スイッチング素
子のゲートと整流素子のゲートとを、互いに反転したゲ
ート駆動出力によって駆動するするものとする。そのよ
うな方法を取れば、インバータを加えて双方の素子のゲ
ート駆動出力を兼ねた一つとすることができる。
発明の整流素子は、半導体基板の一部をなす第一導電型
半導体層の一方の主面の表面層の一部に形成された第二
導電型ウェルと、その第二導電型ウェルの表面層の一部
に形成された第一導電型ウェルと、その第一導電型ウェ
ル領域の表面層の一部に形成された高濃度の第二導電型
ソース領域と、前記第二導電型ウェルと第二導電型ソー
ス領域とに挟まれた第一導電型ウェルの表面上にゲート
絶縁膜を介して形成されたゲート電極と、前記第一導電
型ウェルと第二導電型ソース領域との表面に共通に接触
して設けられた第一主電極と、前記第一導電型半導体層
に接し半導体基板の一部をなす第一導電型領域の表面上
にオーミック接触をする第二主電極とを有し、第二導電
型ウェルが形成されていない第一導電型半導体層の前記
主面部分に第一主電極がショットキー接合を形成して接
触するものとする。また、半導体基板の一部をなす第一
導電型半導体層の一方の主面の表面層の一部に形成され
た第二導電型ウェルと、その第二導電型ウェルの表面層
の一部に互いに離れて形成された高濃度の第一導電型ソ
ース領域、第一導電型ドレイン領域と、第二導電型ウェ
ルの表面層の一部に形成された第二導電型コンタクト領
域と、前記第一導電型ソース領域と第一導電型ドレイン
領域とに挟まれた第二導電型ウェルの表面上にゲート絶
縁膜を介して形成されたゲート電極と、前記第一導電型
ドレイン領域の表面に接触して設けられた第一主電極
と、前記第一導電型半導体層に接し半導体基板の一部を
なす第一導電型領域の表面上にオーミック接触をする第
二主電極と、第一導電型ソース領域と第二導電型コンタ
クト領域とを短絡するオーミック電極とを有し、第二導
電型ウェルが形成されていない第一導電型半導体層の前
記主面部分に第一主電極がショットキー接合を形成して
接触するものでもよい。そのような構造とすれば、ゲー
ト電極への印加電圧によって、バイポーラ動作とユニポ
ーラ動作とを切り換えることができ、しかも、従来のも
ののような埋め込み層が無く、製造も容易である。特
に、第二導電型ウェルが形成されていない第一導電型半
導体層の表面の一部に、高濃度の第二導電型補助領域を
備え、しかも第二導電型ウェルと第二導電補助領域との
間、および第二導電型補助領域同士の間に挟まれた第一
導電型半導体層の表面露出部の最大長が２０μｍ以下と
するとよい。そのような構造とすれば、空乏層が広がり
易く逆バイアス印加時の漏れ電流が小さい。また、第二
主電極が、半導体基板の第一主電極と異なる側の表面上
に設けられているものとする。そのような構造とすれ
ば、縦型素子として半導体基板の表面を有効に利用する
ことができる。上記のような整流素子の駆動方法として
は、第一導電型半導体層と第二導電型ウェルとの間のｐ
ｎ接合が、定常的に順方向バイアスされる場合にはゲー
ト電極の直下に反転層が形成されるようにゲート電極に
電圧を印加し、前記ｐｎ接合が順方向から逆方向バイア
スされる直前の一定時間前に、ゲート電極の直下の反転
層が消滅するようにゲート電極に電圧を印加するものと
し、特に、その一定時間が第一導電型半導体層の少数キ
ャリアのライフタイム程度以上であることが重要であ
る。そのような方法を取れば、注入された少数キャリア
は逆バイアスの印加前に消滅するので、逆回復電流は小
さくなる。また、ブリッジ接続された少なくとも４個の
絶縁ゲート型半導体スイッチング素子と、それぞれに逆
並列に接続された上記のような整流素子を有する誘導負
荷回路において、前記絶縁ゲート型半導体スイッチング
素子のゲートと整流素子のゲートとを共通のゲート駆動
出力によって駆動するものとする。そのような方法を取
れば、双方の素子のゲート駆動出力を兼ねた一つとする
ことができる。ブリッジ接続された少なくとも４個の絶
縁ゲート型半導体スイッチング素子と、それぞれに逆並
列に接続された上記のような整流素子を有する誘導負荷
回路において、前記絶縁ゲート型半導体スイッチング素
子のゲートと整流素子のゲートとを、互いに反転したゲ
ート駆動出力によって駆動するするものとする。そのよ
うな方法を取れば、インバータを加えて双方の素子のゲ
ート駆動出力を兼ねた一つとすることができる。
【発明の実施の形態】上記の課題解決のため、本発明
は、第一導電型半導体層の表面層に第二導電型ウェルを
形成し、ＭＯＳＦＥＴ構造によってオン・オフできるｐ
ｉｎダイオードを形成すると共に、第一導電型半導体層
の表面にショットキー接合を形成し、両者を適宜切り換
えられる整流素子として、バイポーラ動作の低いオン電
圧と、ユニポーラ動作の速い逆回復を利用しようとする
ものであり、注入を制御するＭＯＳＦＥＴをウエル内に
形成し、素子耐圧を維持するための高比抵抗層と分離す
るとともに、埋め込み層の無い構造でも大電流密度下に
おいてもｐ+ ソース領域からの少数キャリアの注入を停
止可能とする。その詳細およびその駆動方法を述べる。
は、第一導電型半導体層の表面層に第二導電型ウェルを
形成し、ＭＯＳＦＥＴ構造によってオン・オフできるｐ
ｉｎダイオードを形成すると共に、第一導電型半導体層
の表面にショットキー接合を形成し、両者を適宜切り換
えられる整流素子として、バイポーラ動作の低いオン電
圧と、ユニポーラ動作の速い逆回復を利用しようとする
ものであり、注入を制御するＭＯＳＦＥＴをウエル内に
形成し、素子耐圧を維持するための高比抵抗層と分離す
るとともに、埋め込み層の無い構造でも大電流密度下に
おいてもｐ+ ソース領域からの少数キャリアの注入を停
止可能とする。その詳細およびその駆動方法を述べる。
【実施例】以下図面を参照しながら本発明の実施例につ
いて説明する。なおｎ、ｐを冠した層や領域は、それぞ
れ電子、正孔を多数キャリアとする層、領域を意味する
ものとする。 ［実施例１］図１に本発明の第一の実施例における整流
素子の断面図を示す。図１においてｎ+ 基板２１上にｎ
層２２が積層されている。ｎ層２２の表面層の一部には
ｐウェル２３が形成され、そのｐウェル２３の表面層の
一部にはさらにｎウェル２４が形成されている。また、
ｎウェル２４の表面層の一部内にはｐソース領域２５が
形成されている。また、ｐソース領域２５とｐウェル２
３に挟まれたｎウェル２４の表面上には、ゲート酸化膜
２６を介してゲート電極２７が形成されている。ｐソー
ス領域２５とｎウェル２４との表面にはアノード電極２
８が電気的に接続している。同時にアノード電極２８は
ｎ層２２表面とショットキー接合３９により接続されて
いる。ショットキー接合３９を形成する金属膜として
は、Ｃｒ、Ｔｉ、Ｗ等が用いられる。実際にはその金属
膜上にＡｌ合金膜を重ねた複合膜とする。ｎ+ 基板２１
の裏面には、Ａｌ合金からなるカソード電極３０が形成
されている。２９は、ゲート電極２７とアノード電極２
８間を絶縁する燐ガラスの絶縁膜である。ｎ領域２２の
表面層の一部に形成されているｐ補助領域３１は、本素
子に逆バイアスを印加した場合にｐ補助領域３１および
ｐウェル２３から延びる空乏層により、ショットキー接
合３９をピンチオフすることにより漏れ電流を低減させ
るためのもので、ショットキー接合３９の幅が小さい場
合には必ずしも必要ではない。また、ユニポーラ動作時
のオン電圧の低減などのためショットキー接合３９の幅
を増加させたい場合には、ｐ補助領域３１の数を増加さ
せることは有効である。ｐ補助領域３１の幅は、ショッ
トキー接合３９部分の有効面積を減少させないため、ま
た、ｐ補助領域３１直下を流れる電子電流によるｎ層２
２内での電圧降下によってｐ補助領域３１から少数キャ
リアの注入が発生しないようにするため、小さくするこ
とが必要である。また、ｐ補助領域３１とｐウェル２３
との間、およびｐ補助領域３１同士間の間隔は、逆電圧
印加時に空乏層によってショットキー接合３９をピンチ
オフし、漏れ電流を低減するために２０μｍ以下、望ま
しくは５μｍ以下にするのがよい。上記の整流素子は、
ゲート電極直下のチャネル領域の比抵抗が低く、ＭＯＳ
ＦＥＴのチャネルのパンチスルーを起こり難くし、チャ
ネル長を十分短くすることが可能となる。このため、オ
ン時の少数キャリアの注入を増加させることができ、オ
ン電圧を低減することができる。埋め込み層の無い構造
でも大電流密度下において、ｐソース領域２５からの少
数キャリアの注入を停止可能とする。埋め込み層の無い
構造とすることによりコストを低減できる。図２は、図
１の整流素子をＰＷＭインバータに適用した例で、ＩＧ
ＢＴ１２−１〜１２−４および図１の整流素子１１−１
〜１１−４のゲートは、同じ制御回路１６−１〜１６−
４により駆動されるドライブ回路１３−１〜１３−４お
よび１４−１〜１４−４により駆動される。ＩＧＢＴ１
２−１〜１２−４及び図１の整流素子１１−１〜１１−
４のドライブ回路は、それぞれ一方は直接、他方は信号
を反転するインバータ１５−１〜１５−４を介して接続
されることにより、有効な極性および駆動タイミングを
得ることができる。図３は、この駆動タイミング例を示
したもので、以下に動作を簡単にを説明する。図３
（ａ）は、図２におけるＩＧＢＴ１２−１のゲート信
号、即ちドライブ回路１３─１の出力信号、（ｂ）はＩ
ＧＢＴ１２−２のゲート信号、即ちドライブ回路１３─
２の出力信号、（ｃ）は整流素子１１−２のゲート信
号、すなわちドライブ回路１４─２の出力信号を示して
おり、いずれも±１５Ｖの振幅を持つ。上アームのＩＧ
ＢＴ１２−１と下アームのＩＧＢＴ１２─２が同時にオ
ンすると、二つの素子で主回路電源を短絡することにな
るため、図３（ａ）と同図（ｂ）を比較すれば分かるよ
うに、通常二つのＩＧＢＴのゲート信号には両方の素子
がオフする期間（デッドタイム）が設けられている。こ
のデッドタイムを本実施例の整流素子におけるバイポー
ラモードからユニポーラモードへの遷移時間に利用す
る。従って、このデッドタイムは少数キャリアのライフ
タイム以上に長くすればよい。図２において、今ＩＧＢ
Ｔ１２−１とＩＧＢＴ１２−４がオンしている場合を考
える。この場合、電源１８からＩＧＢＴ１２−１、１２
−４を通じて負荷インダクタ（実際の応用ではモーター
などのインダクタンス）１７に電流が流れる。つぎに、
ＩＧＢＴ１２─１をオフすると、負荷インダクタ１７に
流れていた電流を維持するため整流素子１１─２に順方
向電流が流れる。この場合、整流素子１１─２のゲート
電圧はＩＧＢＴ１２─１オフ後の僅かなデッドタイム期
間とＩＧＢＴ１２─１オン前の僅かなデッドタイムを除
き−１５Ｖが印加されているためオン電圧の低いパイポ
ーラモードとなる。次に、再度ＩＧＢＴ１２─１をオン
すると、整流素子１１─２に流れていた順方向電流はＩ
ＧＢＴ１２─１がオンするにしたがってＩＧＢＴ１２−
１の特性および回路の浮遊インダクタンスで決定される
一定の電流上昇率（ｄｉ／ｄｔ）でＩＧＢＴ１２─１に
転流される。全ての電流がＩＧＢＴ１２─１に転流した
後、整流素子１１─２には逆方向電圧が印加され、整流
素子１１─２に逆回復電流が流れるが、図３（ｃ）に示
すようにＩＧＢＴ１２─１が再度オンするよりデッドタ
イムだけ以前に、整流素子１１─２はユニポーラモード
になっているため、過剰キャリアは消滅しており逆回復
電流は非常に小さな値となる。即ちデッドタイム期間を
キャリアの再結合による消滅期間として利用することが
できる。通常デッドタイムは１〜４μｓ程度であり本実
施例の整流素子のライフタイムは極端に短くする必要が
ない。従って、高速化するためライフタイムを短くした
通常のｐｉｎダイオードに比較しても、図１の第一の実
施例の整流素子のはオン電圧は、十分低くすることが可
能となる。したがって、デッドタイムやスイッチング周
波数に合わせて、ライフタイムキラーの導入量によりキ
ャリアのライフタイムを制御することで、総合損失が最
低となるような整流素子を製造することが可能となる。 ［実施例２］図４は、本発明の第二の実施例の整流素子
の断面図であり、図１に示した第一の実施例と異なる点
は、ｐウエル４３内にｎウエルがなく、ｎドレイン領域
５５、ｎソース領域５２、ｐ+ コンタクト領域５３が形
成されている点である。さらにｎソース領域５２、ｐ+
コンタクト領域５３は表面上に形成されたオーミック電
極５４により電気的に短絡されている。ｎドレイン領域
５５とｎソース領域５２とに挟まれたｐウエル４３の表
面上には、ゲート酸化膜４６を介してゲート電極４７が
形成されている。アノード電極４８は、ｎドレイン領域
５５の表面にオーミックに接触すると共に、ｎ層４２の
表面とショットキー接合５９を形成して接触している。
ｐウェル４３の間には、逆バイアス印加時の空乏層の広
がりを促すｐ補助領域５１が形成されている。この整流
素子の動作は、オン時にはバイポーラ動作を行い、逆回
復期間の直前にユニポーラ動作とすることにより、低オ
ン電圧と高速スイッチング（低逆回復電流）を実現する
コンセプトは同一である。ただし、ユニポーラモードと
バイポーラモードを切り換えるためのＭＯＳＦＥＴが、
ｐチャネル型であるかｎチャネル型であるかの点が異な
る。また第一の実施例のｐチャネル型の場合は、ソース
領域がアノード電極と接続されたのに対し、ｎチャネル
型ではドレイン領域がアノード電極と接続される点で若
干の動作の違いがある。即ち、ｐチャネル型ではゲート
電位をアノード電位に対して印加可能であることに対し
ｎチャネル型では基本的にはゲート電極４７の電位はフ
ローティングのオーミック電極５４に対して印加する必
要がある点で異なる。このため、ｐチャネル型では３端
子素子であったのに対し、ｎチャネル型では４端子素子
になる点で、応用上駆動回路が複雑になる欠点がある。
これは、ｎチャネル型の場合、ユニポーラ動作時即ちｎ
チャネルＭＯＳＦＥＴがオフで、ｐウェル４３がフロー
ティング状態の場合に、ｐウェル４３の直下を流れる電
子電流により、ｎ層４２内に電圧降下が発生すると、ｐ
ウェル４３の電位即ちｎチャネルＭＯＳＦＥＴのソース
領域５２の電位がこれに追従してアノード電極４８の電
位に対し低下し、ｎチャネルＭＯＳＦＥＴのゲート・ソ
ース間にＭＯＳＦＥＴをオンさせるような電圧となるた
めである。この現象が発生すると、この実施例の整流素
子はユニポーラ動作を維持出来なくなり、少数キャリア
の注入は少ないものの、バイポーラ動作することにな
る。しかしながら、この欠点は設計を適切に行うことに
よって、回避することも可能である。今、使用する最大
電流でのｐウェル直下のｎ層４２に発生する電圧降下を
ＶDR OPとし、ｎチャネルＭＯＳＦＥＴのゲートしきい値
をＶTHとするとき、 ＶDROP＜ＶTH であればｎチャネルＭＯＳＦＥＴはオンせず、ユニポー
ラ動作を維持することができる。バイポーラ動作を行わ
せるには、ゲートにＶTH以上の電圧を印加すればよい。
またゲートに負の電圧を印加することによって、望まな
いバイポーラ動作を防止することも可能である。このよ
うな場合には第１の実施例と同様に３端子素子として使
用することが可能である。図５は、本実施例の整流素子
を３端子素子として使用して、図２の場合と同様ＰＷＭ
インバータに適用した例である。本応用例では、ＩＧＢ
Ｔ１２−５〜１２−８及び本実施例の整流素子１１−５
〜１１−８のゲートは、同一の制御回路１６−５〜１６
−８および同一のドライブ回路１３−５〜１３−８によ
り駆動される。ｎチャネルＭＯＳＦＥＴでは導通させる
ためのゲート電圧がｐチャネル型とは反対であるため
で、ＩＧＢＴと整流素子とのドライブ回路１３−５〜１
３−８を共用できる長所がある。この場合もゲートに印
加する信号の論理が異なる点を除き、図３で説明した動
作を実現することが可能である。また、先に述べたよう
に、 ＶDROP＜ＶTH であるように素子の設計を行えば、駆動回路の信号電位
は、必ずしも正負の電圧ではなく、正の電圧だけで駆動
できる。この方法は、最近ＩＧＢＴの駆動電圧を正負の
電圧ではなく、正の電圧だけで駆動する動向があること
から、実施例１に比較して好ましいといえる。以上、基
板をｎ型とした場合について実施例を示したが、ｐ、ｎ
を入れ換えることによりｐ型基板上に形成することが可
能であることは言うまでもない。またｎ層を基板とし、
不純物の拡散によって一方の面側にｎ+ 層を形成し、他
方にｐウェル等を形成することが可能であることもいう
までもない。さらに、実施例２においてｎドレイン領域
５５をｐウェル４３の中央に配置し、ｎソース領域５２
及びｐ+ コンタクト領域５３を周囲に配置した構造を示
したが、これを逆にした構造でも同様の効果が得られる
ことは明らかである。同様の効果が得られる様々な変形
構造がある。また、上記実施例ではアノード電極とカソ
ード電極が、半導体基板の異なる主表面に形成された縦
型素子について示したが、双方が同一の主表面上に形成
されたいわゆる横型素子にも適用できることも言うまで
もない。
いて説明する。なおｎ、ｐを冠した層や領域は、それぞ
れ電子、正孔を多数キャリアとする層、領域を意味する
ものとする。 ［実施例１］図１に本発明の第一の実施例における整流
素子の断面図を示す。図１においてｎ+ 基板２１上にｎ
層２２が積層されている。ｎ層２２の表面層の一部には
ｐウェル２３が形成され、そのｐウェル２３の表面層の
一部にはさらにｎウェル２４が形成されている。また、
ｎウェル２４の表面層の一部内にはｐソース領域２５が
形成されている。また、ｐソース領域２５とｐウェル２
３に挟まれたｎウェル２４の表面上には、ゲート酸化膜
２６を介してゲート電極２７が形成されている。ｐソー
ス領域２５とｎウェル２４との表面にはアノード電極２
８が電気的に接続している。同時にアノード電極２８は
ｎ層２２表面とショットキー接合３９により接続されて
いる。ショットキー接合３９を形成する金属膜として
は、Ｃｒ、Ｔｉ、Ｗ等が用いられる。実際にはその金属
膜上にＡｌ合金膜を重ねた複合膜とする。ｎ+ 基板２１
の裏面には、Ａｌ合金からなるカソード電極３０が形成
されている。２９は、ゲート電極２７とアノード電極２
８間を絶縁する燐ガラスの絶縁膜である。ｎ領域２２の
表面層の一部に形成されているｐ補助領域３１は、本素
子に逆バイアスを印加した場合にｐ補助領域３１および
ｐウェル２３から延びる空乏層により、ショットキー接
合３９をピンチオフすることにより漏れ電流を低減させ
るためのもので、ショットキー接合３９の幅が小さい場
合には必ずしも必要ではない。また、ユニポーラ動作時
のオン電圧の低減などのためショットキー接合３９の幅
を増加させたい場合には、ｐ補助領域３１の数を増加さ
せることは有効である。ｐ補助領域３１の幅は、ショッ
トキー接合３９部分の有効面積を減少させないため、ま
た、ｐ補助領域３１直下を流れる電子電流によるｎ層２
２内での電圧降下によってｐ補助領域３１から少数キャ
リアの注入が発生しないようにするため、小さくするこ
とが必要である。また、ｐ補助領域３１とｐウェル２３
との間、およびｐ補助領域３１同士間の間隔は、逆電圧
印加時に空乏層によってショットキー接合３９をピンチ
オフし、漏れ電流を低減するために２０μｍ以下、望ま
しくは５μｍ以下にするのがよい。上記の整流素子は、
ゲート電極直下のチャネル領域の比抵抗が低く、ＭＯＳ
ＦＥＴのチャネルのパンチスルーを起こり難くし、チャ
ネル長を十分短くすることが可能となる。このため、オ
ン時の少数キャリアの注入を増加させることができ、オ
ン電圧を低減することができる。埋め込み層の無い構造
でも大電流密度下において、ｐソース領域２５からの少
数キャリアの注入を停止可能とする。埋め込み層の無い
構造とすることによりコストを低減できる。図２は、図
１の整流素子をＰＷＭインバータに適用した例で、ＩＧ
ＢＴ１２−１〜１２−４および図１の整流素子１１−１
〜１１−４のゲートは、同じ制御回路１６−１〜１６−
４により駆動されるドライブ回路１３−１〜１３−４お
よび１４−１〜１４−４により駆動される。ＩＧＢＴ１
２−１〜１２−４及び図１の整流素子１１−１〜１１−
４のドライブ回路は、それぞれ一方は直接、他方は信号
を反転するインバータ１５−１〜１５−４を介して接続
されることにより、有効な極性および駆動タイミングを
得ることができる。図３は、この駆動タイミング例を示
したもので、以下に動作を簡単にを説明する。図３
（ａ）は、図２におけるＩＧＢＴ１２−１のゲート信
号、即ちドライブ回路１３─１の出力信号、（ｂ）はＩ
ＧＢＴ１２−２のゲート信号、即ちドライブ回路１３─
２の出力信号、（ｃ）は整流素子１１−２のゲート信
号、すなわちドライブ回路１４─２の出力信号を示して
おり、いずれも±１５Ｖの振幅を持つ。上アームのＩＧ
ＢＴ１２−１と下アームのＩＧＢＴ１２─２が同時にオ
ンすると、二つの素子で主回路電源を短絡することにな
るため、図３（ａ）と同図（ｂ）を比較すれば分かるよ
うに、通常二つのＩＧＢＴのゲート信号には両方の素子
がオフする期間（デッドタイム）が設けられている。こ
のデッドタイムを本実施例の整流素子におけるバイポー
ラモードからユニポーラモードへの遷移時間に利用す
る。従って、このデッドタイムは少数キャリアのライフ
タイム以上に長くすればよい。図２において、今ＩＧＢ
Ｔ１２−１とＩＧＢＴ１２−４がオンしている場合を考
える。この場合、電源１８からＩＧＢＴ１２−１、１２
−４を通じて負荷インダクタ（実際の応用ではモーター
などのインダクタンス）１７に電流が流れる。つぎに、
ＩＧＢＴ１２─１をオフすると、負荷インダクタ１７に
流れていた電流を維持するため整流素子１１─２に順方
向電流が流れる。この場合、整流素子１１─２のゲート
電圧はＩＧＢＴ１２─１オフ後の僅かなデッドタイム期
間とＩＧＢＴ１２─１オン前の僅かなデッドタイムを除
き−１５Ｖが印加されているためオン電圧の低いパイポ
ーラモードとなる。次に、再度ＩＧＢＴ１２─１をオン
すると、整流素子１１─２に流れていた順方向電流はＩ
ＧＢＴ１２─１がオンするにしたがってＩＧＢＴ１２−
１の特性および回路の浮遊インダクタンスで決定される
一定の電流上昇率（ｄｉ／ｄｔ）でＩＧＢＴ１２─１に
転流される。全ての電流がＩＧＢＴ１２─１に転流した
後、整流素子１１─２には逆方向電圧が印加され、整流
素子１１─２に逆回復電流が流れるが、図３（ｃ）に示
すようにＩＧＢＴ１２─１が再度オンするよりデッドタ
イムだけ以前に、整流素子１１─２はユニポーラモード
になっているため、過剰キャリアは消滅しており逆回復
電流は非常に小さな値となる。即ちデッドタイム期間を
キャリアの再結合による消滅期間として利用することが
できる。通常デッドタイムは１〜４μｓ程度であり本実
施例の整流素子のライフタイムは極端に短くする必要が
ない。従って、高速化するためライフタイムを短くした
通常のｐｉｎダイオードに比較しても、図１の第一の実
施例の整流素子のはオン電圧は、十分低くすることが可
能となる。したがって、デッドタイムやスイッチング周
波数に合わせて、ライフタイムキラーの導入量によりキ
ャリアのライフタイムを制御することで、総合損失が最
低となるような整流素子を製造することが可能となる。 ［実施例２］図４は、本発明の第二の実施例の整流素子
の断面図であり、図１に示した第一の実施例と異なる点
は、ｐウエル４３内にｎウエルがなく、ｎドレイン領域
５５、ｎソース領域５２、ｐ+ コンタクト領域５３が形
成されている点である。さらにｎソース領域５２、ｐ+
コンタクト領域５３は表面上に形成されたオーミック電
極５４により電気的に短絡されている。ｎドレイン領域
５５とｎソース領域５２とに挟まれたｐウエル４３の表
面上には、ゲート酸化膜４６を介してゲート電極４７が
形成されている。アノード電極４８は、ｎドレイン領域
５５の表面にオーミックに接触すると共に、ｎ層４２の
表面とショットキー接合５９を形成して接触している。
ｐウェル４３の間には、逆バイアス印加時の空乏層の広
がりを促すｐ補助領域５１が形成されている。この整流
素子の動作は、オン時にはバイポーラ動作を行い、逆回
復期間の直前にユニポーラ動作とすることにより、低オ
ン電圧と高速スイッチング（低逆回復電流）を実現する
コンセプトは同一である。ただし、ユニポーラモードと
バイポーラモードを切り換えるためのＭＯＳＦＥＴが、
ｐチャネル型であるかｎチャネル型であるかの点が異な
る。また第一の実施例のｐチャネル型の場合は、ソース
領域がアノード電極と接続されたのに対し、ｎチャネル
型ではドレイン領域がアノード電極と接続される点で若
干の動作の違いがある。即ち、ｐチャネル型ではゲート
電位をアノード電位に対して印加可能であることに対し
ｎチャネル型では基本的にはゲート電極４７の電位はフ
ローティングのオーミック電極５４に対して印加する必
要がある点で異なる。このため、ｐチャネル型では３端
子素子であったのに対し、ｎチャネル型では４端子素子
になる点で、応用上駆動回路が複雑になる欠点がある。
これは、ｎチャネル型の場合、ユニポーラ動作時即ちｎ
チャネルＭＯＳＦＥＴがオフで、ｐウェル４３がフロー
ティング状態の場合に、ｐウェル４３の直下を流れる電
子電流により、ｎ層４２内に電圧降下が発生すると、ｐ
ウェル４３の電位即ちｎチャネルＭＯＳＦＥＴのソース
領域５２の電位がこれに追従してアノード電極４８の電
位に対し低下し、ｎチャネルＭＯＳＦＥＴのゲート・ソ
ース間にＭＯＳＦＥＴをオンさせるような電圧となるた
めである。この現象が発生すると、この実施例の整流素
子はユニポーラ動作を維持出来なくなり、少数キャリア
の注入は少ないものの、バイポーラ動作することにな
る。しかしながら、この欠点は設計を適切に行うことに
よって、回避することも可能である。今、使用する最大
電流でのｐウェル直下のｎ層４２に発生する電圧降下を
ＶDR OPとし、ｎチャネルＭＯＳＦＥＴのゲートしきい値
をＶTHとするとき、 ＶDROP＜ＶTH であればｎチャネルＭＯＳＦＥＴはオンせず、ユニポー
ラ動作を維持することができる。バイポーラ動作を行わ
せるには、ゲートにＶTH以上の電圧を印加すればよい。
またゲートに負の電圧を印加することによって、望まな
いバイポーラ動作を防止することも可能である。このよ
うな場合には第１の実施例と同様に３端子素子として使
用することが可能である。図５は、本実施例の整流素子
を３端子素子として使用して、図２の場合と同様ＰＷＭ
インバータに適用した例である。本応用例では、ＩＧＢ
Ｔ１２−５〜１２−８及び本実施例の整流素子１１−５
〜１１−８のゲートは、同一の制御回路１６−５〜１６
−８および同一のドライブ回路１３−５〜１３−８によ
り駆動される。ｎチャネルＭＯＳＦＥＴでは導通させる
ためのゲート電圧がｐチャネル型とは反対であるため
で、ＩＧＢＴと整流素子とのドライブ回路１３−５〜１
３−８を共用できる長所がある。この場合もゲートに印
加する信号の論理が異なる点を除き、図３で説明した動
作を実現することが可能である。また、先に述べたよう
に、 ＶDROP＜ＶTH であるように素子の設計を行えば、駆動回路の信号電位
は、必ずしも正負の電圧ではなく、正の電圧だけで駆動
できる。この方法は、最近ＩＧＢＴの駆動電圧を正負の
電圧ではなく、正の電圧だけで駆動する動向があること
から、実施例１に比較して好ましいといえる。以上、基
板をｎ型とした場合について実施例を示したが、ｐ、ｎ
を入れ換えることによりｐ型基板上に形成することが可
能であることは言うまでもない。またｎ層を基板とし、
不純物の拡散によって一方の面側にｎ+ 層を形成し、他
方にｐウェル等を形成することが可能であることもいう
までもない。さらに、実施例２においてｎドレイン領域
５５をｐウェル４３の中央に配置し、ｎソース領域５２
及びｐ+ コンタクト領域５３を周囲に配置した構造を示
したが、これを逆にした構造でも同様の効果が得られる
ことは明らかである。同様の効果が得られる様々な変形
構造がある。また、上記実施例ではアノード電極とカソ
ード電極が、半導体基板の異なる主表面に形成された縦
型素子について示したが、双方が同一の主表面上に形成
されたいわゆる横型素子にも適用できることも言うまで
もない。
【発明の効果】以上説明したように本発明によれば、第
一導電型半導体層の表面層の一部に第二導電型ウェルを
形成し、その中に第一導電型ウェル、更にその中に第二
導電型ソース領域を形成し、第一導電型ウェルの表面上
にゲート酸化膜を介したゲート電極を設け、第二導電型
ソース領域と第一導電型ウェルの表面に共通に接触する
アノード電極が第一導電型半導体層表面とショットキー
接合を形成することにより、或いは第二導電型ウェルの
中に、第一導電型ソース領域と第一導電型ドレイン領域
を形成し、第二導電型ウェルの表面上にゲート酸化膜を
介したゲート電極を設け、第一導電型ドレイン領域の表
面に接触するアノード電極が第一導電型半導体層表面と
ショットキー接合を形成することにより、オン電圧の低
いバイポーラ動作と、逆回復電流の小さいユニポーラ動
作とを切り換えられる整流素子とすることができる。本
発明の整流素子は、ゲート電極直下のチャネル領域の比
抵抗が低く、パンチスルーが起こり難いため、チャネル
長を十分短くすることが可能となる。その結果、オン時
の少数キャリアの注入を増加させることができ、オン電
圧を低減することができる。また、埋め込み層などの複
雑な工程無しに、製造できる構造とすることによりコス
トを低減できる。また、本発明の整流素子の駆動方法と
しては、ｐｎ接合が定常的に順方向バイアスされる場合
には、ゲート電極の直下に反転層が形成されるようにゲ
ート電極に電圧を印加し、ｐｎ接合が順方向から逆方向
バイアスされる直前の一定時間前に、第一導電型半導体
層の少数キャリアのライフタイム程度以上の一定時間前
に、ゲート電極の直下の反転層が消滅するようにゲート
電極に電圧を印加するものとする。そのような方法を取
れば、注入された少数キャリアは逆バイアスの印加前に
消滅するので、逆回復電流は小さくでき、スイッチング
損失の大幅な低減が可能となる。
一導電型半導体層の表面層の一部に第二導電型ウェルを
形成し、その中に第一導電型ウェル、更にその中に第二
導電型ソース領域を形成し、第一導電型ウェルの表面上
にゲート酸化膜を介したゲート電極を設け、第二導電型
ソース領域と第一導電型ウェルの表面に共通に接触する
アノード電極が第一導電型半導体層表面とショットキー
接合を形成することにより、或いは第二導電型ウェルの
中に、第一導電型ソース領域と第一導電型ドレイン領域
を形成し、第二導電型ウェルの表面上にゲート酸化膜を
介したゲート電極を設け、第一導電型ドレイン領域の表
面に接触するアノード電極が第一導電型半導体層表面と
ショットキー接合を形成することにより、オン電圧の低
いバイポーラ動作と、逆回復電流の小さいユニポーラ動
作とを切り換えられる整流素子とすることができる。本
発明の整流素子は、ゲート電極直下のチャネル領域の比
抵抗が低く、パンチスルーが起こり難いため、チャネル
長を十分短くすることが可能となる。その結果、オン時
の少数キャリアの注入を増加させることができ、オン電
圧を低減することができる。また、埋め込み層などの複
雑な工程無しに、製造できる構造とすることによりコス
トを低減できる。また、本発明の整流素子の駆動方法と
しては、ｐｎ接合が定常的に順方向バイアスされる場合
には、ゲート電極の直下に反転層が形成されるようにゲ
ート電極に電圧を印加し、ｐｎ接合が順方向から逆方向
バイアスされる直前の一定時間前に、第一導電型半導体
層の少数キャリアのライフタイム程度以上の一定時間前
に、ゲート電極の直下の反転層が消滅するようにゲート
電極に電圧を印加するものとする。そのような方法を取
れば、注入された少数キャリアは逆バイアスの印加前に
消滅するので、逆回復電流は小さくでき、スイッチング
損失の大幅な低減が可能となる。
【図１】本発明第一の実施例の整流素子の断面図
【図２】第一の実施例の整流素子を用いたＰＷＭインバ
ータ回路図
ータ回路図
【図３】図２の回路におけるＩＧＢＴと整流素子の駆動
信号の図
信号の図
【図４】本発明第二の実施例の整流素子の断面図
【図５】第二の実施例の整流素子を用いたＰＷＭインバ
ータ回路図
ータ回路図
【図６】（ａ）は誘導負荷回路の図、（ｂ）は（ａ）の
ｐｉｎダイオードとスイッチング素子に流れる電流波形
の図
ｐｉｎダイオードとスイッチング素子に流れる電流波形
の図
【図７】従来のバイポーラ動作とユニポーラ動作の切り
換え可能な整流素子の断面図
換え可能な整流素子の断面図
１、２１、４１ ｎ+ 基板 ２、２２、４２ ｎ層 ６、２６、４６ ゲート酸化膜 ７、２７、４７ ゲート電極 ８、２８、４８ アノード電極 １０、３０、５０ カソード電極 １１ ｐｉｎダイオード １１−１〜１１−８ 本発明の整流素子 １２、１２−１〜１２−８ ＩＧＢＴ １３、１３−１〜１３−８ ＩＧＢＴのドライブ回路 １４−１〜１４−４ 整流素子のドライブ回路 １５−１〜１５−４ インバータ １６−１〜１６−８ 制御回路 １７ 負荷インダクタ １８ 主電源 １９、３９、５９ ショットキー接合 ２０ 浮遊インダクタンス ２３、４３ ｐウェル ２４ ｎウェル ２５ ｐソース領域 ２９ 絶縁膜 ３１、５１ ｐ補助領域 ５２ ｎソース領域 ５３ ｐ+ コンタクト領域 ５４ オーミック電極 ５５ ｎドレイン領域 ６１ ｐ埋め込み領域 ６２ ｎエピタキシャル層 ６３ ｐソース領域 ６４ ｐドレイン領域
Claims (9)
- 【請求項１】半導体基板の一部をなす第一導電型半導体
層の一方の主面の表面層の一部に形成された第二導電型
ウェルと、その第二導電型ウェルの表面層の一部に形成
された第一導電型ウェルと、その第一導電型ウェル領域
の表面層の一部に形成された高濃度の第二導電型ソース
領域と、前記第二導電型ウェルと第二導電型ソース領域
とに挟まれた第一導電型ウェルの表面上にゲート絶縁膜
を介して形成されたゲート電極と、前記第一導電型ウェ
ルと第二導電型ソース領域との表面に共通に接触して設
けられた第一主電極と、前記第一導電型半導体層に接し
半導体基板の一部をなす第一導電型領域の表面上にオー
ミック接触をする第二主電極とを有し、第二導電型ウェ
ルが形成されていない第一導電型半導体層の前記主面部
分に第一主電極がショットキー接合を形成して接触する
ことを特徴とする整流素子。 - 【請求項２】半導体基板の一部をなす第一導電型半導体
層の一方の主面の表面層の一部に形成された第二導電型
ウェルと、その第二導電型ウェルの表面層の一部に互い
に離れて形成された高濃度の第一導電型ソース領域、第
一導電型ドレイン領域と、第二導電型ウェルの表面層の
一部に形成された第二導電型コンタクト領域と、前記第
一導電型ソース領域と第一導電型ドレイン領域とに挟ま
れた第二導電型ウェルの表面上にゲート絶縁膜を介して
形成されたゲート電極と、前記第一導電型ドレイン領域
の表面に接触して設けられた第一主電極と、前記第一導
電型半導体層に接し半導体基板の一部をなす第一導電型
領域の表面上にオーミック接触をする第二主電極と、第
一導電型ソース領域と第二導電型コンタクト領域とを短
絡するオーミック電極とを有し、第二導電型ウェルが形
成されていない第一導電型半導体層の前記主面部分に第
一主電極がショットキー接合を形成して接触することを
特徴とする整流素子。 - 【請求項３】第二導電型ウェルが形成されていない第一
導電型半導体層の表面の一部に、高濃度の第二導電型補
助領域を備えたことを特徴とする請求項１または２に記
載の整流素子。 - 【請求項４】第二導電型ウェルと第二導電補助領域との
間、および第二導電型補助領域同士の間に挟まれた第一
導電型半導体層の表面露出部の最大長が２０μｍ以下で
あることを特徴とする請求項３に記載の整流素子。 - 【請求項５】第二主電極が、半導体基板の第一主電極と
同じ側の表面上に設けられていることを特徴とする請求
項１ないし４のいずれかに記載の整流素子。 - 【請求項６】第一導電型半導体層と第二導電型ウェルと
の間のｐｎ接合が、定常的に順方向バイアスされる場合
にはゲート電極の直下に反転層が形成されるようにゲー
ト電極に電圧を印加し、前記ｐｎ接合が順方向から逆方
向バイアスされる直前の一定時間前に、ゲート電極の直
下の反転層が消滅するようにゲート電極に電圧を印加す
ることを特徴とする請求項１ないし５に記載の整流素子
の駆動方法。 - 【請求項７】一定時間が第一導電型半導体層の少数キャ
リアのライフタイム程度以上であることを特徴とする請
求項６に記載の駆動方法。 - 【請求項８】ブリッジ接続された少なくとも４個の絶縁
ゲート型半導体スイッチング素子と、それぞれに逆並列
に接続された請求項１ないし５に記載の整流素子を有す
る誘導負荷回路において、前記絶縁ゲート型半導体スイ
ッチング素子のゲートと整流素子のゲートとを共通のゲ
ート駆動出力によって駆動することを特徴とする整流素
子の駆動方法。 - 【請求項９】ブリッジ接続された少なくとも４個の絶縁
ゲート型半導体スイッチング素子と、それぞれに逆並列
に接続された請求項１ないし５に記載の整流素子を有す
る誘導負荷回路において、前記絶縁ゲート型半導体スイ
ッチング素子のゲートと整流素子のゲートとを、互いに
反転したゲート駆動出力によって駆動することを特徴と
する整流素子の駆動方法。
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|---|---|---|---|
| JP26267195A JP3491049B2 (ja) | 1995-10-11 | 1995-10-11 | 整流素子およびその駆動方法 |
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| JPH09107097A true JPH09107097A (ja) | 1997-04-22 |
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-
1995
- 1995-10-11 JP JP26267195A patent/JP3491049B2/ja not_active Expired - Fee Related
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