JPH09107250A - 半導体増幅装置 - Google Patents
半導体増幅装置Info
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- JPH09107250A JPH09107250A JP29028095A JP29028095A JPH09107250A JP H09107250 A JPH09107250 A JP H09107250A JP 29028095 A JP29028095 A JP 29028095A JP 29028095 A JP29028095 A JP 29028095A JP H09107250 A JPH09107250 A JP H09107250A
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Abstract
(57)【要約】
【課題】本発明は電力付加効率を最大にできる半導体増
幅装置を実現する。 【解決手段】トランジスタの入力端子又は出力端子に、
入力電力の増加に対して該トランジスタの出力電力に含
まれる第２高調波の位相偏移が最小になるインピーダン
スを有する整合回路を接続する。これにより最大効率で
動作する半導体増幅装置を得ることができる。
幅装置を実現する。 【解決手段】トランジスタの入力端子又は出力端子に、
入力電力の増加に対して該トランジスタの出力電力に含
まれる第２高調波の位相偏移が最小になるインピーダン
スを有する整合回路を接続する。これにより最大効率で
動作する半導体増幅装置を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体増幅装置に関
する。例えば準マイクロ波帯域の信号を電力増幅して出
力するものに適用して好適なものである。
する。例えば準マイクロ波帯域の信号を電力増幅して出
力するものに適用して好適なものである。
【０００２】
【技術の技術】現在、自動車電話や携帯電話を始めとす
る陸上移動帯通信の分野においては、加入者数の増大に
伴いＰＨＳ（Personal Handyhone System ）やＰＤＣ
（Personal Digital Cellular ）と呼ばれる準マイクロ
波帯（ 0.8〔ＧHz〕〜 2〔ＧHz〕）を使用したシステム
の運用が開始され始めている。ところでこの種の移動体
通信端末においては、主に携帯性が重視されるという理
由から小型かつ電池駆動できることが必須要件である。
特に送信用の電力増幅装置は消費電流が多いので消費電
力を少なくすることが重要な課題である。
る陸上移動帯通信の分野においては、加入者数の増大に
伴いＰＨＳ（Personal Handyhone System ）やＰＤＣ
（Personal Digital Cellular ）と呼ばれる準マイクロ
波帯（ 0.8〔ＧHz〕〜 2〔ＧHz〕）を使用したシステム
の運用が開始され始めている。ところでこの種の移動体
通信端末においては、主に携帯性が重視されるという理
由から小型かつ電池駆動できることが必須要件である。
特に送信用の電力増幅装置は消費電流が多いので消費電
力を少なくすることが重要な課題である。
【０００３】例えば前述したＰＨＳやＰＤＣ等のシステ
ムにおいては、π／４ＤＱＰＳＫのようなＱＰＳＫ変調
の変形である変調方式が用いられているので、これらの
システムで使用する送信用の電力増幅装置として線形又
はこれに準ずるものが必要とされる。従つて電力増幅装
置としては歪の発生を極力少なくすることができるＡ級
又はＡ級に近いＡＢ級の動作点を選ぶようになされてい
る。しかしこのような設定は消費電流の増加を招き、電
力付加効率を低下させる問題があつた。
ムにおいては、π／４ＤＱＰＳＫのようなＱＰＳＫ変調
の変形である変調方式が用いられているので、これらの
システムで使用する送信用の電力増幅装置として線形又
はこれに準ずるものが必要とされる。従つて電力増幅装
置としては歪の発生を極力少なくすることができるＡ級
又はＡ級に近いＡＢ級の動作点を選ぶようになされてい
る。しかしこのような設定は消費電流の増加を招き、電
力付加効率を低下させる問題があつた。
【０００４】これに対し、動作点をよりＢ級に近いＡＢ
級に設定して所定の出力を出し、この時発生する歪を特
別の手段を用いて補償する増幅器がある。例えばプレデ
イストーシヨン増幅器等があげられるが、この方式の増
幅器は構成が複雑であり、また１チツプの半導体増幅装
置としては実用化が難しいという欠点があつた。しかし
電池駆動が可能な高効率の線形増幅器を実現するには、
上述のような歪の補正技術は極めて効果的であるため、
現在も盛んに研究開発が行われている。
級に設定して所定の出力を出し、この時発生する歪を特
別の手段を用いて補償する増幅器がある。例えばプレデ
イストーシヨン増幅器等があげられるが、この方式の増
幅器は構成が複雑であり、また１チツプの半導体増幅装
置としては実用化が難しいという欠点があつた。しかし
電池駆動が可能な高効率の線形増幅器を実現するには、
上述のような歪の補正技術は極めて効果的であるため、
現在も盛んに研究開発が行われている。
【０００５】このような歪の補正技術として、例えば文
献「デジタル携帯電話用ＧａＡｓＦＥＴ電力増幅器の位
相特性の解析」（電子情報通信学会論文誌 C-1 VOL.J76
-C-1No.11 PP.414-421 1993年11月）がある。本文献に
は、出力電力増加に対する基本波の位相偏移がＦＥＴの
入力又は出力端子に接続されるインピーダンスによつて
変化することが示されており、その位相偏移を小さくす
ることにより同じ大きさの出力における歪を一段と低減
できることが示されている。
献「デジタル携帯電話用ＧａＡｓＦＥＴ電力増幅器の位
相特性の解析」（電子情報通信学会論文誌 C-1 VOL.J76
-C-1No.11 PP.414-421 1993年11月）がある。本文献に
は、出力電力増加に対する基本波の位相偏移がＦＥＴの
入力又は出力端子に接続されるインピーダンスによつて
変化することが示されており、その位相偏移を小さくす
ることにより同じ大きさの出力における歪を一段と低減
できることが示されている。
【０００６】また同様の技術を用いた半導体増幅装置の
実際の設計例として、文献「デジタルコードレス用線形
パワーアンプの設計」（1994年電子情報通信学会春季大
会 C-106）がある。本文献には、基本波の位相偏差を低
減させることにより、出力22.7〔dBm 〕までＰＨＳシス
テムの変調信号を低歪で出力することができたと記され
ている。
実際の設計例として、文献「デジタルコードレス用線形
パワーアンプの設計」（1994年電子情報通信学会春季大
会 C-106）がある。本文献には、基本波の位相偏差を低
減させることにより、出力22.7〔dBm 〕までＰＨＳシス
テムの変調信号を低歪で出力することができたと記され
ている。
【０００７】
【発明が解決しようとする課題】ところがＧａＡｓ接合
型ＦＥＴ（以下、ＧａＡｓＪＦＥＴという）のドレイン
端子のインピーダンスを固定し、当該ＪＦＥＴのゲート
端子に印加する入力電力を増加させながらゲート端子に
接続するインピーダンスの値を変えて、隣接チヤネル漏
洩電力比が規格値（−55〔dBc 〕以下）一杯になる出力
電力（以下、有効出力という）と、その際における基本
波の位相偏移量とを測定したところ、図９に示すように
なつた。
型ＦＥＴ（以下、ＧａＡｓＪＦＥＴという）のドレイン
端子のインピーダンスを固定し、当該ＪＦＥＴのゲート
端子に印加する入力電力を増加させながらゲート端子に
接続するインピーダンスの値を変えて、隣接チヤネル漏
洩電力比が規格値（−55〔dBc 〕以下）一杯になる出力
電力（以下、有効出力という）と、その際における基本
波の位相偏移量とを測定したところ、図９に示すように
なつた。
【０００８】なおＧａＡｓＪＦＥＴに流れる電流は、通
常、ドレイン端子及びゲート端子に印加する電圧によつ
て決まるものであるが、インピーダンスの変化によらず
120〔mA〕で一定であつた。この図９から分ることは、
基本波の位相偏移と有効出力との間には明確な因果関係
がみられないことであり、基本波の位相偏移を小さくし
ても効率が最大となる増幅装置を実現できるとは限らな
いことである。すなわち従来報告されているように基本
波の位相偏移を最小にするインピーダンスをＦＥＴの入
力又は出力端子に接続しても効率を最大にできるとは言
えず、もつと高い効率を得ることができるインピーダン
スの存在を否定し得なかつた。
常、ドレイン端子及びゲート端子に印加する電圧によつ
て決まるものであるが、インピーダンスの変化によらず
120〔mA〕で一定であつた。この図９から分ることは、
基本波の位相偏移と有効出力との間には明確な因果関係
がみられないことであり、基本波の位相偏移を小さくし
ても効率が最大となる増幅装置を実現できるとは限らな
いことである。すなわち従来報告されているように基本
波の位相偏移を最小にするインピーダンスをＦＥＴの入
力又は出力端子に接続しても効率を最大にできるとは言
えず、もつと高い効率を得ることができるインピーダン
スの存在を否定し得なかつた。
【０００９】本発明は以上の点を考慮してなされたもの
で、従来に比して効率の高い半導体増幅装置を提案しよ
うとするものである。
で、従来に比して効率の高い半導体増幅装置を提案しよ
うとするものである。
【００１０】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、トランジスタの入力端子又は出力
端子に接続する整合回路のインピーダンスとして、その
ＦＥＴの出力に含まれる第２高調波の位相偏移を最小に
する値に設定する。
め本発明においては、トランジスタの入力端子又は出力
端子に接続する整合回路のインピーダンスとして、その
ＦＥＴの出力に含まれる第２高調波の位相偏移を最小に
する値に設定する。
【００１１】
【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。
施例を詳述する。
【００１２】（１）第１の実施例 図１に本発明に係る半導体増幅装置の第１の実施例を示
す。図１はＦＥＴが１段の場合の半導体増幅装置１の例
である。ここでＧａＡｓＪＦＥＴ２の入力端子（ゲート
端子）は整合回路Ｍ１の第１の端子に接続されており、
また出力端子（ドレイン端子）は整合回路Ｍ２の第１の
端子に接続されている。なお整合回路Ｍ１の第２の端子
は入力端子ＩＮとして使用され、整合回路Ｍ２の第２の
端子は出力端子ＯＵＴとして使用されている。
す。図１はＦＥＴが１段の場合の半導体増幅装置１の例
である。ここでＧａＡｓＪＦＥＴ２の入力端子（ゲート
端子）は整合回路Ｍ１の第１の端子に接続されており、
また出力端子（ドレイン端子）は整合回路Ｍ２の第１の
端子に接続されている。なお整合回路Ｍ１の第２の端子
は入力端子ＩＮとして使用され、整合回路Ｍ２の第２の
端子は出力端子ＯＵＴとして使用されている。
【００１３】以上の構成において、半導体増幅装置１を
構成する整合回路Ｍ１及びＭ２のインピーダンス設定条
件を図２を用いて説明する。図２は図９が基本波の位相
偏移（入力電力の増加に対して増減する位相量）と有効
出力との関係を示すのと同様に、第２高調波の位相偏移
と有効出力との関係を示すものである。ＧａＡｓＪＦＥ
Ｔに流れる電流は、ドレイン端子とゲート端子に接続し
た電圧により決まるが、図９の場合と同様、インピーダ
ンスの変化によらず、その電流は 120〔mA〕と一定であ
つた。
構成する整合回路Ｍ１及びＭ２のインピーダンス設定条
件を図２を用いて説明する。図２は図９が基本波の位相
偏移（入力電力の増加に対して増減する位相量）と有効
出力との関係を示すのと同様に、第２高調波の位相偏移
と有効出力との関係を示すものである。ＧａＡｓＪＦＥ
Ｔに流れる電流は、ドレイン端子とゲート端子に接続し
た電圧により決まるが、図９の場合と同様、インピーダ
ンスの変化によらず、その電流は 120〔mA〕と一定であ
つた。
【００１４】ところが図９に比べて図２は有効出力と第
２高調波の位相偏移との間の因果関係が明らかである。
この理由について簡単に述べる。有効出力を制限する歪
の要因は、ＡＭ・ＰＭ変換による歪と、３次、５次、７
次の相互変調歪であり、これらの歪はＦＥＴ固有の非線
形性に起因するものである。この非線形性を数式にて多
項式近似する。すなわち出力電圧を入力電圧の多項式で
展開し、その位相に注目する。この多項式において、１
次の項にはＡＭ・ＰＭ変換が生じており、３次、５次、
７次の各項には、相互変調歪が生じている。すなわち１
次の項は基本波の位相偏移となつて現れており、３次、
５次、７次の各項は３次、５次、７次の各高調波の位相
偏移となつて現れる。
２高調波の位相偏移との間の因果関係が明らかである。
この理由について簡単に述べる。有効出力を制限する歪
の要因は、ＡＭ・ＰＭ変換による歪と、３次、５次、７
次の相互変調歪であり、これらの歪はＦＥＴ固有の非線
形性に起因するものである。この非線形性を数式にて多
項式近似する。すなわち出力電圧を入力電圧の多項式で
展開し、その位相に注目する。この多項式において、１
次の項にはＡＭ・ＰＭ変換が生じており、３次、５次、
７次の各項には、相互変調歪が生じている。すなわち１
次の項は基本波の位相偏移となつて現れており、３次、
５次、７次の各項は３次、５次、７次の各高調波の位相
偏移となつて現れる。
【００１５】従つて３次、５次、７次の各高調波の位相
偏移が最小になるインピーダンスを半導体増幅装置１に
用いることが理想的であるが、実際にはその測定は困難
である。そこで２次項までの近似をとつて第２高調波の
位相偏移を考慮する。以上より基本波の位相偏移だけに
限らず第２高調波の位相偏移を考慮したほうが、近似が
より正確になると考えられる。
偏移が最小になるインピーダンスを半導体増幅装置１に
用いることが理想的であるが、実際にはその測定は困難
である。そこで２次項までの近似をとつて第２高調波の
位相偏移を考慮する。以上より基本波の位相偏移だけに
限らず第２高調波の位相偏移を考慮したほうが、近似が
より正確になると考えられる。
【００１６】そこで図２の結果より、図１に示す整合回
路Ｍ１では第１の端子におけるインピーダンスとして第
２高調波の位相偏移を最小する値を設定する。また整合
回路Ｍ１の第２の端子のインピーダンスとしては50
〔Ω〕に設定する。さらに整合回路Ｍ２における第１の
端子のインピーダンスはＧａＡｓＪＦＥＴ２の出力を最
大とするインピーダンスを設定し、整合回路Ｍ２におけ
る第２の端子を50〔Ω〕に設定する。
路Ｍ１では第１の端子におけるインピーダンスとして第
２高調波の位相偏移を最小する値を設定する。また整合
回路Ｍ１の第２の端子のインピーダンスとしては50
〔Ω〕に設定する。さらに整合回路Ｍ２における第１の
端子のインピーダンスはＧａＡｓＪＦＥＴ２の出力を最
大とするインピーダンスを設定し、整合回路Ｍ２におけ
る第２の端子を50〔Ω〕に設定する。
【００１７】これらをまとめた図表が図３であり、この
条件に整合回路Ｍ１及びＭ２を設定することにより、図
１に示す半導体増幅装置１の効率を最大にすることがで
きる。さて最後に半導体増幅装置１の入出力特性を示す
と図４のようになる。図から有効出力点の電力付加効率
が41〔％〕になることが分る。
条件に整合回路Ｍ１及びＭ２を設定することにより、図
１に示す半導体増幅装置１の効率を最大にすることがで
きる。さて最後に半導体増幅装置１の入出力特性を示す
と図４のようになる。図から有効出力点の電力付加効率
が41〔％〕になることが分る。
【００１８】以上の構成によれば、ＧａＡｓＪＦＥＴ２
の入力端子（ゲート端子）に接続する整合回路Ｍ１の端
子（第１の端子）のインピーダンスを出力信号に含まれ
る第２高調波の位相偏移を最小にする値に設定したこと
により、効率最大で動作させることができる半導体増幅
装置１を実現することができる。
の入力端子（ゲート端子）に接続する整合回路Ｍ１の端
子（第１の端子）のインピーダンスを出力信号に含まれ
る第２高調波の位相偏移を最小にする値に設定したこと
により、効率最大で動作させることができる半導体増幅
装置１を実現することができる。
【００１９】（２）第２の実施例 図５に本発明に係る半導体増幅装置の第２の実施例を示
す。この図５に示す半導体増幅装置１１はＦＥＴを２段
縦列接続する場合の例である。この半導体増幅装置１１
の基本構成は図１に示す半導体増幅装置１である。この
半導体増幅装置１を２段縦列に接続したものが半導体増
幅装置１１である。
す。この図５に示す半導体増幅装置１１はＦＥＴを２段
縦列接続する場合の例である。この半導体増幅装置１１
の基本構成は図１に示す半導体増幅装置１である。この
半導体増幅装置１を２段縦列に接続したものが半導体増
幅装置１１である。
【００２０】因にこの例に示す半導体増幅装置１１の場
合、第１のＦＥＴであるＧａＡｓＪＦＥＴ１２の入力端
子（ゲート端子）は整合回路Ｍ１の第１の端子に接続さ
れており、かつ出力端子（ドレイン端子）は整合回路Ｍ
２の第１の端子に接続されている。また第２のＦＥＴで
あるＧａＡｓＪＦＥＴ１３の出力端子（ドレイン端子）
は先に説明した整合回路Ｍ２の第２の端子に接続されて
おり、かつその入力端子（ゲート端子）は整合回路Ｍ３
の第１の端子に接続されている。なお整合回路Ｍ３にお
ける第２の端子は入力端子ＩＮとして使用され、整合回
路Ｍ２の第２の端子は出力端子ＯＵＴとして使用され
る。
合、第１のＦＥＴであるＧａＡｓＪＦＥＴ１２の入力端
子（ゲート端子）は整合回路Ｍ１の第１の端子に接続さ
れており、かつ出力端子（ドレイン端子）は整合回路Ｍ
２の第１の端子に接続されている。また第２のＦＥＴで
あるＧａＡｓＪＦＥＴ１３の出力端子（ドレイン端子）
は先に説明した整合回路Ｍ２の第２の端子に接続されて
おり、かつその入力端子（ゲート端子）は整合回路Ｍ３
の第１の端子に接続されている。なお整合回路Ｍ３にお
ける第２の端子は入力端子ＩＮとして使用され、整合回
路Ｍ２の第２の端子は出力端子ＯＵＴとして使用され
る。
【００２１】さてこの実施例の場合におけるインピーダ
ンスの設定例を示すと次のようになる。設定例を図６に
示す。この例の場合には、整合回路Ｍ３における第１の
端子のインピーダンス及び整合回路Ｍ１における第２の
端子のインピーダンスの両者でＧａＡｓＪＦＥＴ１３を
最大となるように設定する。また整合回路Ｍ２における
第１の端子のインピーダンスをＧａＡｓＪＦＥＴ１２の
出力が最大になる値に設定する。さらに整合回路Ｍ２及
びＭ３のそれぞれにおける第２の端子のインピーダンス
を50〔Ω〕に設定する。さらに整合回路Ｍ１の第１の端
子のインピーダンスは図１の実施例の場合と同様、Ｇａ
ＡｓＪＦＥＴ１２の出力に含まれる第２高調波の位相偏
移を最小にするインピーダンスに設定する。
ンスの設定例を示すと次のようになる。設定例を図６に
示す。この例の場合には、整合回路Ｍ３における第１の
端子のインピーダンス及び整合回路Ｍ１における第２の
端子のインピーダンスの両者でＧａＡｓＪＦＥＴ１３を
最大となるように設定する。また整合回路Ｍ２における
第１の端子のインピーダンスをＧａＡｓＪＦＥＴ１２の
出力が最大になる値に設定する。さらに整合回路Ｍ２及
びＭ３のそれぞれにおける第２の端子のインピーダンス
を50〔Ω〕に設定する。さらに整合回路Ｍ１の第１の端
子のインピーダンスは図１の実施例の場合と同様、Ｇａ
ＡｓＪＦＥＴ１２の出力に含まれる第２高調波の位相偏
移を最小にするインピーダンスに設定する。
【００２２】このように設定すると、図５に示す構成の
半導体増幅装置１１は第１の実施例において説明したと
同様の理由により電力付加効率最大で動作させることが
できる。すなわちＦＥＴを２段以上縦列に接続する場
合、各ＦＥＴの入力端子（ゲート端子）に接続する整合
回路Ｍ１の端子（第１の端子）におけるインピーダンス
を第２高調波の位相偏移を最小にする値に設定すること
により、最大効率で動作させることができる半導体増幅
装置１を実現することができる。
半導体増幅装置１１は第１の実施例において説明したと
同様の理由により電力付加効率最大で動作させることが
できる。すなわちＦＥＴを２段以上縦列に接続する場
合、各ＦＥＴの入力端子（ゲート端子）に接続する整合
回路Ｍ１の端子（第１の端子）におけるインピーダンス
を第２高調波の位相偏移を最小にする値に設定すること
により、最大効率で動作させることができる半導体増幅
装置１を実現することができる。
【００２３】（３）第３の実施例 このように第２高調波の出力電力変化に対する位相偏移
はドレイン端子に接続したインピーダンスによつて決ま
る。この現象を用いて半導体増幅装置の第３の実施例を
説明する。この実施例の半導体増幅装置は回路構成とし
て第１の実施例と同一のものを用い、整合回路Ｍ１及び
Ｍ２の各端子のインピーダンスを図７に示すように設定
する。
はドレイン端子に接続したインピーダンスによつて決ま
る。この現象を用いて半導体増幅装置の第３の実施例を
説明する。この実施例の半導体増幅装置は回路構成とし
て第１の実施例と同一のものを用い、整合回路Ｍ１及び
Ｍ２の各端子のインピーダンスを図７に示すように設定
する。
【００２４】すなわち整合回路Ｍ２における第１の端子
（ゲート端子）のインピーダンスの値を当該ＧａＡｓＪ
ＦＥＴ２の所望の出力で第２高調波の位相偏移を最小に
する値に設定し、かつ整合回路Ｍ１の第１の端子のイン
ピーダンスの値をＧａＡｓＪＦＥＴ２の第２高調波の位
相偏移を最小にする点に設定する。これにより第１の実
施例より更に高い効率の半導体増幅装置を実現できる。
（ゲート端子）のインピーダンスの値を当該ＧａＡｓＪ
ＦＥＴ２の所望の出力で第２高調波の位相偏移を最小に
する値に設定し、かつ整合回路Ｍ１の第１の端子のイン
ピーダンスの値をＧａＡｓＪＦＥＴ２の第２高調波の位
相偏移を最小にする点に設定する。これにより第１の実
施例より更に高い効率の半導体増幅装置を実現できる。
【００２５】（４）第４の実施例 この実施例の半導体増幅装置は回路構成として第２の実
施例と同一のものを用い、整合回路Ｍ１及びＭ２の各端
子のインピーダンスを図８に示すように設定する。すな
わちＧａＡｓＪＦＥＴ１２の入力側及び出力側に接続さ
れる整合回路Ｍ１及びＭ２の各端子（第１の端子）のイ
ンピーダンスの値を共に当該ＧａＡｓＪＦＥＴ１２の所
望の出力であつて第２高調波の位相偏移を最小にする値
に設定するようにする。このようにすると、半導体増幅
装置における効率は第２の実施例の場合に比して一段と
高めることができる。
施例と同一のものを用い、整合回路Ｍ１及びＭ２の各端
子のインピーダンスを図８に示すように設定する。すな
わちＧａＡｓＪＦＥＴ１２の入力側及び出力側に接続さ
れる整合回路Ｍ１及びＭ２の各端子（第１の端子）のイ
ンピーダンスの値を共に当該ＧａＡｓＪＦＥＴ１２の所
望の出力であつて第２高調波の位相偏移を最小にする値
に設定するようにする。このようにすると、半導体増幅
装置における効率は第２の実施例の場合に比して一段と
高めることができる。
【００２６】（５）他の実施例 なお上述の実施例においては、トランジスタとしてＧａ
ＡｓＪＦＥＴを用いる場合について述べたが、本発明は
これに限らず、ＭＥＳＦＥＴやＨＥＭＴ等他のトランジ
スタ素子の場合にも適用し得る。また上述の実施例にお
いては、トランジスタの入力端子側に、入力電力の増加
に対して該トランジスタの出力電力に含まれる第２高調
波の位相偏移が最小になるインピーダンスを有する整合
回路を接続する場合について述べたが、本発明はこれに
限らず、トランジスタの出力端子側に前述したインピー
ダンスを有する整合回路を接続した回路構成でなる半導
体増幅装置にも適用し得る。
ＡｓＪＦＥＴを用いる場合について述べたが、本発明は
これに限らず、ＭＥＳＦＥＴやＨＥＭＴ等他のトランジ
スタ素子の場合にも適用し得る。また上述の実施例にお
いては、トランジスタの入力端子側に、入力電力の増加
に対して該トランジスタの出力電力に含まれる第２高調
波の位相偏移が最小になるインピーダンスを有する整合
回路を接続する場合について述べたが、本発明はこれに
限らず、トランジスタの出力端子側に前述したインピー
ダンスを有する整合回路を接続した回路構成でなる半導
体増幅装置にも適用し得る。
【００２７】
【発明の効果】上述のように本発明によれば、トランジ
スタの入力端子又は出力端子に、入力電力の増加に対し
て該トランジスタの出力電力に含まれる第２高調波の位
相偏移を最小にするインピーダンスを有する整合回路を
接続することにより、最大効率で動作する半導体増幅装
置を確実に得ることができる。
スタの入力端子又は出力端子に、入力電力の増加に対し
て該トランジスタの出力電力に含まれる第２高調波の位
相偏移を最小にするインピーダンスを有する整合回路を
接続することにより、最大効率で動作する半導体増幅装
置を確実に得ることができる。
【図１】１段のトランジスタで構成される半導体増幅装
置の一実施例を示すブロツク図である。
置の一実施例を示すブロツク図である。
【図２】第２高調波の位相偏移と有効出力との関係を示
すスミス図表である。
すスミス図表である。
【図３】整合回路に求められるインピーダンスの設定例
を示す図表である。
を示す図表である。
【図４】第１の実施例に係る半導体増幅装置の入出力特
性を示す略線図である。
性を示す略線図である。
【図５】２段のトランジスタで構成される半導体増幅装
置の一実施例を示すブロツク図である。
置の一実施例を示すブロツク図である。
【図６】整合回路に求められるインピーダンスの設定例
を示す図表である。
を示す図表である。
【図７】整合回路に求められるインピーダンスの設定例
を示す図表である。
を示す図表である。
【図８】整合回路に求められるインピーダンスの設定例
を示す図表である。
を示す図表である。
【図９】基本波の位相偏移と有効出力との関係を示すス
ミス図表である。
ミス図表である。
ＩＮ……入力端子、ＯＵＴ……出力端子、２、１２、１
３……ＧａＡｓＪＦＥＴ、Ｍ１、Ｍ２……整合回路。
３……ＧａＡｓＪＦＥＴ、Ｍ１、Ｍ２……整合回路。
Claims (4)
- 【請求項１】入力電力を増加させた際に出力電力に表わ
れる第２高調波成分の位相偏移が最小になるようなイン
ピーダンスの整合回路をトランジスタの入力端子に接続
したことを特徴とする半導体増幅装置。 - 【請求項２】入力電力を増加させた際に表われる第２高
調波成分の位相偏移が最小になるようなインピーダンス
の整合回路が入力端子に接続されたトランジスタを複数
有することを特徴とする多段構成の半導体増幅装置。 - 【請求項３】入力電力を増加させた際にトランジスタの
出力電力に表われる第２高調波成分の位相偏移が最小に
なるようなインピーダンスの整合回路をトランジスタの
出力端子に接続したことを特徴とする半導体増幅装置。 - 【請求項４】入力電力を増加させた際に出力電力に表わ
れる第２高調波成分の位相偏移が最小になるようなイン
ピーダンスの整合回路が出力端子に接続されたトランジ
スタを複数有することを特徴とする多段構成の半導体増
幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29028095A JPH09107250A (ja) | 1995-10-12 | 1995-10-12 | 半導体増幅装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29028095A JPH09107250A (ja) | 1995-10-12 | 1995-10-12 | 半導体増幅装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107250A true JPH09107250A (ja) | 1997-04-22 |
Family
ID=17754109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29028095A Pending JPH09107250A (ja) | 1995-10-12 | 1995-10-12 | 半導体増幅装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09107250A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005223849A (ja) * | 2004-02-09 | 2005-08-18 | Sony Ericsson Mobilecommunications Japan Inc | 歪み補償装置および歪み補償機能付き電力増幅装置 |
-
1995
- 1995-10-12 JP JP29028095A patent/JPH09107250A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005223849A (ja) * | 2004-02-09 | 2005-08-18 | Sony Ericsson Mobilecommunications Japan Inc | 歪み補償装置および歪み補償機能付き電力増幅装置 |
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