JPH09107255A - 入力信号レベル調整回路 - Google Patents
入力信号レベル調整回路Info
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- JPH09107255A JPH09107255A JP26048095A JP26048095A JPH09107255A JP H09107255 A JPH09107255 A JP H09107255A JP 26048095 A JP26048095 A JP 26048095A JP 26048095 A JP26048095 A JP 26048095A JP H09107255 A JPH09107255 A JP H09107255A
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Abstract
(57)【要約】
【課題】 本発明はマイク信号等の入力信号のレベルに
よる出力レベルを調整する入力信号レベル調整回路に関
し、簡易に出力信号の歪みを低減することを目的とす
る。 【解決手段】 入力信号を増幅したアンプ１３からの出
力波形をコンデンサＣ4でピーク値をホールドし、この
ピーク値に基づいて入力信号のレベルが高いときにトラ
ンジスタＱ1 を動作させることで入力信号のレベルを減
衰させる。また、トランジスタＱ1 に対して、アンプ１
３の出力側より可変抵抗ＶＲ及びコンデンサＣ5 により
自己バイアスを供給する構成とする。
よる出力レベルを調整する入力信号レベル調整回路に関
し、簡易に出力信号の歪みを低減することを目的とす
る。 【解決手段】 入力信号を増幅したアンプ１３からの出
力波形をコンデンサＣ4でピーク値をホールドし、この
ピーク値に基づいて入力信号のレベルが高いときにトラ
ンジスタＱ1 を動作させることで入力信号のレベルを減
衰させる。また、トランジスタＱ1 に対して、アンプ１
３の出力側より可変抵抗ＶＲ及びコンデンサＣ5 により
自己バイアスを供給する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、マイク信号等の入
力信号のレベルによる出力レベルを調整する入力信号レ
ベル調整回路に関する。
力信号のレベルによる出力レベルを調整する入力信号レ
ベル調整回路に関する。
【０００２】
【従来の技術】マイク録音等で入力されるマイク信号を
増幅する際に、入力信号がオーバレベルのときに入力波
形がクリップしないようにリミッタ回路が付加されてい
る。この場合、リミッタオフ時に信号歪を除去する必要
がある。
増幅する際に、入力信号がオーバレベルのときに入力波
形がクリップしないようにリミッタ回路が付加されてい
る。この場合、リミッタオフ時に信号歪を除去する必要
がある。
【０００３】ここで、図４に、従来の入力信号レベル調
整回路の回路図を示す。図４に示す入力信号レベル調整
回路１１は、信号が入力される入力端子１２よりコンデ
ンサＣ1 ，抵抗Ｒ2 ，コンデンサＣ2 を介してアンプ１
３の非反転入力端に接続され、コンデンサＣ1 と抵抗Ｒ
1 の接続点に、電源＋ＶD を抵抗Ｒ2 ，Ｒ3 で分圧させ
た電圧が抵抗Ｒ4 を介して印加されるように接続され
る。また、抵抗Ｒ1 とコンデンサＣ2 の接続点にはＦＥ
Ｔ（電界効果トランジスタ）型のトランジスタＱ 1 のド
レインが接続され、ソースはコンデンサＣ3 を介して接
地される。このトランジスタＱ1 がリミッタ回路を構成
する。
整回路の回路図を示す。図４に示す入力信号レベル調整
回路１１は、信号が入力される入力端子１２よりコンデ
ンサＣ1 ，抵抗Ｒ2 ，コンデンサＣ2 を介してアンプ１
３の非反転入力端に接続され、コンデンサＣ1 と抵抗Ｒ
1 の接続点に、電源＋ＶD を抵抗Ｒ2 ，Ｒ3 で分圧させ
た電圧が抵抗Ｒ4 を介して印加されるように接続され
る。また、抵抗Ｒ1 とコンデンサＣ2 の接続点にはＦＥ
Ｔ（電界効果トランジスタ）型のトランジスタＱ 1 のド
レインが接続され、ソースはコンデンサＣ3 を介して接
地される。このトランジスタＱ1 がリミッタ回路を構成
する。
【０００４】アンプ１３の非反転入力端は抵抗Ｒ5 を介
して接地され、反転入力端は抵抗Ｒ 6 を介して接地され
る。このアンプ１３の出力端は、出力端子１４に接続さ
れると共に、抵抗Ｒ7 を介して反転入力端に接続され
る。また、アンプ１３からの出力が抵抗Ｒ8 ，コンデン
サＣ3 ，順方向のダイオードＤ1 ，抵抗Ｒ9 を介してト
ランジスタＱ1 のゲートをバイアスするように接続さ
れ、該ダイオードＤ1 のアノードが抵抗Ｒ10を介して接
地されると共に、カソードが抵抗Ｒ11及びコンデンサＣ
4 の並列回路を介して接地される。
して接地され、反転入力端は抵抗Ｒ 6 を介して接地され
る。このアンプ１３の出力端は、出力端子１４に接続さ
れると共に、抵抗Ｒ7 を介して反転入力端に接続され
る。また、アンプ１３からの出力が抵抗Ｒ8 ，コンデン
サＣ3 ，順方向のダイオードＤ1 ，抵抗Ｒ9 を介してト
ランジスタＱ1 のゲートをバイアスするように接続さ
れ、該ダイオードＤ1 のアノードが抵抗Ｒ10を介して接
地されると共に、カソードが抵抗Ｒ11及びコンデンサＣ
4 の並列回路を介して接地される。
【０００５】トランジスタＱ1 のゲートは、抵抗Ｒ1 と
コンデンサＣ2 の接続点に可変抵抗ＶＲ，コンデンサＣ
5 を介して接続されると共に、順方向のダイオードＤ2
を介してリミッタスイッチＳ1 のコモン端子に接続され
る。このリミッタスイッチＳ 1 のＯＮ端子は開放され、
ＯＦＦ端子は−ＶD 電源に接続される。なお、リミッタ
スイッチＳ1 のコモン端子には他チャンネルから順方向
のダイオードＤ3 を介して接続される。
コンデンサＣ2 の接続点に可変抵抗ＶＲ，コンデンサＣ
5 を介して接続されると共に、順方向のダイオードＤ2
を介してリミッタスイッチＳ1 のコモン端子に接続され
る。このリミッタスイッチＳ 1 のＯＮ端子は開放され、
ＯＦＦ端子は−ＶD 電源に接続される。なお、リミッタ
スイッチＳ1 のコモン端子には他チャンネルから順方向
のダイオードＤ3 を介して接続される。
【０００６】そこで、図５に、図４の入出力レベルの説
明図を示す。上記図４に示す入力信号レベル調整回路１
１は、リミッタスイッチＳ1 がオン状態であり、抵抗Ｒ
8 と抵抗Ｒ10の抵抗値の関係がＲ8 ≫Ｒ10とすると、ア
ンプ１３の出力のピーク値が抵抗Ｒ2 ，Ｒ3 の分圧電圧
値Ｖref （基準電圧値）とトランジスタＱ1 のピンチオ
フ電圧ＶP の差（Ｖref −ＶP ）より大になったときに
トランジスタＱ1 が動作開始し、入力端子１２に高いレ
ベルの信号が入力されても、図５の破線で示すようにア
ンプ１３の出力は該入力レベルに比例せずに抵抗Ｒ1 と
トランジスタＱ 1 によるアッテネーションにより圧縮さ
れたレベルが出力される。
明図を示す。上記図４に示す入力信号レベル調整回路１
１は、リミッタスイッチＳ1 がオン状態であり、抵抗Ｒ
8 と抵抗Ｒ10の抵抗値の関係がＲ8 ≫Ｒ10とすると、ア
ンプ１３の出力のピーク値が抵抗Ｒ2 ，Ｒ3 の分圧電圧
値Ｖref （基準電圧値）とトランジスタＱ1 のピンチオ
フ電圧ＶP の差（Ｖref −ＶP ）より大になったときに
トランジスタＱ1 が動作開始し、入力端子１２に高いレ
ベルの信号が入力されても、図５の破線で示すようにア
ンプ１３の出力は該入力レベルに比例せずに抵抗Ｒ1 と
トランジスタＱ 1 によるアッテネーションにより圧縮さ
れたレベルが出力される。
【０００７】ここで、図６及び図７に、図４のリミッタ
回路による入出力特性の波形図を示す。図４に示す基準
電圧をＶref ，トランジスタＱ1 のピンチオフ電圧をＶ
P （＝Ｖ＋ΔＶP （ΔＶP ＜０）），アンプ１３の出力
のピーク値をＶG0（接地電位を０Ｖとしたときのトラン
ジスタＱ1 のゲート電圧であり、Ｖref ＞ＶG0）とする
と、図６（Ａ）に示すＶG0−ＩD 特性によりトランジス
タＱ1 は入力信号に対する減衰器として作用し、ＶP ＜
ＶG0においてＶG0の増加につれて抵抗値が減少してＶP
≧ＶG0のときにトランジスタＱ1 がオフ状態となる。
回路による入出力特性の波形図を示す。図４に示す基準
電圧をＶref ，トランジスタＱ1 のピンチオフ電圧をＶ
P （＝Ｖ＋ΔＶP （ΔＶP ＜０）），アンプ１３の出力
のピーク値をＶG0（接地電位を０Ｖとしたときのトラン
ジスタＱ1 のゲート電圧であり、Ｖref ＞ＶG0）とする
と、図６（Ａ）に示すＶG0−ＩD 特性によりトランジス
タＱ1 は入力信号に対する減衰器として作用し、ＶP ＜
ＶG0においてＶG0の増加につれて抵抗値が減少してＶP
≧ＶG0のときにトランジスタＱ1 がオフ状態となる。
【０００８】この場合、抵抗Ｒ8 ，Ｒ11がそれぞれコン
デンサＣ4 の充放電の時定数を定めるもので、ダイオー
ドＤ1 及びコンデンサＣ4 が図６（Ｂ）に示すように入
力信号の＋側半波のみピーク検出を行うものである。な
お、可変抵抗ＶＲとコンデンサＣ5 はリミッタ動作（ト
ランジスタＱ1 をオン状態にさせる動作）時における歪
みを改善するためのものである。
デンサＣ4 の充放電の時定数を定めるもので、ダイオー
ドＤ1 及びコンデンサＣ4 が図６（Ｂ）に示すように入
力信号の＋側半波のみピーク検出を行うものである。な
お、可変抵抗ＶＲとコンデンサＣ5 はリミッタ動作（ト
ランジスタＱ1 をオン状態にさせる動作）時における歪
みを改善するためのものである。
【０００９】すなわち、図７（Ａ）に示すように、基準
電圧Ｖref を０Ｖとし、ゲート電圧をＶGS（＝ＶG0−Ｖ
ref ）としたときに、入力端子１２から交流入力信号Ｖ
S が入力されると、基準電圧Ｖref がアンプ１３の出力
電圧Ｖ0 と交流入力信号ＶSとの和になることから、こ
れに応じてトランジスタＱ1 のゲート電圧ＶGSが動作点
Ａを中心に±方向に振幅し、これによりドレイン電流Ｉ
D においても動作点Ａを中心に±方向に振幅された値と
なる。従って、図７（Ａ），図６（Ａ）の特性図の非線
形性により＋側の振幅ａ1 に比べて−側の振幅ａ2 が圧
縮された状態となって出力波形の対称性が悪化する。
電圧Ｖref を０Ｖとし、ゲート電圧をＶGS（＝ＶG0−Ｖ
ref ）としたときに、入力端子１２から交流入力信号Ｖ
S が入力されると、基準電圧Ｖref がアンプ１３の出力
電圧Ｖ0 と交流入力信号ＶSとの和になることから、こ
れに応じてトランジスタＱ1 のゲート電圧ＶGSが動作点
Ａを中心に±方向に振幅し、これによりドレイン電流Ｉ
D においても動作点Ａを中心に±方向に振幅された値と
なる。従って、図７（Ａ），図６（Ａ）の特性図の非線
形性により＋側の振幅ａ1 に比べて−側の振幅ａ2 が圧
縮された状態となって出力波形の対称性が悪化する。
【００１０】そこで、可変抵抗ＶＲ及びコンデンサＣ5
によりトランジスタＱ1 に自己バイアスを印加すること
により、交流入力信号ＶS の変化に応じて動作点を変化
させ、図７（Ｂ）に示すように＋側と−側の振幅ａ1 を
同じくさせることができ、出力波形の対称性を改善させ
るものである。
によりトランジスタＱ1 に自己バイアスを印加すること
により、交流入力信号ＶS の変化に応じて動作点を変化
させ、図７（Ｂ）に示すように＋側と−側の振幅ａ1 を
同じくさせることができ、出力波形の対称性を改善させ
るものである。
【００１１】
【発明が解決しようとする課題】しかし、リミッタスイ
ッチＳ1 がオフ状態のときにはトランジスタＱ1 はオフ
状態となるが、コンデンサＣ4 でのリップル（図６
（Ｂ））が抵抗Ｒ9 を介してコンデンサＣ5 及び可変抵
抗ＶＲに加えられてアンプ１３の入力側に戻ることにな
り、リカバリタイム等との兼ね合いからリップルを零に
することが困難である。また、入力信号のレベルが高い
と可変抵抗ＶＲ，コンデンサＣ5 ，ダイオードＤ2 及び
スイッチＳ1 を介して−ＶD 電源に一部が流れることに
なり歪みの原因となる。
ッチＳ1 がオフ状態のときにはトランジスタＱ1 はオフ
状態となるが、コンデンサＣ4 でのリップル（図６
（Ｂ））が抵抗Ｒ9 を介してコンデンサＣ5 及び可変抵
抗ＶＲに加えられてアンプ１３の入力側に戻ることにな
り、リカバリタイム等との兼ね合いからリップルを零に
することが困難である。また、入力信号のレベルが高い
と可変抵抗ＶＲ，コンデンサＣ5 ，ダイオードＤ2 及び
スイッチＳ1 を介して−ＶD 電源に一部が流れることに
なり歪みの原因となる。
【００１２】この歪みはダイオードＤ2 を省略（短絡状
態）することで発生を防止することができるが、単一の
リミッタスイッチＳ1 で多チャンネルのリミッタ動作を
させる場合にはダイオードＤ2 （Ｄ3 ）が必要となる。
また、上記歪みは、抵抗値等の定数の選定である程度軽
減できるが、アタックタイムやリカバリタイム等の設計
に制約があって設計上困難であると共に、デジタルオー
ディオ等のように本来歪みの小なものでは多少の歪みが
表面化し易いという問題がある。
態）することで発生を防止することができるが、単一の
リミッタスイッチＳ1 で多チャンネルのリミッタ動作を
させる場合にはダイオードＤ2 （Ｄ3 ）が必要となる。
また、上記歪みは、抵抗値等の定数の選定である程度軽
減できるが、アタックタイムやリカバリタイム等の設計
に制約があって設計上困難であると共に、デジタルオー
ディオ等のように本来歪みの小なものでは多少の歪みが
表面化し易いという問題がある。
【００１３】そこで、本発明は上記課題に鑑みなされた
もので、簡易に出力信号の歪みを低減する入力信号レベ
ル調整回路を提供することを目的とする。
もので、簡易に出力信号の歪みを低減する入力信号レベ
ル調整回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、請求項１では、入力信号を増幅する増幅手段と、該
入力信号のピーク値を検出して保持するピークホールド
手段と、該ピークホールド手段からのピーク値を制御信
号として動作し、該入力信号のレベルを減衰させるスイ
ッチング手段と、該増幅手段からの出力信号に基づいて
該スイッチング手段をバイアスする自己バイアス手段
と、を有して入力信号レベル調整回路が構成される。
に、請求項１では、入力信号を増幅する増幅手段と、該
入力信号のピーク値を検出して保持するピークホールド
手段と、該ピークホールド手段からのピーク値を制御信
号として動作し、該入力信号のレベルを減衰させるスイ
ッチング手段と、該増幅手段からの出力信号に基づいて
該スイッチング手段をバイアスする自己バイアス手段
と、を有して入力信号レベル調整回路が構成される。
【００１５】請求項２では、請求項１記載の自己バイア
ス手段は、前記増幅手段の利得に応じてバイアス値を可
変自在とする。上述のように請求項１の発明では、入力
信号のピーク値に基づいて該入力信号のレベルを減衰さ
せるスイッチング手段に増幅手段からの出力信号に基づ
いて自己バイアス手段よりバイアスさせる。これによ
り、ピークホールド手段で生じるリップルを増幅手段に
入力させないことから、簡易に増幅手段からの出力信号
の歪みを低減させることが可能となる。
ス手段は、前記増幅手段の利得に応じてバイアス値を可
変自在とする。上述のように請求項１の発明では、入力
信号のピーク値に基づいて該入力信号のレベルを減衰さ
せるスイッチング手段に増幅手段からの出力信号に基づ
いて自己バイアス手段よりバイアスさせる。これによ
り、ピークホールド手段で生じるリップルを増幅手段に
入力させないことから、簡易に増幅手段からの出力信号
の歪みを低減させることが可能となる。
【００１６】請求項２の発明では、自己バイアス手段に
よるスイッチング手段へのバイアスを増幅手段の利得に
応じて可変自在に設定する。これにより、増幅手段の利
得に応じて確実に入力信号のレベル調整が可能となっ
て、簡易に出力信号の歪みを低減させることが可能とな
る。
よるスイッチング手段へのバイアスを増幅手段の利得に
応じて可変自在に設定する。これにより、増幅手段の利
得に応じて確実に入力信号のレベル調整が可能となっ
て、簡易に出力信号の歪みを低減させることが可能とな
る。
【００１７】
【発明の実施の形態】図１に、本発明の一実施例の回路
図を示す。図１は本発明における入力信号レベル調整回
路２１を示したもので、図４と同一構成部分には同一の
符号を付す。図１の入力信号レベル調整回路２１は、信
号が入力される入力端子１２よりコンデンサＣ1 ，抵抗
Ｒ2 ，コンデンサＣ2 を介して増幅手段であるアンプ１
３の非反転入力端に接続され、コンデンサＣ1 と抵抗Ｒ
1 の接続点に、電源＋ＶD を抵抗Ｒ2 ，Ｒ3 で分圧させ
た電圧が抵抗Ｒ4 を介して印加されるように接続され
る。
図を示す。図１は本発明における入力信号レベル調整回
路２１を示したもので、図４と同一構成部分には同一の
符号を付す。図１の入力信号レベル調整回路２１は、信
号が入力される入力端子１２よりコンデンサＣ1 ，抵抗
Ｒ2 ，コンデンサＣ2 を介して増幅手段であるアンプ１
３の非反転入力端に接続され、コンデンサＣ1 と抵抗Ｒ
1 の接続点に、電源＋ＶD を抵抗Ｒ2 ，Ｒ3 で分圧させ
た電圧が抵抗Ｒ4 を介して印加されるように接続され
る。
【００１８】また、抵抗Ｒ1 とコンデンサＣ2 の接続点
にはスイッチング手段であるＦＥＴ（電界効果トランジ
スタ）型のトランジスタＱ1 のドレインが接続され、ソ
ースはコンデンサＣ3 を介して接地される。このトラン
ジスタＱ1 がリミッタ回路を構成する。
にはスイッチング手段であるＦＥＴ（電界効果トランジ
スタ）型のトランジスタＱ1 のドレインが接続され、ソ
ースはコンデンサＣ3 を介して接地される。このトラン
ジスタＱ1 がリミッタ回路を構成する。
【００１９】アンプ１３の非反転入力端は抵抗Ｒ5 を介
して接地され、反転入力端は抵抗Ｒ 6 を介して接地され
る。このアンプ１３の出力端は、出力端子１４に接続さ
れると共に、抵抗Ｒ7 を介して反転入力端に接続され
る。また、アンプ１３からの出力がピークホールド手段
を構成する抵抗Ｒ8 ，コンデンサＣ3 ，順方向のダイオ
ードＤ1 ，抵抗Ｒ9 を介してトランジスタＱ1 のゲート
をバイアスするように接続され、該ダイオードＤ1 のア
ノードが抵抗Ｒ10を介して接地されると共に、カソード
が抵抗Ｒ11及びコンデンサＣ4 の並列回路を介して接地
される。
して接地され、反転入力端は抵抗Ｒ 6 を介して接地され
る。このアンプ１３の出力端は、出力端子１４に接続さ
れると共に、抵抗Ｒ7 を介して反転入力端に接続され
る。また、アンプ１３からの出力がピークホールド手段
を構成する抵抗Ｒ8 ，コンデンサＣ3 ，順方向のダイオ
ードＤ1 ，抵抗Ｒ9 を介してトランジスタＱ1 のゲート
をバイアスするように接続され、該ダイオードＤ1 のア
ノードが抵抗Ｒ10を介して接地されると共に、カソード
が抵抗Ｒ11及びコンデンサＣ4 の並列回路を介して接地
される。
【００２０】さらに、アンプ１３からの出力が自己バイ
アス手段を構成する可変抵抗ＶＲ，コンデンサＣ5 を介
してトランジスタＱ1 のゲートをバイアスするように接
続されると共に、順方向のダイオードＤ2 を介してリミ
ッタスイッチＳ1 のコモン端子に接続される。このリミ
ッタスイッチＳ1 のＯＮ端子は開放され、ＯＦＦ端子は
−ＶD 電源に接続される。なお、リミッタスイッチＳ1
のコモン端子には他チャンネルから順方向のダイオード
Ｄ3 を介して接続される。
アス手段を構成する可変抵抗ＶＲ，コンデンサＣ5 を介
してトランジスタＱ1 のゲートをバイアスするように接
続されると共に、順方向のダイオードＤ2 を介してリミ
ッタスイッチＳ1 のコモン端子に接続される。このリミ
ッタスイッチＳ1 のＯＮ端子は開放され、ＯＦＦ端子は
−ＶD 電源に接続される。なお、リミッタスイッチＳ1
のコモン端子には他チャンネルから順方向のダイオード
Ｄ3 を介して接続される。
【００２１】このような入力信号レベル調整回路２１に
おいて、前提として、前述のように抵抗Ｒ8 ，Ｒ10がＲ
8 ≫Ｒ10の関係であり、リミッタスイッチＳ1 がオン状
態のときにはトランジスタＱ1 によるリミッタ動作が可
能な状態である。そこで、入力端子１２に高いレベルの
信号が入力されて抵抗Ｒ2 ，Ｒ3 による基準電圧Ｖref
と該トランジスタＱ1 のピンチオフ電圧ＶP の差がアン
プ１３の出力のピーク値より小になったときに当該トラ
ンジスタＱ1 が動作し、入力信号のレベルを減衰させ
る。
おいて、前提として、前述のように抵抗Ｒ8 ，Ｒ10がＲ
8 ≫Ｒ10の関係であり、リミッタスイッチＳ1 がオン状
態のときにはトランジスタＱ1 によるリミッタ動作が可
能な状態である。そこで、入力端子１２に高いレベルの
信号が入力されて抵抗Ｒ2 ，Ｒ3 による基準電圧Ｖref
と該トランジスタＱ1 のピンチオフ電圧ＶP の差がアン
プ１３の出力のピーク値より小になったときに当該トラ
ンジスタＱ1 が動作し、入力信号のレベルを減衰させ
る。
【００２２】すなわち、アンプ１３の出力信号はコンデ
ンサＣ4 （抵抗Ｒ8 ，Ｒ11）でダイオードＤ1 による＋
側の半波分のピーク値をホールドして、それがトランジ
スタＱ1 のゲートをバイアスするときに、上記基準電圧
Ｖref とピンチオフ電圧ＶPとの差が該ピークホールド
値より小のときにトランジスタＱ1 による減衰を行うこ
とにより、アンプ１３からの出力信号のレベルを圧縮さ
せる。
ンサＣ4 （抵抗Ｒ8 ，Ｒ11）でダイオードＤ1 による＋
側の半波分のピーク値をホールドして、それがトランジ
スタＱ1 のゲートをバイアスするときに、上記基準電圧
Ｖref とピンチオフ電圧ＶPとの差が該ピークホールド
値より小のときにトランジスタＱ1 による減衰を行うこ
とにより、アンプ１３からの出力信号のレベルを圧縮さ
せる。
【００２３】この場合、トランジスタＱ1 のゲートへの
バイアスの基準レベルの振幅（動作点のばらつき）を、
可変抵抗ＶＲ（固定抵抗でもよい）、及びコンデンサＣ
5 により自己バイアスさせることで調整し、＋側と−側
の出力波形の対称性を最小にすることができる。この意
味で抵抗Ｒ9 を可変抵抗としても同様である。上記自己
バイアスはアンプ１３の出力側より供給しているが、該
アンプ１３をオペアンプで構成することで出力インピー
ダンスを低くすることができ、上記出力波形の歪みを無
視できる程度に小さくすることができる。このとき、ア
ンプ１３のゲインに応じて自己バイアスによる値を調整
する必要があり、例えばゲインが１以上の場合にコンデ
ンサＣ5 の容量、可変抵抗ＶＲによる抵抗値を調整する
ことで、上述のように出力波形の歪みを無視できる程度
に小として低減することができるものである。
バイアスの基準レベルの振幅（動作点のばらつき）を、
可変抵抗ＶＲ（固定抵抗でもよい）、及びコンデンサＣ
5 により自己バイアスさせることで調整し、＋側と−側
の出力波形の対称性を最小にすることができる。この意
味で抵抗Ｒ9 を可変抵抗としても同様である。上記自己
バイアスはアンプ１３の出力側より供給しているが、該
アンプ１３をオペアンプで構成することで出力インピー
ダンスを低くすることができ、上記出力波形の歪みを無
視できる程度に小さくすることができる。このとき、ア
ンプ１３のゲインに応じて自己バイアスによる値を調整
する必要があり、例えばゲインが１以上の場合にコンデ
ンサＣ5 の容量、可変抵抗ＶＲによる抵抗値を調整する
ことで、上述のように出力波形の歪みを無視できる程度
に小として低減することができるものである。
【００２４】一方、リミッタスイッチＳ1 がオフ状態の
ときには、トランジスタＱ1 のゲートはダイオードＤ2
を介して−ＶD 電源でバイアスされた状態となって当該
トランジスタＱ1 は常にオフ状態となり、入力信号に対
する減衰動作は行われない。このとき、アンプ１３の出
力によるコンデンサＣ5 でのピーク値が、自己バイアス
のための可変抵抗ＶＲ，コンデンサＣ5 が該アンプ１３
の出力側より得ていることから、当該アンプ１３の入力
側には供給されず、出力波形のリップルを防止すること
ができる。
ときには、トランジスタＱ1 のゲートはダイオードＤ2
を介して−ＶD 電源でバイアスされた状態となって当該
トランジスタＱ1 は常にオフ状態となり、入力信号に対
する減衰動作は行われない。このとき、アンプ１３の出
力によるコンデンサＣ5 でのピーク値が、自己バイアス
のための可変抵抗ＶＲ，コンデンサＣ5 が該アンプ１３
の出力側より得ていることから、当該アンプ１３の入力
側には供給されず、出力波形のリップルを防止すること
ができる。
【００２５】また、レベルの高い入力信号が入力されて
も、アンプ１３の出力インピーダンスが低いことから、
一部が−ＶD 電源に流れることはなく、歪み発生を防止
することができ、全体的に歪みを低減することができ
る。このように、自己バイアスのための抵抗（ＶＲ）及
びコンデンサ（Ｃ5 ）をアンプ１３の出力側より供給さ
せるという単に配線を変更するだけで容易かつコストを
必要とせずに出力波形の歪みを軽減させることができる
ものである。
も、アンプ１３の出力インピーダンスが低いことから、
一部が−ＶD 電源に流れることはなく、歪み発生を防止
することができ、全体的に歪みを低減することができ
る。このように、自己バイアスのための抵抗（ＶＲ）及
びコンデンサ（Ｃ5 ）をアンプ１３の出力側より供給さ
せるという単に配線を変更するだけで容易かつコストを
必要とせずに出力波形の歪みを軽減させることができる
ものである。
【００２６】ここで、図２に、図１の適用されるアンプ
入力回路の回路図を示す。なお、図１に対応する構成部
分には同一の符号を付してある。図２に示すアンプ入力
回路３１は、例えばデジタルオーディオ機器におけるマ
イク録音等の入力信号が供給される回路であって、バラ
ンス出力（例えば次段のＡ／Ｄコンバータを介してバラ
ンスアンプに接続される）のものである。
入力回路の回路図を示す。なお、図１に対応する構成部
分には同一の符号を付してある。図２に示すアンプ入力
回路３１は、例えばデジタルオーディオ機器におけるマ
イク録音等の入力信号が供給される回路であって、バラ
ンス出力（例えば次段のＡ／Ｄコンバータを介してバラ
ンスアンプに接続される）のものである。
【００２７】図２において、入力端子１２（一方はＧＮ
Ｄ）がコンデンサＣ1 ，抵抗Ｒ1 ，コンデンサＣ2 を介
してアンプ１３ａの非反転入力端に接続される。一方、
＋Ｖ D （例えば＋５Ｖ）から抵抗Ｒ20を介して抵抗Ｒ21
と可変抵抗Ｒ22（Ｒ2 に相当）及び抵抗Ｒ3 による分圧
電圧（基準電圧）が抵抗Ｒ41，Ｒ42（抵抗Ｒ4 に相当）
を介して入力信号に加えられるように上記抵抗Ｒ1 とコ
ンデンサＣ2 の接続点に接続される。また、この接続点
にはトランジスタＱ1 のドレインが接続され、該トラン
ジスタＱ1 のソースは接地（ＧＮＤ）される。なお、抵
抗Ｒ41，Ｒ42の接続点はコンデンサＣ3 を介して接地さ
れる。
Ｄ）がコンデンサＣ1 ，抵抗Ｒ1 ，コンデンサＣ2 を介
してアンプ１３ａの非反転入力端に接続される。一方、
＋Ｖ D （例えば＋５Ｖ）から抵抗Ｒ20を介して抵抗Ｒ21
と可変抵抗Ｒ22（Ｒ2 に相当）及び抵抗Ｒ3 による分圧
電圧（基準電圧）が抵抗Ｒ41，Ｒ42（抵抗Ｒ4 に相当）
を介して入力信号に加えられるように上記抵抗Ｒ1 とコ
ンデンサＣ2 の接続点に接続される。また、この接続点
にはトランジスタＱ1 のドレインが接続され、該トラン
ジスタＱ1 のソースは接地（ＧＮＤ）される。なお、抵
抗Ｒ41，Ｒ42の接続点はコンデンサＣ3 を介して接地さ
れる。
【００２８】アンプ１３ａの出力端からは抵抗Ｒ7 及び
コンデンサＣ11の並列回路を介して反転入力端に接続さ
れると共に、抵抗Ｒ6 及びコンデンサＣ12を介して接地
される。また、アンプ１３ａの出力端は、コンデンサＣ
3a及び抵抗Ｒ10a を介して接地されると共に、抵抗Ｒ
100 を介してアンプ１３ｂの反転入力端に接続され、さ
らにコンデンサＣB を介して他方の出力端子（出力Ｂ）
１４B に接続される。また、アンプ１３ａの出力端はコ
ンデンサＣ5 及び抵抗ＲVR（図１の可変抵抗ＶＲに相当
するものであり、従って可変抵抗でもよい）を介してト
ランジスタＱ1 のゲートに自己バイアスするように接続
される。
コンデンサＣ11の並列回路を介して反転入力端に接続さ
れると共に、抵抗Ｒ6 及びコンデンサＣ12を介して接地
される。また、アンプ１３ａの出力端は、コンデンサＣ
3a及び抵抗Ｒ10a を介して接地されると共に、抵抗Ｒ
100 を介してアンプ１３ｂの反転入力端に接続され、さ
らにコンデンサＣB を介して他方の出力端子（出力Ｂ）
１４B に接続される。また、アンプ１３ａの出力端はコ
ンデンサＣ5 及び抵抗ＲVR（図１の可変抵抗ＶＲに相当
するものであり、従って可変抵抗でもよい）を介してト
ランジスタＱ1 のゲートに自己バイアスするように接続
される。
【００２９】アンプ１３ｂの非反転端子は、＋ＶD 電源
から抵抗Ｒ20を介して抵抗Ｒ101 ，Ｒ102 （抵抗Ｒ102
にはコンデンサＣ16が並列接続される）による分圧電圧
が印加されるように接続される。なお、この分圧電圧は
抵抗Ｒ5 を介してアンプ１３ａの非反転入力端に印加さ
れるように接続されると共に、出力端子１４A ，１４ B
間に接続された抵抗Ｒ103 ，Ｒ104 の接続点に印加され
るように接続される。また、アンプ１３ｂの出力端はコ
ンデンサＣ13と抵抗Ｒ105 の並列回路を介して反転入力
端に接続されると共に、コンデンサＣA を介して一方の
出力端子１４Aに接続される。なお、アンプ１３ｂの＋
電源端（＋ＶD ）と−電源端（ＧＮＤ）との間にはコン
デンサＣ14，Ｃ15の並列回路が介在される。また、アン
プ１３ｂの出力端はコンデンサＣ3b及び抵抗Ｒ10b を介
して接地される。
から抵抗Ｒ20を介して抵抗Ｒ101 ，Ｒ102 （抵抗Ｒ102
にはコンデンサＣ16が並列接続される）による分圧電圧
が印加されるように接続される。なお、この分圧電圧は
抵抗Ｒ5 を介してアンプ１３ａの非反転入力端に印加さ
れるように接続されると共に、出力端子１４A ，１４ B
間に接続された抵抗Ｒ103 ，Ｒ104 の接続点に印加され
るように接続される。また、アンプ１３ｂの出力端はコ
ンデンサＣ13と抵抗Ｒ105 の並列回路を介して反転入力
端に接続されると共に、コンデンサＣA を介して一方の
出力端子１４Aに接続される。なお、アンプ１３ｂの＋
電源端（＋ＶD ）と−電源端（ＧＮＤ）との間にはコン
デンサＣ14，Ｃ15の並列回路が介在される。また、アン
プ１３ｂの出力端はコンデンサＣ3b及び抵抗Ｒ10b を介
して接地される。
【００３０】上記アンプ１３ａの出力側におけるコンデ
ンサＣ3aと抵抗Ｒ10a の接続点から順方向のダイオード
Ｄ1aを介してアンプ３２の非反転入力端に接続され、上
記アンプ１３ｂの出力側におけるコンデンサＣ3bと抵抗
Ｒ10b の接続点から順方向のダイオードＤ1bを介してア
ンプ３２の非反転入力端に接続される。また、アンプ３
２の非反転入力端は抵抗Ｒ106 及びコンデンサＣ17の並
列回路を介して接地される。このアンプ３２の＋電源端
（＋ＶD ）と−電源端（−ＶD ）との間にコンデンサＣ
18が介在される。
ンサＣ3aと抵抗Ｒ10a の接続点から順方向のダイオード
Ｄ1aを介してアンプ３２の非反転入力端に接続され、上
記アンプ１３ｂの出力側におけるコンデンサＣ3bと抵抗
Ｒ10b の接続点から順方向のダイオードＤ1bを介してア
ンプ３２の非反転入力端に接続される。また、アンプ３
２の非反転入力端は抵抗Ｒ106 及びコンデンサＣ17の並
列回路を介して接地される。このアンプ３２の＋電源端
（＋ＶD ）と−電源端（−ＶD ）との間にコンデンサＣ
18が介在される。
【００３１】そして、アンプ３２の出力端は自己の反転
入力端に接続されると共に（単にアンプとして機能）、
ダイオードＤ3 ，抵抗Ｒ8 ，Ｒ9 を介してトランジスタ
Ｑ1のゲートにバイアスするように接続される。この抵
抗Ｒ8 ，Ｒ9 の接続点よりコンデンサＣ4 ，Ｃ19，抵抗
Ｒ11のそれぞれによる並列回路を介して接地される。
入力端に接続されると共に（単にアンプとして機能）、
ダイオードＤ3 ，抵抗Ｒ8 ，Ｒ9 を介してトランジスタ
Ｑ1のゲートにバイアスするように接続される。この抵
抗Ｒ8 ，Ｒ9 の接続点よりコンデンサＣ4 ，Ｃ19，抵抗
Ｒ11のそれぞれによる並列回路を介して接地される。
【００３２】また、トランジスタＱ1 のゲートは、ダイ
オードＤ2 を介してＮＰＮ型のトランジスタＱ2 のコレ
クタに接続されており、該トランジスタＱ2 のエミッタ
は−ＶD 電源（例えば−５Ｖ）に接続される。このトラ
ンジスタＱ2 のベースは抵抗Ｒ107 及びリミッタスイッ
チＳ1 を介して＋ＶD 電源に接続されるもので、リミッ
タスイッチＳ1 がオフ状態のときに該＋ＶD 電源に接続
される。そして、該トランジスタＱ2 のベースと−ＶD
電源間に抵抗Ｒ108 とコンデンサＣ20の並列回路が介在
されるものである。
オードＤ2 を介してＮＰＮ型のトランジスタＱ2 のコレ
クタに接続されており、該トランジスタＱ2 のエミッタ
は−ＶD 電源（例えば−５Ｖ）に接続される。このトラ
ンジスタＱ2 のベースは抵抗Ｒ107 及びリミッタスイッ
チＳ1 を介して＋ＶD 電源に接続されるもので、リミッ
タスイッチＳ1 がオフ状態のときに該＋ＶD 電源に接続
される。そして、該トランジスタＱ2 のベースと−ＶD
電源間に抵抗Ｒ108 とコンデンサＣ20の並列回路が介在
されるものである。
【００３３】このようなアンプ入力回路３１は、図１の
回路と比較してバランス出力を行う構成であり、これに
よって両出力波形をコンデンサＣ4 によるピーク検出を
行うもので応答性を良好としている。また、アンプ１３
ａの出力への影響を少なくするためにピーク検出の前段
にアンプ３２を設けたもので、このアンプ３２への入力
でバランス出力の両波形の検出をダイオードＤ1a，Ｄ1b
を介して行っている。さらに、リミッタスイッチＳ1 に
よるリミッタ動作をトランジスタＱ2 を介して行ってい
る。また、トランジスタＱ1 の動作点のばらつきを吸収
するためのものとして基準電圧を抵抗Ｒ22で調整して、
図１に示す可変抵抗ＶＲの役割をもたせていると共に、
トランジスタＱ1 への基準電圧の注入点をドレイン・ソ
ース間の両端で抵抗Ｒ42を介在させて行い、オーディオ
ラインへの影響を少なくしているものである。
回路と比較してバランス出力を行う構成であり、これに
よって両出力波形をコンデンサＣ4 によるピーク検出を
行うもので応答性を良好としている。また、アンプ１３
ａの出力への影響を少なくするためにピーク検出の前段
にアンプ３２を設けたもので、このアンプ３２への入力
でバランス出力の両波形の検出をダイオードＤ1a，Ｄ1b
を介して行っている。さらに、リミッタスイッチＳ1 に
よるリミッタ動作をトランジスタＱ2 を介して行ってい
る。また、トランジスタＱ1 の動作点のばらつきを吸収
するためのものとして基準電圧を抵抗Ｒ22で調整して、
図１に示す可変抵抗ＶＲの役割をもたせていると共に、
トランジスタＱ1 への基準電圧の注入点をドレイン・ソ
ース間の両端で抵抗Ｒ42を介在させて行い、オーディオ
ラインへの影響を少なくしているものである。
【００３４】上記アンプ入力回路３１において、リミッ
タスイッチＳ1 がオン状態の場合として、入力端子１２
に入力された入力信号がアンプ１３ａで増幅されて出力
され、これがアンプ１３ｂによりゲイン１で反転されて
出力端子１４A ，１４B よりバランス出力される。この
場合、アンプ１３ｂは単電源動作であり、基準電圧を抵
抗Ｒ101 ，Ｒ102 で分圧（例えばＶD ／２）して非反転
入力端に供給している。
タスイッチＳ1 がオン状態の場合として、入力端子１２
に入力された入力信号がアンプ１３ａで増幅されて出力
され、これがアンプ１３ｂによりゲイン１で反転されて
出力端子１４A ，１４B よりバランス出力される。この
場合、アンプ１３ｂは単電源動作であり、基準電圧を抵
抗Ｒ101 ，Ｒ102 で分圧（例えばＶD ／２）して非反転
入力端に供給している。
【００３５】アンプ１３ａ，１３ｂからのそれぞれの出
力はそれぞれコンデンサＣ3a，Ｃ3bで直流分がカットさ
れて入力信号の＋側がダイオードＤ1aにより整流検波さ
れ、−側がダイオードＤ1bにより整流検波される。この
場合、抵抗Ｒ10a ，Ｒ10b はコンデンサＣ3a，Ｃ3bの負
荷抵抗となり、これによって各アンプ１３ａ，１３ｂの
出力信号が０Ｖを中心に±方向に移動されるものであ
る。なお、コンデンサＣ 17は、検波された歪み成分を有
する波形が高周波数の場合に、他回路への影響を防止す
る一種のローパスフィルタになると共に、ピーク検出を
行うコンデンサの役割を果たすものである。
力はそれぞれコンデンサＣ3a，Ｃ3bで直流分がカットさ
れて入力信号の＋側がダイオードＤ1aにより整流検波さ
れ、−側がダイオードＤ1bにより整流検波される。この
場合、抵抗Ｒ10a ，Ｒ10b はコンデンサＣ3a，Ｃ3bの負
荷抵抗となり、これによって各アンプ１３ａ，１３ｂの
出力信号が０Ｖを中心に±方向に移動されるものであ
る。なお、コンデンサＣ 17は、検波された歪み成分を有
する波形が高周波数の場合に、他回路への影響を防止す
る一種のローパスフィルタになると共に、ピーク検出を
行うコンデンサの役割を果たすものである。
【００３６】ダイオードＤ1a，Ｄ1bで検波された波形は
アンプ３２で増幅された後、ダイオードＤ3 ，コンデン
サＣ4 ，Ｃ19でピーク検出が行われる。ここで、抵抗Ｒ
8 はアタックタイム（遅延）を定めるものであり、抵抗
Ｒ11はリカバリー（放電）を定めるものである。そし
て、ピーク波形が抵抗Ｒ9 を介してトランジスタＱ1 を
バイアスし、そのピーク値がピンチオフ電圧より高くな
ると動作するもので、入力信号が高いレベルのときに該
トランジスタＱ1 の動作によって出力端子１４A，１４
B から出力される出力信号が圧縮される。
アンプ３２で増幅された後、ダイオードＤ3 ，コンデン
サＣ4 ，Ｃ19でピーク検出が行われる。ここで、抵抗Ｒ
8 はアタックタイム（遅延）を定めるものであり、抵抗
Ｒ11はリカバリー（放電）を定めるものである。そし
て、ピーク波形が抵抗Ｒ9 を介してトランジスタＱ1 を
バイアスし、そのピーク値がピンチオフ電圧より高くな
ると動作するもので、入力信号が高いレベルのときに該
トランジスタＱ1 の動作によって出力端子１４A，１４
B から出力される出力信号が圧縮される。
【００３７】この場合、アンプ１３ａの出力波形は直流
成分除去のコンデンサＣ5 及び抵抗ＲVRにより直接トラ
ンジスタＱ1 をバイアス（自己バイアス）するものでバ
イアス量は抵抗ＲVRと抵抗Ｒ9 により決定されるもので
ある。これにより、トランジスタＱ1 の非線形歪（波形
対称性）を低減することができるものである。
成分除去のコンデンサＣ5 及び抵抗ＲVRにより直接トラ
ンジスタＱ1 をバイアス（自己バイアス）するものでバ
イアス量は抵抗ＲVRと抵抗Ｒ9 により決定されるもので
ある。これにより、トランジスタＱ1 の非線形歪（波形
対称性）を低減することができるものである。
【００３８】一方、リミッタスイッチＳ1 がオフ状態の
場合には、トランジスタＱ2 がオン状態となり、トラン
ジスタＱ1 のベースが−ＶD （−５Ｖ）になって当該ト
ランジスタＱ1 はオフ状態となる。このとき、アンプ１
３ａの出力端に抵抗ＲVRが接続されていることから、該
アンプ１３ａ（アンプ１３ｂ）の出力はトランジスタＱ
1 のゲートからの影響を受けないものである。
場合には、トランジスタＱ2 がオン状態となり、トラン
ジスタＱ1 のベースが−ＶD （−５Ｖ）になって当該ト
ランジスタＱ1 はオフ状態となる。このとき、アンプ１
３ａの出力端に抵抗ＲVRが接続されていることから、該
アンプ１３ａ（アンプ１３ｂ）の出力はトランジスタＱ
1 のゲートからの影響を受けないものである。
【００３９】なお、図２においてアンプ３２（ダイオー
ドＤ3 ）を省略して、ダイオードＤ 1a，Ｄ1bより直接に
抵抗Ｒ8 ，Ｒ9 を介してトランジスタＱ1 をバイアスし
てもよい。次に、図３に、本発明の他の実施例の回路図
を示す。図３は、入力信号レベル調整回路２１を示した
もので、図１に示す自己バイアスを行うための可変抵抗
ＶＲ及びコンデンサＣ5 を、アンプ１３の出力端から抵
抗Ｒ7 を介して供給するように接続したものであって、
他の構成は図１と同様である。
ドＤ3 ）を省略して、ダイオードＤ 1a，Ｄ1bより直接に
抵抗Ｒ8 ，Ｒ9 を介してトランジスタＱ1 をバイアスし
てもよい。次に、図３に、本発明の他の実施例の回路図
を示す。図３は、入力信号レベル調整回路２１を示した
もので、図１に示す自己バイアスを行うための可変抵抗
ＶＲ及びコンデンサＣ5 を、アンプ１３の出力端から抵
抗Ｒ7 を介して供給するように接続したものであって、
他の構成は図１と同様である。
【００４０】この図３に示す入力信号レベル調整回路２
１は、抵抗Ｒ7 をＲ7 ≪ＶＲとし、又は抵抗Ｒ6 をＲ6
≪ＶＲとするもので、リミッタスイッチＳ1 がオン状態
（リミッタ動作状態）のときは図１と同様であるが、リ
ミッタスイッチＳ1 がオフ状態のときにコンデンサＣ4
によるリップルがアンプ１３の入力側に流れるが実用上
問題のないレベルであり、アンプ１３の出力波形の歪み
を無視できる程度まで低減させることができるものであ
る。これは、アンプ１３におけるオペアンプの特性を利
用したもので、抵抗Ｒ6 ，Ｒ7 及び可変抵抗ＶＲの設定
で該アンプ１３に影響を与えないようにすることができ
るものである。
１は、抵抗Ｒ7 をＲ7 ≪ＶＲとし、又は抵抗Ｒ6 をＲ6
≪ＶＲとするもので、リミッタスイッチＳ1 がオン状態
（リミッタ動作状態）のときは図１と同様であるが、リ
ミッタスイッチＳ1 がオフ状態のときにコンデンサＣ4
によるリップルがアンプ１３の入力側に流れるが実用上
問題のないレベルであり、アンプ１３の出力波形の歪み
を無視できる程度まで低減させることができるものであ
る。これは、アンプ１３におけるオペアンプの特性を利
用したもので、抵抗Ｒ6 ，Ｒ7 及び可変抵抗ＶＲの設定
で該アンプ１３に影響を与えないようにすることができ
るものである。
【００４１】
【発明の効果】以上のように請求項１の発明によれば、
入力信号のピーク値に基づいて該入力信号のレベルを減
衰させるスイッチング手段に、増幅手段からの出力信号
に基づいて自己バイアス手段よりバイアスさせることに
より、ピークホールド手段で生じるリップルを増幅手段
に入力させないことから、簡易に増幅手段からの出力信
号の歪みを低減させることができる。
入力信号のピーク値に基づいて該入力信号のレベルを減
衰させるスイッチング手段に、増幅手段からの出力信号
に基づいて自己バイアス手段よりバイアスさせることに
より、ピークホールド手段で生じるリップルを増幅手段
に入力させないことから、簡易に増幅手段からの出力信
号の歪みを低減させることができる。
【００４２】請求項２の発明によれば、自己バイアス手
段によるスイッチング手段へのバイアスを増幅手段の利
得に応じて可変自在に設定することにより、増幅手段の
利得に応じて確実に入力信号のレベル調整が可能となっ
て、簡易に出力信号の歪みを低減させることができる。
段によるスイッチング手段へのバイアスを増幅手段の利
得に応じて可変自在に設定することにより、増幅手段の
利得に応じて確実に入力信号のレベル調整が可能となっ
て、簡易に出力信号の歪みを低減させることができる。
【図１】本発明の一実施例の回路図である。
【図２】図１の適用されるアンプ入力回路の回路図であ
る。
る。
【図３】本発明の他の実施例の回路図である。
【図４】従来の入力信号レベル調整回路の回路図であ
る。
る。
【図５】図４の入出力レベルの説明図である。
【図６】図４のリミッタ回路による入出力特性の波形図
（１）である。
（１）である。
【図７】図４のリミッタ回路による入出力特性の波形図
（２）である。
（２）である。
１２ 入力端子 １３，１３ａ，１３ｂ，３２ アンプ １４，１４A ，１４B 出力端子 ２１ 入力信号レベル調整回路 ３１ アンプ入力回路
Claims (2)
- 【請求項１】 入力信号を増幅する増幅手段と、 該入力信号のピーク値を検出して保持するピークホール
ド手段と、 該ピークホールド手段からのピーク値を制御信号として
動作し、該入力信号のレベルを減衰させるスイッチング
手段と、 該増幅手段からの出力信号に基づいて該スイッチング手
段をバイアスする自己バイアス手段と、 を有することを特徴とする入力信号レベル調整回路。 - 【請求項２】 請求項１記載の自己バイアス手段は、前
記増幅手段の利得に応じてバイアス値を可変自在とする
ことを特徴とする入力信号レベル調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26048095A JP3221297B2 (ja) | 1995-10-06 | 1995-10-06 | 入力信号レベル調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26048095A JP3221297B2 (ja) | 1995-10-06 | 1995-10-06 | 入力信号レベル調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09107255A true JPH09107255A (ja) | 1997-04-22 |
| JP3221297B2 JP3221297B2 (ja) | 2001-10-22 |
Family
ID=17348547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26048095A Expired - Fee Related JP3221297B2 (ja) | 1995-10-06 | 1995-10-06 | 入力信号レベル調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3221297B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006325262A (ja) * | 2006-08-23 | 2006-11-30 | Sony Corp | リミッタ制御装置及びリミッタ制御方法 |
| JP2008301035A (ja) * | 2007-05-30 | 2008-12-11 | Yamaha Corp | 増幅器 |
| JP2010158080A (ja) * | 2010-04-15 | 2010-07-15 | Yamaha Corp | 増幅器 |
-
1995
- 1995-10-06 JP JP26048095A patent/JP3221297B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006325262A (ja) * | 2006-08-23 | 2006-11-30 | Sony Corp | リミッタ制御装置及びリミッタ制御方法 |
| JP2008301035A (ja) * | 2007-05-30 | 2008-12-11 | Yamaha Corp | 増幅器 |
| JP2010158080A (ja) * | 2010-04-15 | 2010-07-15 | Yamaha Corp | 増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3221297B2 (ja) | 2001-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |