JPH09114875A - 半導体集積回路のレイアウト設計方法及びタイミング検証方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＭＯＳ論理及びパストランジスタロジック
の回路の双方で、少ない種類のセルでもって特性の良い
レイアウトを作成する。特に、パストランジスタロジッ
ク回路の場合には、特性の安定したレイアウトを作成す
ると共に、省面積、低消費電力及び高速動作等の優位性
を確保する。 【解決手段】 先ず、処理１０２で、与えられた論理回
路を組合せ回路部とレジスタ部とに分離する。処理１０
４でこの分離された組合せ回路部を構成する連結度の強
い部分回路毎にトランジスタレベルの回路に変換し、次
いで前記トランジスタレベルの部分回路のレイアウトセ
ルを処理１０６で生成する。その後、前記レジスタ部に
含まれる個々のレジスタに対応するレイアウトセルと、
組合せ回路部中の前記部分回路毎のレイアウトセルとを
各々単位セルとして処理１０９で配置配線を行なって、
ブロックのレイアウトを作成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
セルベースの自動配置配線によるレイアウト設計方法、
及び設計された半導体集積回路のタイミング検証方法の
改良に関し、特に、ＣＭＯＳ論理だけでなく、パストラ
ンジスタロジックを用いた回路にも適したレイアウト設
計方法及びタイミング検証方法に関する。

【０００２】

【従来の技術】従来より、半導体集積回路のレイアウト
設計方法及びタイミング検証方法として、セルベースの
レイアウト手法が用いられている。このセルベースの手
法には、ゲートアレーやスタンダードセルと呼ばれる手
法が有る。これ等の手法は、予め個々のセルに対して人
手により作成した高密度なレイアウトを準備しておき、
それらのセル間の接続を定義して、その接続に従ってセ
ルレベルでの配置配線を行うことにより、所望の論理回
路のブロックレイアウトを作成する手法である。

【０００３】また、前記のセルベースで作成したレイア
ウトに対するタイミング検証手法については、予め各セ
ル毎の遅延値を回路シミュレータ等で求めておき、これ
等の遅延値を個々の論理ゲートに割り当ててタイミング
検証を行なっていた。以上の設計方法及び検証方法に関
しては、例えば、文献１：「ＣＭＯＳ超ＬＳＩの設計」
（菅野卓雄監修、飯塚哲哉編、培風館発行）の第７章各
種設計手法、第８章ＣＡＤツール等に開示されている。

【０００４】前述のような従来のセルベースの設計手法
では、ＣＭＯＳ回路を基本とするセルが多く用いられ
る。これは、ＣＭＯＳ回路では、セルの入力信号はＭＯ
Ｓトランジスタのゲート端子のみに与えられ、このゲー
ト端子は電流的にソース端子及びドレイン端子と分離さ
れているので、電気的特性としてセル単位で独立に扱い
易く、従って、レイアウト設計やタイミング検証におい
てもセル単位で扱っても電気的特性を保持できるからで
ある。

【０００５】ところで、近年、完全ＣＭＯＳ回路ではな
く、入力信号をＭＯＳトランジスタのゲート端子のみで
なく、ドレイン端子にも与えて論理演算を行なうパスト
ランジスタロジックの回路が用いられている。このパス
トランジスタロジックの回路は、完全ＣＭＯＳ回路と比
較して、省面積、低消費電力、高速化等の点で優位性が
得られる場合がある。これ等に関しては、文献２：K.Ya
no, 他、"A 2.8-nsCMOS 16 ×16-b Multiplier Using C
omplementary Pass-Transistor Logic"(IEEE J
ournal of Solid-State Circuits, Vol. 25, No.2, pp.
388- 395, April 1990)、及び文献３：A.Parameswa
r, 他、"A High Speed, Low Power, Swing Restor
ed Pass-Transistor Logic Based Multiply and
Accumulate Circuit for Multimedia Applications"
(Proceeding of IEEE 1994 Custom Integrated Ci
rcuits Conference, pp.278-281) 等に開示されてい
る。

【０００６】前記パストランジスタロジックの回路のレ
イアウト設計手法については、文献４：K.Yano, 他、"L
ean Integration: Achieving a Quantum Leap inPerfor
mance and Cost of Logic LSIs"(Proceeding of IEEE 1
994 CustomIntegrated Circuits Conference, pp.603-6
06) （特開平７−１３０８５６号公報）等に開示されて
いる。この文献４で提案されている設計方法は、従来の
セルベースのレイアウト設計手法を利用する手法であっ
て、詳しくは、複数個の入力ピンを有するパストランジ
スタロジック回路のセルを３種類準備し、その各パスト
ランジスタロジック回路のセルにおいて、各入力ピンの
割り当て（信号印加形態）を変更することにより、前記
各パストランジスタロジック回路のセルで多くの論理を
生成し、与えられる多くの論理回路の論理をこれ等のセ
ルに割り当てて、これ等のセルを従来の自動配置配線ツ
ールで配置配線を行なって、ブロックレイアウトを得る
手法である。

【０００７】

【発明が解決しようとする課題】しかしながら、パスト
ランジスタロジックを用いた論理回路の前記レイアウト
設計手法では、少数のトランジスタを１セルとする複数
種類の単位セルを用いるので、その複数種類の単位セル
の組合せにより多種の論理を作成でき、論理種類の自由
度を向上できる反面、単位セルの種類が複数種類（３種
類）に限定されるため、レイアウト完成時の回路の駆動
能力、面積等が適切でなくなって、回路特性が不安定に
なったり、パストランジスタロジックの省面積、低消費
電力及び高速性等の優位性が阻害される場合がある。

【０００８】そこで、回路特性の安定化及びパストラン
ジスタロジックの優位性を確保するように、例えば多数
のトランジスタを１セルとすることが考えられるが、こ
の場合には、論理種類の自由度を高くするために、予め
非常に多くの種類のセルを準備しなければならない欠点
が生じる。尚、この多種類のセルの準備が必要になると
いう欠点は、パストランジスタロジックを用いた論理回
路に限らず、完全ＣＭＯＳ回路を用いた論理回路であっ
ても同様である。即ち、完全ＣＭＯＳ回路を用いた論理
回路のセルベースのレイアウト設計でも、駆動能力と論
理種別とに関して多くの種類のセルを準備しなければ、
最適なレイアウトを作成できない。

【０００９】更に、パストランジスタロジックを用いた
論理回路では、自己のセルの状態により回路中の負荷容
量が変化すると、回路の遅延特性が変化し、またトラン
ジスタのソース端子とドレイン端子とが各々信号経路を
介して他の複数のセルに接続されていると、この他の複
数のセルの状態に応じて回路の遅延特性が変化する。従
って、パストランジスタロジックを用いた論理回路で
は、その作成されたブロックレイアウトに対し所望のタ
イミング特性を満足しているか否かを検証する場合に、
セル毎の遅延特性を従来のゲートレベルの論理タイミン
グ検証回路に与えて検証を行なっても、正しいタイミン
グ検証を行い得なかった。一方、作成されたレイアウト
の全体を回路シミュレーションで検証する場合には、非
常に多くの計算時間や記憶領域が必要であり、現実的で
ない。

【００１０】本発明は、かかる点に鑑みてなされたもの
であり、その第１の目的は、ＣＭＯＳ論理のみならずパ
ストランジスタロジックの論理回路に対しても、少ない
セル種類でもって、最適な遅延特性を持つレイアウトを
実現できるレイアウト設計方法を提供し、特にパストラ
ンジスタロジックの論理回路に対しては、回路特性が安
定し、且つ省面積、低消費電力及び高速化の優位性が確
保できるレウアウト設計手法を提供することにある。

【００１１】また、本発明の第２の目的は、作成したパ
ストランジスタロジックの論理回路のレイアウトに対し
ても、高精度に正確で且つ高速に処理できるゲートレベ
ルでのタイミング検証方法を提供することにある。

【００１２】

【課題を解決するための手段】前記の目的を達成するた
め、本発明では、半導体集積回路を構成する組合せ回路
部を、信号経路が繋がった連結度の強い複数の回路部分
に分け、その各回路部分別にレイアウトを生成し、この
各レイアウトを単位セルとして論理回路のブロックレイ
アウトを生成することにより、前記第１の目的を達成す
る。

【００１３】また、本発明では、例えば前記従来技術の
文献４に記載されるパストランジスタロジック回路のセ
ルよりもトランジスタ数の少ない複数種類の副セルを用
意し、これ等副セルを組合せて、パストランジスタロジ
ック回路のセル等を得る構成とすることにより、より一
層に少ない種類のセルでもって適切なレイアウトを設計
して、前記第１の目的を達成する。

【００１４】更に、本発明では、前記組合せ回路部のう
ち、信号経路が繋がった連結度の強い複数の回路部分別
に遅延特性を求めることにより、パストランジスタロジ
ックの回路でも、適切な遅延特性を得て、前記第２の目
的を達成する。

【００１５】加えて、本発明では、パストランジスタロ
ジックの回路では、遅延特性が変化する点に鑑みて、そ
の最小遅延値と最大遅延値とを求め、この双方の限界遅
延値を用いて与えられたタイミング条件を調べて、前記
第２の目的を達成する。

【００１６】即ち、請求項１記載の発明の半導体集積回
路のレイアウト設計方法は、与えられた論理回路を組合
せ回路部とレジスタ部とに分離する回路分離処理と、前
記分離された組合せ回路部において、前記分離されたレ
ジスタ部の出力と接続される信号経路を除いた場合に信
号経路が互いに連結している部分回路を把握し、この部
分回路毎に、この部分回路をトランジスタレベルの回路
に変換するトランジスタ回路変換処理と、前記変換され
たトランジスタレベルの部分回路毎に、個々の部分回路
のレイアウトセルを生成する部分回路レイアウト生成処
理と、前記組合せ回路部の部分回路毎に生成した個々の
レイアウトセルと、前記分離されたレジスタ部に含まれ
る個々のレジスタとを各々単位セルとして、セルベース
のレイアウトの配置及び配線を行なって、前記与えられ
た論理回路のブロックレイアウトを作成するレイアウト
配置配線処理とを行うことを特徴とする。

【００１７】また、請求項２記載の発明の半導体集積回
路のレイアウト設計方法は、予め少なくとも１個以上の
トランジスタから構成される複数個の副セルのレイアウ
トを副セルライブラリとして準備し、前記複数個の副セ
ルのうち幾つかを隣接して配置配線して新たなセルのレ
イアウトを作成し、この作成した新たなセルのレイアウ
トを主セルとして主セルライブラリに登録する主セル生
成処理と、前記副セルライブラリと前記主セルライブラ
リとをセルライブラリとしてセルベースのレイアウトの
配置及び配線を行って、与えられた論理回路のブロック
レイアウトを作成するレイアウト配置配線処理とを行う
ことを特徴とする。

【００１８】更に、請求項３記載の発明は、前記請求項
２記載の半導体集積回路のレイアウト設計方法におい
て、副セルライブラリには、ソース端子同士を結合した
２個の同極性のトランジスタから構成される副セルが含
まれることを特徴とする。

【００１９】加えて、請求項４記載の発明は、前記請求
項１記載の半導体集積回路のレイアウト設計方法におい
て、部分回路レイアウト生成処理は、予め少なくとも１
個以上のトランジスタから構成される複数個の副セルの
レイアウトを副セルライブラリとして準備し、前記複数
個の副セルのうち幾つかを隣接して配置配線して新たな
セルのレイアウトを作成し、この作成した新たなセルの
レイアウトを主セルとして主セルライブラリに登録する
主セル生成処理と、前記副セルライブラリと前記主セル
ライブラリとをセルライブラリとしてセルベースのレイ
アウトの配置及び配線を行って、変換されたトランジス
タレベルの部分回路毎に個々の部分回路のレイアウトセ
ルを生成するレイアウト配置配線処理とを行うことを特
徴としている。

【００２０】更に加えて、請求項５記載の発明は、前記
請求項４記載の半導体集積回路のレイアウト設計方法に
おいて、副セルライブラリには、ソース端子同士を結合
した２個の同極性のトランジスタから構成される複数個
の副セルが含まれることを特徴とする。

【００２１】また、請求項６記載の発明の半導体集積回
路のタイミング検証方法は、組合せ回路部及びレジスタ
部から成り、前記組合せ回路部は複数個の部分回路から
成り、この各部分回路は前記レジスタ部の出力と接続さ
れる信号経路を除いた場合に信号経路が互いに連結して
いる回路であり、前記各部分回路毎に生成されたレイア
ウトセル及び前記レジスタ部に含まれる個々のレジスタ
を各々単位セルとしてレイアウトが作成された半導体集
積回路のタイミング検証方法であって、前記レジスタ部
に含まれる個々のレジスタに関して、予め、遅延特性を
求めて第１の遅延特性ライブラリに格納しておき、前記
生成された個々の部分回路のレイアウトセルに関して、
半導体集積回路のレイアウト生成後に、前記個々の部分
回路毎に生成された個々のレイアウトを元に回路解析を
行ない遅延特性を求めて第２の遅延特性ライブラリに格
納する部分回路遅延解析処理と、前記第１の遅延特性ラ
イブラリ及び前記第２の遅延特性ライブラリに基いて、
前記個々のレジスタと個々の部分回路とを各々単位ゲー
トとして、前記レイアウトが作成された半導体集積回路
全体のタイミング検証を行なうタイミング検証処理とを
行うことを特徴としている。

【００２２】更に、請求項７記載の発明の半導体集積回
路のタイミング検証方法は、入力ピンの負荷容量が他の
入力ピンの状態又は内部状態に応じて変化するゲートが
含まれる半導体集積回路のタイミング検証方法であっ
て、前記各ゲートの個々の入力ピンに関して、予め、全
ての状態の中でとる最小容量値と最大容量値とを求めて
おき、前記各ゲートに対して、その各出力ピンに接続さ
れた全てのゲートの入力ピンの前記最小容量値及び最大
容量値を元に最小遅延値及び最大遅延値を求め、前記最
小遅延値及び最大遅延値を個々のゲートに定義し、静的
タイミング解析により、与えられたタイミング条件を満
足するかをゲートレベルで調べることを特徴とする。

【００２３】加えて、請求項８記載の発明は、前記請求
項７記載の半導体集積回路のタイミング検証方法におい
て、一部のゲートは、入力信号がゲート端子及びソース
端子に与えられるパストランジスタロジックの論理回路
より成ることを特徴としている。

【００２４】更に加えて、請求項９記載の発明は、前記
請求項６記載の半導体集積回路のタイミング検証方法に
おいて、部分回路は、入力ピンの負荷容量が他の入力ピ
ンの状態又は内部状態に応じて変化する複数個のゲート
を含み、部分回路遅延解析処理は、前記各ゲートの個々
の入力ピンに関して、予め、全ての状態の中でとる最小
容量値と最大容量値とを求めておき、前記各ゲートに対
して、その各出力ピンに接続された全てのゲートの入力
ピンの前記最小容量値及び最大容量値を元に最小遅延値
及び最大遅延値を求めて第２の遅延特性ライブラリに格
納し、タイミング検証処理は、前記最小遅延値及び最大
遅延値を個々のゲートに定義し、静的タイミング解析に
より、レイアウトが作成された半導体集積回路全体のタ
イミング検証をゲートレベルで行うことを特徴とする。

【００２５】以上の構成により、請求項１記載の発明で
は、先ず、与えられた論理回路を組合せ回路部とレジス
タ部とに分離し、この分離された組合せ回路部を構成す
る連結度の強い部分回路毎にトランジスタレベルの回路
に変換し、次いで前記トランジスタレベルの部分回路の
レイアウトセルを生成する。その後、前記レジスタ部に
含まれる個々のレジスタに対応するレイアウトセルと、
組合せ回路部中の前記部分回路毎のレイアウトセルとを
各々単位セルとして配置配線を行なって、ブロックのレ
イアウトが作成される。

【００２６】ここで、組合せ回路部において、連結度の
強い部分回路毎に一度レイアウトセルを生成し、この各
部分回路のレイアウトセルを単位セルとするので、ＣＭ
ＯＳ論理及びパストランジスタロジックの回路の双方
で、少ない種類のセルでもって特性の良いレイアウトを
作成できる。特に、パストランジスタロジック回路の場
合には、連結度の強い回路を１つのセルにレイアウトす
るので、最適な駆動能力が得られ、特性の安定したレイ
アウトを作成できると共に、省面積、低消費電力及び高
速動作等の優位性を確保できる。

【００２７】また、請求項２及び請求項４記載の発明で
は、副セルライブラリ中に予め準備された副セルを複数
個隣接して配置配線を行なって、新たなセル（主セル）
のレイアウトを作成し主セルライブラリに登録した後、
前記副セルライブラリ及び主セルライブラリをセルライ
ブラリとして、ブロックのレイアウトを作成する。

【００２８】ここで、副セルを組合せて主セルを作成す
るので、複合ゲートやパストランジスタロジックの回路
部分を副セルの組合せにより作成でき、従って予め多く
の種類のセルレイアウトを準備しなくても、少ない種類
のセルでもって良好な特性のブロックのレイアウトが作
成される。

【００２９】更に、請求項３及び請求項５記載の発明で
は、副セルとして、パストランジスタロジックの基本構
成要素であるソース端子同士を結合した２個の同極性の
トランジスタ（即ち、２個のＮチャネルトランジスタ又
は２個のＰチャネルトランジスタ）より成るセルを含む
ので、与えられた論理回路を２進木で表し、その２進木
の１つの節点とその節点に接続された並行な２本の枝と
を１つの副セルに対応させれば、パストランジスタロジ
ックのレイアウトを簡単に実現できる。

【００３０】加えて、請求項６記載の発明では、遅延解
析に多くの計算時間と記憶領域とを要するレジスタ部に
関しては、予め、個々のレジスタ毎に遅延特性を求め
る。一方、組合せ回路部の各部分回路、即ちパストラン
ジスタロジック等の回路を含んだ連結度の強い回路部分
では、その部分回路が各々１つのレイアウトセルで生成
され、その各レイアウトセルに対して回路解析を行なっ
て遅延特性を求めるので、その遅延特性が正しく求めら
れて、タイミング検証を高精度で行なうことができる。
しかも、各レイアウト別に遅延特性を求めるので、求め
られる論理回路のレイアウト全体についてタイミング検
証する場合に比較して、高速に検証可能である。

【００３１】請求項７ないし請求項９記載の発明では、
各ゲートの入力ピンの容量値として、所定の固定値では
なく、全ての状態の中で取り得る最小容量値と最大容量
値とを用い、この両容量値を元に最小遅延値と最大遅延
値とを求め、この両遅延値をゲートに定義して、静的タ
イミング解析によりタイミング検証を行なうので、起こ
り得る全ての組合せ中の限界遅延値を考慮した正確なタ
イミング検証が可能である。しかも、ゲートレベルで検
証を行なうので、高速なタイミング検証が可能となる。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態の半導
体集積回路のレイアウト設計方法及びタイミング検証方
法について、図面を参照しながら説明する。

【００３３】（第１の実施の形態）以下、請求項１及び
請求項６記載の発明の実施の形態について説明する。

【００３４】図１は、半導体集積回路のレイアウト設計
方法及びタイミング検証方法の流れを示すフローチャー
トである。

【００３５】同図において、１０１は、与えられた論理
回路のゲートレベルのネットリスト、１０２は回路分離
処理であって、前記ゲートレベルのネットリスト１０１
を組合せ回路部とレジスタ部とに分離した後、前記分離
した組合せ回路部を複数個の部分回路に分離し、その各
部分回路毎に各部分回路を１つのセルとしてセルレベル
のネットリストを生成する。１０３は前記回路分離処理
１０２により生成されたセルレベルのネットリストであ
る。

【００３６】また、１０４は、前記回路分離処理１０２
で分離された部分回路毎にその各部分回路をトランジス
タレベルの回路に変換するトランジスタ回路変換処理、
１０５は前記トランジスタ回路変換処理１０４で生成さ
れた部分回路毎のトランジスタレベルのネットリスト、
１０６は前記トランジスタレベルの部分回路のネットリ
スト１０５からレイアウトを生成する部分回路レイアウ
ト生成処理、１０７は前記部分回路レイアウト生成処理
１０６で生成された部分回路のレイアウトセルである。

【００３７】更に、１０８は、与えられるレジスタレイ
アウトセルライブラリ、１０９はレイアウト配置配線処
理であって、前記セルレベルのネットリスト１０３、前
記部分回路のレイアウトセル１０７及び前記レジスタの
レイアウトセルライブラリ１０８を入力して、セルベー
スの配置配線を行ってレイアウトを生成する。１１０は
配置配線処理１０９により生成されたレイアウトデータ
である。

【００３８】加えて、１１１はレジスタ部の遅延特性を
格納するレジスタ部遅延特性ライブラリ（第１の遅延特
性ライブラリ）、１１２は前記部分回路のレイアウトセ
ル１０７から部分回路の遅延解析を行なう部分回路遅延
解析処理、１１３は前記部分回路遅延解析処理１１２に
よって解析された遅延特性を格納する部分回路遅延特性
ライブラリ（第２の遅延特性ライブラリ）、１１４はタ
イミング検証処理であって、前記レジスタ部遅延特性ラ
イブラリ１１１、前記部分回路遅延特性ライブラリ１１
３及びセルレベルのネットリスト１０３に基いて、与え
られた論理回路のタイミングの検証を行なう。１１５は
前記タイミング検証処理１１４の結果が所望のタイミン
グを満足しない時にトランジスタ回路変換処理１０４に
戻す判定処理である。

【００３９】本実施の形態の半導体集積回路のレイアウ
ト設計方法及びタイミング検証についての詳細な処理の
説明を、以下、図１のフローチャートに従って、図２、
図３、図４、図５及び図６の例を用いて行なう。

【００４０】図２は、図１のゲートレベルのネットリス
ト１０１に相当する本実施の形態の入力となる論理回路
の一例を示す。図２において、２００はレジスタ部、２
０１は前記レジスタ部２００を構成するレジスタセル、
２０２はレジスタセル２０１へのクロック入力端子、２
０３はレジスタセル２０１のデータ入力端子、２０４は
レジスタセル２０１のデータ出力端子、２０５は組合せ
回路部、２０６、２０７は各々前記組合せ回路部２０５
を構成している複数個（図では２個）の部分回路であ
る。

【００４１】前記各部分回路２０６、２０７は、各々、
レジスタ部２００の出力に接続される信号経路を除いた
場合に信号経路が互いに連結している回路部分である。

【００４２】本実施の形態では、回路分離処理１０２に
より、図２の論理回路を表すネットリストはレジスタ部
２００と組合せ回路部２０５とに分離され、更に、前記
組合せ回路部２０５は複数個の部分回路２０６、２０７
に分離される。次に、前記回路分離処理１０２は、図２
に示すゲートレベルの回路に相当するネットリストか
ら、図３に示すセルレベルの回路に相当するネットリス
トも生成する。

【００４３】図３は、前記回路分離処理１０２により分
離された部分回路２０６、２０７を各々１つのセルに置
き換えたセルレベルの論理回路を示す。同図において、
３０１は部分回路２０６に、３０２は部分回路２０７に
相当するセルを示す。

【００４４】前記回路分離処理１０２により分離された
各部分回路２０６、２０７は、各々、トランジスタレベ
ル回路変換処理１０４により、各部分回路毎に図４に示
すトランジスタレベルの回路に変換されると共に、部分
回路毎のトランジスタレベルのネットリスト１０５が生
成される。

【００４５】図４は、トランジスタレベル回路生成処理
１０４において、部分回路２０６、２０７をＢＤＤ（Ｂ
ｉｎａｒｙ Ｄｅｃｉｓｉｏｎ Ｄｉａｇｒａｍ）を用
いて各々、Ｎチャネルパストランジスタロジックで実現
したトランジスタレベルの回路図である。部分回路２０
６、２０７は各々図４（ａ）及び（ｂ）に対応してい
る。

【００４６】次に、部分回路レイアウトセル生成処理１
０６において、部分回路毎のネットリスト１０５を入力
して、部分回路２０６、２０７毎のレイアウトセルを生
成する。部分回路のレイアウトセルを生成する方法は、
部分回路のネットリスト１０５を入力するセルジェネレ
ーションによりレイアウトを自動で合成する方法があ
る。図５（ａ）、（ｂ）は、各々、図４（ａ）、（ｂ）
に示したトランジスタレベルの部分回路をセルジェネレ
ーションにより合成したレイアウトを示す。尚、ここで
はセルジェネレーションによる例を示したが、レイアウ
トセルを作成する方法はこれに限定されず、その他、以
下に示す本発明の第２及び第３の実施の形態のように副
セルを使用した方法等も採用可能であり、この副セルを
使用した部分回路のレイアウトセルの生成方法が請求項
４記載の発明であり、その副セルのライブラリに、ソー
ス端子同士を結合した２個の同極性のトランジスタから
構成される副セルを含む構成が請求項５記載の発明であ
る。

【００４７】前記図５（ａ）及び（ｂ）において、５０
１はセル枠、５０２はＮチャネルトランジスタを構成す
る拡散領域、５０３は第１金属配線層、５０４は拡散領
域５０２と第１金属配線層５０３とを接続するコンタク
ト、５０５は第２金属配線層、５０６は拡散領域５０２
と第２金属配線層５０５とを接続するコンタクト、５０
７はトランジスタのゲートを構成するポリシリコン配
線、５０８はレイアウトセルの入出力端子である。

【００４８】次に、配置配線処理１０９は、セルレベル
のネットリスト１０３、レジスタレイアウトセルライブ
ラリ１０８及び部分回路のレイアウトセル１０７を入力
して、ブロックのレイアウトデータ１１０を生成する。
この配置配線処理１０９は、通常のレイアウト設計に用
いられるセルベースの自動配置配線システムによって実
現される。

【００４９】前記配置配線処理１０９で生成したブロッ
クのレイアウトデータ１００に相当するレイアウト図を
図６に示す。同図は図２の回路図に相当するレイアウト
図を示している。

【００５０】同図において、６０１はレイアウトブロッ
ク外枠、６０２はレジスタセル、６０３はブロック外部
クロック端子、６０４はブロック外部電源端子、６０５
はブロック外部接地端子、６０６はブロック外部信号入
出力端子、６０７は部分回路２０６に対応する図５
（ａ）に示されるレイアウトセル、６０８は部分回路２
０７に対応する図５（ｂ）に示されるレイアウトセル、
６１０は第１金属配線層、６１１は第２金属配線層、６
０９は第１金属配線層６１０と第２金属配線層６１１と
を接続するコンタクトである。

【００５１】前記のようにブロックのレイアウトが生成
された後、部分回路遅延解析処理１１２は、各部分回路
２０６、２０７に対応するレイアウトセル１０７に対し
て回路遅延解析を行ない、部分回路２０６、２０７の遅
延特性を各々求める。例えば、部分回路２０６から生成
された図５（ａ）の部分回路レイアウトに対して回路遅
延解析を行なった結果の遅延モデルは下記のよう形で示
される。

【００５２】 尚、上記において、「→」は入力信号が変化した時点か
ら出力信号が変化するまでの時間を表す。

【００５３】前記部分回路２０６、２０７がパストラン
ジスタロジックの回路を有する場合には、その遅延特性
の算出は、後述する第４の実施の形態が適用される。

【００５４】次に、タイミング検証処理１１４では、前
記のような遅延モデルを各部分回路毎２０６、２０７に
準備した部分回路遅延特性ライブラリと、個々のレジス
タ部遅延特性１１１とに基いて、個々のレジスタ及び個
々の部分回路を各々単位ゲートとして、シミュレータに
より、与えられた論理回路のタイミング検証を行なう。
シミュレーションによるタイミング検証において、タイ
ミングエラーが発生した場合には、トランジスタ回路変
換処理１０４においてトランジスタの再最適化を行な
い、再度、回路を生成する。

【００５５】以上のように、本発明の第１の実施の形態
によれば、組合せ回路部を、信号経路が互いに連結して
いる連結度の強い部分回路毎に分離し、その部分回路を
単位セルとしたので、完全ＣＭＯＳ回路及びパストラン
ジスタロジックを用いた回路の双方で、多くのレイアウ
トセルライブラリを開発することなく既存の自動配置配
線処理を用いたレイアウト設計が可能となる。また、前
記各部分回路のレイアウトについて各々遅延特性を求め
るので、その遅延特性が正しく求められて、高精度なタ
イミング検証が可能となると共に、求められる論理回路
のレイアウト全体についてタイミング検証する場合に比
較して、高速なタイミング検証が可能である。

【００５６】（第２の実施の形態）以下、請求項２記載
の発明の実施の形態を図面を参照しながら説明する。

【００５７】図７は本発明の半導体集積回路のレイアウ
ト設計方法のフローチャート図を示す。

【００５８】同図において、７０１は副セルレイアウト
ライブラリ（副セルライブラリ）、７０２は論理回路の
ネットリスト、７０３は主セルレイアウト生成処理（主
セル生成処理）、７０４は前記主セルレイアウト生成処
理７０により生成された主セルのレイアウトライブラリ
（主セルライブラリ）である。また、７０５は、副セル
レイアウトライブラリ７０１と主セルレイアウトライブ
ラリ７０４とから、論理回路ネットリスト７０２をレイ
アウトデータにする自動配置配線処理（レイアウト配置
配線処理）であり、７０６は前記自動配置配線処理７０
５で生成されたレイアウトデータである。

【００５９】以下、図７に示したレイアウト設計方法の
詳細を図８、図９、図１０及び図１１を用いて説明す
る。尚、図８、図１０及び図１１において、セル内はシ
ンボルで描かれているが、実際にはマスクパターンが描
かれたものとなっている。

【００６０】図８は、副セルレイアウトライブラリ７０
１の一例を示す。同図の副セルレイアウトライブラリ７
０１には、予め、複数個の副セルのレイアウトが格納さ
れている。この各副セルは、少くとも１個以上のトラン
ジスタから構成され、例えば、同図に示すような駆動能
力の異なるインバータゲート８０１、８０２、８０３、
駆動能力の異なるナンドゲート８０４、８０５、８０
６、及び駆動能力の異なるノアゲート８０７、８０８、
８０９並びにレジスタ８１０である。尚、通常の１つの
セルは所定の駆動能力を持った１つの論理より成るか
ら、これを論理部分と駆動能力部分とに分けて、駆動能
力部分については多種類の副セルを格納しておいてもよ
い。

【００６１】図９は、入力されるネットリスト７０２の
一例を示し、９０１はノアゲート、９０２はインバータ
ゲート、９０３はナンドゲート、９０４、９０５はオア
ゲートである。また、９０６、９０７、９０８、９０
９、９１０は入力レジスタ、９１１、９１２は出力レジ
スタである。

【００６２】図９に示したネットリストの中で、各ゲー
ト９０１、９０２、９０３のレイアウトは図８の副セル
ライブラリ７０１中に準備されているが、オアゲート９
０４、９０５は副セルレイアウトライブラリ７０１中に
は存在しない。そこで、主セルレイアウト生成処理７０
３は、これ等副セルライブラリ中に存在しないオアゲー
ト９０４、９０５を生成するために必要となる副セルレ
イアウト８０２、８０３、８０７、８０８の各副セルを
副セルレイアウトライブラリ７０１から選出し、その選
出した副セル８０２、８０７を隣接することにより、オ
アゲート９０４に相当するレイアウトを生成すると共
に、副セル８０３、８０８を隣接することにより、オア
ゲート９０５に相当するレイアウトを生成する。

【００６３】図１０はこのようにして生成されたレイア
ウトの例を示し、１００１はオアゲート９０４に相当す
るレイアウト、１００２はオアゲート９０５に相当する
レイアウトである。これ等の生成されたレイアウトは、
主セルレイアウトとして、主セルレイアウトライブラリ
７０４に登録格納される。

【００６４】自動配置配線処理７０５は、副セルレイア
ウトライブラリ７０１、及び以上のようにして生成され
た主セルレイアウトライブラリ７０４に基いて、与えら
れた図９のネットリスト７０２に相当するレイアウトデ
ータ７０６を出力する。図１１は自動配置配線処理７０
５により出力されたレイアウトデータ７０６の一例を示
す。同図において、１１０１はセル行であり、セル行１
１０１には、副セル８０１、８０５、８０７、８１０及
び主セル１００１、１００２が配置配線されている。

【００６５】このように、本実施の形態のフローチャー
トを用いたレイアウト設計では、複合ゲートを含む回路
部分については副セルを組合せて作成するので、予め多
くの種類のレイアウトセルを準備することなく既存の自
動配置配線処理を用いたレイアウト設計が可能となる。
更に、新たに作成された主セルについては、副セル同士
が隣接して配置されているので、配線による遅延を抑え
ることができると共に、消費電力を低減することが可能
である。

【００６６】（第３の実施の形態）以下、請求項３記載
の発明の実施の形態を説明する。本発明の実施の形態
は、前記第２の実施の形態において、副セルとしてパス
トランジスタゲートの基本部分を含む場合のレイアウト
設計方法を示す。

【００６７】本実施の形態を図７のフローチャートに沿
って図１２、図１３、図１４及び図１５を参照しながら
説明する。尚、図１２、図１４及び図１５において、セ
ル内はシンボルで描かれているが、実際にはマスクパタ
ーンが描かれたものとなっている。

【００６８】図１２は、副セルレイアウトライブラリ７
０１の一例を示す。同図に示す副セルとしては、ソース
端子同士を結合した２個の同極性のトランジスタから構
成されるセルを含む。即ち、同図の副セルレイアウトラ
イブラリ７０１において、１２０１、１２０２、１２０
３は駆動能力の異なるＮチャネルパストランジスタゲー
トの副セル、１２０４はインバータゲートより成る副セ
ル、１２０５はレジスタより成る副セルである。

【００６９】図１３は、入力されるネットリスト７０２
の一例を示し、パストランジスタロジックを用いて組ま
れた全加算器を表している。同図において、１３０１、
１３０２はインバータゲート、１３０３、１３０４、１
３０５は入力レジスタ、１３０６、１３０７は出力レジ
スタ、１３１１、１３１２は部分回路である。

【００７０】主セルレイアウト生成処理７０３は、図１
３の部分回路１３１１、１３１２を各々主セルとして生
成する。主セルレイアウト生成処理７０３は、生成の際
に、部分回路１３１１、１３１２に相当するレイアウト
を生成するために必要となる副セルレイアウト１２０
１、１２０２、１２０３、１２０４の各副セルを副セル
レイアウトライブラリ７０１から選出し、この選出した
副セルを配置配線して、部分回路１３１１、１３１２に
相当する主セルレイアウトを生成する。このように生成
された主セルレイアウトの例を図１４に示す。同図にお
いて、１４０１は部分回路１３１１に相当する主セルで
あって、副セル１２０１、１２０２、１２０４から構成
される。また、１４０２は部分回路１３１２に相当する
主セルであって、副セル１２０１、１２０２、１２０
３、１２０４から構成されている。このように生成され
た主セルレイアウトは、主セルレイアウトライブラリ７
０４に格納される。

【００７１】自動配置配線処理７０５は、副セルレイア
ウトライブラリ７０１、及び前記のようにして生成され
た主セルレイアウトライブラリ７０４に基いて、与えら
れたネットリスト７０２に相当するレイアウトデータ７
０６を出力する。このように自動配置配線処理７０５に
より出力されたレイアウトデータ７０６の一例を図１５
に示す。同図において、１５０１はセル行であって、セ
ル行１５０１には、副セル１２０５と主セル１４０１、
１４０２とが配置配線されている。

【００７２】このように、本発明のフローチャートを用
いたレイアウト設計では、パストランジスタロジックを
用いて組まれた回路部分についても副セルを組合せて作
成するので、予め多くの種類のレイアウトセルを準備す
ることなく既存の自動配置配線処理を用いたレイアウト
設計が可能となる。更に、新たに作成された主セルにつ
いては、副セル同士が隣接して配置されているので、配
線による遅延を抑えることができると共に、消費電力を
低減することが可能である。

【００７３】尚、本実施の形態は２つのＮチャネルトラ
ンジスタを用いたが、Ｐチャネルトランジスタを２つ接
続して成る副セルを用いても同様の処理を行うことが可
能であり、同様の効果を得ることができるのは勿論であ
る。

【００７４】（第４の実施の形態）以下、請求項７記載
の発明の実施の形態の半導体集積回路のタイミング検証
方法を図１６及び図１７を用いて説明する。

【００７５】図１６は、端子の入力信号によって入力容
量が変化するセル（ゲート）の一例を示す。同図におい
て、１６０１はセルの境界、１６０２、１６０３、１６
０４は入力端子（入力ピン）、１６０５は出力端子、１
６０６はＮチャネルトランジスタ、１６０７はインバー
タゲートである。

【００７６】図１６において、入力端子１６０３の入力
レベルがローレベルの時、Ｎチャネルトランジスタ１６
０６はオフ状態となり、入力端子１６０２の入力負荷容
量は、配線容量を無視した場合、Ｎチャネルトランジス
タ１６０６のドレイン容量のみであるが、入力端子１６
０３の入力レベルがハイレベルの時には、Ｎチャネルト
ランジスタ１６０６はオン状態となり、入力端子１６０
２の入力負荷容量は、配線容量を無視した場合、Ｎチャ
ネルトランジスタ１６０６のドレイン容量と、そのソー
ス容量と、インバータゲート１６０７のゲート容量とを
加え合せた容量になる。

【００７７】図１７は前記図１６のセルを用いた回路の
一例を示す。同図において、１７０１は図１６に示した
セル、１７０２は他のセル、１７０３はセル１７０２の
出力端子、１７０４はセル１７０２の入力端子、１７０
５、１７０６、１７０７、１７０８は外部に接続するた
めの端子である。セル１７０１の入力端子１６０２は他
のセル１７０２の出力端子１７０３に接続される。ま
た、セル１７０２の入力端子１７０４は外部との接続端
子１７０５と接続され、セル１７０１の端子１６０３、
１６０４、１６０５は各々外部との接続端子１７０６、
１７０７、１７０８と接続される。

【００７８】前記図１７の回路のタイミング検証を行う
に際しては、セル１７０２の出力端子１７０３の遅延値
を求める必要があり、そのためには出力端子１７０３に
接続されるセル１７０１の入力端子１６０２の負荷容量
の算出が必要となる。ここで、セル１７０１の入力端子
１６０２の入力容量は、既述の通り、入力端子１６０３
の入力レベルがローレベルの時に最小となり、入力端子
１６０３の入力レベルがハイレベルの時に最大となるの
で、この最小入力容量値及び最大入力容量値を予め求め
ておき、この各々の場合について遅延値を求める。これ
等の２種類の最小遅延値及び最大遅延値をセル１７０１
に定義してシミュレータに渡し、この双方の遅延値の場
合において所望のタイミングを満足するか否かを静的タ
イミング解析により検証する。

【００７９】また、図１６に示したような入力信号又は
内部状態によって入力容量が変化する端子を有するセル
が１つのネットリストに複数個ある場合は、その各セル
の各出力端子の遅延値の最大値と最小値とを適切に組み
合わせた遅延値でもって数種類の検証を行なって、所望
のタイミングを満足するか否かを検証する。

【００８０】尚、入力信号又は内部状態によって入力容
量が変化する端子を有するセルは、図１６に示した構成
のセルの他、前記図１４に示すパストランジスタロジッ
クの論理回路を有するセルであってもよく、この構成が
請求項８記載の発明の構成である。また、このパストラ
ンジスタロジックの論理回路によって前記第１の実施の
形態の図２に示した部分回路２０６、２０７が構成され
る場合には、この第１の実施の形態の部分回路遅延解析
処理１１２及びタイミング検証処理１１４（図１参照）
において、本第４の実施の形態を適用してもよく、この
構成が請求項９記載の発明の構成である。

【００８１】以上説明したように、本発明の第４の実施
の形態のタイミング検証方法によれば、入力信号又は内
部状態によって入力容量が変化する端子を有するセルを
含むネットリストについても、起こり得る全ての組合せ
の中で取る最小及び最大遅延値を考慮できて、所望のタ
イミング制約を満足できるか否かの検証を正確に行うこ
とが可能である。

【００８２】尚、本発明は、図１８に示したようなハー
ドウエア構成により実現可能である。同図において、１
８０１はディスプレイ装置、１８０２は入力用キーボー
ド、１８０３は中央演算処理装置、１８０４は各情報が
格納される記憶装置である。

【００８３】

【発明の効果】以上説明したように、請求項１記載の発
明の半導体集積回路のレイアウト設計方法によれば、組
合せ回路部において、連結度の強い部分回路毎に一度レ
イアウトセルを生成し、この各部分回路のレイアウトセ
ルを単位セルとするので、完全ＣＭＯＳ回路のみなら
ず、パストランジスタロジックを含む回路であっても、
少ない種類のセルでもって特性の良いレイアウトを作成
できる。特に、パストランジスタロジック回路の場合に
は、連結度の強い回路を１つのセルにレイアウトするの
で、最適な駆動能力が得られて、特性の安定したレイア
ウトを作成できると共に、省面積、低消費電力及び高速
動作等の優位性を確保できる。

【００８４】また、請求項２ないし請求項５記載の発明
の半導体集積回路のレイアウト設計方法によれば、副セ
ルを用いて主セルを生成するので、複合ゲートやパスト
ランジスタロジックを含む回路であっても、少ない種類
のセルライブラリでもって、省面積で最適な特性を持つ
ブロックレイアウトを作成できる。しかも、セルベース
の配置配線を行うので、ブロックレイアウトの作成を高
速に行い得る。

【００８５】更に、請求項６記載の発明の半導体集積回
路のタイミング検証方法によれば、パストランジスタロ
ジック等の回路を含んだ連結度の強い回路部分毎に各々
１つのレイアウトセルを生成し、その各レイアウトセル
に対して遅延特性を求めるので、タイミング検証を高精
度で正確に且つ高速度で行なうことができる。

【００８６】加えて、請求項７ないし請求項９記載の半
導体集積回路のタイミング検証方法によれば、起こり得
る全ての状態の中で取り得るゲートレベルの最小遅延値
と最大遅延値との双方を考慮してタイミング検証を行な
うので、入力負荷容量が変化するゲートやパストランジ
スタを含む回路であっても、正確で高速なタイミング検
証が可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体集積回路の
レイアウト設計方法の流れを示すフローチャート図であ
る。

【図２】本発明の第１の実施の形態における論理回路の
ゲートレベルのネットリストの一例を示す図である。

【図３】本発明の第１の実施の形態における論理回路の
セルレベルのネットリストの一例を示す図である。

【図４】本発明の第１の実施の形態における部分回路を
トランジスタレベルの回路に変換した一例を示す図であ
る。

【図５】本発明の第１の実施の形態におけるセルジェネ
レーションで生成した部分回路のレイアウトの一例を示
す図である。

【図６】本発明の第１の実施の形態における配置配線処
理により生成された論理回路のレイアウトの一例を示す
図である。

【図７】本発明の第２及び第３の実施の形態に係る半導
体集積回路のレイアウト設計方法の流れを示すフローチ
ャート図である。

【図８】本発明の第２の実施の形態における副セルライ
ブラリの一例を示す図である。

【図９】本発明の第２の実施の形態における論理回路の
ネットリストの一例を示す図である。

【図１０】本発明の第２の実施の形態における主セルレ
イアウトの一例を示す図である。

【図１１】本発明の第２の実施の形態における自動配置
配線処理により出力されたブロックレイアウトの一例を
示す図である。

【図１２】本発明の第３の実施の形態における副セルラ
イブラリの一例を示す図である。

【図１３】本発明の第３の実施の形態におけるネットリ
ストの一例を示す図である。

【図１４】本発明の第３の実施の形態における主セルレ
イアウトの一例を示す図である。

【図１５】本発明の第３の実施の形態における自動配置
配線処理により出力されたブロックレイアウトの一例を
示す図である。

【図１６】本発明の第４の実施の形態におけるセルの一
例を示す図である。

【図１７】本発明の第４の実施の形態における図１６の
セルを用いた回路の一例を示す図である。

【図１８】本発明の半導体集積回路のレイアウト設計方
法及びタイミング検証方法を実現するためのハードウエ
ア構成を示す図である。

【符号の説明】

１０１ ゲートレベルのネットリスト １０２ 回路分離処理 １０３ セルレベルのネットリスト １０４ トランジスタ回路変換処理 １０５ 部分回路毎のトランジスタレベ
ルのネットリスト １０６ 部分回路レイアウト生成処理 １０７ 部分回路のレイアウトセル １０８ レジスタレイアウトセルライブ
ラリ １０９ 配置配線処理 １１０ レイアウトデータ １１１ レジスタ部遅延特性ライブラリ
（第１の遅延特性ライブラリ） １１２ 部分回路遅延解析処理 １１３ 部分回路遅延特性ライブラリ
（第２の遅延特性ライブラリ） １１４ タイミング検証処理 １１５ 判定処理 ２００ レジスタ部 ２０５ 組合せ回路部 ７０１ 副セルレイアウトライブラリ
（副セルライブラリ） ７０２ 論理回路のネットリスト ７０３ 主セルレイアウト生成処理（主
セル生成処理） ７０４ 主セルのレイアウトライブラリ
（主セルライブラリ） ７０５ 自動配置配線処理（レイアウト
配置配線処理） ７０６ レイアウトデータ ８０１〜８１０、１２０４、１２０５ 副セル １００１、１００２ 主セル １６０２、６０３、１６０４ 入力端子（入力ピン） １６０５ 出力端子 １６０６ Ｎチャネルトランジスタ １６０７ インバータゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森脇 俊幸 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 与えられた論理回路を組合せ回路部とレ
   ジスタ部とに分離する回路分離処理と、 前記分離された組合せ回路部において、前記分離された
   レジスタ部の出力と接続される信号経路を除いた場合に
   信号経路が互いに連結している部分回路を把握し、この
   部分回路毎に、この部分回路をトランジスタレベルの回
   路に変換するトランジスタ回路変換処理と、 前記変換されたトランジスタレベルの部分回路毎に、個
   々の部分回路のレイアウトセルを生成する部分回路レイ
   アウト生成処理と、 前記組合せ回路部の部分回路毎に生成した個々のレイア
   ウトセルと、前記分離されたレジスタ部に含まれる個々
   のレジスタとを各々単位セルとして、セルベースのレイ
   アウトの配置及び配線を行なって、前記与えられた論理
   回路のブロックレイアウトを作成するレイアウト配置配
   線処理とを行うことを特徴とする半導体集積回路のレイ
   アウト設計方法。
2. 【請求項２】 予め少なくとも１個以上のトランジスタ
   から構成される複数個の副セルのレイアウトを副セルラ
   イブラリとして準備し、 前記複数個の副セルのうち幾つかを隣接して配置配線し
   て新たなセルのレイアウトを作成し、この作成した新た
   なセルのレイアウトを主セルとして主セルライブラリに
   登録する主セル生成処理と、 前記副セルライブラリと前記主セルライブラリとをセル
   ライブラリとしてセルベースのレイアウトの配置及び配
   線を行って、与えられた論理回路のブロックレイアウト
   を作成するレイアウト配置配線処理とを行うことを特徴
   とする半導体集積回路のレイアウト設計方法。
3. 【請求項３】 副セルライブラリには、ソース端子同士
   を結合した２個の同極性のトランジスタから構成される
   副セルが含まれることを特徴とする請求項２記載の半導
   体集積回路のレイアウト設計方法。
4. 【請求項４】 部分回路レイアウト生成処理は、 予め少なくとも１個以上のトランジスタから構成される
   複数個の副セルのレイアウトを副セルライブラリとして
   準備し、 前記複数個の副セルのうち幾つかを隣接して配置配線し
   て新たなセルのレイアウトを作成し、この作成した新た
   なセルのレイアウトを主セルとして主セルライブラリに
   登録する主セル生成処理と、 前記副セルライブラリと前記主セルライブラリとをセル
   ライブラリとしてセルベースのレイアウトの配置及び配
   線を行って、変換されたトランジスタレベルの部分回路
   毎に個々の部分回路のレイアウトセルを生成するレイア
   ウト配置配線処理とを行うことを特徴とする請求項１記
   載の半導体集積回路のレイアウト設計方法。
5. 【請求項５】 副セルライブラリには、ソース端子同士
   を結合した２個の同極性のトランジスタから構成される
   複数個の副セルが含まれることを特徴とする請求項４記
   載の半導体集積回路のレイアウト設計方法。
6. 【請求項６】 組合せ回路部及びレジスタ部から成り、
   前記組合せ回路部は複数個の部分回路から成り、この各
   部分回路は前記レジスタ部の出力と接続される信号経路
   を除いた場合に信号経路が互いに連結している回路であ
   り、前記各部分回路毎に生成されたレイアウトセル及び
   前記レジスタ部に含まれる個々のレジスタを各々単位セ
   ルとしてレイアウトが作成された半導体集積回路のタイ
   ミング検証方法であって、 前記レジスタ部に含まれる個々のレジスタに関して、予
   め、遅延特性を求めて第１の遅延特性ライブラリに格納
   しておき、 前記生成された個々の部分回路のレイアウトセルに関し
   て、半導体集積回路のレイアウト生成後に、前記個々の
   部分回路毎に生成された個々のレイアウトを元に回路解
   析を行ない遅延特性を求めて第２の遅延特性ライブラリ
   に格納する部分回路遅延解析処理と、 前記第１の遅延特性ライブラリ及び前記第２の遅延特性
   ライブラリに基いて、前記個々のレジスタと個々の部分
   回路とを各々単位ゲートとして、前記レイアウトが作成
   された半導体集積回路全体のタイミング検証を行なうタ
   イミング検証処理とを行うことを特徴とする半導体集積
   回路のタイミング検証方法。
7. 【請求項７】 入力ピンの負荷容量が他の入力ピンの状
   態又は内部状態に応じて変化するゲートが含まれる半導
   体集積回路のタイミング検証方法であって、 前記各ゲートの個々の入力ピンに関して、予め、全ての
   状態の中でとる最小容量値と最大容量値とを求めてお
   き、 前記各ゲートに対して、その各出力ピンに接続された全
   てのゲートの入力ピンの前記最小容量値及び最大容量値
   を元に最小遅延値及び最大遅延値を求め、 前記最小遅延値及び最大遅延値を個々のゲートに定義
   し、静的タイミング解析により、与えられたタイミング
   条件を満足するかをゲートレベルで調べることを特徴と
   する半導体集積回路のタイミング検証方法。
8. 【請求項８】 一部のゲートは、入力信号がゲート端子
   及びソース端子に与えられるパストランジスタロジック
   の論理回路より成ることを特徴とする請求項７記載の半
   導体集積回路のタイミング検証方法。
9. 【請求項９】 部分回路は、入力ピンの負荷容量が他の
   入力ピンの状態又は内部状態に応じて変化する複数個の
   ゲートを含み、 部分回路遅延解析処理は、 前記各ゲートの個々の入力ピンに関して、予め、全ての
   状態の中でとる最小容量値と最大容量値とを求めてお
   き、 前記各ゲートに対して、その各出力ピンに接続された全
   てのゲートの入力ピンの前記最小容量値及び最大容量値
   を元に最小遅延値及び最大遅延値を求めて第２の遅延特
   性ライブラリに格納し、 タイミング検証処理は、 前記最小遅延値及び最大遅延値を個々のゲートに定義
   し、静的タイミング解析により、レイアウトが作成され
   た半導体集積回路全体のタイミング検証をゲートレベル
   で行うことを特徴とする請求項６記載の半導体集積回路
   のタイミング検証方法。