JPH09116030A - マスクｒｏｍ及び製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 プログラム用のイオン注入時に、メモリトラ
ンジスタのＳ／Ｄ領域にダメージが導入され、ジャンク
ションリークが増大するのを防止する。 【解決手段】 本マスクＲＯＭ２０では、Ｓ／Ｄ領域３
６にコンタクト孔４２ａを介して接続させる金属配線層
４０が、Ｓ／Ｄ領域３６側から、チャネル領域端と略同
一あるいはチャネル領域内側に、それぞれ張り出して形
成されている。このように形成したＸ型のメモリセルで
は、特にパターンズレに強い。また、プログラム用イオ
ン注入では、図示のように、マスクパターン５４の開口
部内に張り出す金属配線層４０の一部をＳ／Ｄ領域３６
の保護マスクとして使用し、不純物導入領域３８を形成
する。その他、金属配線層４０のパターンによる段差に
沿ってＴＥＯＳ絶縁膜を成膜した後にマスクパターン５
４を形成し、その開口部内に表れる段差を利用して、不
純物導入を該開口部内で選択的に行ってもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、イオン注入プログ
ラム方式のマスクＲＯＭ及びその製造方法に係り、さら
に詳しくは、プログラム用のイオン注入時のダメージ
が、既に形成してあるメモリトランジスタのＰＮ接合部
に導入されるのを防止したマスクＲＯＭ及びその製造方
法に関する。

【０００２】

【従来の技術】マイクロコントローラ等に搭載されるマ
スクＲＯＭでは、顧客からのプログラム用のデータ内容
が、その製造工程の前工程（ウェーハ工程）途中でＲＯ
Ｍ内にプログラムされる。このようなセミカスタム品で
は、前記データを入手してから製品を出荷するまでの時
間、すなわちＴＡＴ(Turn Around Time)をいかに短くす
るかが、その商品力や生産効率の面から重要である。

【０００３】マスクＲＯＭに対してプログラムデータを
書き込む方式は、拡散方式，イオン注入方式，コンタク
ト方式の三方式に大別できる。さらに、イオン注入方式
には、特定メモリトランジスタについて、そのチャネル
と逆の導電型を有する不純物を導入し高Ｖth化させて常
時オフ状態にする高Ｖth化イオン注入方式と、同じ導電
型の不純物を導入して常時オン状態にするディプレッシ
ョン化イオン注入方式とがある。

【０００４】一般に、拡散方式，イオン注入方式，コン
タクト方式の順で、後よりの工程でプログラムするので
ＴＡＴの面では有利であるが、セルサイズが大きくなる
傾向にある。したがって、ＴＡＴのほかに、そのチップ
コストを考慮してプログラムデータの書込方式を決定す
る必要がある。

【０００５】これらデータ書込方式のうち、ディプレッ
ション化イオン注入方式では、メモリトランジスタを直
列接続するため高集積化が可能である反面、そのデータ
の読み出しがチャネル領域を介して行われるため、高速
化にむいていない。このため、近年では、高Ｖthイオン
注入方式の採用が増えている。これは、高Ｖth化イオン
注入方式では、常時オフ状態が実現できることから、メ
モリセル方式として、データの呼び出しを金属配線層を
介して行うＯＲ形式（ＮＯＲ型，Ｘ型）を採用し高速化
が図れるからである。また、この方式では、メモリトラ
ンジスタからビット線を各々引き出すための第１の金属
配線層を形成した後の段階でプログラムができ、このプ
ログラム段階が最も後寄りなコンタクト方式に近い割に
セルサイズが小さくできることも、この方式が増えてい
る大きな要因である。

【０００６】図８は、従来のイオン注入方式において、
プログラム用のイオン注入時のマスクＲＯＭの概略断面
構造図の一例を示す。とくに、図８（Ａ）には、プログ
ラムすべきメモリトランジスタ周囲を示し、同図（Ｂ）
にはプログラムしないメモリトランジスタ周囲を示す。
また、図９は、図８（Ａ）のプログラム用のイオン注入
時におけるメモリセルの平面図である（図９のII−II線
に沿った断面図が図８（Ａ）となる）。

【０００７】図８に示すように、半導体基板２上には、
ゲート酸化膜４を介してゲート電極６が形成され、ゲー
ト電極６の両側の基板表面には、イオン注入等でソース
又はドレイン領域（Ｓ／Ｄ領域８）が形成されている。
ゲート電極６を挟んで左右両側上方には、マスクＲＯＭ
からデータを読出すためのビット線として、第１金属配
線層１０が層間絶縁層１２を介して形成されている。そ
して、この第１金属配線層１０は、層間絶縁層１２中に
埋め込まれたプラグ１４を介して、各Ｓ／Ｄ領域８にそ
れぞれ接続されている。第１金属配線層１０上には、層
間絶縁層１８が成膜、平坦化されている。

【０００８】層間絶縁層１８上には、プログラム用のマ
スクとして、レジストパターン１６が形成されている。
このレジストパターン１６は、図８（Ａ）に示すプログ
ラム側では、通常、第１金属配線層１０のスペース幅と
略同一か広めの幅で、例えば図９に示すように矩形状に
開口してあり、図８（Ｂ）の非プログラム側では開口さ
れていない。このため、次にプログラム用のイオン注入
として、例えばＢ⁺ (ｐ型不純物）が打ち込まれると、
図示のように、レジスト開口を通して、プログラク側の
トランジスタにのみ不純物導入領域１８が形成される。
これにより、例えばメモリトランジスタの導電型をｎ型
とした場合、そのトランジスタが選択されても電流が流
れない（オンしない）ことになる。

【０００９】

【発明が解決しようとする課題】しかし、この従来のプ
ログラム用のイオン注入では、Ｓ／Ｄ領域８の接合部に
ダメージが入り、あるいは破壊するため、リークが生じ
ることがあるといった問題があった。

【００１０】このイオン注入では、ゲート電極６や第１
金属配線層１０を形成した後であるため高エネルギーで
行われ、そのピークはメモリトランジスタのチャネル領
域に設定される。上記リークの問題は、このイオン注入
時において、ゲート電極６部分とその周囲ではイオンが
透過する膜構造が異なることに起因する。

【００１１】図１０は、この様子を一般的に示してい
る。同図（Ａ）に示すように、ゲート電極に応じて表面
に段差がある場合、イオン注入のピークをチャネル領域
に設定すると、一段下がったゲート周囲ではイオンが基
板深くに到達してしまう。また、表面が平坦化してある
同図（Ｂ）の場合でも、ゲート電極上部が高融点金属な
どの投影飛程Ｒｐの短い物質により形成され、低抵抗化
されている場合では、チャネル領域よりＳ／Ｄ領域の方
が不純物が導入され易やすい。

【００１２】このジャンクションリークが発生すると、
特にオフ電流が増大し、データ読み出し時の信頼性が低
くなる。また、このリークは高温アニールにより回復す
るが、金属配線を形成した後では十分な熱をかけること
ができないことから、ジャンクションリークを低減する
方法が強く求められていた。

【００１３】本発明は、このような実状に鑑みてなさ
れ、プログラム用のイオン注入時に、既に形成してある
メモリトランジスタのソース及びドレイン領域等のＰＮ
接合部にダメージが導入されるのを防止する手法を提案
し、これを用いたマスクＲＯＭ及びその製造方法を提供
することを目的とする。

【００１４】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
マスクＲＯＭでは、メモリセルを構成するトランジスタ
のソース又はドレイン領域にコンタクト孔を介して接続
させる金属配線層が、プログラム用のイオン注入からソ
ース又はドレイン領域を保護するための保護マスクとし
て、ソース又はドレイン領域側から、チャネル領域端と
略同一あるいはチャネル領域内側に、それぞれ張り出し
て形成されていることを特徴とする。

【００１５】たとえば、ｎ型チャネルの特定トランジス
タにのみＢ⁺ が導入されると、そのしきい値電圧Ｖthが
高くなる。したがって、選択されてもオン電流が流れな
い常時オフのトランジスタを任意に形成でき、これによ
りプログラムデータの書込みが行われる（高Ｖth化イオ
ン注入方式）。

【００１６】この場合、本発明のようにＳ／Ｄ領域が金
属配線層に保護されているので、Ｓ／Ｄ領域へのイオン
の進入を防止できる。この結果、イオン注入によりＳ／
Ｄ領域の接合部がダメージを受けることがなく、イオン
の進入がチャネル長を越えて行われていた従来の場合に
比べオフ電流を低減することができ、データ読み出し時
の信頼性が向上する。

【００１７】とくに、いわゆるＸ型のメモリセル方式に
おいては、金属配線層の張出し量に応じ、これが金属配
線層のパターンズレに対するマージンとなる。また、金
属配線層の斜め部分をＳ／Ｄ領域の保護マスクとして使
用することから、金属配線層がｘ，ｙ方向双方に多少の
パターンずれを起こしても、Ｓ／Ｄ領域が金属配線層パ
ターンからはみ出し難い。この場合、コンタクト孔を４
個のトランジスタ間で共有し、該４個のトランジスタの
チャネル領域が該共有コンタクト孔を中心に四方に配置
してあることを他の特徴とする。

【００１８】本発明の第１のマスクＲＯＭの製造方法で
は、前記金属配線層を形成する工程では、少なくともソ
ース及びドレイン領域の上方に金属配線を形成し、形成
した金属配線層上に層間絶縁層を成膜して平坦化し、次
に、プログラム用のマスクパターンを形成した後に行う
イオン注入工程では、形成したマスクパターンの開口部
内に張り出す金属配線層の一部を、プログラムすべきト
ランジスタのソース及びドレイン領域の保護マスクとし
て使用することを特徴とする。

【００１９】本発明の第２のマスクＲＯＭの製造方法で
は、上記第１の製造方法において層間絶縁層を成膜し平
坦化する代わりに、金属配線層のパターン形成による段
差に沿って、ＴＥＯＳ等をソースにして成膜する絶縁膜
（ＴＥＯＳ絶縁膜）の成膜工程を設け、マスクパターン
を形成した後に行うイオン注入工程では、マスクパター
ンの開口部内に表れる金属配線層の段差を利用して、不
純物導入を該開口部内で選択的に行うことを特徴とす
る。

【００２０】金属配線層上には、イオン注入のキャップ
層を設ける必要があるが、選択イオン注入に金属配線層
の段差を利用することから、キャップ層を薄い膜にして
金属配線層の段差形状をそのまま表面に反映させなけれ
ばならない。この理由から、本発明ではカバレッジのよ
いＴＥＯＳ絶縁膜を用いている。

【００２１】前記第１の製造方法では、金属配線層をソ
ース及びドレイン領域の保護マスクとして使用すること
から、プログラム用のイオン注入時にイオンを透過させ
難い材料で金属配線層を形成する必要がある。これに対
し、第２の製造方法では、金属配線層による段差を利用
して、不純物導入をマスクパターンの開口部内で選択的
に行うものである。したがって、プログラム用イオン注
入時のエネルギーを最適化すれば、段差上部側から打ち
込まれたイオンを半導体基板上の積層膜途中で止め、段
差下部側から打ち込まれたイオンを半導体基板内に導入
することが可能となる。

【００２２】何れの方法でも、金属配線層が少なくとも
ソース及びドレイン領域の上方に形成してあることか
ら、この領域へのイオンの進入を防止でき、ジャンクシ
ョンリークの低減が可能となる。

【００２３】

【本発明の実施の形態】本発明に係るマスクＲＯＭを、
図面にもとづいて詳細に説明する。以下に示す実施形態
は、マイクロコントローラーに用いるマスクＲＯＭのう
ち、高Ｖth化イオン注入方式でプログラミングを行うＮ
ＯＲ型についてのものである。ただし、マスクＲＯＭの
用途，イオン注入方式，メモリセル方式は、これに限定
されない。したがって、ディプレッション化イオン注入
方式、あるいはＮＡＮＤ型のマスクＲＯＭについても、
本発明を同様に適用し得る。

【００２４】第１実施形態 本実施形態は、金属配線層をメモリトランジスタのソー
ス又はドレイン領域（Ｓ／Ｄ領域）の保護マスクとして
用いる場合である。ここで使用する図２は、本発明のマ
スクＲＯＭの概略断面構造図であり、同図（Ａ）はプロ
グラム側、（Ｂ）は非プログラム側のメモリセルをそれ
ぞれ示す。また、図３は、同マスクＲＯＭの連続した４
つのメモルセルの概略平面図、図４（Ａ）は同メモリセ
ル内のトランジスタ結線図、図４（Ｂ）は同メモリセル
の等価回路図である。

【００２５】図３中、符号２１で示し、このマスクＲＯ
Ｍ２０を構成するメモリセルは、選択酸化領域（ＬＯＣ
ＯＳ２４）と、これにより素子分離された中央のメモリ
トランジスタＭ₁₂と、コンタクト孔４２ａと、これを介
してトランジスタＭ₁₂のＳ／Ｄ領域に接続させる金属配
線層（第１金属配線層４０）とから構成されている。１
つのメモリセル２１では、セル内を斜めに通るＬＯＣＯ
Ｓ２４に沿ってメモリトランジスタが形成され、４セル
全体では、これがＸ状に配置されていることから、この
メモリセル形式をＮＯＲ型のうちでも特に「Ｘ型」とい
い、この場合のセルを「Ｘセル」と称している。

【００２６】Ｘセルでは、ＬＯＣＯＳ２４及びコンタク
ト孔４２ａは、それぞれ４分の１づつ隣接セル間で共有
しており、第１金属配線層４０は２分の１づつ共有して
いる。また、メモリトランジスタのゲート電極３０が斜
め４５°に折り畳んで配置されていることから、比較的
にセル面積が小さい。

【００２７】第１金属配線層４０は、図３中央の仮想Ｇ
ＮＤ線（Ｖss）と左右両側のビット線（Ｂ₁ ，Ｂ₂ ）と
を構成している。Ｘ型のマスクＲＯＭでは、これらを選
択的にＧＮＤに接続することによりデータの読み出しが
行われる。なお、ゲート電極３０は、特に図示していな
いが、プログラム後に形成される第２金属配線層で短絡
することが可能である。

【００２８】つぎに、マスクＲＯＭ２０の断面構造につ
いて、図２を中心に詳説する。図３に示すように、略正
方形状（４メモリセルでは三角形状）を有する前記ＬＯ
ＣＯＳ２４により、それ以外の領域で素子が作り込まれ
るアクティブ領域２６との区分がしてある。ＬＯＣＯＳ
２４は、半導体基板２２表面を部分的に酸化することに
より形成される。

【００２９】このアクティブ領域２６は、メモリトラン
ジスタのチャネルの導電型がｎ型（ＮＭＯＳ）の場合は
ｐ型の不純物が比較的に低濃度にドープされ、ｐ型（Ｐ
ＭＯＳ）の場合には逆のｎ型の不純物が比較的に低濃度
にドープされる。マスクＲＯＭ２０は、一般にＮＭＯＳ
で構成され、したがって以下の実施形態でもＮＭＯＳを
例として説明するが、本発明は、ＰＭＯＳを形成する場
合にも、後述する不純物拡散層（Ｓ／Ｄ領域，不純物導
入領域）を含め導電型を全て逆にすることで同様に適用
することができる。

【００３０】図２に示すように、半導体基板２２の表面
には薄いゲート酸化膜２８が被膜され、ゲート酸化膜２
８上にはゲート電極３０が形成してある。ゲート酸化膜
２８は、例えば熱酸化法で成膜される酸化シリコン膜で
構成される。また、ゲート電極３０は、例えばＣＶＤ法
で成膜されるポリシリコン膜で構成され、リン等の不純
物を高濃度にドープすることで導電性を高めてある。ま
た、ゲート電極３０の上部側は、例えばＷＳｉ_X 等の高
融点金属３０ａなどを積層することにより低抵抗化され
ている。

【００３１】このゲート電極３０の側面は、ＰＳＧ等か
らなるサイドウォール３２が形成してある。このサイド
ウォール３２は、例えばＣＶＤ法で成膜されるＰＳＧ膜
を異方性エッチングすることなどで形成される。半導体
基板２２の表面で、ゲート電極３０のエッジからサイド
ウォール３２の外側にかけては、Ｓ／Ｄ領域３６とし
て、ＬＤＤと称される浅い接合３４と高濃度の深い接合
３５とが、それぞれゲート電極３０，サイドウォール３
２に対し自己整合的に形成してある。これらの接合は、
サイドウォール３２形成前後で、イオン注入をドーズ量
及びエネルギーを変えて２度行った後、アニールを施す
ことなどにより形成される。

【００３２】また、本発明では、図２（Ａ）のプログラ
ム側のメモリトランジスタ（以下、「特定トランジス
タ」という。）については、そのＬＤＤ３４に挟まれた
ゲート電極３０下のチャネル領域内に不純物導入領域３
８が形成してあり、同図（Ｂ）の非プログラム側には不
純物導入領域３８が形成されてない。この不純物導入領
域３８が形成された特定トランジスタは、しきい値電圧
Ｖthが非プログラム側より高くなる。しきい値電圧Ｖth
の上昇幅は、マスクＲＯＭ２０の読み出し時のバイアス
条件でも特定トランジスタがオンしない程度に設定され
る。したがって、この常時オフ状態のトランジスタをマ
トリックス状のセル内で任意に配置、形成することで、
プログラムデータのＲＯＭ２０内への書き込みが可能と
なる。不純物の導入方法については、後述する。

【００３３】ゲート電極３０を挟んで左右両側上方に
は、一方がビット線（Ｂ₂ ）となり、他方が仮想ＧＮＤ
線（Ｖss）となる一対の第１金属配線層４０が、第１層
間絶縁層４２を介して形成してある。そして、第１金属
配線層４０は、第１層間絶縁層４２に形成されたコンタ
クト孔４２ａ内に選択的に埋め込まれたＷ等からなるプ
ラグ４４を介して、前記Ｓ／Ｄ領域３６に接続してあ
る。これらの第１金属配線層４０は、後述する不純物導
入の際に両Ｓ／Ｄ領域３６，３６を保護するために、接
続された各Ｓ／Ｄ領域３６側からチャネル領域内にそれ
ぞれ張り出して形成してある。なお、両Ｓ／Ｄ領域３
６，３６を保護する意味では、第１金属配線層４０は、
図示の如くチャネル領域内まで張り出さなくとも、チャ
ネル領域の端部までであってもよい。

【００３４】第１金属配線層４０は、主配線金属膜４６
の上下に、それぞれ反射防止膜４８とバリアメタル５０
とを有し、これらで３層の積層構造を形成している。バ
リアメタル５０を介在させるのは、ＡｌとＷとの高温耐
性を向上させるためであるが、プラグが比較的に厚いこ
とから省略することもできる。また、反射防止膜４８を
主配線金属膜４６の表面側に設けたのは、後述するよう
に、プログラム用イオン注入のマスクとして上層側にレ
ジストを開口させるためであるが、主配線金属膜４６の
反射が余り大きくない等の場合には、これを省略するこ
とができる。第１金属配線層４０上には、第２層間絶縁
層５２が成膜され、平坦化されている。

【００３５】第２層間絶縁層５２上には、とくに図示し
ないが、仮想ＧＮＤ線（Ｖss），ビット線（Ｂ₁ ，
Ｂ₂ ），ゲート電極３０などの取出しのための第２金属
配線層、及びオーバーコート層などが積層され、当該マ
スクＲＯＭ２０が完成してある。つぎに、本発明のマス
クＲＯＭ２０の製造方法について説明する。

【００３６】図１は、本発明の製造過程のうち、プログ
ラム用のイオン注入時の概略断面構造図であり、同図
（Ａ）はプログラム側、（Ｂ）は非プログラム側を示
す。この段階に至るまでの各工程は、通常のマスクＲＯ
Ｍの製法にしたがって行うことができる。

【００３７】すなわち、まず、ｎ型シリコンウェーハ
（例えば、比抵抗：８〜１２Ωｃｍ）などの半導体基板
２２を準備し、その表面に、各セルを分離するためのＬ
ＯＣＯＳ２４（図３）を形成する。ＬＯＣＯＳ２４を形
成するためには、まずパッド用酸化膜を１０〜５０ｎｍ
ほど、窒化シリコン膜などの酸化阻止膜を１００〜２０
０ｎｍほど、この順に皮膜し、これらをドライエッチに
より所定パターンに加工した後、ＬＯＣＯＳ酸化を行
う。酸化阻止膜の形成は、ＣＶＤ法等により行う。ＬＯ
ＣＯＳ酸化は、例えばパイロジェニック熱酸化法（湿
式）により水素の燃焼雰囲気中で行い、その反応管温度
は９００〜１１００℃程度である。また、ＬＯＣＯＳ酸
化膜の膜厚は、例えば４００〜５００ｎｍである。

【００３８】次に、メモリセル部のメモリトランジスタ
及び周辺回路部の低電圧トランジスタについて、そのア
クティブ領域２６及び低電圧側のＬＯＣＯＳ２４に対
し、ｐ−ｗｅｌｌ形成用、チャネルストップ用のイオン
注入を各々行う。さらに、チャネル領域に対し、Ｖth制
御用のイオン注入を、例えばレジストパターンをマスク
に行う。ｐ−ｗｅｌｌ形成時のイオン注入では、例えば
ホウ素イオン（Ｂ⁺ ）をエネルギー：２００〜４００ｋ
ｅＶ，ドーズ量：５×１０¹²〜２×１０¹³／ｃｍ ² の条
件で注入する。チャネルストップ用では、例えばＢ⁺ を
エネルギー：１００〜１２０ｋｅＶ，ドーズ量：５×１
０¹¹〜２×１０¹²／ｃｍ² の条件でイオン注入し、Ｖth
制御用では、例えばＢ⁺ をエネルギー：２０〜３０ｋｅ
Ｖ，ドーズ量：１×１０¹²〜４×１０¹²／ｃｍ² の条件
でイオン注入する。

【００３９】その後、例えば８５０〜９００℃の窒素雰
囲気中で、十分にアニールを行った後、酸化阻止膜を除
去してから、ゲート酸化膜２８を成膜する。ゲート酸化
膜２８の形成は、水素の燃焼雰囲気中（湿式）や熱酸化
法（乾式）などで行い、その膜厚は６〜１２ｎｍ程度で
ある。

【００４０】つぎに、ゲート酸化膜２８上に、ゲート電
極３０の膜材であるポリシリコン膜等をＣＶＤ法などで
成膜し、続いてＷＳｉｘなどの高融点金属膜を成膜す
る。ポリシリコン膜の膜厚は、１００ｎｍ程度とし、導
電性を高めるためにリンなどの不純物が導入される。高
融点金属膜は、ＣＶＤ法あるいはスパッタ法により、１
００ｎｍほど成膜される。そして、所定パターンのレジ
ストをマスクに、高融点金属膜，ポリシリコン膜を順次
エッチング加工して、高融点金属３０ａにより低抵抗化
されたゲート電極３０を得る。

【００４１】つぎに、メモリセル部のメモリトランジス
タ及び周辺回路部の低電圧トランジスタについて、形成
したゲート電極３０をマスクに、低濃度のＬＤＤ３４を
イオン注入法により形成する。その後、サイドウォール
３２をゲート電極３０の側壁に形成する。サイドウォー
ル３２の形成は、ゲート電極３０を覆うように、例えば
ＰＳＧからなるサイドウォール材を成膜した後、その表
面側からＲＩＥなどでエッチバックすることにより行
う。そして、形成したサイドウォール３２をマスクに、
高濃度領域３５をイオン注入法により形成し、Ｓ／Ｄ領
域３６を得る。

【００４２】つぎに、酸化シリコン膜などの第１層間絶
縁層４２を成膜し、各Ｓ／Ｄ領域３６上にコンタクト孔
４２ａを開口する。その後、開口したコンタクト孔４２
ａ内を埋めるように、たとえばＷ等のプラグ４４をＣＶ
Ｄ法などで選択的に成長させ、バリアメタル５０，Ａｌ
などの主配線金属膜４６，反射防止膜４８を、この順で
成膜する。その後、これら第１金属配線層４０をパター
ンニングした後、第２層間絶縁層５２を成膜する。この
第２層間絶縁層５２には、平坦化のため、例えばＳＯＧ
(Spin on Glass) やオゾンＮＳＧ( Nondoped natural S
ilicate Glass)等を用いる。

【００４３】この第１金属配線層４０形成後、平坦化工
程が終了した時点で、ウェーハをストックしておく。そ
して、カスタマーからのプログラムデータにもとづい
て、順次マスクＲＯＭ２０のプログラムを行う。マスク
ＲＯＭ２０のプログラムは、図１に示すように、特定ト
ランジスタ上にのみ開口したマスクパターン（レジスト
パターン５２）を用いて、特定トランジスタのチャネル
領域に不純物（例えば、Ｂ⁺ ）を導入することにより行
う。この不純物導入は、高エネルギーイオン注入で行う
ため、厚膜レジストが用いられ、その膜厚は１．７〜
２．５μｍの範囲に設定される。プログラム用のイオン
注入条件は、エネルギー：８００〜１２００ｋｅＶ，ド
ーズ量：１×１０¹³〜２×１０¹⁴／ｃｍ² 程度の範囲で
設定される。

【００４４】先に説明したように、このとき第１金属配
線層４０は、両Ｓ／Ｄ領域３６，３６の保護マスクとし
て機能する。このため、第１金属配線層４０は、例えば
タングステン（Ｗ），チタン（Ｔｉ），窒化チタン（Ｔ
ｉＮ），銅（Ｃｕ）等などの比較的に射影飛程（Ｒｐ）
が小さい材質から構成してある。また、第１金属配線層
４０がＡｌから構成されている場合でも、Ａｌが層間絶
縁層４２，５２等より幾らかでもＲｐが小さく、ある程
度厚い場合には、このＡｌ層によって各Ｓ／Ｄ領域３６
の接合部分へのイオンの進入を阻止可能である。このイ
オン注入の結果、図１に示すように、第１金属配線層４
０の対抗間隔ｍに応じ、チャネル領域にｐ型の不純物導
入領域３８が形成される。

【００４５】ただし、同じ第１金属配線層４０の対抗間
隔ｍでも、イオン注入条件によっては、不純物導入領域
３８の長さが変化する。本発明者らは、所定のイオン注
入条件下で最適な対抗間隔ｍを得るために、チャネル長
に対する不純物導入層３８の長さの比の最適な範囲を求
めた。なぜなら、不純物導入領域３８がＬＤＤ３４やＳ
／Ｄ領域３６に重なるとジャンクションリークが発生
し、特にオフ電流が増大してデータ読出し時の信頼性が
損なわれる一方、不純物導入領域３８が長さが短すぎる
と高Ｖth化の効果が得られなくなるからである。

【００４６】この結果、チャネル長に対する不純物導入
層３８の長さの比が０．４〜１．０の範囲では、Ｖthを
高く維持したまま実用上問題がない程度までオフ電流を
抑えることができることが判った。この条件を考慮し
て、プログラム用のイオン注入条件やこのときの第１金
属配線層４０の対抗間隔ｍが設定され、プログラムが行
われる。

【００４７】その後は、特に図示しないが、レジストパ
ターン５４除去後に、第２金属配線層などを層間絶縁層
を介して積層し、最後にオーバーコートの形成、パッド
窓開けを行って本マスクＲＯＭ２０が完成する。このよ
うに、不純物導入領域３８の長さを第１金属配線層４０
で規定する場合、そのパターンズレによるリーク増大が
懸念されるが、本発明では、第１金属配線層４０の張出
し量に応じて、これがパターンズレのマージンとなる。
とくに、本実施形態のＸセルでは、両Ｓ／Ｄ領域３６，
３６の保護マスクとして第１金属配線層４０の斜め部分
を用いていることから、図５のように第１金属配線層４
０がｘ方向にずれた場合のほか、ｙ方向に多少ずれたと
しても、すぐ不純物拡散層が第１金属配線層４０からは
み出すことがなく、上記したリーク低減効果が損なわれ
ることがない。

【００４８】なお、以上の実施形態の説明において、特
に言及した事項以外に限定はなく、本発明の範囲内にお
いて種々に改変できる。たとえば、本実施形態では第１
金属配線層４０形成後の層間絶縁膜５２上からプログラ
ムを行っているが、エネルギーを最適化すれば、第２金
属配線層上の層間絶縁膜やオーバーコート上からでもプ
ログラムが可能である。

【００４９】また、このマスクＲＯＭ２０のメモリセル
方式は、Ｘ型でなくともに、例えば図６に示す、いわゆ
るＴ型であってもよい。なお、このＴ型の場合も、その
基本的構成はＸ型と同じであり、図６では図３と同一符
号をもって、その説明を省略する。

【００５０】第２実施形態 本実施形態は、チャネル領域のみに不純物導入を行うた
めに、第１金属配線層４０の段差を利用したものであ
る。本実施形態は、第１金属配線層４０自体にイオン阻
止力が小さい、すなわち第１金属配線層４０に使用した
い膜材のＲｐが比較的に大きな場合に好適に実施でき
る。なお、本実施形態の説明においては、先の第１実施
形態と重複する構成要素及びその製法については、同一
符号を付してその説明を省略する。

【００５１】図７に示すように、パターン形成した第１
金属配線層４０とプログラム用マスクパターン（レジス
ト５４）との間に、ＴＥＯＳ絶縁膜６０をイオン注入の
キャップ層として介在させている。ＴＥＯＳ絶縁膜６０
は、ＴＥＯＳ（tetraethylorthosilicate ）をソースと
したプラズマＳｉＯ₂ 膜、又はＴＥＯＳ−Ｏ₃ をソース
とした熱ＳｉＯ₂ 膜であり、プラズマＣＶＤ法又は熱Ｃ
ＶＤ法などで成膜される。

【００５２】ＴＥＯＳ絶縁膜６０を用いる理由は、第１
金属配線層４０上には、イオン注入のキャップ層を設け
る必要があるが、本実施形態では選択イオン注入に金属
配線層（第１金属配線層４０）の段差を利用することか
ら、キャップ層を薄い膜にして第１金属配線層４０の段
差形状をそのまま表面に反映させなければならない。し
たがって、カバレッジのよいＴＥＯＳ絶縁膜６０をイオ
ン注入面に成膜しておく必要があり、この膜厚は、例え
ば１００ｎｍ程度とする。

【００５３】本実施形態では、図７に示すように、ＴＥ
ＯＳ絶縁膜６０を成膜後の段差内側長ｔにより、不純物
導入領域３８の長さが決まるので、このＴＥＯＳ絶縁膜
６０の膜厚を考慮して第１金属配線層４０のスペース幅
ｍを設定する必要がある。

【００５４】

【発明の効果】以上説明してきたように、本発明に係る
マスクＲＯＭ及び製造方法によれば、金属配線層のマス
クキング効果やこれによる段差を利用して、プログラム
用の不純物導入領域が画成され、この金属配線層がチャ
ネル領域側に張り出して形成されることから、不純物導
入領域が既に形成してあるＳ／Ｄ領域と重なることがな
い。このため、イオン注入時のダメージがＳ／Ｄ領域に
ほとんど導入されず、これによるジャンクションリーク
の増大も殆どない。

【００５５】よって、マスクＲＯＭのデータ読み出し時
の信頼性向上を図ることができる。とくに、本発明を適
用したＸ型のメモリセル方式のマスクＲＯＭでは、金属
配線層に多少のパターンずれがあっても、これによる上
記ジャンクションリークの増大（特性変動）がない。し
たがって、他のメモリセル方式に比べ、歩留りの向上が
期待できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の製造過程のうち、プロ
グラム用のイオン注入時の概略断面構造図であり、同図
（Ａ）はプログラム側、（Ｂ）は非プログラム側を示
す。

【図２】本発明のマスクＲＯＭの概略断面構造図であ
り、同図（Ａ）はプログラム側、（Ｂ）は非プログラム
側を示す。

【図３】同マスクＲＯＭの連続した４つのＸ型のメモル
セルの概略平面図である。

【図４】図４（Ａ）は同メモリセルのトランジスタ結線
図、（Ｂ）は同メモリセルの等価回路図である。

【図５】第１金属配線層がｘ方向に所定幅だけパターン
ズレを起こした場合の、Ｘ型のメモルセルの概略平面図
である。

【図６】本発明が適用可能な他のメモリセル形式（Ｔ
型）を示すとして、４セル分の概略平面図である。

【図７】本発明の第２実施形態の製造過程のうち、プロ
グラム用のイオン注入時の概略断面構造図であり、同図
（Ａ）はプログラム側、（Ｂ）は非プログラム側を示
す。

【図８】従来製法の製造過程のうち、プログラム用のイ
オン注入時の概略断面構造図であり、同図（Ａ）はプロ
グラム側、（Ｂ）は非プログラム側を示す。

【図９】従来製法のプログラム用のイオン注入時におけ
るメモリセルの概略平面図である。

【図１０】従来製法におけるプログラム用イオン注入時
のダメージ導入を説明するための要部断面構造図であ
る。

【符号の説明】

２０ マスクＲＯＭ ２１ メモリセル ２２ 半導体基板 ２４ ＬＯＣＯＳ ２６ アクティブ領域 ２８ ゲート酸化膜 ３０ ゲート電極 ３０ａ 高融点金属 ３２ サイドウォール ３４ ＬＤＤ ３５ 高濃度領域 ３６ Ｓ／Ｄ領域 ３８ 不純物導入領域 ４０ 第１金属配線層（金属配線層） ４２ 第１層間絶縁層 ４２ａ コンタクト孔 ４４ プラグ ４６ 主配線金属層 ４８ 反射防止膜 ５０ バリアメタル ５２ 第２層間絶縁層 ５４ レジスト（マスクパターン） ６０ ＴＥＯＳ絶縁膜

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メモリセルを構成するトランジスタのソ
   ース又はドレイン領域にコンタクト孔を介して接続させ
   る金属配線層を、トランジスタのチャネル方向両側に備
   えるとともに、 前記トランジスタのうち、特定のトランジスタのチャネ
   ル領域にプログラム用の不純物導入領域を有してなるイ
   オン注入プログラム方式のマスクＲＯＭにおいて、 前記金属配線層が、プログラム用のイオン注入から前記
   ソース又はドレイン領域を保護するための保護マスクと
   して、ソース又はドレイン領域側から、チャネル領域端
   と略同一あるいはチャネル領域内側に、それぞれ張り出
   して形成されていることを特徴とするマスクＲＯＭ。
2. 【請求項２】 前記コンタクト孔を４個のトランジスタ
   間で共有し、該４個のトランジスタのチャネル領域が、
   該共有コンタクト孔を中心に四方に配置してあることを
   特徴とする請求項１に記載のマスクＲＯＭ。
3. 【請求項３】 マスクＲＯＭのメモリセルを構成するト
   ランジスタを形成する工程と、 前記トランジスタのソース及びドレイン領域にコンタク
   ト孔を介して接続させる金属配線層を形成する工程と、 形成した前記金属配線層上に層間絶縁層を成膜して平坦
   化し、その後、プログラム用のマスクパターンを形成す
   る工程と、 形成した前記マスクパターンの開口部内の特定トランジ
   スタについて、そのチャネル領域に不純物を導入するプ
   ログラム用のイオン注入工程とを有するマスクＲＯＭの
   製造方法において、 前記金属配線層の形成工程では、少なくとも前記トラン
   ジスタのソース及びドレイン領域の上方に金属配線層を
   形成し、 前記プログラム用のイオン注入工程では、前記マスクパ
   ターンの開口部内に張り出す前記金属配線層の一部を、
   前記特定トランジスタのソース及びドレイン領域の保護
   マスクとして使用することを特徴とするマスクＲＯＭの
   製造方法。
4. 【請求項４】 マスクＲＯＭのメモリセルを構成するト
   ランジスタを形成する工程と、 前記トランジスタのソース及びドレイン領域にコンタク
   ト孔を介して接続させる金属配線層を形成する工程と、 プログラム用のマスクパターンを形成する工程と、 形成した前記マスクパターンの開口部内の特定トランジ
   スタについて、そのチャネル領域に不純物を導入するプ
   ログラム用のイオン注入工程とを有するマスクＲＯＭの
   製造方法において、 前記金属配線層の形成工程では、少なくとも前記トラン
   ジスタのソース及びドレイン領域の上方に金属配線層を
   形成し、 該金属配線層の形成工程後、前記マスクパターンの形成
   工程の前に、金属配線層のパターン形成による段差に沿
   ってＴＥＯＳ絶縁膜を成膜する工程を設けるとともに、 前記プログラム用のイオン注入工程では、前記マスクパ
   ターンの開口部内に表れる前記金属配線層の段差を利用
   して、前記不純物導入を該開口部内で選択的に行うこと
   を特徴とするマスクＲＯＭの製造方法。