JPH09116101A

JPH09116101A - 制御回路内蔵絶縁ゲート型半導体装置

Info

Publication number: JPH09116101A
Application number: JP27517195A
Authority: JP
Inventors: Mitsuzo Sakamoto; 光造坂本; Isao Yoshida; 功吉田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-10-24
Filing date: 1995-10-24
Publication date: 1997-05-02

Abstract

(57)【要約】【課題】スイッチング速度の向上、過電流保護動作時の
ゲート電流低減、過電流保護領域の面積低減を図った制
御回路内蔵絶縁ゲート型半導体装置を得る。【解決手段】パワーMOSFET４３のゲート９１とゲート端
子１１の間にMOSFET３０を接続し、MOSFET３０のゲート
とソース間にダイオード１４を、ドレインとゲート間に
抵抗１６を接続する。パワーMOSFETに大電流が流れると
MOSFET２１にも電流が流れ、MOSFET２１とカレントミラ
ー接続されたMOSFET３１がオンしてMOSFET３０のゲート
電圧をソースよりも低くするので、MOSFET３０のオン抵
抗が高くなる。これにより、パワーMOSFETのゲート９１
はドレイン電流が規定電流値以下になるように制御でき
る。パワーMOSFET４３をオンするときは、ゲート端子１
１の電圧が抵抗１６を介してMOSFET３０のゲートへ印加
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、パワーＭＯＳＦ
ＥＴやＩＧＢＴ(Insulated gate bipolar transistor)
等の絶縁ゲート型半導体装置に係り、特に、過電流保護
回路などの制御回路を同一チップ上に備えた制御回路内
蔵絶縁ゲート型半導体装置に関する。

【０００２】

【従来の技術】従来、この種の制御回路内蔵絶縁ゲート
型半導体装置としては、例えば信頼性向上のために特開
平７−５８２９３号公報に開示されるような同一チップ
上に過電流保護回路や過熱保護回路などの制御回路を内
蔵したパワーＭＯＳＦＥＴが知られている。この従来例
では外部ゲート端子と内部ゲート端子との間にゲート抵
抗を接続し、さらに内部ゲート端子と外部ソース端子と
の間にはパワーＭＯＳＦＥＴの遮断用ＭＯＳＦＥＴを接
続してある。チップ温度が規定温度以上に上昇した場合
には、遮断用ＭＯＳＦＥＴをオンさせて前記抵抗にゲー
ト電流を流すことにより、パワーＭＯＳＦＥＴが破壊す
る前にパワーＭＯＳＦＥＴのドレイン電流を制限させる
ことができる。しかし、パワーＭＯＳＦＥＴのゲートに
接続されるゲート抵抗の値は一定であるため、パワーＭ
ＯＳＦＥＴのスイッチング速度の改善に難点がある。こ
れは、パワーＭＯＳＦＥＴを高速にオンさせたい場合に
は充分にパワーＭＯＳＦＥＴのゲートを駆動できるよう
に上記ゲート抵抗の値は小さくしたいが、一方、高速に
オフしたい場合には外部ゲート端子から内部ゲート端子
に流入する電流を小さくしてパワーＭＯＳＦＥＴのゲー
ト電荷を放電させる割合を多くできるように上記ゲート
抵抗の値を大きくしたいという相反する条件を同時に満
足できないからである。

【０００３】これに対して、上記ゲート抵抗の代わりに
ＭＯＳＦＥＴを用いて高周波化を図った過熱保護回路内
蔵パワーＭＯＳＦＥＴの従来例が、特開平６−２４４４
１４号公報に開示されている。この従来例では、外部ゲ
ート端子と内部ゲート端子との間にゲート抵抗を使用す
る代りに、ボディの電位がソース端子電圧に固定されて
いるＭＯＳＦＥＴを使用している。

【０００４】

【発明が解決しようとする課題】しかしながら、前述し
た従来例の特開平６−２４４４１４号公報に開示される
ようにゲート抵抗の代りにＭＯＳＦＥＴを使用する場合
には、パワーＭＯＳＦＥＴを高速にオンさせるためにオ
ン抵抗の低いＭＯＳＦＥＴを使用したいが、オン抵抗の
低いＭＯＳＦＥＴを用いると素子サイズが大きくなる。
このため、パワーＭＯＳＦＥＴをオフする際に、低オン
抵抗のＭＯＳＦＥＴから供給されるゲート電流とパワー
ＭＯＳＦＥＴのゲート電荷を放電するための電流を流さ
なければならないＭＯＳＦＥＴすなわち遮断用ＭＯＳＦ
ＥＴのサイズも大きくなるという問題点がある。この場
合、保護回路が動作している間の遮断用ＭＯＳＦＥＴの
消費電力とゲート端子に接続する駆動回路から供給され
るゲート電流による消費電力も大きいという問題点があ
る。

【０００５】そこで、本発明の第１の目的は、保護回路
が動作した後のゲート電流が少ない制御回路内蔵絶縁ゲ
ート型半導体装置を提供することにある。また、本発明
の第２の目的は、保護回路の応答速度が速い制御回路内
蔵絶縁ゲート型半導体装置を提供することにある。更
に、本発明の第３の目的は、保護回路の占有面積が小さ
い制御回路内蔵絶縁ゲート型半導体装置を提供すること
にある。また更に、本発明の他の目的は、保護回路の精
度を向上した制御回路内蔵絶縁ゲート型半導体装置を提
供することにある。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る制御回路内蔵絶縁ゲート型半導体装
置は、図１に示すように、ドレイン端子１２とゲート端
子１１とソース端子１０を備えると共に、ドレインをド
レイン端子に接続しソースをソース端子に接続したパワ
ーＭＯＳＦＥＴ４３と、このパワーＭＯＳＦＥＴの動作
状態すなわちパワーＭＯＳＦＥＴの出力電流や温度を検
出するための状態検出ノード９３と、ドレインをゲート
端子に接続しソースをパワーＭＯＳＦＥＴのゲート９１
に接続した第１のＭＯＳＦＥＴ３０と、状態検出ノード
の電圧が増加したときに第１のＭＯＳＦＥＴのゲート電
圧をパワーＭＯＳＦＥＴのゲート電圧より低く制御する
ゲート制御手段とを少なくとも有することを特徴とする
ものである。

【０００７】更に具体的には、前記制御回路内蔵絶縁ゲ
ート型半導体装置において、前記ゲート制御手段は、第
１のＭＯＳＦＥＴのドレイン・ゲート間に接続した第１
の抵抗性素子、すなわち図１の場合で言えば、抵抗１６
と、第１のＭＯＳＦＥＴのゲート・ソース間に接続した
第１のダイオード１４（或いは、ダイオード接続したＭ
ＯＳＦＥＴなどからなる第２の抵抗性素子であってもよ
い）と、ドレインを第１のＭＯＳＦＥＴのゲート９２に
接続しゲートを状態検出ノード９３に接続しソースをソ
ース端子１０に接続した第２のＭＯＳＦＥＴ３１とから
構成する。

【０００８】或いは、前記ゲート制御手段は、図２に示
すように、第１のＭＯＳＦＥＴ３０のドレイン・ゲート
間に接続した第１の抵抗性素子１６と、ドレインを第１
のＭＯＳＦＥＴのゲート９２に接続しゲートを状態検出
ノード９３に接続しソースをソース端子１０に接続した
第２のＭＯＳＦＥＴ３１と、ゲートを状態検出ノードに
接続しソースを前記ソース端子に接続した第３のＭＯＳ
ＦＥＴ３２と、該第３のＭＯＳＦＥＴのドレインと前記
パワーＭＯＳＦＥＴのゲート９１の間に接続した第１の
ダイオード１４（または、ダイオード接続したＭＯＳＦ
ＥＴなどからなる第３の抵抗性素子であってもよい）と
から構成してもよい。

【０００９】或いは、前記ゲート制御手段は、図３に示
すように、ドレインを第１のＭＯＳＦＥＴ３０のドレイ
ンに接続しソースを第１のＭＯＳＦＥＴのゲート９２に
接続した第４のＭＯＳＦＥＴ３３と、第１のＭＯＳＦＥ
Ｔのゲート・ソース間に接続した第２のダイオード１４
ａと、ドレインを第４のＭＯＳＦＥＴのゲート９４に接
続しゲートを状態検出ノード９３に接続しソースをソー
ス端子１０に接続した第２のＭＯＳＦＥＴ３１と、第４
のＭＯＳＦＥＴのドレイン・ゲート間に接続した第１の
抵抗性素子１６と、第４のＭＯＳＦＥＴのゲート・ソー
ス間に接続した第３のダイオード１５（または、ダイオ
ード接続したＭＯＳＦＥＴなどからなる第４の抵抗性素
子であってもよい）とから構成することもできる。

【００１０】或いは、図４に示すように、前記ゲート制
御手段は、ドレインを第１のＭＯＳＦＥＴ３０のドレイ
ンに接続しソースを第１のＭＯＳＦＥＴのゲート９２に
接続した第４のＭＯＳＦＥＴ３３と、この第４のＭＯＳ
ＦＥＴのドレイン・ゲート間に接続した第１の抵抗性素
子１６と、第４のＭＯＳＦＥＴのゲート・ソース間に接
続した第２のダイオード１５（または、ダイオード接続
したＭＯＳＦＥＴなどからなる第４の抵抗性素子であっ
てもよい）と、ドレインを第４のＭＯＳＦＥＴのゲート
に接続しゲートを状態検出ノード９３に接続しソースを
ソース端子１０に接続した第２のＭＯＳＦＥＴ３１と、
ゲートを状態検出ノードに接続しソースをソース端子に
接続した第３のＭＯＳＦＥＴ３２と、この第３のＭＯＳ
ＦＥＴのドレインとパワーＭＯＳＦＥＴのゲート９１の
間に接続した第４のダイオード１４ｂとから構成しても
よい。

【００１１】また、図２や図４に示すように、前記第３
のＭＯＳＦＥＴ３２のゲートと状態検出ノード９３との
間に第１の抵抗２３を更に接続してもよい。更に、前記
第２のＭＯＳＦＥＴのゲート幅を前記第３のＭＯＳＦＥ
Ｔのゲート幅より長く設定すれば好適である。また、例
えば図１に示すように、前記ゲート端子１１とパワーＭ
ＯＳＦＥＴのゲート９１との間に第２の抵抗２２を更に
接続すれば好適である。

【００１２】また更に、前記制御回路内蔵絶縁ゲート型
半導体装置において、前記状態検出ノード９３からソー
ス端子１０に参照電流を流す参照電流供給手段をに設け
てもよい。この場合、前記参照電流供給手段は、例えば
図５に示すように、ゲート端子とソース端子の間に設け
た基準電流を流すための、第３の抵抗１７とダイオード
接続の第５のＭＯＳＦＥＴ３５の直列回路と、ゲートを
第５のＭＯＳＦＥＴのゲートに接続しソースを第５のＭ
ＯＳＦＥＴのソースに接続しドレインを状態検出ノード
９３に接続した参照電流を流すための第６のＭＯＳＦＥ
Ｔ３４とから構成することができる。

【００１３】また、前記参照電流供給手段は、例えば図
５に示すように、ゲート端子とソース端子の間に定電圧
回路４１を更に設け、この定電圧回路の定電圧出力ノー
ド９６に前記直列回路を接続すれば好適である。或い
は、前記参照電流供給手段は、例えば図６に示すよう
に、状態検出ノード９３とソース端子１０との間に設け
た第４の抵抗２４で構成してもよい。

【００１４】更に、例えば図７に示すように前記状態検
出ノード９３の電圧を増幅して第２のＭＯＳＦＥＴ３１
のゲートに印加するように構成した増幅回路４２を設け
ることができる。

【００１５】或いは、図２のように第２および第３のＭ
ＯＳＦＥＴ３１，３２を用いる場合には、状態検出ノー
ド９３の電圧を増幅して第２のＭＯＳＦＥＴ３１のゲー
ト、または第２及び第３のＭＯＳＦＥＴ３１，３２のゲ
ートに印加するように構成した増幅回路を設ければ好適
である。

【００１６】また、前記第１のＭＯＳＦＥＴ３０は、デ
プレッション型ＭＯＳＦＥＴを用いれば好適である。

【００１７】また更に、前述した目的を達成するために
本発明に係る制御回路内蔵絶縁ゲート型半導体装置は、
例えば図８に示すように、ドレイン端子１２とゲート端
子１１とソース端子１０を備えると共に、ドレインをド
レイン端子に接続したパワーＭＯＳＦＥＴ４３と、この
パワーＭＯＳＦＥＴの動作状態を検出するための状態検
出ノード９３と、ゲート端子とパワーＭＯＳＦＥＴのゲ
ート９１との間に接続した第２の抵抗２２と、ドレイン
をパワーＭＯＳＦＥＴのゲートに接続しソースをソース
端子に接続した第２のＭＯＳＦＥＴ３１と、状態検出ノ
ードの電圧を増幅して第２のＭＯＳＦＥＴのゲートに印
加するように構成した増幅回路４２とを少なくとも有す
ることを特徴とするものである。

【００１８】また、前記増幅回路は、例えば図７や図８
に示すように、第５の抵抗性素子１９と、ゲートを状態
検出ノード９３に接続しソースをソース端子１０に接続
しドレインを第５の抵抗性素子に接続した第７のＭＯＳ
ＦＥＴ３６と、第６の抵抗性素子２０と、ゲートを第７
のＭＯＳＦＥＴのドレインに接続しソースをソース端子
に接続しドレインを第６の抵抗性素子に接続した第８の
ＭＯＳＦＥＴ３７と、から構成すればよい。この場合、
前記第７のＭＯＳＦＥＴ３６のドレインとソース端子の
間に第１のキャパシタ４５を更に設けることができる。

【００１９】更に、前記第７のＭＯＳＦＥＴ３６のしき
い電圧を前記第２のＭＯＳＦＥＴ３１のしきい電圧より
高く設定すれば好適である。また、例えば図７や図８に
示すように、前記第８のＭＯＳＦＥＴ３７のゲート９７
とゲート端子１１との間に第５のダイオード５１を更に
設けてもよい。

【００２０】また、例えば図７や図８に示すように、ゲ
ート端子１１とソース端子１０の間に定電圧回路４１を
更に設け、この定電圧回路の定電圧出力ノード９６に前
記増幅回路４２を接続すれば好適である。

【００２１】前記いずれの制御回路内蔵絶縁ゲート型半
導体装置においても、例えば図１に示すように、ドレイ
ンとゲートをパワーＭＯＳＦＥＴのゲート９１に接続し
ソースをゲート端子１１に接続した第９のＭＯＳＦＥＴ
３８を更に設けることができる。

【００２２】また、例えば図１に示すように、前記パワ
ーＭＯＳＦＥＴ４３は、ゲートとドレインがそれぞれ共
通接続されソースが分離したメインパワーＭＯＳＦＥＴ
２５とセンスパワーＭＯＳＦＥＴ２６とからなり、メイ
ンパワーＭＯＳＦＥＴのソースをソース端子１０に接続
し、センスパワーＭＯＳＦＥＴのソースを状態検出ノー
ド９３に接続し、この状態検出ノードとソース端子との
間に状態検出素子を更に接続すれば好適である。この場
合、前記状態検出素子は電流検出素子であり、電流検出
素子はゲートとドレインを接続した第１０のＭＯＳＦＥ
Ｔ２１を用いることができる。

【００２３】また、例えば図１１に示すように、前記第
１のＭＯＳＦＥＴ３０のドレインとゲートの間に第６の
ダイオード５４を更に接続してもよい。更に、例えば図
１１に示すように、前記第１のＭＯＳＦＥＴ３０のゲー
トとソースの間に第２のキャパシタ４６を接続すれば好
適である。

【００２４】

【発明の実施の形態】本発明に係る制御回路内蔵絶縁ゲ
ート型半導体装置の好適な実施形態は、ドレイン端子と
ゲート端子とソース端子を備えると共に、絶縁ゲート型
パワー半導体素子としてパワーＭＯＳＦＥＴを用い、ド
レインをドレイン端子に接続しソースをソース端子に接
続した絶縁ゲート型パワー半導体素子と、このパワー半
導体素子の動作状態を検出するための状態検出ノード
と、ドレインをゲート端子に接続しソースをパワー半導
体素子のゲートに接続した第１のＭＯＳＦＥＴと、状態
検出ノードの電圧が増加したときに第１のＭＯＳＦＥＴ
のゲート電圧をパワー半導体素子のゲート電圧より低く
制御するゲート制御手段と、を少なくとも有することで
ある。

【００２５】このように構成される制御回路内蔵絶縁ゲ
ート型半導体装置において、絶縁ゲート型パワー半導体
素子の過電流を制限する場合には、上記ゲート制御手段
によりゲート端子とパワー半導体素子のゲート間にドレ
インとソースを接続した第１のＭＯＳＦＥＴのゲート電
圧をパワー半導体素子のゲート電圧より下げるように駆
動する。すなわち、パワー半導体素子の過電流を制限す
る場合にはゲート端子とパワー半導体素子のゲートとの
間の抵抗は大きくなる。このため、パワー半導体素子の
遮断に用いるＭＯＳＦＥＴのサイズを小さく、また保護
回路が動作した後のゲート電流を少なくできる。また、
ゲート端子とパワー半導体素子のゲートとの間の抵抗を
大きくしてから、パワー半導体素子のゲート電圧を下げ
るように制御することにより、遮断のための応答速度が
向上する。なお、ゲート制御手段はパワー半導体素子を
オンさせたい場合には、パワー半導体素子のゲートより
も高い電圧を第１のＭＯＳＦＥＴのゲートに印加するの
で、ゲート端子とパワー半導体素子のゲートとの間の抵
抗は小さくなる。

【００２６】図１に示した基本的な構成により、絶縁ゲ
ート型パワー半導体素子を遮断する場合の特長につい
て、以下簡単に説明する。ＭＯＳＦＥＴ３０にデプレッ
ション型ＭＯＳＦＥＴを使用した場合、ＭＯＳＦＥＴ３
１がオフの時にゲート端子１１に電圧が印加されると、
ＭＯＳＦＥＴ３０のゲート９２とソース９１の電圧はゲ
ート端子１１の電圧と等しくなる。このため、ＭＯＳＦ
ＥＴ３０のゲート・ソース間電圧Ｖ_GSは０Ｖである。

【００２７】ところで、ＭＯＳＦＥＴ３１をオンさせて
パワーＭＯＳＦＥＴのゲート９１の電圧を下げていく
と、ＭＯＳＦＥＴ３０の基板バイアス電圧が小さくなる
ため、ＭＯＳＦＥＴ３０のしきい電圧Ｖ_thは低下する。
このため、ＭＯＳＦＥＴ３０のゲート・ソース間電圧Ｖ
_GSが一定では、ＭＯＳＦＥＴ３０の実効的ゲート電圧Ｖ
_GS(eff)＝Ｖ_GS−Ｖ_thが高くなるためＭＯＳＦＥＴ３０
のオン抵抗は低減してしまう。そこで、ＭＯＳＦＥＴ３
０の実効的ゲート電圧Ｖ_GS(eff)＝Ｖ_GS−Ｖ_thを下げて
オン抵抗を高くするために、ＭＯＳＦＥＴ３０のゲート
・ソース間電圧Ｖ_GSをマイナスにすることが必要であ
る。

【００２８】本実施の形態によれば、ＭＯＳＦＥＴ３０
のゲート・ソース間に接続したダイオード１４により、
遮断用ＭＯＳＦＥＴ３１がオンした場合にＭＯＳＦＥＴ
３０のゲート９２のゲート・ソース間電圧をマイナスに
できる。すなわち、ＭＯＳＦＥＴ３０のゲート９２の電
圧をソース電圧（すなわち、パワーＭＯＳＦＥＴのゲー
ト９１の電圧）よりも低くすることができる。このた
め、ＭＯＳＦＥＴ３０のしきい電圧が基板バイアスの低
減により低下するにもかかわらず、実効的ゲート電圧を
下げることが可能となるため、ＭＯＳＦＥＴ３０のオン
抵抗を高くすることができる。

【００２９】このようにＭＯＳＦＥＴ３０のオン抵抗を
高くすることにより、パワーＭＯＳＦＥＴ４３の遮断用
ＭＯＳＦＥＴ３１を動作させた場合に、ゲート端子１１
から遮断用ＭＯＳＦＥＴ３１に流れ込む電流が減り、パ
ワーＭＯＳＦＥＴ４３のゲート電荷を放電するために使
われる電流の割合が高くなる。すなわち、ＭＯＳＦＥＴ
３０のオン抵抗が高くなれば、同じ電流能力の遮断用Ｍ
ＯＳＦＥＴ３１を用いてもパワーＭＯＳＦＥＴ４３のゲ
ート電荷を多く放電できるので速く遮断することができ
る。見方を変えれば、電流能力の低い遮断用ＭＯＳＦＥ
Ｔ（すなわち、ゲート幅が短く面積の小さなＭＯＳＦＥ
Ｔ）を用いることにより、パワーＭＯＳＦＥＴ４３を遮
断するために要する時間を変えないで、遮断用ＭＯＳＦ
ＥＴ３１の占有面積を低減することができる。

【００３０】また、ＭＯＳＦＥＴ３０のオン抵抗を高く
することにより、過電流保護や過熱保護を行うとき、す
なわち遮断用ＭＯＳＦＥＴ３１をオンさせてパワーＭＯ
ＳＦＥＴ４３をオフさせるときに、ゲート端子１１とパ
ワーＭＯＳＦＥＴのゲート９１との間の電圧降下が大き
くなる。このため、ゲート端子１１に流れるゲート電流
は小さくてもパワーＭＯＳＦＥＴのゲート９１の電圧を
下げて保護動作を行える。従って、ゲート端子１１に接
続するゲート駆動回路の消費電力とＭＯＳＦＥＴ３１の
消費電力を低減できる。

【００３１】なお、過電流保護や過熱保護を働かせる場
合、すなわちゲート端子１１に電圧が印加されていると
きにパワーＭＯＳＦＥＴ４３を遮断させる場合、上記第
１のＭＯＳＦＥＴであるＭＯＳＦＥＴ３０のゲート９２
の電圧を立ち下げた状態で、パワーＭＯＳＦＥＴのゲー
ト９１の電圧を立ち下げてＭＯＳＦＥＴ３０のオン抵抗
を高くできれば都合がよい。このように動作タイミング
を調整できる基本構成が、図２に示した構成である。詳
細については、実施例２で後述する。

【００３２】

【実施例】次に、本発明に係る制御回路内蔵絶縁ゲート
型半導体装置の具体的な実施例につき、添付図面を参照
しながら以下詳細に説明する。

【００３３】＜実施例１＞図１は、本発明に係る制御回
路内蔵絶縁ゲート型半導体装置の第１の実施例を示す回
路図であり、参照符号１０をソース端子、１１をゲート
端子、１２をドレイン端子とする制御回路内蔵パワーＭ
ＯＳＦＥＴである。パワーＭＯＳＦＥＴ４３は、ドレイ
ンとゲートを共有するメイン用パワーＭＯＳＦＥＴ２５
とセンス用パワーＭＯＳＦＥＴ２６で構成される。セン
ス用パワーＭＯＳＦＥＴ２６にはメイン用パワーＭＯＳ
ＦＥＴ２５のドレイン電流の約１／１０００のドレイン
電流が流れ、この電流がドレインとゲートを接続したＭ
ＯＳＦＥＴ２１に流れる。ここで、ＭＯＳＦＥＴ２１は
状態検出素子（本実施例では電流検出素子として動作す
る）で、ノード９３は状態検出ノードである。遮断用Ｍ
ＯＳＦＥＴ３１はＭＯＳＦＥＴ２１とカレントミラー接
続されており、更にこのＭＯＳＦＥＴ３１のドレイン
は、ゲート端子１１とパワーＭＯＳＦＥＴ４３のゲート
９１間にドレインとソースが接続されたＭＯＳＦＥＴ３
０のゲートに接続してある。また、パワーＭＯＳＦＥＴ
４３のゲート９１とＭＯＳＦＥＴ３０のゲート９２の間
には２つのダイオードを逆方向に直列接続した一対のダ
イオード１４を接続し、ＭＯＳＦＥＴ３０のドレイン・
ゲート間には抵抗１６を接続してある。ＭＯＳＦＥＴ３
０のボディは、ソース端子１０に接続されている。

【００３４】本実施例では、ゲート端子１１に電圧が印
加されると抵抗１６に流れる電流によりＭＯＳＦＥＴ３
０がオンするため、パワーＭＯＳＦＥＴ４３がオンす
る。ここでＭＯＳＦＥＴ３０をデプレッション型にする
ことにより、基板バイアス効果によりしきい電圧の上昇
があってもゲート端子１１に正の電圧を印加したときに
ＭＯＳＦＥＴ３０のオン抵抗が下がるため、パワーＭＯ
ＳＦＥＴ４３を高周波駆動できるという効果がある。し
かしながら、パワーＭＯＳＦＥＴ４３に過電流が流れる
とＭＯＳＦＥＴ２１に電流が流れ、これとカレントミラ
ー接続されたＭＯＳＦＥＴ３１にドレイン電流が流れ
る。これによりパワーＭＯＳＦＥＴのドレイン電流が規
定電流以下になるようにＭＯＳＦＥＴ３０のゲート９２
の電圧とパワーＭＯＳＦＥＴ４３のゲート９１の電圧が
共に低下する。ここで、パワーＭＯＳＦＥＴ４３のゲー
ト９１（ＭＯＳＦＥＴ３０のソースでもある）とＭＯＳ
ＦＥＴ３０のゲート９２の間には上記一対のダイオード
１４を接続し、パワーＭＯＳＦＥＴ４３のゲート９１よ
りＭＯＳＦＥＴ３０のゲート９２の方が３Ｖ程度低くな
るように駆動する。従って、ＭＯＳＦＥＴ３０をデプレ
ッション型にしてもゲート端子１１とパワーＭＯＳＦＥ
Ｔのゲート９１の間の抵抗を高くできるため、過電流保
護回路が働いた場合のゲート電流を抑さえることが可能
である。更に、パワーＭＯＳＦＥＴ４３のゲート電圧が
下がり始める時期を、ＭＯＳＦＥＴ３０のオン抵抗が高
くなった後であるように駆動できるため、過電流保護動
作の応答速度が速くなると共に、ゲート電流も小さくで
きるのでパワーＭＯＳＦＥＴ４３の遮断時にこのゲート
電流を引き抜くＭＯＳＦＥＴ３１のゲート幅を小さくで
き、その分チップ面積の低減が図れるという効果があ
る。

【００３５】また、本実施例では一対のダイオード１４
の一方はアノードをＭＯＳＦＥＴ３０のゲート側に接続
し、カソードをＭＯＳＦＥＴ３０のソース側に接続した
耐圧が約３Ｖのダイオードであり、他方のダイオードは
アノードをＭＯＳＦＥＴ３０のソース側に接続し、カソ
ードをＭＯＳＦＥＴ３０のゲート側に接続してある。こ
れにより、ゲート端子１１が上昇するときＭＯＳＦＥＴ
３０のゲート９２の電圧が上がりやすくなり、ＭＯＳＦ
ＥＴ３０がオンしやすくなる。なお、ここでダイオード
１４はアノードをＭＯＳＦＥＴ３０のソース側に接続
し、カソードをＭＯＳＦＥＴ３０のゲート側に接続した
多段で直列のダイオードを用いてノード９２とノード９
１の電圧を確保し、ＭＯＳＦＥＴ３０のゲートにＭＯＳ
ＦＥＴ３０のソースより低い電圧が印加されるようにし
てもよい。ここで、ＭＯＳＦＥＴ３１はＭＯＳＦＥＴ２
１よりしきい電圧を高くすることにより、ドレイン電流
が高いときのみパワーＭＯＳＦＥＴ４３のゲート電圧を
下げて保護回路を働かせるようにし、ドレイン電流が低
いときには保護回路を働かせないようにして、パワーＭ
ＯＳＦＥＴ４３のオン抵抗が高くなるのを防止すること
が望ましい。

【００３６】また、過電流保護回路用の状態検出素子２
１として本実施例のようにドレインとゲートを接続した
ＭＯＳＦＥＴを用い、これと遮断用ＭＯＳＦＥＴ３１を
カレントミラー接続した場合には、温度変化によるしき
い電圧変動や相互コンダクタンス変動により過電流保護
が働く電流レベルの変動を抑さえることができるため、
保護回路の精度を向上できるという効果がある。しか
し、この効果を期待しない場合には状態検出素子２１は
抵抗やダイオードであっても構わない。

【００３７】また、ゲートとドレインをパワーＭＯＳＦ
ＥＴ４３のゲート９１に接続しソースをゲート端子１１
に接続しボディをソース端子に接続したＭＯＳＦＥＴ３
８は、ゲート端子１１の電圧を下げてパワーＭＯＳＦＥ
Ｔ４３を高速に遮断するために追加してあり、デプレッ
ション型ＭＯＳＦＥＴであってもよい。ゲート端子１１
とパワーＭＯＳＦＥＴ４３のゲート９１との間に接続し
た抵抗２２は、定常状態においてゲート端子１１の電圧
とパワーＭＯＳＦＥＴ４３のゲート電圧を等しくさせる
ことにより、オン抵抗の低減とパワーＭＯＳＦＥＴの遮
断を確実に達成するために設けてある。

【００３８】なお、抵抗１６は抵抗性素子であればよい
のであって、例えばゲートとソースを接続したデプレッ
ション型ＭＯＳＦＥＴを用いてもよい。更に、本実施例
では、センス用パワーＭＯＳＦＥＴ２６とメイン用パワ
ーＭＯＳＦＥＴ２５からなるパワーＭＯＳＦＥＴ４３を
用いたが、メイン用パワーＭＯＳＦＥＴ２５だけで構成
したものを用いてもよい。その場合、メイン用パワーＭ
ＯＳＦＥＴ２５のソースに状態検出素子を設ければよ
い。

【００３９】＜実施例２＞図２は、本発明に係る制御回
路内蔵絶縁ゲート型半導体装置の第２の実施例を示す回
路図である。尚、説明の便宜上、図２において実施例１
の図１に示した構成部分と同一部分については、同一の
参照符号を付してその詳細な説明は省略する。すなわ
ち、本実施例の場合にはＭＯＳＦＥＴ３０を遮断するた
めにＭＯＳＦＥＴ３１とＭＯＳＦＥＴ３２の二つのＭＯ
ＳＦＥＴを用いている点と、抵抗２３をＭＯＳＦＥＴ３
２のゲートと電流検出ノード９３の間に挿入している点
が、実施例１と相違する。

【００４０】ＭＯＳＦＥＴ３０の遮断用にＭＯＳＦＥＴ
３１，３２を用いる構成としたことにより、ＭＯＳＦＥ
Ｔ３０のゲート９２とパワーＭＯＳＦＥＴのゲート９１
の制御に関して自由度を高められる。すなわち、ＭＯＳ
ＦＥＴ３１だけの場合よりも、ＭＯＳＦＥＴ３１，３２
によりＭＯＳＦＥＴ３０とパワーＭＯＳＦＥＴ４３の各
ゲートを別々に駆動する方が、それぞれのゲート９１，
９２の動作タイミングを設定する自由度が増すので、過
電流保護動作が開始する際の、パワーＭＯＳＦＥＴ４３
のゲート電圧が下がり始める時期を最適化できる。本実
施例では、抵抗２３を挿入したことにより、ＭＯＳＦＥ
Ｔ３０のオン抵抗が高くなってからパワーＭＯＳＦＥＴ
４３のゲート９１を立ち下げられる。このため、過渡的
なゲート電流を低減できる。

【００４１】その他の点では、過電流保護が働いている
ときのゲート電流低減、過電流保護の応答速度の向上、
遮断用ＭＯＳＦＥＴ３１のゲート幅縮小によるチップ面
積低減、過電流保護回路の電流設定精度の向上等は、図
１に示した実施例１とほぼ同じである。

【００４２】＜実施例３＞図３は、本発明に係る制御回
路内蔵絶縁ゲート型半導体装置の第３の実施例を示す回
路図である。尚、説明の便宜上、図３において実施例１
の図１に示した構成部分と同一部分については、同一の
参照符号を付してその詳細な説明は省略する。すなわ
ち、本実施例の場合にはＭＯＳＦＥＴ３０のドレイン・
ゲート間にＭＯＳＦＥＴ３０よりゲート幅が短くゲート
容量が小さいデプレッション型のＭＯＳＦＥＴ３３と、
ＭＯＳＦＥＴ３０のソース・ゲート間にダイオード１４
ａと、ＭＯＳＦＥＴ３０のゲートとＭＯＳＦＥＴ３１の
ドレイン間にダイオード１５を設けている点が、実施例
１と相違する。ここで、ＭＯＳＦＥＴ３３は、ドレイン
をゲート端子１１に接続し、ゲートをＭＯＳＦＥＴ３１
のドレインに接続し、ボディをソース端子１０に接続
し、ドレイン・ゲート間には抵抗１６を接続してある。
ダイオード１４ａ及び１５は、ＭＯＳＦＥＴ３０とＭＯ
ＳＦＥＴ３３のゲートにそれぞれのソース電圧よりも約
１Ｖ程度低い電圧（以下、このソース電圧を基準にして
ゲートに印加するソース電圧よりも低い電圧を、負電圧
もしくは負ゲート電圧と称する）を印加するために、パ
ワーＭＯＳＦＥＴ４３のゲート側にカソードを接続し、
ＭＯＳＦＥＴ３１のドレイン側にアノードを接続してい
る。なお、さらに絶対値の高い負のゲート電圧を各々の
ＭＯＳＦＥＴ３０，３３に印加したい場合には実施例１
のダイオード１４のように逆接続同士のダイオードを用
いることも可能である。

【００４３】本実施例ではＭＯＳＦＥＴ３０のドレイン
・ゲート間にはゲート幅が短くゲート容量が小さいデプ
レッション型のＭＯＳＦＥＴ３３と抵抗１６からなる増
幅段を設けてあるため、抵抗１６の値が図１の場合と同
じ値であっても、ＭＯＳＦＥＴ３０をオンさせる速度が
速くなるという効果がある。また、遮断用ＭＯＳＦＥＴ
３１が動作してＭＯＳＦＥＴ３０をオフさせるときに
は、ＭＯＳＦＥＴ３３のゲートに負電圧が印加されオン
抵抗が増加するので、ゲート端子１１の電流は図１の場
合とほとんど同じであり増加しない。一方、ＭＯＳＦＥ
Ｔ３３のオン抵抗を図１の実施例１の場合と同じ抵抗値
に設定した場合には、本実施例の抵抗１６の値は高抵抗
にできるので、ＭＯＳＦＥＴ３０をオンさせる速度は図
１の場合と同じであるが、遮断用ＭＯＳＦＥＴ３１が動
作してＭＯＳＦＥＴ３０をオフさせるときには、図１の
場合よりも抵抗１６が高抵抗であるためゲート端子１１
の電流を小さくできる。

【００４４】なお、本実施例ではＭＯＳＦＥＴ３３とし
て基板バイアス効果によりしきい電圧が増加してもオン
抵抗が下げやすいデプレッション型ＭＯＳＦＥＴを使用
しているが、上述したように負ゲート電圧を印加できる
ため過電流保護回路が動作しているときのゲート電流は
抑さえることができる。

【００４５】その他の点では、過電流保護が働いている
ときのゲート電流低減、過電流保護の応答速度の向上、
遮断用ＭＯＳＦＥＴ３１のゲート幅縮小によるチップ面
積低減、過電流保護回路の電流設定精度の向上等は、図
１に示した実施例１とほぼ同じである。

【００４６】＜実施例４＞図４は、本発明に係る制御回
路内蔵絶縁ゲート型半導体装置の第４の実施例を示す回
路図である。尚、説明の便宜上、図４において実施例３
の図３に示した構成部分と同一部分については、同一の
参照符号を付してその詳細な説明は省略する。すなわ
ち、パワーＭＯＳＦＥＴ４３を遮断するためにＭＯＳＦ
ＥＴ３１とＭＯＳＦＥＴ３２の二つのＭＯＳＦＥＴを用
いている点と、ＭＯＳＦＥＴ３０のソースとＭＯＳＦＥ
Ｔ３２のドレイン間にダイオード１４ｂおよびＭＯＳＦ
ＥＴ２１のゲートと電流検出ノード９３の間に抵抗２３
を設けている点とが、実施例３と相違する。

【００４７】ＭＯＳＦＥＴ３０の遮断用にＭＯＳＦＥＴ
３１，３２を用いる構成としたことにより、ＭＯＳＦＥ
Ｔ３０のゲート９２とパワーＭＯＳＦＥＴのゲート９１
の制御に関して自由度を高められる。すなわち、ＭＯＳ
ＦＥＴ３１だけの場合よりも、ＭＯＳＦＥＴ３１，３２
によりＭＯＳＦＥＴ３０とパワーＭＯＳＦＥＴ４３の各
ゲートを別々に駆動する方が、それぞれのゲート９１，
９２の動作タイミングを設定する自由度が増すので、過
電流保護動作が開始する際の、パワーＭＯＳＦＥＴ４３
のゲート電圧が下がり始める時期や過渡的なゲート電流
値を改善できる。また、抵抗２３を挿入することによ
り、ＭＯＳＦＥＴ３２よりＭＯＳＦＥＴ３１の方を、速
くオンしやすく設定できる。

【００４８】なお、ダイオード１４ｂは、ＭＯＳＦＥＴ
３２がオンしたときにＭＯＳＦＥＴ３０のソースの電圧
をソース端子１０よりも低くして、ＭＯＳＦＥＴ３０の
ソースの電圧をＭＯＳＦＥＴ３０のゲート電圧よりも低
くするために設けたものであり、３Ｖ程度の耐圧を有す
るものを用いればよい。ダイオード１４ｂと同じ電圧降
下が得られれば、図１の逆接続同士のダイオード１４或
いは図３の直列接続のダイオード１４ａのような構成の
ものを用いてもよいが、占有面積が増加する難点がある
ので、面積低減には本実施例のように構成するのがよ
い。

【００４９】その他の点では、過電流保護が働いている
ときのゲート電流低減、過電流保護の応答速度の向上、
遮断用ＭＯＳＦＥＴ３１のゲート幅縮小によるチップ面
積低減、過電流保護回路の電流設定精度の向上等は、図
１に示した実施例１および図３に示した実施例３とほぼ
同じである。

【００５０】＜実施例５＞図５は、本発明に係る制御回
路内蔵絶縁ゲート型半導体装置の第５の実施例を示す回
路図である。尚、説明の便宜上、図５において実施例１
の図１と同一構成部分については、同一の参照符号を付
してその詳細な説明は省略する。すなわち、本実施例で
は参照電流供給回路４０と定電圧回路４１とを設けてい
る点が実施例１と相違する。ここで、参照電流供給回路
４０は電流検出ノード９３とソース端子１０との間に参
照電流を流す経路を作るために設けてあり、抵抗１７と
ＭＯＳＦＥＴ３４とＭＯＳＦＥＴ３５から構成される。
基準電流が流れるＭＯＳＦＥＴ３５と、参照電流が流れ
るＭＯＳＦＥＴ３４とはカレントミラー接続してあるの
で、参照電流は基準電流と同じ大きさである。基準電流
は、抵抗性素子（本実施例ではデプレッション型ＭＯＳ
ＦＥＴを用いている）１８とダイオード１３からなる定
電圧回路４１の定電圧出力ノード９６から抵抗１７を介
して供給される。従って、基準電流としては定電圧出力
ノード９６の電圧からＭＯＳＦＥＴ３５のしきい電圧を
差し引いた電圧を抵抗１７で割った電流が流れる。尚、
ＭＯＳＦＥＴ３５のゲートとドレインが接続されたノー
ド９５は、ＭＯＳＦＥＴ３４のゲートに接続されてい
る。

【００５１】このように構成することにより、センス用
パワーＭＯＳＦＥＴ２６のソース電流がＭＯＳＦＥＴ３
４に流れる参照電流より小さい間は電流検出ノード９３
の電位はソース端子１０の電位とほとんど同じになりＭ
ＯＳＦＥＴ３１はオンしないで、参照電流より大きくな
ると電流検出ノード９３の電位が上昇してＭＯＳＦＥＴ
３１がオンし、過電流保護が動作し始める。すなわち、
過電流保護の動作開始点を参照電流供給回路４０により
所望の値に設定することができる。更に、参照電流供給
回路を温度依存性の少ない構成にすれば、温度変動に対
しても安定な過電流保護を容易に実現することができ
る。なお、本実施例ではＭＯＳＦＥＴ１８は定電流特性
を向上するためにゲートとソースを接続したデプレッシ
ョン型ＭＯＳＦＥＴを用いているが、通常の抵抗を用い
ても同様な効果が得られる。

【００５２】その他の点では、過電流保護が働いている
ときのゲート電流低減、過電流保護の応答速度の向上、
遮断用ＭＯＳＦＥＴ３１のゲート幅縮小によるチップ面
積低減、過電流保護回路の電流設定精度の向上等は、図
１に示した実施例１とほぼ同じである。

【００５３】＜実施例６＞図６は、本発明に係る制御回
路内蔵絶縁ゲート型半導体装置の第６の実施例を示す回
路図である。尚、説明の便宜上、図６において実施例１
の図１に示した構成部分と同一部分については、同一の
参照符号を付してその詳細な説明は省略する。すなわ
ち、本実施例では電流検出ノード９３とソース端子１０
との間に抵抗２４を設けている点が実施例１と相違す
る。ここで、抵抗２４は参照電流を流す経路を作るため
に設けてある。

【００５４】このように構成することにより、本実施例
の場合には抵抗２４を流れる参照電流の定電流特性は実
施例５のように基準電流回路４０を用いた場合に比べて
悪いが、簡単な構成でセンス用パワーＭＯＳＦＥＴ２６
のソース電流が小さい間はＭＯＳＦＥＴ３１がオンする
ことを防ぐため、パワーＭＯＳＦＥＴ４３のオン抵抗が
増加するのを防止することができる。

【００５５】その他の点では、過電流保護が働いている
ときのゲート電流低減、過電流保護の応答速度の向上、
遮断用ＭＯＳＦＥＴ３１のゲート幅縮小によるチップ面
積低減、過電流保護回路の電流設定精度の向上等は図１
に示した実施例１とほぼ同じである。

【００５６】＜実施例７＞図７は、本発明に係る制御回
路内蔵絶縁ゲート型半導体装置の第８の実施例を示す回
路図である。尚、説明の便宜上、図７において実施例５
の図５に示した構成部分と同一部分については、同一の
参照符号を付してその詳細な説明は省略する。すなわ
ち、本実施例では、基準電流回路４０の代りに電圧増幅
回路４２を設け、電流検出ノード９３の電圧を電圧増幅
回路４２により増幅した後に、パワーＭＯＳＦＥＴ４３
の遮断用ＭＯＳＦＥＴ３１のゲートに印加するように構
成している点が実施例５と相違する。ここで、電圧増幅
回路４２は、ゲートとソースを接続したデプレッション
型のＭＯＳＦＥＴ１９と２０、キャパシタ４５、ダイオ
ード５１、ＭＯＳＦＥＴ３６，３７から構成される。Ｍ
ＯＳＦＥＴ１９，２０のドレインは定電圧出力ノード９
６に接続され、ＭＯＳＦＥＴ１９のソースはダイオード
５１を介してノード９７においてＭＯＳＦＥＴ３６のド
レインとＭＯＳＦＥＴ３７のゲートに接続され、更にノ
ード９７はキャパシタ４５を介してソース端子１０に接
続されている。ＭＯＳＦＥＴ２０のソースは、ノード９
８においてＭＯＳＦＥＴ３７のドレインとＭＯＳＦＥＴ
３１のゲートに接続される。

【００５７】ところで、電流検出ノード９３の電圧はメ
イン用パワーＭＯＳＦＥＴ２５とセンス用パワーＭＯＳ
ＦＥＴ２６の電流比がずれないようにできるだけ低い値
にしたいが、その場合にはＭＯＳＦＥＴ３１のゲート電
圧が高くならないため電流駆動能力が低くなる難点があ
る。そこで、図６までに示した実施例では、過電流保護
動作を高速に行なうときにはＭＯＳＦＥＴ３１のゲート
幅を長く（すなわち、電流駆動能力を大きく）する必要
があった。

【００５８】これに対して本実施例の場合には、電流検
出ノード９３の電圧を、電圧増幅回路４２により増幅し
た後にパワーＭＯＳＦＥＴ４３の遮断用ＭＯＳＦＥＴ３
１のゲートに印加するように構成することにより、ＭＯ
ＳＦＥＴ３１のゲート幅を短くしても高速にパワーＭＯ
ＳＦＥＴの過電流保護が実現できる。

【００５９】なお、キャパシタ４５はＭＯＳＦＥＴ３７
のゲート電圧上昇速度を遅くすることにより、また、ダ
イオード５１はＭＯＳＦＥＴ３７よりＭＯＳＦＥＴ３１
の方が低いゲート端子電圧でオンさせるように働くこと
により、過電流保護回路が動作可能な状態になるまでパ
ワーＭＯＳＦＥＴ４３がオンにならないようにする。こ
れにより、信頼度の向上が図れる。なお、このような動
作はＭＯＳＦＥＴ３１のしきい電圧よりＭＯＳＦＥＴ３
７のしきい電圧を高くすることによっても達成できる。
本実施例では電圧増幅回路４２に流れる電流と電圧利得
を高めるためにＭＯＳＦＥＴ１９とＭＯＳＦＥＴ２０に
ゲートとソースを接続したデプレッション型ＭＯＳＦＥ
Ｔを用いているが、通常の抵抗を用いても同様な効果が
得られることは勿論である。

【００６０】その他の点では、過電流保護が働いている
ときのゲート電流低減、過電流保護の応答速度の向上、
遮断用ＭＯＳＦＥＴ３１のゲート幅縮小によるチップ面
積低減、過電流保護回路の電流設定精度の向上等は図１
に示した実施例１とほぼ同じである。

【００６１】＜実施例８＞図８は、本発明に係る制御回
路内蔵絶縁ゲート型半導体装置の第８の実施例を示す回
路図である。尚、説明の便宜上、図８において実施例７
の図７に示した構成部分と同一部分については、同一の
参照符号を付してその詳細な説明は省略する。すなわ
ち、本実施例ではゲート端子１１とパワーＭＯＳＦＥＴ
のゲート９１の間に、ＭＯＳＦＥＴ３０、抵抗１６、ダ
イオード１４等からなる回路を用いずに抵抗２２のみを
使用している点が相違する。

【００６２】このように構成することにより、本実施例
の場合には過電流保護が働いているときのゲート電流低
減効果は得られないが、実施例７の説明でも述べたよう
に、電流検出ノード９３の電圧を電圧増幅回路４２によ
り増幅した後にパワーＭＯＳＦＥＴの遮断用ＭＯＳＦＥ
Ｔ３１のゲートに電圧を印加しているため、他の実施例
におけるＭＯＳＦＥＴ３０のような可変抵抗素子を用い
なくてもＭＯＳＦＥＴ３１のゲート幅が短く、素子サイ
ズが小さいままで高速にパワーＭＯＳＦＥＴ４３の過電
流保護が実現できる。

【００６３】本実施例の場合には、可変抵抗素子として
働くＭＯＳＦＥＴ３０を使用してないため過電流保護が
働いているときのゲート電流低減と過電流保護の応答速
度の向上はないが、遮断用ＭＯＳＦＥＴ３１のゲート幅
縮小によるチップ面積低減、過電流保護回路の電流設定
精度の向上等は図１に示した実施例１とほぼ同じであ
る。

【００６４】＜実施例９＞図９は、本発明に係る制御回
路内蔵絶縁ゲート型半導体装置の第９の実施例を示す回
路図である。尚、説明の便宜上、図９において実施例３
の図３に示した構成部分と同一部分については、同一の
参照符号を付してその詳細な説明は省略する。すなわ
ち、本実施例では図３に示したダイオード１４ａ、１５
の代わりに抵抗５５、５６を用いている点が実施例３と
相違する。

【００６５】実施例３の図３において、ダイオード１４
とダイオード１５はＭＯＳＦＥＴ３０とＭＯＳＦＥＴ３
３のゲートを負電圧、すなわち、それぞれのソース電圧
より低い電圧にすることが目的であるため、各々抵抗５
５，５６を用いてもほぼ同様の効果が得られる。同様に
他の実施例の中で示したダイオード１４，１４ｂ、ダイ
オード１５も抵抗に置き換えることが可能である。

【００６６】その他の点では、過電流保護が働いている
ときのゲート電流低減、過電流保護の応答速度の向上、
遮断用ＭＯＳＦＥＴ３１のゲート幅縮小によるチップ面
積低減、過電流保護回路の電流設定精度の向上等は図３
に示した実施例３とほぼ同じである。

【００６７】＜実施例１０＞図１０は、本発明に係る制
御回路内蔵絶縁ゲート型半導体装置の第１０の実施例を
示す回路図である。尚、説明の便宜上、図１０において
実施例１の図１と同一部分については、同一の参照符号
を付してその詳細は省略する。すなわち、本実施例では
定電圧回路４１と過熱保護回路４７を設けている点が実
施例１と相違する。ここで定電圧回路４１は、ダイオー
ド１３とゲート・ソースが接続されたデプレッション型
ＭＯＳＦＥＴ１８との直列回路から構成されゲート端子
１１とソース端子１０間に挿入される。過熱保護回路４
７は、ダイオード５２，５３と抵抗５５，５６とＭＯＳ
ＦＥＴ５８とから構成される。定電圧回路４１の出力ノ
ード９６の電圧を、過熱保護回路４７のダイオード５２
と抵抗５５で分圧し、この分圧された電圧が過熱保護回
路４７の状態検出ノード９９に印加される。温度検出
は、ダイオード５２の順方向電圧が温度の上昇と共に低
下することを利用して行う。状態検出ノード９９の電圧
がＭＯＳＦＥＴ５８のしきい電圧より高くなると、ＭＯ
ＳＦＥＴ５８がオンしてパワーＭＯＳＦＥＴ４３のドレ
イン電流を制限することにより、パワーＭＯＳＦＥＴの
温度上昇が抑さえられる。ここでダイオード５３は、Ｍ
ＯＳＦＥＴ５８がオフ状態のときに、すなわち許容温度
内でパワーＭＯＳＦＥＴ４３が動作しているときに、Ｍ
ＯＳＦＥＴ３０のオン抵抗を低くするためにゲート９２
を抵抗１６を介して定電圧出力ノード９６の電圧より高
い電圧で駆動できるようにするために設けてある。

【００６８】本実施例の場合には過熱保護の他に、実施
例１の場合と同様に、状態検出ノード９３に接続された
ＭＯＳＦＥＴ２１で過電流が検出されてＭＯＳＦＥＴ３
１がオンすることにより過電流保護が働く。本実施例に
おいても、過熱保護が働いているときのゲート電流低
減、過熱保護の応答速度の向上、遮断用ＭＯＳＦＥＴ３
１のゲート幅縮小によるチップ面積低減、過熱保護回路
の設定温度精度の向上等は、図１に示した実施例１で示
した過電流保護回路に関するものとほぼ同じである。

【００６９】＜実施例１１＞図１１は、本発明に係る制
御回路内蔵絶縁ゲート型半導体装置の第１１の実施例を
示す回路図である。尚、説明の便宜上、図１１において
実施例１の図１に示した構成部分と同一部分について
は、同一の参照符号を付してその詳細な説明は省略す
る。すなわち、本実施例ではＭＯＳＦＥＴ３０のドレイ
ンとゲートの間に抵抗１６と直列にダイオード５４を接
続し、ＭＯＳＦＥＴ３０のゲートとソースの間にダイオ
ード１４と並列、かつ、抵抗１６と直列にキャパシタ４
６を接続している点が実施例１と相違する。

【００７０】このように構成することにより、ゲート端
子１１に電圧を印加した場合に、ＭＯＳＦＥＴ３０のゲ
ート電圧はブートストラップ回路の原理により他の実施
例の場合に比べ高く成りやすくなっている。このため、
ＭＯＳＦＥＴ３０のオン抵抗低減効果は増加し、さらな
る高周波化が図れる。

【００７１】その他の点では、過電流保護が働いている
ときのゲート電流低減、過電流保護の応答速度の向上、
遮断用ＭＯＳＦＥＴ３１のゲート幅縮小によるチップ面
積低減、過電流保護回路の電流設定精度の向上等は、図
１に示した実施例１とほぼ同じである。

【００７２】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定するものではなく、
例えば、ｎチャネルの絶縁ゲート型ＭＯＳＦＥＴとして
説明したがｐチャネルを用いてもよく、或いは本発明の
効果を高めるために個々の実施例の組み合わせを行なっ
ても構わないし、パワーＭＯＳＦＥＴの代わりに絶縁ゲ
ート型バイポーラトランジスタに適用しても同様の効果
が得られ、本発明の精神を逸脱しない範囲内において種
々の設計変更をなし得ることは勿論である。

【００７３】

【発明の効果】前述した実施例から明らかなように、本
発明によればゲート電流が小さく、保護回路の応答速度
が速く、保護回路の精度が高く、保護回路の占有面積が
小さい保護回路を内蔵したパワーＭＯＳＦＥＴまたは保
護回路内蔵ＩＧＢＴなどの制御回路内蔵絶縁ゲート型半
導体装置を得ることができる。

【図面の簡単な説明】

【図１】本発明に係る制御回路内蔵絶縁ゲート型半導体
装置の第１の実施例を示す回路図である。

【図２】本発明に係る制御回路内蔵絶縁ゲート型半導体
装置の第２の実施例を示す回路図である。

【図３】本発明に係る制御回路内蔵絶縁ゲート型半導体
装置の第３の実施例を示す回路図である。

【図４】本発明に係る制御回路内蔵絶縁ゲート型半導体
装置の第４の実施例を示す回路図である。

【図５】本発明に係る制御回路内蔵絶縁ゲート型半導体
装置の第５の実施例を示す回路図である。

【図６】本発明に係る制御回路内蔵絶縁ゲート型半導体
装置の第６の実施例を示す回路図である。

【図７】本発明に係る制御回路内蔵絶縁ゲート型半導体
装置の第７の実施例を示す回路図である。

【図８】本発明に係る制御回路内蔵絶縁ゲート型半導体
装置の第８の実施例を示す回路図である。

【図９】本発明に係る制御回路内蔵絶縁ゲート型半導体
装置の第９の実施例を示す回路図である。

【図１０】本発明に係る制御回路内蔵絶縁ゲート型半導
体装置の第１０の実施例を示す回路図である。

【図１１】本発明に係る制御回路内蔵絶縁ゲート型半導
体装置の第１１の実施例を示す回路図である。

【符号の説明】

１０…ソース端子、１１…ゲート端子、１２…ドレイン端子、１３，１４，１４ａ，１４ｂ…ダイオード、１５，５１〜５３…ダイオード、１６…抵抗性素子、１７，２２〜２４，５５，５６…抵抗、１８〜２０…ＭＯＳＦＥＴ（抵抗性素子）、２１…状態検出素子（電流検出素子）、２５…メイン用のパワーＭＯＳＦＥＴ、２６…センス用のパワーＭＯＳＦＥＴ、３０〜３８，５８…ＭＯＳＦＥＴ、４０…基準電流回路、４１…定電圧回路、４２…電圧増幅回路、４３…パワーＭＯＳＦＥＴ、４５，４６…キャパシタ、４７…過熱保護回路、９１…パワーＭＯＳＦＥＴのゲート、９２…ＭＯＳＦＥＴ３０のゲート、９３，９９…状態検出ノード、９４…ＭＯＳＦＥＴ３３のゲート、９５…ＭＯＳＦＥＴ３４のゲート、９６…定電圧出力ノード、９７…ＭＯＳＦＥＴ３６のドレイン、９８…ＭＯＳＦＥＴ３７のドレイン。

Claims

【特許請求の範囲】

【請求項１】ドレイン端子とゲート端子とソース端子を
備えると共に、ドレインをドレイン端子に接続しソースをソース端子に
接続したパワーＭＯＳＦＥＴと、パワーＭＯＳＦＥＴの動作状態を検出するための状態検
出ノードと、ドレインをゲート端子に接続しソースをパワーＭＯＳＦ
ＥＴのゲートに接続した第１のＭＯＳＦＥＴと、状態検出ノードの電圧が増加したときに第１のＭＯＳＦ
ＥＴのゲート電圧をパワーＭＯＳＦＥＴのゲート電圧よ
り低く制御するゲート制御手段と、を少なくとも有する
ことを特徴とする制御回路内蔵絶縁ゲート型半導体装
置。
【請求項２】前記ゲート制御手段は、前記第１のＭＯＳ
ＦＥＴのドレイン・ゲート間に接続した第１の抵抗性素
子と、前記第１のＭＯＳＦＥＴのゲート・ソース間に接
続した第１のダイオードと、ドレインを前記第１のＭＯ
ＳＦＥＴのゲートに接続しゲートを前記状態検出ノード
に接続しソースをソース端子に接続した第２のＭＯＳＦ
ＥＴと、からなる請求項１記載の制御回路内蔵絶縁ゲー
ト型半導体装置。
【請求項３】前記ゲート制御手段は、前記第１のＭＯＳ
ＦＥＴのドレイン・ゲート間に接続した第１の抵抗性素
子と、前記第１のＭＯＳＦＥＴのゲート・ソース間に接
続した第２の抵抗性素子と、ドレインを前記第１のＭＯ
ＳＦＥＴのゲートに接続しゲートを前記状態検出ノード
に接続しソースをソース端子に接続した第２のＭＯＳＦ
ＥＴと、からなる請求項１記載の制御回路内蔵絶縁ゲー
ト型半導体装置。
【請求項４】前記ゲート制御手段は、前記第１のＭＯＳ
ＦＥＴのドレイン・ゲート間に接続した第１の抵抗性素
子と、ドレインを前記第１のＭＯＳＦＥＴのゲートに接
続しゲートを前記状態検出ノードに接続しソースをソー
ス端子に接続した第２のＭＯＳＦＥＴと、ゲートを前記
状態検出ノードに接続しソースを前記ソース端子に接続
した第３のＭＯＳＦＥＴと、該第３のＭＯＳＦＥＴのド
レインと前記パワーＭＯＳＦＥＴのゲートの間に接続し
た第１のダイオードと、からなる請求項１記載の制御回
路内蔵絶縁ゲート型半導体装置。
【請求項５】前記ゲート制御手段は、前記第１のＭＯＳ
ＦＥＴのドレイン・ゲート間に接続された第１の抵抗性
素子と、ドレインを前記第１のＭＯＳＦＥＴのゲートに
接続しゲートを前記状態検出ノードに接続しソースをソ
ース端子に接続した第２のＭＯＳＦＥＴと、ゲートを前
記状態検出ノードに接続しソースを前記ソース端子に接
続した第３のＭＯＳＦＥＴと、該第３のＭＯＳＦＥＴの
ドレインと前記パワーＭＯＳＦＥＴのゲートの間に接続
した第３の抵抗性素子と、からなる請求項１記載の制御
回路内蔵絶縁ゲート型半導体装置。
【請求項６】前記ゲート制御手段は、ドレインを前記第
１のＭＯＳＦＥＴのドレインに接続しソースを前記第１
のＭＯＳＦＥＴのゲートに接続した第４のＭＯＳＦＥＴ
と、前記第１のＭＯＳＦＥＴのゲート・ソース間に接続
した第２のダイオードと、ドレインを前記第４のＭＯＳ
ＦＥＴのゲートに接続しゲートを前記状態検出ノードに
接続しソースをソース端子に接続した第２のＭＯＳＦＥ
Ｔと、前記第４のＭＯＳＦＥＴのドレイン・ゲート間に
接続した第１の抵抗性素子と、前記第４のＭＯＳＦＥＴ
のゲート・ソース間に接続した第３のダイオードと、か
らなることを特徴とする請求項１記載の制御回路内蔵絶
縁ゲート型半導体装置。
【請求項７】前記ゲート制御手段は、ドレインを前記第
１のＭＯＳＦＥＴのドレインに接続しソースを前記第１
のＭＯＳＦＥＴのゲートに接続した第４のＭＯＳＦＥＴ
と、前記第１のＭＯＳＦＥＴのゲート・ソース間に接続
した第２の抵抗性素子と、ドレインを前記第４のＭＯＳ
ＦＥＴのゲートに接続しゲートを前記状態検出ノードに
接続しソースをソース端子に接続した第２のＭＯＳＦＥ
Ｔと、前記第４のＭＯＳＦＥＴのドレイン・ゲート間に
接続した第１の抵抗性素子と、前記第４のＭＯＳＦＥＴ
のゲート・ソース間に接続した第４の抵抗性素子と、か
らなる請求項１記載の制御回路内蔵絶縁ゲート型半導体
装置。
【請求項８】前記ゲート制御手段は、ドレインを前記第
１のＭＯＳＦＥＴのドレインに接続しソースを前記第１
のＭＯＳＦＥＴのゲートに接続した第４のＭＯＳＦＥＴ
と、該第４のＭＯＳＦＥＴのドレイン・ゲート間に接続
した第１の抵抗性素子と、前記第４のＭＯＳＦＥＴのゲ
ート・ソース間に接続した第２のダイオードと、ドレイ
ンを前記第４のＭＯＳＦＥＴのゲートに接続しゲートを
前記状態検出ノードに接続しソースをソース端子に接続
した第２のＭＯＳＦＥＴと、ゲートを前記状態検出ノー
ドに接続しソースを前記ソース端子に接続した第３のＭ
ＯＳＦＥＴと、該第３のＭＯＳＦＥＴのドレインと前記
パワーＭＯＳＦＥＴのゲートの間に接続した第４のダイ
オードと、からなる請求項１記載の制御回路内蔵絶縁ゲ
ート型半導体装置。
【請求項９】前記ゲート制御手段は、ドレインを前記第
１のＭＯＳＦＥＴのドレインに接続しソースを前記第１
のＭＯＳＦＥＴのゲートに接続した第４のＭＯＳＦＥＴ
と、該第４のＭＯＳＦＥＴのドレイン・ゲート間に接続
した第１の抵抗性素子と、前記第４のＭＯＳＦＥＴのゲ
ート・ソース間に接続した第４の抵抗性素子と、ドレイ
ンを前記第４のＭＯＳＦＥＴのゲートに接続しゲートを
前記状態検出ノードに接続しソースをソース端子に接続
した第２のＭＯＳＦＥＴと、ゲートを前記状態検出ノー
ドに接続しソースを前記ソース端子に接続した第３のＭ
ＯＳＦＥＴと、該第３のＭＯＳＦＥＴのドレインと前記
パワーＭＯＳＦＥＴのゲートの間に接続した第４のダイ
オードと、からなる請求項１記載の制御回路内蔵絶縁ゲ
ート型半導体装置。
【請求項１０】前記第３のＭＯＳＦＥＴのゲートと状態
検出ノードとの間に第１の抵抗を更に接続してなる請求
項４，８，９のいずれか１項に記載の制御回路内蔵絶縁
ゲート型半導体装置。
【請求項１１】前記第２のＭＯＳＦＥＴのゲート幅を前
記第３のＭＯＳＦＥＴのゲート幅より長く設定してなる
請求項４，８〜１０のいずれか１項に記載の制御回路内
蔵絶縁ゲート型半導体装置。
【請求項１２】前記ゲート端子と前記パワーＭＯＳＦＥ
Ｔのゲートとの間に第２の抵抗を更に接続してなる請求
項１〜１１のいずれか１項に記載の制御回路内蔵絶縁ゲ
ート型半導体装置。
【請求項１３】前記状態検出ノードから前記ソース端子
に参照電流を流す参照電流供給手段を更に設けてなる請
求項１〜１２のいずれか１項に記載の制御回路内蔵絶縁
ゲート型半導体装置。
【請求項１４】前記参照電流供給手段は、ゲート端子と
ソース端子の間に設けた基準電流を流すための、第３の
抵抗とダイオード接続の第５のＭＯＳＦＥＴの直列回路
と、ゲートを第５のＭＯＳＦＥＴのゲートに接続しソー
スを第５のＭＯＳＦＥＴのソースに接続しドレインを前
記状態検出ノードに接続した参照電流を流すための第６
のＭＯＳＦＥＴと、からなる請求項１３記載の制御回路
内蔵絶縁ゲート型半導体装置。
【請求項１５】前記参照電流供給手段は、ゲート端子と
ソース端子の間に定電圧回路を更に設け、該定電圧回路
の定電圧出力ノードに前記直列回路を接続してなる請求
項１４記載の制御回路内蔵絶縁ゲート型半導体装置。
【請求項１６】前記参照電流供給手段は、前記状態検出
ノードと前記ソース端子との間に設けた第４の抵抗であ
る請求項１３記載の制御回路内蔵絶縁ゲート型半導体装
置。
【請求項１７】前記状態検出ノードの電圧を増幅して前
記第２のＭＯＳＦＥＴのゲートに印加するように構成し
た増幅回路を更に設けてなる請求項２〜１６のいずれか
１項に記載の制御回路内蔵絶縁ゲート型半導体装置。
【請求項１８】前記状態検出ノードの電圧を増幅して、
前記第３のＭＯＳＦＥＴのゲートに印加するように構成
した増幅回路を更に設けてなる請求項４，５，８〜１７
のいずれか１項に記載の制御回路内蔵絶縁ゲート型半導
体装置。
【請求項１９】前記第１のＭＯＳＦＥＴは、デプレッシ
ョン型ＭＯＳＦＥＴである請求項１〜１８のいずれか１
項に記載の制御回路内蔵絶縁ゲート型半導体装置。
【請求項２０】ドレイン端子とゲート端子とソース端子
を備えると共に、ドレインをドレイン端子に接続したパワーＭＯＳＦＥＴ
と、パワーＭＯＳＦＥＴの動作状態を検出するための状態検
出ノードと、ゲート端子とパワーＭＯＳＦＥＴのゲートとの間に接続
した第２の抵抗と、ドレインをパワーＭＯＳＦＥＴのゲートに接続しソース
をソース端子に接続した第２のＭＯＳＦＥＴと、状態検出ノードの電圧を増幅して第２のＭＯＳＦＥＴの
ゲートに印加するように構成した増幅回路と、を少なく
とも有することを特徴とする制御回路内蔵絶縁ゲート型
半導体装置。
【請求項２１】前記増幅回路は、第５の抵抗性素子と、
ゲートを前記状態検出ノードに接続しソースをソース端
子に接続しドレインを第５の抵抗性素子に接続した第７
のＭＯＳＦＥＴと、第６の抵抗性素子と、ゲートを第７
のＭＯＳＦＥＴのドレインに接続しソースをソース端子
に接続しドレインを第６の抵抗性素子に接続した第８の
ＭＯＳＦＥＴと、からなる請求項１７〜２０のいずれか
１項に記載の制御回路内蔵絶縁ゲート型半導体装置。
【請求項２２】前記第７のＭＯＳＦＥＴのドレインとソ
ース端子の間に第１のキャパシタを更に設けてなる請求
項２１記載の制御回路内蔵絶縁ゲート型半導体装置。
【請求項２３】前記第７のＭＯＳＦＥＴのしきい電圧を
前記第２のＭＯＳＦＥＴのしきい電圧より高く設定して
なる請求項２１または請求項２２に記載の制御回路内蔵
絶縁ゲート型半導体装置。
【請求項２４】前記第８のＭＯＳＦＥＴのゲートとゲー
ト端子との間に第５のダイオードを更に設けてなる請求
項２１〜２３のいずれか１項に記載の制御回路内蔵絶縁
ゲート型半導体装置。
【請求項２５】ゲート端子とソース端子の間に定電圧回
路を更に設け、該定電圧回路の定電圧出力ノードに前記
増幅回路を接続してなる請求項１７〜２４のいずれか１
項に記載の制御回路内蔵絶縁ゲート型半導体装置。
【請求項２６】ドレインとゲートをパワーＭＯＳＦＥＴ
のゲートに接続しソースをゲート端子に接続した第９の
ＭＯＳＦＥＴを更に設けてなる請求項１〜２５のいずれ
か１項に記載の制御回路内蔵絶縁ゲート型半導体装置。
【請求項２７】前記パワーＭＯＳＦＥＴは、ゲートとド
レインがそれぞれ共通接続されソースが分離したメイン
パワーＭＯＳＦＥＴとセンスパワーＭＯＳＦＥＴとから
なり、メインパワーＭＯＳＦＥＴのソースをソース端子
に接続し、センスパワーＭＯＳＦＥＴのソースを前記状
態検出ノードに接続し、該状態検出ノードとソース端子
との間に状態検出素子を更に接続してなる請求項１〜２
６のいずれか１項に記載の制御回路内蔵絶縁ゲート型半
導体装置。
【請求項２８】前記状態検出素子は電流検出素子である
請求項２７記載の制御回路内蔵絶縁ゲート型半導体装
置。
【請求項２９】前記電流検出素子は、ゲートとドレイン
を接続した第１０のＭＯＳＦＥＴである請求項２８記載
の制御回路内蔵絶縁ゲート型半導体装置。
【請求項３０】前記第１のＭＯＳＦＥＴのドレインとゲ
ートの間に第６のダイオードを更に接続してなる請求項
１〜１９，２１〜２９のいずれか１項に記載の制御回路
内蔵絶縁ゲート型半導体装置。
【請求項３１】前記第１のＭＯＳＦＥＴのゲートとソー
スの間に第２のキャパシタを更に接続してなる請求項１
〜１９，２１〜３０のいずれか１項に記載の制御回路内
蔵絶縁ゲート型半導体装置。