JPH09116148A - トレンチｄｍｏｓトランジスタ及びその製造方法 - Google Patents
トレンチｄｍｏｓトランジスタ及びその製造方法Info
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- JPH09116148A JPH09116148A JP8013754A JP1375496A JPH09116148A JP H09116148 A JPH09116148 A JP H09116148A JP 8013754 A JP8013754 A JP 8013754A JP 1375496 A JP1375496 A JP 1375496A JP H09116148 A JPH09116148 A JP H09116148A
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- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 高電流駆動の特性が得られるトレンチＤＭＯ
Ｓトランジスタ及びその製造方法を提供する。 【解決手段】 第１の導電型を有する高濃度半導体物質
の第１の領域１０と、この第１の領域上に設けられ、同
一の導電型を有する低濃度半導体物質の第２の領域１２
とからなる半導体基板と、第２の領域上に設けられる第
２の導電型の拡散層１４と、拡散層１４を貫通して第２
の領域１２の上部まで延び、所定距離だけ離れている複
数のトレンチと、拡散層１４の表面に設けられた第１の
導電型を有する高濃度不純物層１６と、トレンチのそれ
ぞれの側壁と底部表面上に設けられたゲート酸化膜１８
と、ゲート酸化膜のそれぞれの上に設けられたポリシリ
コン膜２０とを含む。
Ｓトランジスタ及びその製造方法を提供する。 【解決手段】 第１の導電型を有する高濃度半導体物質
の第１の領域１０と、この第１の領域上に設けられ、同
一の導電型を有する低濃度半導体物質の第２の領域１２
とからなる半導体基板と、第２の領域上に設けられる第
２の導電型の拡散層１４と、拡散層１４を貫通して第２
の領域１２の上部まで延び、所定距離だけ離れている複
数のトレンチと、拡散層１４の表面に設けられた第１の
導電型を有する高濃度不純物層１６と、トレンチのそれ
ぞれの側壁と底部表面上に設けられたゲート酸化膜１８
と、ゲート酸化膜のそれぞれの上に設けられたポリシリ
コン膜２０とを含む。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法に関し、より詳しくはトレンチＤＭＯＳ（ｄ
ｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタ
及びその製造方法に関する。
の製造方法に関し、より詳しくはトレンチＤＭＯＳ（ｄ
ｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタ
及びその製造方法に関する。
【０００２】
【従来の技術】従来技術のトレンチＤＭＯＳトランジス
タは、図３に示すように、第１の導電型の半導体基板１
ａ，１ｂ上に設けられた第２の導電型のボディー層４を
貫通しながら設けられたトレンチと、このトレンチ内の
側壁と底部表面上に設けられたゲート酸化膜２と、上記
トレンチの中においてゲート酸化膜２上に設けられたゲ
ートポリシリコン層３と、ゲートポリシリコン層３の上
部の両側に設けられた第１の導電型のソース不純物層５
とからなる構造を有する。
タは、図３に示すように、第１の導電型の半導体基板１
ａ，１ｂ上に設けられた第２の導電型のボディー層４を
貫通しながら設けられたトレンチと、このトレンチ内の
側壁と底部表面上に設けられたゲート酸化膜２と、上記
トレンチの中においてゲート酸化膜２上に設けられたゲ
ートポリシリコン層３と、ゲートポリシリコン層３の上
部の両側に設けられた第１の導電型のソース不純物層５
とからなる構造を有する。
【０００３】前述の構造を有するトレンチＤＭＯＳとト
ランジスタにおいて、半導体基板１にはドレイン端子が
連結され、ソース不純物層５とボディー層４には共通的
にソース端子が連結され、トレンチ内に設けられたポリ
シリコン層３にはゲート端子が連結される。また、半導
体基板１は高濃度（ｎ+ ）の基板１ａと、基板１ａと同
様な導電型を有する低濃度の被覆層（ａ ｃｏｖｅｒｉ
ｎｇ ｌａｙｅｒ）１ｂとからなっている。
ランジスタにおいて、半導体基板１にはドレイン端子が
連結され、ソース不純物層５とボディー層４には共通的
にソース端子が連結され、トレンチ内に設けられたポリ
シリコン層３にはゲート端子が連結される。また、半導
体基板１は高濃度（ｎ+ ）の基板１ａと、基板１ａと同
様な導電型を有する低濃度の被覆層（ａ ｃｏｖｅｒｉ
ｎｇ ｌａｙｅｒ）１ｂとからなっている。
【０００４】また、上記トレンチＤＭＯＳトランジスタ
の動作中、ソース不純物層５と半導体基板１の低濃度被
覆層１ｂとの間にはゲート酸化膜２に応じて２つのチャ
ンネル６ａ，６ｂが設けられる。
の動作中、ソース不純物層５と半導体基板１の低濃度被
覆層１ｂとの間にはゲート酸化膜２に応じて２つのチャ
ンネル６ａ，６ｂが設けられる。
【０００５】
【発明が解決しようとする課題】このように、従来のト
レンチＤＭＯＳトランジスタは、一つのトレンチを備え
ているので、そのトレンチの両側に設けられた２つのチ
ャンネルのみを介して電流が流れる。
レンチＤＭＯＳトランジスタは、一つのトレンチを備え
ているので、そのトレンチの両側に設けられた２つのチ
ャンネルのみを介して電流が流れる。
【０００６】一般に、トレンチＤＭＯＳトランジスタは
具現されるチャンネルの数が多ければ多い程その電流量
は多くなって高電流を駆動することができるようにな
る。しかし、前述の従来のトレンチＤＭＯＳトランジス
タは、ただ二つのチャンネルしか持っていないので、高
電流を駆動するのに限界を有するという不都合があっ
た。
具現されるチャンネルの数が多ければ多い程その電流量
は多くなって高電流を駆動することができるようにな
る。しかし、前述の従来のトレンチＤＭＯＳトランジス
タは、ただ二つのチャンネルしか持っていないので、高
電流を駆動するのに限界を有するという不都合があっ
た。
【０００７】さらに、前述のトレンチＤＭＯＳトランジ
スタの構造では、ソース電極に連結されるソース不純物
層５とボディー層４とが占める面積に比べてチャンネル
が設けられる面積が相対的に少さいので、チャンネルへ
流れる電流の量が相対的に少なくなる。これは高電流駆
動に限界があるという問題を招く。
スタの構造では、ソース電極に連結されるソース不純物
層５とボディー層４とが占める面積に比べてチャンネル
が設けられる面積が相対的に少さいので、チャンネルへ
流れる電流の量が相対的に少なくなる。これは高電流駆
動に限界があるという問題を招く。
【０００８】また、従来のトレンチＤＭＯＳトランジス
タは、図３（ａ）に示されているように、セルとセルと
の間の電気的接続はゲートポリシリコン膜によりなさ
れ、４つのセルによって取り囲まれるゲートポリシリコ
ン膜の一部分はその他の部分よりも広くなっていない構
造を持っているので、ゲートコンタクトを形成するのに
制約が伴うという問題もある。
タは、図３（ａ）に示されているように、セルとセルと
の間の電気的接続はゲートポリシリコン膜によりなさ
れ、４つのセルによって取り囲まれるゲートポリシリコ
ン膜の一部分はその他の部分よりも広くなっていない構
造を持っているので、ゲートコンタクトを形成するのに
制約が伴うという問題もある。
【０００９】本発明は前述の問題点を解決するためにな
されたものであり、ソース電極に共通的に連結されるソ
ースコンタクト領域とボディー層が占める面積に比べて
ゲートポリシリコン層の側壁に沿って設けられるチャン
ネルが取る面積が相対的に大きくなるようにして高電流
駆動の特性を有するようにしたトレンチＤＭＯＳトラン
ジスタとその製造方法を提供することを目的とする。
されたものであり、ソース電極に共通的に連結されるソ
ースコンタクト領域とボディー層が占める面積に比べて
ゲートポリシリコン層の側壁に沿って設けられるチャン
ネルが取る面積が相対的に大きくなるようにして高電流
駆動の特性を有するようにしたトレンチＤＭＯＳトラン
ジスタとその製造方法を提供することを目的とする。
【００１０】本発明の他の目的はセルとセルとがソース
によって電気的に接続されるようにし、セルで取り囲ま
れるゲートポリシリコン膜の部分がその他の部分より広
く形成されるようにして、ゲートコンタクトを容易に形
成できるようにするトレンチＤＭＯＳトランジスタとそ
の製造方法を提供することにある。
によって電気的に接続されるようにし、セルで取り囲ま
れるゲートポリシリコン膜の部分がその他の部分より広
く形成されるようにして、ゲートコンタクトを容易に形
成できるようにするトレンチＤＭＯＳトランジスタとそ
の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明に係るトレンチＤ
ＭＯＳトランジスタは、第１の導電型を有する高濃度半
導体物質の第１の領域と、該第１の領域上に形成され、
該第１の領域と同一の導電型を有する低濃度半導体物質
の第２の領域とからなる半導体基板と、前記第２の領域
上に設けられている第２の導電型の拡散層と、該拡散層
を貫通して前記第２の領域の上部まで延びていて、それ
ぞれ所定距離だけ離れて設けられている複数のトレンチ
と、前記拡散層の表面に設けられた第１の導電型を有す
る高濃度不純物層と、前記複数のトレンチのそれぞれの
側壁と底部表面上に設けられたゲート酸化膜と、該ゲー
ト酸化膜のそれぞれの上に設けられたポリシリコン膜と
を含むことを特徴とする。
ＭＯＳトランジスタは、第１の導電型を有する高濃度半
導体物質の第１の領域と、該第１の領域上に形成され、
該第１の領域と同一の導電型を有する低濃度半導体物質
の第２の領域とからなる半導体基板と、前記第２の領域
上に設けられている第２の導電型の拡散層と、該拡散層
を貫通して前記第２の領域の上部まで延びていて、それ
ぞれ所定距離だけ離れて設けられている複数のトレンチ
と、前記拡散層の表面に設けられた第１の導電型を有す
る高濃度不純物層と、前記複数のトレンチのそれぞれの
側壁と底部表面上に設けられたゲート酸化膜と、該ゲー
ト酸化膜のそれぞれの上に設けられたポリシリコン膜と
を含むことを特徴とする。
【００１２】また、本発明に係るトレンチＤＭＯＳトラ
ンジスタの製造方法は、第１の導電型を有する高濃度半
導体物質の第１の領域を準備する工程と、該第１の領域
上に、該第１の領域と同一の導電型を有する低濃度半導
体物質の第２の領域を形成する工程と、該第２の領域上
に、第２の導電型を有する拡散層を設ける工程と、ソー
ス形成用マスクを使用して前記拡散層の表面に第１の導
電型の純粋物質イオンを注入して高濃度不純物層を形成
する工程と、トレンチ形成用マスクを使用して複数のト
レンチを形成し、この複数のトレンチ間に前記拡散層１
４と高濃度不純物層が位置するようにする工程と、前記
複数のトレンチそれぞれの側壁と底部表面上にゲート酸
化膜を形成する工程と、該ゲート酸化膜上にポリシリコ
ン膜を形成する工程とを含むことを特徴とする。
ンジスタの製造方法は、第１の導電型を有する高濃度半
導体物質の第１の領域を準備する工程と、該第１の領域
上に、該第１の領域と同一の導電型を有する低濃度半導
体物質の第２の領域を形成する工程と、該第２の領域上
に、第２の導電型を有する拡散層を設ける工程と、ソー
ス形成用マスクを使用して前記拡散層の表面に第１の導
電型の純粋物質イオンを注入して高濃度不純物層を形成
する工程と、トレンチ形成用マスクを使用して複数のト
レンチを形成し、この複数のトレンチ間に前記拡散層１
４と高濃度不純物層が位置するようにする工程と、前記
複数のトレンチそれぞれの側壁と底部表面上にゲート酸
化膜を形成する工程と、該ゲート酸化膜上にポリシリコ
ン膜を形成する工程とを含むことを特徴とする。
【００１３】この方法において、前記ソース形成用マス
クはフォトリソグラフィー技術によって設けられる所定
パターンの誘電体膜であり、該誘電体膜はシリコン酸化
膜である。
クはフォトリソグラフィー技術によって設けられる所定
パターンの誘電体膜であり、該誘電体膜はシリコン酸化
膜である。
【００１４】また、この方法において、前記トレンチ形
成用マスクは、フォトリソグラフィー技術によって設け
られる所定パターンの誘電体膜であり、該誘電体膜はシ
リコン酸化膜である。
成用マスクは、フォトリソグラフィー技術によって設け
られる所定パターンの誘電体膜であり、該誘電体膜はシ
リコン酸化膜である。
【００１５】本発明によるトレンチＤＭＯＳトランジス
タはソース電極に共通的に連結されるソ−スコンタクト
領域及びボディー層が占める面積に比べてゲートポリシ
リコン層の側壁に沿って設けられるチャンネルが占める
面積が相対的に大きく設けられるので、高電流駆動の特
性が得られる。
タはソース電極に共通的に連結されるソ−スコンタクト
領域及びボディー層が占める面積に比べてゲートポリシ
リコン層の側壁に沿って設けられるチャンネルが占める
面積が相対的に大きく設けられるので、高電流駆動の特
性が得られる。
【００１６】
【発明の実施の形態】以下、この発明の実施の形態を図
１及び図２に基いて詳細に説明する。
１及び図２に基いて詳細に説明する。
【００１７】図１は本発明によるトレンチＤＭＯＳトラ
ンジスタの構造を示した図面であり、図１（ａ）は前記
トレンチＤＭＯＳトランジスタの平面図で、図１（ｂ）
は図１（ａ）に示したＤＭＯＳトランジスタの一部分を
拡大した平面図で、図１（ｃ）は図１（ｂ）に示したＤ
ＭＯＳトランジスタの断面図である。
ンジスタの構造を示した図面であり、図１（ａ）は前記
トレンチＤＭＯＳトランジスタの平面図で、図１（ｂ）
は図１（ａ）に示したＤＭＯＳトランジスタの一部分を
拡大した平面図で、図１（ｃ）は図１（ｂ）に示したＤ
ＭＯＳトランジスタの断面図である。
【００１８】図１に示すように、本発明による新規なト
レンチＤＭＯＳトランジスタはソース電極に共通的に連
結されるソースコンタクト領域１６及びボディー層１４
が占める面積に比べてゲートポリシリコン層２０の側壁
に沿って設けられるチャンネルが取る面積が相対的に大
きくなるようにして高電流駆動の特性を有するようにし
た構造を有する。
レンチＤＭＯＳトランジスタはソース電極に共通的に連
結されるソースコンタクト領域１６及びボディー層１４
が占める面積に比べてゲートポリシリコン層２０の側壁
に沿って設けられるチャンネルが取る面積が相対的に大
きくなるようにして高電流駆動の特性を有するようにし
た構造を有する。
【００１９】より詳しくは、上記トレンチＤＭＯＳトラ
ンジスタは、図１（ｃ）に示されたように、第１の導電
型を有する高濃度半導体物質の第１の領域１０と、この
第１の領域上に形成され、同一の導電型を有する低濃度
半導体物質の第２の領域１２とからなる半導体基板と、
第２の領域１２上に設けられる第２の導電型の拡散層１
４と、拡散層１４を貫通して第２の領域１２の上部まで
延び、所定距離だけ離れて設けられている複数のトレン
チと、拡散層１４の表面に設けられた第１の導電型を有
する高濃度不純物層１６と、上記複数のトレンチのそれ
ぞれの側壁と底部表面上に設けられたゲート酸化膜１８
と、ゲート酸化膜１８のそれぞれの上に設けられたポリ
シリコン膜２０とを含む構造を有する。
ンジスタは、図１（ｃ）に示されたように、第１の導電
型を有する高濃度半導体物質の第１の領域１０と、この
第１の領域上に形成され、同一の導電型を有する低濃度
半導体物質の第２の領域１２とからなる半導体基板と、
第２の領域１２上に設けられる第２の導電型の拡散層１
４と、拡散層１４を貫通して第２の領域１２の上部まで
延び、所定距離だけ離れて設けられている複数のトレン
チと、拡散層１４の表面に設けられた第１の導電型を有
する高濃度不純物層１６と、上記複数のトレンチのそれ
ぞれの側壁と底部表面上に設けられたゲート酸化膜１８
と、ゲート酸化膜１８のそれぞれの上に設けられたポリ
シリコン膜２０とを含む構造を有する。
【００２０】特に、図１（ａ）に示されているように、
本発明のトランジスタはセルとセルとの間がソースによ
って電気的に接続されていて、セルによって取り囲まれ
るゲートポリシリコン膜の一部分がその他の部分より広
く設けられている構造を持っている。従って、この比較
的広く設けられたゲートポリシリコン膜の一部分でゲー
トコンタクトが容易に設けられる。
本発明のトランジスタはセルとセルとの間がソースによ
って電気的に接続されていて、セルによって取り囲まれ
るゲートポリシリコン膜の一部分がその他の部分より広
く設けられている構造を持っている。従って、この比較
的広く設けられたゲートポリシリコン膜の一部分でゲー
トコンタクトが容易に設けられる。
【００２１】次に、前述の構造を有するトレンチＤＭＯ
Ｓトランジスタの製造方法を図２に基づいて詳細に説明
する。図１の構成要素と同様な機能を有する図２の構成
要素については同一番号を付けて、重複する説明は省略
する。
Ｓトランジスタの製造方法を図２に基づいて詳細に説明
する。図１の構成要素と同様な機能を有する図２の構成
要素については同一番号を付けて、重複する説明は省略
する。
【００２２】図２（ａ）に示すように、まず、高濃度
（ｎ+ ）のシリコン基板１０上に、低濃度（ｎ- ）の半
導体物質からなる被覆層１２が設けられて、半導体基板
が形成される。すなわち、半導体基板を構成する高濃度
の基板１０と低濃度の被覆層１２は同一の導電型の不純
物イオンで拡散されている。
（ｎ+ ）のシリコン基板１０上に、低濃度（ｎ- ）の半
導体物質からなる被覆層１２が設けられて、半導体基板
が形成される。すなわち、半導体基板を構成する高濃度
の基板１０と低濃度の被覆層１２は同一の導電型の不純
物イオンで拡散されている。
【００２３】上記半導体基板の被覆層１２上に、基板１
０と異なる導電型を有する不純物イオンが注入されて、
拡散層１４が設けられる。この拡散層１４は後の工程に
よって製造されるトレンチＤＭＯＳトランジスタのボデ
ィー層として使用される。
０と異なる導電型を有する不純物イオンが注入されて、
拡散層１４が設けられる。この拡散層１４は後の工程に
よって製造されるトレンチＤＭＯＳトランジスタのボデ
ィー層として使用される。
【００２４】次に、図２（ｂ）に示すように、拡散層１
４上に通常のフォトリソグラフィー技術によって所定パ
ターンの誘電体膜であるシリコン酸化膜（不図示）を形
成し、このシリコン酸化膜のパターンをソース形成用マ
スクとして使用してイオン注入工程を実行して高濃度の
ソース不純物層１６が設けられる。つまり、拡散層１４
上に前記半導体基板と同一の導電型の不純物イオンが注
入されてソース端子が連結されるソース不純物層１６が
設けられる。このソース不純物層１６はソースコンタク
ト領域として使用される。
４上に通常のフォトリソグラフィー技術によって所定パ
ターンの誘電体膜であるシリコン酸化膜（不図示）を形
成し、このシリコン酸化膜のパターンをソース形成用マ
スクとして使用してイオン注入工程を実行して高濃度の
ソース不純物層１６が設けられる。つまり、拡散層１４
上に前記半導体基板と同一の導電型の不純物イオンが注
入されてソース端子が連結されるソース不純物層１６が
設けられる。このソース不純物層１６はソースコンタク
ト領域として使用される。
【００２５】次に、図２（ｃ）に示すように、前記シリ
コン酸化膜のパターンを除去した後、さらに所定パター
ンのシリコン酸化膜を拡散層１４上に形成して２つのト
レンチ領域を区切り、反応性イオンビームエッチングあ
るいはその他のエッチングを使用して垂直な側壁を有す
る２つのトレンチ１５ａ，１５ｂを形成する。このトレ
ンチ１５ａ，１５ｂはそれぞれ上記半導体基板の被覆層
１２の一部まで除去される程の深さを有する。２つのト
レンチ１５ａ，１５ｂ間に設けられている不純物層１６
は直接ソース端子が接続される。その結果、一つに延設
されているソース不純物層１６が前記トレンチに詰まる
ゲートポリシリコン層の両側に沿って設けられる２つの
チャンネルに共通的に接触される。この場合、上記２つ
のチャンネル間の拡散層１４の面積が小さいので、前記
チャンネルが占める面積が相対的に広く設けられる。
コン酸化膜のパターンを除去した後、さらに所定パター
ンのシリコン酸化膜を拡散層１４上に形成して２つのト
レンチ領域を区切り、反応性イオンビームエッチングあ
るいはその他のエッチングを使用して垂直な側壁を有す
る２つのトレンチ１５ａ，１５ｂを形成する。このトレ
ンチ１５ａ，１５ｂはそれぞれ上記半導体基板の被覆層
１２の一部まで除去される程の深さを有する。２つのト
レンチ１５ａ，１５ｂ間に設けられている不純物層１６
は直接ソース端子が接続される。その結果、一つに延設
されているソース不純物層１６が前記トレンチに詰まる
ゲートポリシリコン層の両側に沿って設けられる２つの
チャンネルに共通的に接触される。この場合、上記２つ
のチャンネル間の拡散層１４の面積が小さいので、前記
チャンネルが占める面積が相対的に広く設けられる。
【００２６】次いで、図２（ｄ）において、上記２つの
トレンチ１５ａ，１５ｂそれぞれの側壁と底部表面上に
ゲート酸化膜１８が形成され、このゲート酸化膜１８上
に、ポリシリコン層２０がトレンチ１５ａ，１５ｂ内に
充填される。このポリシリコン層２０ａ，２０ｂは後の
金属配線工程によってゲート端子が連結され、ソース不
純物層１６及びボディー層である拡散層１４にはソース
端子が共通的に連結され、上記半導体基板にはコレクタ
端子が連結される。
トレンチ１５ａ，１５ｂそれぞれの側壁と底部表面上に
ゲート酸化膜１８が形成され、このゲート酸化膜１８上
に、ポリシリコン層２０がトレンチ１５ａ，１５ｂ内に
充填される。このポリシリコン層２０ａ，２０ｂは後の
金属配線工程によってゲート端子が連結され、ソース不
純物層１６及びボディー層である拡散層１４にはソース
端子が共通的に連結され、上記半導体基板にはコレクタ
端子が連結される。
【００２７】
【発明の効果】本発明によるトレンチＤＭＯＳトランジ
スタは、図１（ｃ）に示したように、ソース電極に共通
的に連結されるソースコンタクト領域及びボディー層が
占める面積に比べてゲートポリシリコン層の側壁に沿っ
て設けられるチャンネルが取る面積が相対的に大きく設
けられる。その結果、高電流駆動の特性を得ることがで
きる。
スタは、図１（ｃ）に示したように、ソース電極に共通
的に連結されるソースコンタクト領域及びボディー層が
占める面積に比べてゲートポリシリコン層の側壁に沿っ
て設けられるチャンネルが取る面積が相対的に大きく設
けられる。その結果、高電流駆動の特性を得ることがで
きる。
【００２８】しかも、本発明のトレンチＤＭＯＳトラン
ジスタは、セルとセルとがソースによって電気的に接続
されるようにし、セルで取り囲まれるゲートポリシリコ
ン膜の部分がその他の部分より広く設けられている構造
を持っているので、ゲートコンタクトが容易に形成でき
る。
ジスタは、セルとセルとがソースによって電気的に接続
されるようにし、セルで取り囲まれるゲートポリシリコ
ン膜の部分がその他の部分より広く設けられている構造
を持っているので、ゲートコンタクトが容易に形成でき
る。
【図１】本発明のトレンチＤＭＯＳトランジスタの構造
を示した図面であり、（ａ）はトレンチＤＭＯＳトラン
ジスタの平面図、（ｂ）は（ａ）に示したＤＭＯＳトラ
ンジスタの一部分を拡大した平面図、（ｃ）は（ｂ）に
示したＤＭＯＳトランジスタの断面図である。
を示した図面であり、（ａ）はトレンチＤＭＯＳトラン
ジスタの平面図、（ｂ）は（ａ）に示したＤＭＯＳトラ
ンジスタの一部分を拡大した平面図、（ｃ）は（ｂ）に
示したＤＭＯＳトランジスタの断面図である。
【図２】図１のトレンチＤＭＯＳトランジスタを製造す
る方法を示す製造工程図である。
る方法を示す製造工程図である。
【図３】従来のトレンチＤＭＯＳトランジスタの構造を
示した図面であり、（ａ）はＤＭＯＳトランジスタの平
面図、（ｂ）は（ａ）に示したＤＭＯＳトランジスタの
一部分を拡大した平面図、（ｃ）は（ｂ）に示したＤＭ
ＯＳトランジスタの断面図である。
示した図面であり、（ａ）はＤＭＯＳトランジスタの平
面図、（ｂ）は（ａ）に示したＤＭＯＳトランジスタの
一部分を拡大した平面図、（ｃ）は（ｂ）に示したＤＭ
ＯＳトランジスタの断面図である。
１０ 高濃度シリコン基板 １２ 低濃度被覆層 １４ 拡散層 １６ ソース不純物層 １８ ゲート酸化膜 ２０ ゲートポリシリコン膜
Claims (6)
- 【請求項１】 第１の導電型を有する高濃度半導体物質
の第１の領域（１０）と、該第１の領域上に設けられ
て、該第１の領域と同一の導電型を有する低濃度半導体
物質の第２の領域（１２）とからなる半導体基板と、 前記第２の領域上に設けられる第２の導電型の拡散層
（１４）と、 該拡散層（１４）を貫通して前記第２の領域（１２）の
上部まで延びていて、それぞれ所定距離だけ離れて設け
られる複数のトレンチと、 前記拡散層（１４）の表面に設けられて、セルとセルと
の間を電気的に接続する第１の導電型の高濃度不純物層
（１６）と、 前記複数のトレンチのそれぞれの側壁と底部表面上に設
けられたゲート酸化膜（１８）と、 該ゲート酸化膜のそれぞれの上に設けられたポリシリコ
ン膜（２０）とを含むことを特徴とするトレンチＤＭＯ
Ｓトランジスタ。 - 【請求項２】 第１の導電型を有する高濃度半導体物質
の第１の領域（１０）を準備する工程と、 該第１の領域上に、該第１の領域と同一の導電型を有す
る低濃度半導体物質の第２の領域（１２）を形成する工
程と、 該第２の領域上に、第２の導電型を有する拡散層（１
４）を形成する工程と、 ソース形成用マスクを使用して前記拡散層（１４）の表
面に第１の導電型の不純物イオンを注入して高濃度不純
物層（１６）を形成する工程と、 トレンチ形成用マスクを使用して複数のトレンチ（１５
ａ，１５ｂ）を設け、この複数のトレンチ間に前記拡散
層（１４）と高濃度不純物層（１６）が位置するように
する工程と、 前記複数のトレンチそれぞれの側壁と底部表面上にゲー
ト酸化膜（１８）を設ける工程と、 該ゲート酸化膜上にポリシリコン膜（２０ａ，２０ｂ）
を形成する工程とを含むことを特徴とするトレンチＤＭ
ＯＳトランジスタの製造方法。 - 【請求項３】 前記ソース形成用マスクは、フォトリソ
グラフィー技術によって設けられた所定パターンの誘電
体膜であることを特徴とする請求項２に記載のトレンチ
ＤＭＯＳトランジスタの製造方法。 - 【請求項４】 前記誘電体膜は、シリコン酸化膜である
ことを特徴とする請求項３に記載のトレンチＤＭＯＳト
ランジスタの製造方法。 - 【請求項５】 前記トレンチ形成用マスクは、フォトリ
ソグラフィー技術によって設けられた所定パターンの誘
電体膜であることを特徴とする請求項２に記載のトレン
チＤＭＯＳトランジスタの製造方法。 - 【請求項６】 前記誘電体膜は、シリコン酸化膜である
ことを特徴とする請求項５に記載のトレンチＤＭＯＳト
ランジスタの製造方法。
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|---|---|
| JPH09116148A true JPH09116148A (ja) | 1997-05-02 |
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