JPH09116151A - 非対称型トランジスタおよびその製造方法 - Google Patents
非対称型トランジスタおよびその製造方法Info
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- JPH09116151A JPH09116151A JP8246645A JP24664596A JPH09116151A JP H09116151 A JPH09116151 A JP H09116151A JP 8246645 A JP8246645 A JP 8246645A JP 24664596 A JP24664596 A JP 24664596A JP H09116151 A JPH09116151 A JP H09116151A
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- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 短チャンネル効果を低減化されたトランジス
タとその製造方法。 【解決手段】 トランジスタ（１０）は基板（１２）中
に設けられた第１の伝導形のソース領域（２０）とドレ
イン領域（２２）とを含んでいる。トランジスタ（１
０）はまた、ソース領域（２０）とドレイン領域（２
２）との間の基板（１２）中に設けられた第２の伝導形
の非対称なチャンネル領域（２４）を含んでいる。非対
称なチャンネル領域（２４）は、ソース領域（２０）に
隣接する場所での第２の伝導形のドーパント濃度がドレ
イン領域（２２）に隣接する場所のそれよりも低くなっ
たドーパント濃度を有している。
タとその製造方法。 【解決手段】 トランジスタ（１０）は基板（１２）中
に設けられた第１の伝導形のソース領域（２０）とドレ
イン領域（２２）とを含んでいる。トランジスタ（１
０）はまた、ソース領域（２０）とドレイン領域（２
２）との間の基板（１２）中に設けられた第２の伝導形
の非対称なチャンネル領域（２４）を含んでいる。非対
称なチャンネル領域（２４）は、ソース領域（２０）に
隣接する場所での第２の伝導形のドーパント濃度がドレ
イン領域（２２）に隣接する場所のそれよりも低くなっ
たドーパント濃度を有している。
Description
【０００１】
【発明の属する技術分野】本発明は一般的に半導体プロ
セスに関するものであり、更に詳細には短チャンネルト
ランジスタに関する。
セスに関するものであり、更に詳細には短チャンネルト
ランジスタに関する。
【０００２】
【従来の技術】現代の小型トランジスタ（すなわち、
０．３５ミクロン以下のチャンネル長を有するトランジ
スタ）は短チャンネル効果に悩まされることが多い。短
チャンネル効果にはドレインによって誘発される障壁低
下（ＤＩＢＬ）という問題と、パンチスルーとが含まれ
る。ＤＩＢＬによってチャンネル表面でのソース−ドレ
イン間のリーク電流が増大するし、他方、パンチスルー
は表面下のトランジスタバルク領域での電流リークであ
る。ホット電子効果とともに短チャンネル効果を低減化
するための方法は、デバイス動作特性（例えば、駆動電
流）への影響も考慮するものでなければならない。例え
ば、チャンネル全体に亘ってドーパント濃度を増やすこ
とは短チャンネル効果を抑制できる。しかし、そのこと
はまた、チャンネル領域の抵抗を高める効果を持ち、そ
のためデバイスの最大駆動電流は低下してしまう。
０．３５ミクロン以下のチャンネル長を有するトランジ
スタ）は短チャンネル効果に悩まされることが多い。短
チャンネル効果にはドレインによって誘発される障壁低
下（ＤＩＢＬ）という問題と、パンチスルーとが含まれ
る。ＤＩＢＬによってチャンネル表面でのソース−ドレ
イン間のリーク電流が増大するし、他方、パンチスルー
は表面下のトランジスタバルク領域での電流リークであ
る。ホット電子効果とともに短チャンネル効果を低減化
するための方法は、デバイス動作特性（例えば、駆動電
流）への影響も考慮するものでなければならない。例え
ば、チャンネル全体に亘ってドーパント濃度を増やすこ
とは短チャンネル効果を抑制できる。しかし、そのこと
はまた、チャンネル領域の抵抗を高める効果を持ち、そ
のためデバイスの最大駆動電流は低下してしまう。
【０００３】
【発明の解決しようとする課題】ホット電子効果および
短チャンネル効果を低減化するために開発された従来技
術による１つのデバイスでは、横方向ドープされたチャ
ンネルが使用されている。そこにおいて、チャンネルの
ドーピングは横方向に勾配を持つもので、ソース端から
ドレイン端へ向かって単調に減少する濃度勾配となって
いる。これによる基板電流の減少のために、ホットキャ
リア信頼性は向上する。ソース側のドーパント濃度が上
昇することで、ソース側の空乏領域が拡がることが阻止
されるため、パンチスルーも幾分抑制される傾向にあ
る。しかし、ソース側のドーパント濃度が増大すること
によって、抵抗の増大が許容できないほどになり、また
キャリア移動度も低下してしまう。従って、デバイス特
性に悪影響を与えることなしに、ＤＩＢＬとともにパン
チスルーを更に抑制できる進歩したトランジスタ設計に
対する需要が今でも存在する。本発明は、かかる課題を
解決することを目的とする。
短チャンネル効果を低減化するために開発された従来技
術による１つのデバイスでは、横方向ドープされたチャ
ンネルが使用されている。そこにおいて、チャンネルの
ドーピングは横方向に勾配を持つもので、ソース端から
ドレイン端へ向かって単調に減少する濃度勾配となって
いる。これによる基板電流の減少のために、ホットキャ
リア信頼性は向上する。ソース側のドーパント濃度が上
昇することで、ソース側の空乏領域が拡がることが阻止
されるため、パンチスルーも幾分抑制される傾向にあ
る。しかし、ソース側のドーパント濃度が増大すること
によって、抵抗の増大が許容できないほどになり、また
キャリア移動度も低下してしまう。従って、デバイス特
性に悪影響を与えることなしに、ＤＩＢＬとともにパン
チスルーを更に抑制できる進歩したトランジスタ設計に
対する需要が今でも存在する。本発明は、かかる課題を
解決することを目的とする。
【０００４】
【課題を解決するための手段】ここに、トランジスタと
トランジスタを作製する方法とを開示する。本トランジ
スタはソース側とドレイン側とを有するチャンネル領域
を含んでいる。第１の伝導形のドーパント濃度はドレイ
ン側よりもソース側で低くなっている。ソースおよびド
レイン領域は第２の伝導形のドーパントを含んでいる。
第１の伝導形と第２の伝導形とは互いに逆の伝導形であ
る。ドレイン側での高いドーパント濃度が短チャンネル
効果を抑制し、他方、ソース側でのより低いドーパント
濃度がキャリア移動度レベルを保つため、最大駆動電流
は低下しない。
トランジスタを作製する方法とを開示する。本トランジ
スタはソース側とドレイン側とを有するチャンネル領域
を含んでいる。第１の伝導形のドーパント濃度はドレイ
ン側よりもソース側で低くなっている。ソースおよびド
レイン領域は第２の伝導形のドーパントを含んでいる。
第１の伝導形と第２の伝導形とは互いに逆の伝導形であ
る。ドレイン側での高いドーパント濃度が短チャンネル
効果を抑制し、他方、ソース側でのより低いドーパント
濃度がキャリア移動度レベルを保つため、最大駆動電流
は低下しない。
【０００５】本発明の１つの特長は、短チャンネル効果
を低減化されたトランジスタを提供することである。
を低減化されたトランジスタを提供することである。
【０００６】本発明の更に別の１つの特長は、デバイス
特性を劣化させることなしに、短チャンネル効果を低減
化されたトランジスタを提供することである。
特性を劣化させることなしに、短チャンネル効果を低減
化されたトランジスタを提供することである。
【０００７】これらおよびその他の特長は、本発明の特
許請求の範囲とともに本明細書を参照することによって
当業者には明らかになろう。
許請求の範囲とともに本明細書を参照することによって
当業者には明らかになろう。
【０００８】特に断らない限り、図面において同じ符号
および同じ記号は対応する部品を指す。
および同じ記号は対応する部品を指す。
【０００９】
【発明の実施の形態】本発明について、短チャンネルｎ
ＭＯＳ（金属・酸化物・半導体）トランジスタを例にと
って説明する。当業者には明らかなように、本発明のメ
リットはｐＭＯＳトランジスタや持ち上がった（ｒａｉ
ｓｅｄ）ソース／ドレインを有するトランジスタ等、他
の型のトランジスタにも利用できるものである。
ＭＯＳ（金属・酸化物・半導体）トランジスタを例にと
って説明する。当業者には明らかなように、本発明のメ
リットはｐＭＯＳトランジスタや持ち上がった（ｒａｉ
ｓｅｄ）ソース／ドレインを有するトランジスタ等、他
の型のトランジスタにも利用できるものである。
【００１０】本発明に従う非対称型トランジスタ１０が
図１に示されている。トランジスタ１０はｐ形基板１２
中に形成されている。もちろんｐ形基板１２は、半導体
基板上にｐ形エピタキシャル層を含むものでもよい。ゲ
ート電極１４がゲート誘電体層１６によって基板１２か
ら分離される。基板１２中にソース領域２０とドレイン
領域２２とが形成され、それらはｎＭＯＳトランジスタ
の場合、ｎ形ドーパントを含む。チャンネル領域２４は
ソース側よりもドレイン側で高いｐ形ドーパント濃度を
有するものとなっている。例えば、もしドレイン領域２
２近くのドーパント濃度が１×１０18のオーダーであれ
ば、チャンネル領域２４の中央付近ではドーパント濃度
は１×１０17のオーダーとなり、ソース領域２０近くで
のドーパント濃度は１×１０16のオーダーとなろう。こ
こに挙げたドーパント濃度の値は本発明の理解を助ける
ためのものであって、それらに限定するものではない。
図１に示されている。トランジスタ１０はｐ形基板１２
中に形成されている。もちろんｐ形基板１２は、半導体
基板上にｐ形エピタキシャル層を含むものでもよい。ゲ
ート電極１４がゲート誘電体層１６によって基板１２か
ら分離される。基板１２中にソース領域２０とドレイン
領域２２とが形成され、それらはｎＭＯＳトランジスタ
の場合、ｎ形ドーパントを含む。チャンネル領域２４は
ソース側よりもドレイン側で高いｐ形ドーパント濃度を
有するものとなっている。例えば、もしドレイン領域２
２近くのドーパント濃度が１×１０18のオーダーであれ
ば、チャンネル領域２４の中央付近ではドーパント濃度
は１×１０17のオーダーとなり、ソース領域２０近くで
のドーパント濃度は１×１０16のオーダーとなろう。こ
こに挙げたドーパント濃度の値は本発明の理解を助ける
ためのものであって、それらに限定するものではない。
【００１１】ドレイン側と比べてソース側で低いドーパ
ント濃度を有するチャンネル領域というのはいくつかの
利点を有する。まず、チャンネル領域２４のソース側に
おいて、ソース領域２０中およびそれに隣接して付加的
なｐ形ドーパントが存在しないために、抵抗が増大しな
い。同じ理由で、ソース近くのチャンネル領域中でのキ
ャリア移動度が低下しない。従って、トランジスタ１０
の駆動電流は劣化しない。第２に、ＤＩＢＬの短チャン
ネル効果とパンチスルーとが抑制される。チャンネル領
域２４のドレイン側におけるドーパント濃度の増大は、
ドレイン空乏領域が拡大するのを禁止する。こうして、
ドレイン空乏領域がソース領域２０へ向かって拡がるこ
とがないために、パンチスルーは抑制される。ドレイン
領域２２に隣接するチャンネル領域２４の表面における
増大したｐ形ドーパントのために、ＤＩＢＬに起因する
電流リークが禁止される。
ント濃度を有するチャンネル領域というのはいくつかの
利点を有する。まず、チャンネル領域２４のソース側に
おいて、ソース領域２０中およびそれに隣接して付加的
なｐ形ドーパントが存在しないために、抵抗が増大しな
い。同じ理由で、ソース近くのチャンネル領域中でのキ
ャリア移動度が低下しない。従って、トランジスタ１０
の駆動電流は劣化しない。第２に、ＤＩＢＬの短チャン
ネル効果とパンチスルーとが抑制される。チャンネル領
域２４のドレイン側におけるドーパント濃度の増大は、
ドレイン空乏領域が拡大するのを禁止する。こうして、
ドレイン空乏領域がソース領域２０へ向かって拡がるこ
とがないために、パンチスルーは抑制される。ドレイン
領域２２に隣接するチャンネル領域２４の表面における
増大したｐ形ドーパントのために、ＤＩＢＬに起因する
電流リークが禁止される。
【００１２】
【実施例】チャンネル領域２４を形成するためにはいく
つかの方法がある。本発明の第１の実施例では、図２に
示されたように、トランジスタ１０のドレイン領域２２
に隣接してｐ形にドープされた領域１８が設けられる。
Ｐ形領域１８は基板１２よりも高いドーパント濃度を有
するが、ドレイン領域２２よりも低いドーパント濃度で
ある。Ｐ形領域１８は、チャンネル領域２４のソース側
と比較して、ドレイン領域２２に隣接するチャンネル領
域２４中で高いｐ形ドーパント濃度を提供する。このよ
うにして、デバイス特性に悪影響を及ぼすことなしにパ
ンチスルーおよびＤＩＢＬを抑制するという上述のよう
なメリットが実現できる。
つかの方法がある。本発明の第１の実施例では、図２に
示されたように、トランジスタ１０のドレイン領域２２
に隣接してｐ形にドープされた領域１８が設けられる。
Ｐ形領域１８は基板１２よりも高いドーパント濃度を有
するが、ドレイン領域２２よりも低いドーパント濃度で
ある。Ｐ形領域１８は、チャンネル領域２４のソース側
と比較して、ドレイン領域２２に隣接するチャンネル領
域２４中で高いｐ形ドーパント濃度を提供する。このよ
うにして、デバイス特性に悪影響を及ぼすことなしにパ
ンチスルーおよびＤＩＢＬを抑制するという上述のよう
なメリットが実現できる。
【００１３】次に、本発明の第１の実施例に従う非対称
型トランジスタ１０を作製するための方法について説明
する。まず、図３に示されたように、ゲート電極１４の
形成までデバイス作製を進める。この時点で、図４に示
されたようなドレイン延長領域２７を形成することもで
きる。例えば、砒素やリンのようなｎ形ドーパントを１
×１０18ないし１×１０20／ｃｍ3 のオーダーの濃度に
イオン打ち込みしてもよい。ドレイン延長領域２７はオ
プションであり、本発明を実施する場合に形成しなくて
も構わない。
型トランジスタ１０を作製するための方法について説明
する。まず、図３に示されたように、ゲート電極１４の
形成までデバイス作製を進める。この時点で、図４に示
されたようなドレイン延長領域２７を形成することもで
きる。例えば、砒素やリンのようなｎ形ドーパントを１
×１０18ないし１×１０20／ｃｍ3 のオーダーの濃度に
イオン打ち込みしてもよい。ドレイン延長領域２７はオ
プションであり、本発明を実施する場合に形成しなくて
も構わない。
【００１４】次に、図５に示されたように、マスキング
層２８が形成され、ドレイン領域を形成すべき基板１２
エリアが露出される。次に、この露出された領域に対し
てｐ形ドーパントを打ち込んで、ｐ形にドープされた領
域１８を形成する。例えば、ホウ素を１０ｋｅＶないし
２５ｋｅＶのオーダーのエネルギーで４×１０12／ｃｍ
2 ないし８×１０12／ｃｍ2 の範囲のドーズ量打ち込む
ことができる。もし必要であれば、このｐ形ドーパント
の打ち込みは傾けた方向から行ってもよい。もちろん被
覆層からの拡散等の、その他のドープ領域１８を形成す
るための方法も当業者には明らかであろう。
層２８が形成され、ドレイン領域を形成すべき基板１２
エリアが露出される。次に、この露出された領域に対し
てｐ形ドーパントを打ち込んで、ｐ形にドープされた領
域１８を形成する。例えば、ホウ素を１０ｋｅＶないし
２５ｋｅＶのオーダーのエネルギーで４×１０12／ｃｍ
2 ないし８×１０12／ｃｍ2 の範囲のドーズ量打ち込む
ことができる。もし必要であれば、このｐ形ドーパント
の打ち込みは傾けた方向から行ってもよい。もちろん被
覆層からの拡散等の、その他のドープ領域１８を形成す
るための方法も当業者には明らかであろう。
【００１５】ｐ形ドープ領域１８のドーパント濃度は基
板のドーパント濃度よりも高いが、この後に形成される
ドレイン領域２２のドーパント濃度よりも低い。例え
ば、もしドレイン領域２２が１×１０19ないし１×１０
20のオーダーのドーパント濃度を持ち、基板のドーパン
ト濃度が１×１０16ないし１×１０18のオーダーであれ
ば、ｐ形ドープ領域１８のドーパント濃度は１×１０16
ないし１×１０19のオーダーとなろう。
板のドーパント濃度よりも高いが、この後に形成される
ドレイン領域２２のドーパント濃度よりも低い。例え
ば、もしドレイン領域２２が１×１０19ないし１×１０
20のオーダーのドーパント濃度を持ち、基板のドーパン
ト濃度が１×１０16ないし１×１０18のオーダーであれ
ば、ｐ形ドープ領域１８のドーパント濃度は１×１０16
ないし１×１０19のオーダーとなろう。
【００１６】もしドレイン延長領域２７の形成を既に行
っていなければ、それをｐ形ドープ領域１８の形成後に
行ってもよい。既に述べたように、ドレイン延長領域２
７はオプションであり、本発明を実施する場合に形成し
なくても構わない。
っていなければ、それをｐ形ドープ領域１８の形成後に
行ってもよい。既に述べたように、ドレイン延長領域２
７はオプションであり、本発明を実施する場合に形成し
なくても構わない。
【００１７】この時点で、図６に示されたように、ゲー
ト電極１４の側面に側壁スペーサ２６を設けてもよい。
側壁スペーサ２６はシリコン酸化物あるいはシリコン窒
化物のような誘電材料を含むのが一般的である。その他
の適当な材料は当業者には明らかであろう。側壁スペー
サを形成するために、数多くの構造および形成法が当業
者には知られている。例えば、多重側壁スペーサを使用
することができる。ドレイン延長領域２７の形成の前、
非対称な打ち込みの前か後に、薄い酸化物（例えば１５
０ないし２５０オングストローム）を形成し、その後で
上述の側壁スペーサの形成に類似した第２の側壁の形成
を行うこともできる。更に、ゲートエッチングの直後
に、薄く（５０ないし１００オングストローム）ポリシ
リコンの再酸化を行ってもよい。
ト電極１４の側面に側壁スペーサ２６を設けてもよい。
側壁スペーサ２６はシリコン酸化物あるいはシリコン窒
化物のような誘電材料を含むのが一般的である。その他
の適当な材料は当業者には明らかであろう。側壁スペー
サを形成するために、数多くの構造および形成法が当業
者には知られている。例えば、多重側壁スペーサを使用
することができる。ドレイン延長領域２７の形成の前、
非対称な打ち込みの前か後に、薄い酸化物（例えば１５
０ないし２５０オングストローム）を形成し、その後で
上述の側壁スペーサの形成に類似した第２の側壁の形成
を行うこともできる。更に、ゲートエッチングの直後
に、薄く（５０ないし１００オングストローム）ポリシ
リコンの再酸化を行ってもよい。
【００１８】側壁スペーサ２６を形成した後で、例えば
イオン打ち込みによってソース領域２０、およびドレイ
ン領域２２が形成される。ソース領域２０およびドレイ
ン領域２２はｎ形ドーパントを含む。ドーパント濃度は
設計により変わるが、例えば、１×１０18ないし１×１
０20／ｃｍ3 の範囲にある。
イオン打ち込みによってソース領域２０、およびドレイ
ン領域２２が形成される。ソース領域２０およびドレイ
ン領域２２はｎ形ドーパントを含む。ドーパント濃度は
設計により変わるが、例えば、１×１０18ないし１×１
０20／ｃｍ3 の範囲にある。
【００１９】図７は、従来型のｎＭＯＳトランジスタ３
２、３４のソースおよびドレインと、ドレイン延長領域
２７を有する、本発明の第１の実施例に従うｎＭＯＳト
ランジスタ３６、３８のソースおよびドレインとに関す
る、リーク電流対駆動電流の関係を示している。このグ
ラフのデータを得るために用いられた条件は次のような
ものである：酸化物の厚さは５０オングストローム、ド
レイン電圧は２．５Ｖ、スレッショルド調節用の打ち込
みドーズは２×１０12／ｃｍ2 、領域１８のための打ち
込みドーズは８×１０12／ｃｍ2 、そしてスレッショル
ド電圧は０．３７Ｖである。このグラフは与えられたサ
ブスレッショルドリーク電流に対して、本発明の第１の
実施例に従うトランジスタのほうがより高い駆動電流を
有していることを示している。
２、３４のソースおよびドレインと、ドレイン延長領域
２７を有する、本発明の第１の実施例に従うｎＭＯＳト
ランジスタ３６、３８のソースおよびドレインとに関す
る、リーク電流対駆動電流の関係を示している。このグ
ラフのデータを得るために用いられた条件は次のような
ものである：酸化物の厚さは５０オングストローム、ド
レイン電圧は２．５Ｖ、スレッショルド調節用の打ち込
みドーズは２×１０12／ｃｍ2 、領域１８のための打ち
込みドーズは８×１０12／ｃｍ2 、そしてスレッショル
ド電圧は０．３７Ｖである。このグラフは与えられたサ
ブスレッショルドリーク電流に対して、本発明の第１の
実施例に従うトランジスタのほうがより高い駆動電流を
有していることを示している。
【００２０】本発明の第２の実施例が図８に示されてい
る。付加的なｐ形ドープ領域１８の代わりに、チャンネ
ル領域６４はソース側（領域７６）においてｎ形ドーパ
ントをカウンタードープ（ｃｏｕｎｔｅｒｄｏｐｅ）さ
れている。従って、第１の実施例と同じように、チャン
ネル領域６４はドレイン側に比べてソース側で低いｐ形
ドーパント濃度を有している。
る。付加的なｐ形ドープ領域１８の代わりに、チャンネ
ル領域６４はソース側（領域７６）においてｎ形ドーパ
ントをカウンタードープ（ｃｏｕｎｔｅｒｄｏｐｅ）さ
れている。従って、第１の実施例と同じように、チャン
ネル領域６４はドレイン側に比べてソース側で低いｐ形
ドーパント濃度を有している。
【００２１】ここで本発明の第２の実施例に従うトラン
ジスタ６０の作製方法について説明する。ここでもゲー
ト電極１４の形成までデバイス作製を進める。好ましく
は、スレッショルド調節用打ち込みを行なってチャンネ
ル領域６４のドーパント濃度が調節される。この時点
で、図９に示されたようにドレイン延長領域６６を形成
してもよい。例えば、砒素やリン等のｎ形ドーパントが
１×１０18ないし１×１０20／ｃｍ3 のオーダーの濃度
に打ち込まれる。ドレイン延長領域６６はオプションで
あって、本発明を実施する場合に形成しなくても構わな
い。
ジスタ６０の作製方法について説明する。ここでもゲー
ト電極１４の形成までデバイス作製を進める。好ましく
は、スレッショルド調節用打ち込みを行なってチャンネ
ル領域６４のドーパント濃度が調節される。この時点
で、図９に示されたようにドレイン延長領域６６を形成
してもよい。例えば、砒素やリン等のｎ形ドーパントが
１×１０18ないし１×１０20／ｃｍ3 のオーダーの濃度
に打ち込まれる。ドレイン延長領域６６はオプションで
あって、本発明を実施する場合に形成しなくても構わな
い。
【００２２】次に、マスキング層６８が形成され、ソー
ス領域２０を形成すべき基板１２のエリアが露出され
る。次に、この露出された領域に対してｎ形ドーパント
が打ち込まれ、図１０に示されたように領域７６が形成
される。例えば、砒素やリンを３０ないし１００ｋｅＶ
のオーダーのエネルギーで、２×１０12ないし６×１０
12／ｃｍ2 の範囲のドーズ量打ち込むことができる。ド
ーパントがゲート電極１４の下側へ打ち込まれるよう
に、このｎ形ドーパントの打ち込みは傾けた方向から行
うのが好ましい。
ス領域２０を形成すべき基板１２のエリアが露出され
る。次に、この露出された領域に対してｎ形ドーパント
が打ち込まれ、図１０に示されたように領域７６が形成
される。例えば、砒素やリンを３０ないし１００ｋｅＶ
のオーダーのエネルギーで、２×１０12ないし６×１０
12／ｃｍ2 の範囲のドーズ量打ち込むことができる。ド
ーパントがゲート電極１４の下側へ打ち込まれるよう
に、このｎ形ドーパントの打ち込みは傾けた方向から行
うのが好ましい。
【００２３】打ち込みドーズ量は、ｎ形ドーパントが打
ち込まれても領域７６がｐ形のままに留まるようなもの
である。従って、ｎ形ドーパントの濃度はチャンネル領
域６４のそれよりも低くなる。例えば、もしチャンネル
領域６４のドーパント濃度が典型的な１×１０16ないし
１×１０18／ｃｍ3 の範囲内にあれば、チャンネル領域
６４のソース側におけるｎ形ドーパントの濃度は１×１
０15ないし１×１０17／ｃｍ3 のオーダーとなろう。
ち込まれても領域７６がｐ形のままに留まるようなもの
である。従って、ｎ形ドーパントの濃度はチャンネル領
域６４のそれよりも低くなる。例えば、もしチャンネル
領域６４のドーパント濃度が典型的な１×１０16ないし
１×１０18／ｃｍ3 の範囲内にあれば、チャンネル領域
６４のソース側におけるｎ形ドーパントの濃度は１×１
０15ないし１×１０17／ｃｍ3 のオーダーとなろう。
【００２４】もしドレイン延長領域６６の形成を既に行
っていなければ、それをこの時点で行うことができる。
既に述べたように、ドレイン延長領域６６はオプション
であり、本発明を実施する場合に形成しなくても構わな
い。
っていなければ、それをこの時点で行うことができる。
既に述べたように、ドレイン延長領域６６はオプション
であり、本発明を実施する場合に形成しなくても構わな
い。
【００２５】この時点で、図１０に示されたように、ゲ
ート電極１４の側面に側壁スペーサ２６を設けてもよ
い。側壁スペーサ２６はシリコン酸化物あるいはシリコ
ン窒化物のような誘電材料を含むのが一般的である。そ
の他の適当な材料は当業者には明らかであろう。次に、
例えばイオン打ち込みによって、ソース領域２０および
ドレイン領域２２が形成される。ソース領域２０および
ドレイン領域２２はｎ形ドーパントを含む。このドーパ
ント濃度は設計により変化するが、例えば１×１０18な
いし１×１０20／ｃｍ3 の範囲にある。
ート電極１４の側面に側壁スペーサ２６を設けてもよ
い。側壁スペーサ２６はシリコン酸化物あるいはシリコ
ン窒化物のような誘電材料を含むのが一般的である。そ
の他の適当な材料は当業者には明らかであろう。次に、
例えばイオン打ち込みによって、ソース領域２０および
ドレイン領域２２が形成される。ソース領域２０および
ドレイン領域２２はｎ形ドーパントを含む。このドーパ
ント濃度は設計により変化するが、例えば１×１０18な
いし１×１０20／ｃｍ3 の範囲にある。
【００２６】もしｐＭＯＳトランジスタが必要であれ
ば、これまで述べてきた伝導形を逆にすればよいことは
当業者にとって明らかであろう。
ば、これまで述べてきた伝導形を逆にすればよいことは
当業者にとって明らかであろう。
【００２７】本発明は例示の実施例に関して説明してき
たが、この説明は限定的な意図のものではない。本明細
書を参照することで、例示実施例に対する各種の修正や
組み合わせが、本発明のその他の実施例とともに当業者
には明らかになるであろう。従って、本発明の特許請求
の範囲はそれら修正や実施例をすべて包含するものと解
釈されるべきである。
たが、この説明は限定的な意図のものではない。本明細
書を参照することで、例示実施例に対する各種の修正や
組み合わせが、本発明のその他の実施例とともに当業者
には明らかになるであろう。従って、本発明の特許請求
の範囲はそれら修正や実施例をすべて包含するものと解
釈されるべきである。
【００２８】以上の説明に関して更に以下の項を開示す
る。 （１）トランジスタを作製する方法であって、次の工
程、第１の伝導形を有する基板上へゲート電極を形成す
ること、前記基板中の前記ゲート電極の両側に、前記第
１の伝導形とは逆の第２の伝導形を有するソース領域お
よびドレイン領域を形成すること、および前記ソース領
域と前記ドレイン領域との間に、前記ソース領域に隣接
する場所での前記第１の伝導形のドーパント濃度が前記
ドレイン領域に隣接する場所でのそれよりも低くなるよ
うに非対称なチャンネル領域を形成すること、を含む方
法。
る。 （１）トランジスタを作製する方法であって、次の工
程、第１の伝導形を有する基板上へゲート電極を形成す
ること、前記基板中の前記ゲート電極の両側に、前記第
１の伝導形とは逆の第２の伝導形を有するソース領域お
よびドレイン領域を形成すること、および前記ソース領
域と前記ドレイン領域との間に、前記ソース領域に隣接
する場所での前記第１の伝導形のドーパント濃度が前記
ドレイン領域に隣接する場所でのそれよりも低くなるよ
うに非対称なチャンネル領域を形成すること、を含む方
法。
【００２９】（２）第１項記載の方法であって、前記非
対称なチャンネル領域を形成する前記工程が、次の工
程、前記ドレイン領域に隣接する前記基板中に、前記第
１の伝導形を有するドープ領域を形成すること、を含ん
でいる方法。
対称なチャンネル領域を形成する前記工程が、次の工
程、前記ドレイン領域に隣接する前記基板中に、前記第
１の伝導形を有するドープ領域を形成すること、を含ん
でいる方法。
【００３０】（３）第２項記載の方法であって、前記ド
ープ領域が、前記基板のドーパント濃度と前記ドレイン
領域のドーパント濃度との中間のドーパント濃度を有し
ている方法。
ープ領域が、前記基板のドーパント濃度と前記ドレイン
領域のドーパント濃度との中間のドーパント濃度を有し
ている方法。
【００３１】（４）第２項記載の方法であって、前記ド
ープ領域を形成する前記工程が、前記第１の伝導形のド
ーパントを打ち込む工程を含んでいる方法。
ープ領域を形成する前記工程が、前記第１の伝導形のド
ーパントを打ち込む工程を含んでいる方法。
【００３２】（５）第４項記載の方法であって、前記打
ち込み工程が傾けた方向からの打ち込みを含んでいる方
法。
ち込み工程が傾けた方向からの打ち込みを含んでいる方
法。
【００３３】（６）第１項記載の方法であって、前記非
対称なチャンネル領域を形成する前記工程が、次の工
程、前記ソース領域に隣接する前記ゲート電極の下側の
前記基板の部分へ、前記第２の伝導形のドーパントをカ
ウンタードープすること、を含んでいる方法。
対称なチャンネル領域を形成する前記工程が、次の工
程、前記ソース領域に隣接する前記ゲート電極の下側の
前記基板の部分へ、前記第２の伝導形のドーパントをカ
ウンタードープすること、を含んでいる方法。
【００３４】（７）第６項記載の方法であって、前記基
板の前記部分が前記第１の伝導形であって、前記基板の
ドーパント濃度よりも低いドーパント濃度を有している
方法。
板の前記部分が前記第１の伝導形であって、前記基板の
ドーパント濃度よりも低いドーパント濃度を有している
方法。
【００３５】（８）トランジスタを作製する方法であっ
て、次の工程、基板上へゲート電極を形成すること、前
記ゲート電極の下側に、ソース側とドレイン側とを有
し、前記ソース領域側の前記第１の伝導形のドーパント
濃度が前記ドレイン側のそれよりも低くなった非対称な
チャンネル領域を形成すること、および前記チャンネル
領域の前記ソース側の上にソース領域を、そして前記チ
ャンネル領域の前記ドレイン側の上にドレイン領域を、
いすれも前記第１の伝導形とは逆の第２の伝導形を有す
るように形成すること、を含む方法。
て、次の工程、基板上へゲート電極を形成すること、前
記ゲート電極の下側に、ソース側とドレイン側とを有
し、前記ソース領域側の前記第１の伝導形のドーパント
濃度が前記ドレイン側のそれよりも低くなった非対称な
チャンネル領域を形成すること、および前記チャンネル
領域の前記ソース側の上にソース領域を、そして前記チ
ャンネル領域の前記ドレイン側の上にドレイン領域を、
いすれも前記第１の伝導形とは逆の第２の伝導形を有す
るように形成すること、を含む方法。
【００３６】（９）第８項記載の方法であって、前記非
対称なチャンネル領域を形成する前記工程が、前記ドレ
イン側上の前記ゲート電極に隣接して、前記第１の伝導
形を有するドープ領域を形成する工程を含んでいる方
法。
対称なチャンネル領域を形成する前記工程が、前記ドレ
イン側上の前記ゲート電極に隣接して、前記第１の伝導
形を有するドープ領域を形成する工程を含んでいる方
法。
【００３７】（１０）第９項記載の方法であって、前記
ドープ領域が、前記基板のドーパント濃度と前記ドレイ
ン領域のドーパント濃度との中間のドーパント濃度を有
している方法。
ドープ領域が、前記基板のドーパント濃度と前記ドレイ
ン領域のドーパント濃度との中間のドーパント濃度を有
している方法。
【００３８】（１１）第９項記載の方法であって、前記
ドープ領域を形成する前記工程が、前記第１の伝導形の
ドーパントを打ち込む工程を含んでいる方法。
ドープ領域を形成する前記工程が、前記第１の伝導形の
ドーパントを打ち込む工程を含んでいる方法。
【００３９】（１２）第１１項記載の方法であって、前
記打ち込み工程が傾けた方向からの打ち込みを含んでい
る方法。
記打ち込み工程が傾けた方向からの打ち込みを含んでい
る方法。
【００４０】（１３）第８項記載の方法であって、前記
非対称なチャンネル領域を形成する前記工程が、次の工
程、前記ソース側上に隣接する前記ゲート電極下の前記
基板の部分へ、前記第２の伝導形のドーパントをカウン
タードープすること、を含んでいる方法。
非対称なチャンネル領域を形成する前記工程が、次の工
程、前記ソース側上に隣接する前記ゲート電極下の前記
基板の部分へ、前記第２の伝導形のドーパントをカウン
タードープすること、を含んでいる方法。
【００４１】（１４）第１３項記載の方法であって、前
記基板の前記部分が、前記第１の伝導形であって、前記
基板のドーパント濃度よりも低いドーパント濃度を有し
ている方法。
記基板の前記部分が、前記第１の伝導形であって、前記
基板のドーパント濃度よりも低いドーパント濃度を有し
ている方法。
【００４２】（１５）トランジスタであって、基板中に
設けられた第１の伝導形のソース領域、前記基板中に設
けられた前記第１の伝導形のドレイン領域、および前記
ソース領域と前記ドレイン領域との間の前記基板中に設
けられた第２の伝導形の非対称なチャンネル領域であっ
て、前記ソース領域に隣接する場所での前記第２の伝導
形のドーパント濃度が前記ドレイン領域に隣接する場所
のそれよりも低くなっている非対称なチャンネル領域、
を含むトランジスタ。
設けられた第１の伝導形のソース領域、前記基板中に設
けられた前記第１の伝導形のドレイン領域、および前記
ソース領域と前記ドレイン領域との間の前記基板中に設
けられた第２の伝導形の非対称なチャンネル領域であっ
て、前記ソース領域に隣接する場所での前記第２の伝導
形のドーパント濃度が前記ドレイン領域に隣接する場所
のそれよりも低くなっている非対称なチャンネル領域、
を含むトランジスタ。
【００４３】（１６）第１５項記載のトランジスタであ
って、前記非対称なチャンネル領域が、前記ドレイン領
域に隣接して第２の伝導形のドープ領域を含んでいるト
ランジスタ。
って、前記非対称なチャンネル領域が、前記ドレイン領
域に隣接して第２の伝導形のドープ領域を含んでいるト
ランジスタ。
【００４４】（１７）第１６項記載のトランジスタであ
って、前記ドープ領域が、前記基板よりも高く、前記ド
レイン領域よりも低いドーパント濃度を有しているトラ
ンジスタ。
って、前記ドープ領域が、前記基板よりも高く、前記ド
レイン領域よりも低いドーパント濃度を有しているトラ
ンジスタ。
【００４５】（１８）第１５項記載のトランジスタであ
って、前記非対称なチャンネル領域が、前記ソース領域
に隣接したカウンタードープ領域を含んでいるトランジ
スタ。
って、前記非対称なチャンネル領域が、前記ソース領域
に隣接したカウンタードープ領域を含んでいるトランジ
スタ。
【００４６】（１９）トランジスタおよびトランジスタ
作製方法。トランジスタ１０は基板１２中に設けられた
第１の伝導形のソース領域２０とドレイン領域２２とを
含んでいる。トランジスタ１０はまた、ソース領域２０
とドレイン領域２２との間の基板１２中に設けられた第
２の伝導形の非対称なチャンネル領域２４を含んでい
る。非対称なチャンネル領域２４は、ソース領域２０に
隣接する場所での第２の伝導形のドーパント濃度がドレ
イン領域２２に隣接する場所のそれよりも低くなったド
ーパント濃度を有している。
作製方法。トランジスタ１０は基板１２中に設けられた
第１の伝導形のソース領域２０とドレイン領域２２とを
含んでいる。トランジスタ１０はまた、ソース領域２０
とドレイン領域２２との間の基板１２中に設けられた第
２の伝導形の非対称なチャンネル領域２４を含んでい
る。非対称なチャンネル領域２４は、ソース領域２０に
隣接する場所での第２の伝導形のドーパント濃度がドレ
イン領域２２に隣接する場所のそれよりも低くなったド
ーパント濃度を有している。
【図１】本発明に従う非対称型トランジスタの断面図。
【図２】本発明の第１の実施例に従う非対称型トランジ
スタの断面図。
スタの断面図。
【図３】図２の非対称型トランジスタの製造工程の各段
階における断面図。
階における断面図。
【図４】図２の非対称型トランジスタの製造工程の各段
階における断面図。
階における断面図。
【図５】図２の非対称型トランジスタの製造工程の各段
階における断面図。
階における断面図。
【図６】図２の非対称型トランジスタの製造工程の各段
階における断面図。
階における断面図。
【図７】従来型のデバイスと、図２の非対称型トランジ
スタのリーク電流と駆動電流の関係を示す図。
スタのリーク電流と駆動電流の関係を示す図。
【図８】本発明の第２の実施例に従う非対称型トランジ
スタの断面図。
スタの断面図。
【図９】図８の非対称型トランジスタの製造工程の各段
階における断面図。
階における断面図。
【図１０】図８の非対称型トランジスタの製造工程の各
段階における断面図。
段階における断面図。
【図１１】図８の非対称型トランジスタの製造工程の各
段階における断面図。
段階における断面図。
１０ トランジスタ １２ 基板 １４ ゲート電極 １６ ゲート誘電体 １８ ドープ領域 ２０ ソース領域 ２２ ドレイン領域 ２４ チャンネル領域 ２６ 側壁スペーサ ２７ ドレイン延長領域 ２８ マスキング層 ３２ 従来型のトランジスタ ３４ 従来型のトランジスタ ３６ 本発明の第１実施例に従うトランジスタ ３８ 本発明の第１実施例に従うトランジスタ ６０ トランジスタ ６４ チャンネル領域 ６６ ドレイン延長領域 ６８ マスキング層 ７６ ソース側
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク ロッダー アメリカ合衆国テキサス州ユニバーシティ ー パーク，パーデュー ストリート 3317 (72)発明者 イ − チン チェン アメリカ合衆国 テキサス州リチャードソ ン，フォックスボロ ドライブ 3100
Claims (2)
- 【請求項１】 トランジスタを作製する方法であって、
次の工程、 第１の伝導形を有する基板上へゲート電極を形成するこ
と、 前記基板中の前記ゲート電極の両側に、前記第１の伝導
形とは逆の第２の伝導形を有するソース領域およびドレ
イン領域を形成すること、および前記ソース領域と前記
ドレイン領域との間に、前記ソース領域に隣接する場所
での前記第１の伝導形のドーパント濃度が前記ドレイン
領域に隣接する場所でのそれよりも低くなるように非対
称なチャンネル領域を形成すること、を含む方法。 - 【請求項２】 トランジスタであって、 基板中に設けられた第１の伝導形のソース領域、 前記基板中に設けられた前記第１の伝導形のドレイン領
域、および前記ソース領域と前記ドレイン領域との間の
前記基板中に設けられた第２の伝導形の非対称なチャン
ネル領域であって、前記ソース領域に隣接する場所での
前記第２の伝導形のドーパント濃度が前記ドレイン領域
に隣接する場所のそれよりも低くなっている非対称なチ
ャンネル領域、を含むトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US386795P | 1995-09-18 | 1995-09-18 | |
| US003867 | 1995-09-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116151A true JPH09116151A (ja) | 1997-05-02 |
Family
ID=21707983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8246645A Pending JPH09116151A (ja) | 1995-09-18 | 1996-09-18 | 非対称型トランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0763855A3 (ja) |
| JP (1) | JPH09116151A (ja) |
| KR (1) | KR970018690A (ja) |
| TW (1) | TW335521B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044431A (ja) * | 1999-05-27 | 2001-02-16 | Fuji Electric Co Ltd | 半導体装置 |
| KR20160008618A (ko) | 2013-09-27 | 2016-01-22 | 아사히 가세이 케미칼즈 가부시키가이샤 | 폴리아미드 수지 조성물 및 성형품 |
| KR20160079861A (ko) | 2014-02-21 | 2016-07-06 | 아사히 가세이 가부시키가이샤 | 폴리아미드 수지 조성물, 폴리아미드 수지 조성물의 제조 방법, 및 성형품 |
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|---|---|---|---|---|
| US6127697A (en) * | 1997-11-14 | 2000-10-03 | Eastman Kodak Company | CMOS image sensor |
| FR2794898B1 (fr) * | 1999-06-11 | 2001-09-14 | France Telecom | Dispositif semi-conducteur a tension de seuil compensee et procede de fabrication |
| US6482724B1 (en) * | 1999-09-07 | 2002-11-19 | Texas Instruments Incorporated | Integrated circuit asymmetric transistors |
| CN111223877A (zh) * | 2019-11-28 | 2020-06-02 | 云谷（固安）科技有限公司 | 阵列基板、阵列基板的制作方法和显示面板 |
| CN114783861A (zh) * | 2022-03-11 | 2022-07-22 | 上海华力集成电路制造有限公司 | 一种改善mosfet器件hci效应的方法及mosfet器件 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961185A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | Ｍｉｓ電界効果半導体装置の製造方法 |
| JPH025481A (ja) * | 1988-06-22 | 1990-01-10 | Nec Corp | 絶縁ゲート電界効果トランジスタ |
| JP2545762B2 (ja) * | 1990-04-13 | 1996-10-23 | 日本電装株式会社 | 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 |
| JPH0478169A (ja) * | 1990-07-20 | 1992-03-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH05275693A (ja) * | 1992-03-25 | 1993-10-22 | Sanyo Electric Co Ltd | Ｍｏｓ型ｆｅｔの製造方法 |
| JPH05335571A (ja) * | 1992-05-29 | 1993-12-17 | Victor Co Of Japan Ltd | 半導体装置 |
-
1996
- 1996-09-12 EP EP96114639A patent/EP0763855A3/en not_active Withdrawn
- 1996-09-18 KR KR1019960040614A patent/KR970018690A/ko not_active Withdrawn
- 1996-09-18 JP JP8246645A patent/JPH09116151A/ja active Pending
- 1996-11-04 TW TW085113406A patent/TW335521B/zh active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044431A (ja) * | 1999-05-27 | 2001-02-16 | Fuji Electric Co Ltd | 半導体装置 |
| KR20160008618A (ko) | 2013-09-27 | 2016-01-22 | 아사히 가세이 케미칼즈 가부시키가이샤 | 폴리아미드 수지 조성물 및 성형품 |
| KR20160079861A (ko) | 2014-02-21 | 2016-07-06 | 아사히 가세이 가부시키가이샤 | 폴리아미드 수지 조성물, 폴리아미드 수지 조성물의 제조 방법, 및 성형품 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0763855A3 (en) | 1998-10-21 |
| TW335521B (en) | 1998-07-01 |
| EP0763855A2 (en) | 1997-03-19 |
| KR970018690A (ko) | 1997-04-30 |
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