JPH09116152A - パワー半導体素子 - Google Patents
パワー半導体素子Info
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- JPH09116152A JPH09116152A JP8260057A JP26005796A JPH09116152A JP H09116152 A JPH09116152 A JP H09116152A JP 8260057 A JP8260057 A JP 8260057A JP 26005796 A JP26005796 A JP 26005796A JP H09116152 A JPH09116152 A JP H09116152A
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- trough
- region
- layer
- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/206—Cathode base regions of thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/411—PN diodes having planar bodies
Landscapes
- Bipolar Transistors (AREA)
- Thyristors (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 低いフォワード抵抗を有するにもかかわら
ず、簡易、且つ、コスト競争的方法で製造され得る、新
規なパワー半導体素子を提供すること等。 【解決手段】 本発明によるパワー半導体素子では、半
導体基板に組み込まれたトラフ領域、好ましくは、ｐ+
−ドープ・トラフ領域のホール引出し効率が、非導電性
の埋込み層によって減少される。この処理は、部材の全
厚みにおける電荷ッキャリア密度を増大させるという効
果を有する。このため、より低いフォワード抵抗が得ら
れる。
ず、簡易、且つ、コスト競争的方法で製造され得る、新
規なパワー半導体素子を提供すること等。 【解決手段】 本発明によるパワー半導体素子では、半
導体基板に組み込まれたトラフ領域、好ましくは、ｐ+
−ドープ・トラフ領域のホール引出し効率が、非導電性
の埋込み層によって減少される。この処理は、部材の全
厚みにおける電荷ッキャリア密度を増大させるという効
果を有する。このため、より低いフォワード抵抗が得ら
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、パワー半導体電子
工学の分野に係る。請求項１の序文によるパワー半導体
素子に基づく。
工学の分野に係る。請求項１の序文によるパワー半導体
素子に基づく。
【０００２】
【従来の技術】このようなパワー半導体素子は、既に、
欧州特許第０，５２８，３４９号に記述されている。パ
ワー半導体素子は、絶縁方法で配列された制御電極を有
するバイポーラトランジスタ（ＩＧＢＴ）である。ＩＧ
ＢＴ、及び、ハイパワー・ダイオードや絶縁ゲートを有
したサイリスター（ＩＧＴｈ若しくはＢＲＴ）のような
他のパワー半導体素子もまた、カソード側に多数のトラ
フ（trough) 領域が組み込まれた半導体基板を実質的に
有している。トラフ領域は、半導体基板とは異なる導電
タイプを有している。部材の動作状態に依存して、これ
らのトラフ領域は、電荷キャリア・コレクタとして働
く。これらのトラフ領域がｐ−ドープされている場合、
その後、これらのトラフ領域はホールを吸収する。
欧州特許第０，５２８，３４９号に記述されている。パ
ワー半導体素子は、絶縁方法で配列された制御電極を有
するバイポーラトランジスタ（ＩＧＢＴ）である。ＩＧ
ＢＴ、及び、ハイパワー・ダイオードや絶縁ゲートを有
したサイリスター（ＩＧＴｈ若しくはＢＲＴ）のような
他のパワー半導体素子もまた、カソード側に多数のトラ
フ（trough) 領域が組み込まれた半導体基板を実質的に
有している。トラフ領域は、半導体基板とは異なる導電
タイプを有している。部材の動作状態に依存して、これ
らのトラフ領域は、電荷キャリア・コレクタとして働
く。これらのトラフ領域がｐ−ドープされている場合、
その後、これらのトラフ領域はホールを吸収する。
【０００３】サイリスタと対照すると、ＩＧＢＴは、そ
れらの制御電極が絶縁方法で配列されており、その結
果、電流制御の代わりに電圧制御が可能であるという利
点を有する。これは制御パワーとの関係で特に利点があ
る。サイリスタと比較したときのＩＧＢＴの高いフォワ
ード電圧降下は、ＩＧＢＴに極端に高い電圧に対するブ
レークスルーを許さないものである。電圧降下がより高
い理由は、特に、半導体基板におけるプラズマ密度がサ
イリスタに比べてより低いからである。換言すれば、存
在する電荷キャリアがより少ないため、この結果、抵抗
がより大きいということである。キャリア寿命を制限す
る特別なドーピング濃度と処置により、上に引用した文
書では、小さなフォワード電圧降下と短いターンオン時
間を達成するようにされている。しかしながら、この方
法で設計されるＩＧＢＴも、いまだ、フォワード抵抗に
関してはサイリスタより非常に劣るものである。
れらの制御電極が絶縁方法で配列されており、その結
果、電流制御の代わりに電圧制御が可能であるという利
点を有する。これは制御パワーとの関係で特に利点があ
る。サイリスタと比較したときのＩＧＢＴの高いフォワ
ード電圧降下は、ＩＧＢＴに極端に高い電圧に対するブ
レークスルーを許さないものである。電圧降下がより高
い理由は、特に、半導体基板におけるプラズマ密度がサ
イリスタに比べてより低いからである。換言すれば、存
在する電荷キャリアがより少ないため、この結果、抵抗
がより大きいということである。キャリア寿命を制限す
る特別なドーピング濃度と処置により、上に引用した文
書では、小さなフォワード電圧降下と短いターンオン時
間を達成するようにされている。しかしながら、この方
法で設計されるＩＧＢＴも、いまだ、フォワード抵抗に
関してはサイリスタより非常に劣るものである。
【０００４】例えば、トレンチＩＧＢＴのような他の技
術が、この問題を克服しようとするために使用されてい
る。しかしながら、トレンチＩＧＢＴは、処理技術の点
で製造が困難であるため、現時点では、経済的に、これ
らのトレンチＩＧＢＴが代替可能なものとはなっていな
い。
術が、この問題を克服しようとするために使用されてい
る。しかしながら、トレンチＩＧＢＴは、処理技術の点
で製造が困難であるため、現時点では、経済的に、これ
らのトレンチＩＧＢＴが代替可能なものとはなっていな
い。
【０００５】
【発明の概要】故に、本発明の１つの目的は、低いフォ
ワード抵抗を有するにもかかわらず、簡易、且つ、コス
ト競争的方法で製造され得る、新規なパワー半導体素子
を提供することにある。この目的は、導入部で述べたタ
イプのパワー半導体素子の場合に、第１の請求項の特徴
によって達成される。本発明の核心は、従って、電荷キ
ャリアの軸的な流れを大きく防止する手段、特に、半導
体基板からトラフ領域への遷移領域にある、特にホー
ル、が提供されることである。電荷キャリアは、もはや
軸的にはトラフ領域に流れることができず、横方向にわ
きへそらされなければならない。この結果、半導体基板
における電荷キャリアのプラズマ密度が増加され、フォ
ワード電圧効果は減少する。これは、トラフ領域から半
導体基板への遷移領域に配列された、埋め込み型の非導
電層によって、最も簡単に達成される。
ワード抵抗を有するにもかかわらず、簡易、且つ、コス
ト競争的方法で製造され得る、新規なパワー半導体素子
を提供することにある。この目的は、導入部で述べたタ
イプのパワー半導体素子の場合に、第１の請求項の特徴
によって達成される。本発明の核心は、従って、電荷キ
ャリアの軸的な流れを大きく防止する手段、特に、半導
体基板からトラフ領域への遷移領域にある、特にホー
ル、が提供されることである。電荷キャリアは、もはや
軸的にはトラフ領域に流れることができず、横方向にわ
きへそらされなければならない。この結果、半導体基板
における電荷キャリアのプラズマ密度が増加され、フォ
ワード電圧効果は減少する。これは、トラフ領域から半
導体基板への遷移領域に配列された、埋め込み型の非導
電層によって、最も簡単に達成される。
【０００６】本発明は、ＩＧＢＴや、絶縁ゲートを有す
るサイリスタ、更に、ダイオードに有用に使用される。
非導電層は、トラフ領域の深さに比べて薄く、半導体基
板に面するトラフ領域のそのエッジ上に配列されるのが
よい。非導電層は、横方向に周期的に中断されており、
トラフ領域の横方向の境界を少しだけ越えるように突き
出され得る。素子をラッチアップに対してより鈍感なも
のとするため、非導電層は、トラフ領域の中央領域でも
中断され得る。本発明が特に有用である点は、本発明に
よる構造、例えばＩＧＢＴは、サイリスタの領域でフォ
ワード抵抗を有するが、本発明による構造は、それにも
かかわらず、経済的に妥当な支出で製造され得るという
ことである。
るサイリスタ、更に、ダイオードに有用に使用される。
非導電層は、トラフ領域の深さに比べて薄く、半導体基
板に面するトラフ領域のそのエッジ上に配列されるのが
よい。非導電層は、横方向に周期的に中断されており、
トラフ領域の横方向の境界を少しだけ越えるように突き
出され得る。素子をラッチアップに対してより鈍感なも
のとするため、非導電層は、トラフ領域の中央領域でも
中断され得る。本発明が特に有用である点は、本発明に
よる構造、例えばＩＧＢＴは、サイリスタの領域でフォ
ワード抵抗を有するが、本発明による構造は、それにも
かかわらず、経済的に妥当な支出で製造され得るという
ことである。
【０００７】
【発明の実施の形態及び実施例】図面を参照する。幾つ
かの図を通じて、同一の参照番号は同一若しくは対応部
分を表している。先ず初めに、本発明を、ＩＧＢＴを用
いて以下に説明する。図３は、ＩＧＢＴの断面の詳細を
示す。参照番号１は、通常のｎ−ドープ半導体基板を指
している。この半導体基板は、第１の主面、即ち、図の
上部の主面と、第２の主面、即ち、図の底部の主面によ
って境界が形成されている。例えば、複数のｐ+ −ドー
プ・スルー領域２が、第１の主面からこの半導体基板１
中へ拡散される。ｎ+ −ドープ・エミッタ領域４がこれ
らの領域２に設けられる。第２の主面は、ｐ−ドープ層
６と隣り合っている。この層は、明瞭とするため図示さ
れていない金属層によって覆われており、この結果、主
電極を形成する。もう一方の主電極は、同様に図示され
ていない金属層によって形成されており、エミッタ領域
４やトラフ領域２と対照をなしている。制御電極は、絶
縁方法で配列された導電層５によって形成され、２つの
トラフ領域２間の領域の半導体基板を覆い、また、エミ
ッタ領域４と重なり合う。上の記述は、簡単なＤＭＯＳ
技術によって製造され得る従来のプレーナＩＧＢＴ構造
に対応する。完成されたＩＧＢＴは、その各々がトラフ
領域を備えた多数の並列接続標準セルから成る。
かの図を通じて、同一の参照番号は同一若しくは対応部
分を表している。先ず初めに、本発明を、ＩＧＢＴを用
いて以下に説明する。図３は、ＩＧＢＴの断面の詳細を
示す。参照番号１は、通常のｎ−ドープ半導体基板を指
している。この半導体基板は、第１の主面、即ち、図の
上部の主面と、第２の主面、即ち、図の底部の主面によ
って境界が形成されている。例えば、複数のｐ+ −ドー
プ・スルー領域２が、第１の主面からこの半導体基板１
中へ拡散される。ｎ+ −ドープ・エミッタ領域４がこれ
らの領域２に設けられる。第２の主面は、ｐ−ドープ層
６と隣り合っている。この層は、明瞭とするため図示さ
れていない金属層によって覆われており、この結果、主
電極を形成する。もう一方の主電極は、同様に図示され
ていない金属層によって形成されており、エミッタ領域
４やトラフ領域２と対照をなしている。制御電極は、絶
縁方法で配列された導電層５によって形成され、２つの
トラフ領域２間の領域の半導体基板を覆い、また、エミ
ッタ領域４と重なり合う。上の記述は、簡単なＤＭＯＳ
技術によって製造され得る従来のプレーナＩＧＢＴ構造
に対応する。完成されたＩＧＢＴは、その各々がトラフ
領域を備えた多数の並列接続標準セルから成る。
【０００８】試験やシミュレーションにより、ＩＧＢＴ
のスイッチを入れたとき比較的低いホール密度がトラフ
領域２の下側の半導体基板１に行き渡ることが明らかと
なった。これは、トラフ領域２が、層６から来るホール
を、非常に効率的に半導体基板から抽出するという事実
による。本発明の目的は、ホール抽出が発生する部材に
おけるバルクの割合を減少させることである。この目的
は、半導体基板１からトラフ領域２へ軸方向に、換言す
れば、図３の底から上部へ、流れるホールはできるだけ
防止するが、軸方向に対して実質的に直角に拡がる横方
向にホールが流れることは許容する手段をこの部材に設
けることによって達成される。この目的は、非導電層３
によって達成され得る。この層３は、半導体基板１への
遷移の直前で、トラフ領域２の内部にまで配列されてい
る点に利点を有する。層３は、軸方向では比較的薄い、
即ち、小数ｍｍ〜ほぼ１ｍｍの厚さである。層３は、横
方向に周期的に中断されている。層３は、トラフ領域２
を越えて２、３ｍｍ突き出すことができる。層３は、第
１の主面から見て３ｍｍ、半導体基板１への遷移前に１
ｍｍ、の深さでトラフ領域２に埋め込まれ、連続的に試
行され且つ試験される。この層３は、トラフ領域２の境
界を越えて横方向にほぼ５ｍｍ突き出している。
のスイッチを入れたとき比較的低いホール密度がトラフ
領域２の下側の半導体基板１に行き渡ることが明らかと
なった。これは、トラフ領域２が、層６から来るホール
を、非常に効率的に半導体基板から抽出するという事実
による。本発明の目的は、ホール抽出が発生する部材に
おけるバルクの割合を減少させることである。この目的
は、半導体基板１からトラフ領域２へ軸方向に、換言す
れば、図３の底から上部へ、流れるホールはできるだけ
防止するが、軸方向に対して実質的に直角に拡がる横方
向にホールが流れることは許容する手段をこの部材に設
けることによって達成される。この目的は、非導電層３
によって達成され得る。この層３は、半導体基板１への
遷移の直前で、トラフ領域２の内部にまで配列されてい
る点に利点を有する。層３は、軸方向では比較的薄い、
即ち、小数ｍｍ〜ほぼ１ｍｍの厚さである。層３は、横
方向に周期的に中断されている。層３は、トラフ領域２
を越えて２、３ｍｍ突き出すことができる。層３は、第
１の主面から見て３ｍｍ、半導体基板１への遷移前に１
ｍｍ、の深さでトラフ領域２に埋め込まれ、連続的に試
行され且つ試験される。この層３は、トラフ領域２の境
界を越えて横方向にほぼ５ｍｍ突き出している。
【０００９】層３は、好ましくは、ＳｉＯ2 から生成さ
れるが、他の電気的な非導電性物質もまた可能である。
層３は、トラフ領域２によってデプレション層を介して
半導体基板へホールが引き出されてしまうのを妨げる。
ホールのために残っている経路は、第１の主電極若しく
はカソード接触（図示されていない）と、絶縁層３との
間の狭いウィンドウを通じる経路だけである。この処理
により、ホール密度は非常に大きく増大されることにな
る。試験やシミュレーションにより、ＩＧＢＴの全厚み
上のホールプロフィールはＧＴＯのそれと同様になるこ
とが明らかとなった。ＩＧＢＴのフォワード抵抗をより
低くするために目的としたことは正にことことである。
本発明による層を有するプレーナ３．３ｋＶ ＩＧＢＴ
に関し、対応する従来の素子と比較して、４００Ｋの温
度と５０Ａ／ｃｍ2 の電流で、フォワード電圧降下は、
５．３２９Ｖから３．３３９Ｖに減少した。１００Ａ／
ｃｍ2 の電流に対してさえ、６．２２１Ｖから３．９１
８Ｖに減少した。
れるが、他の電気的な非導電性物質もまた可能である。
層３は、トラフ領域２によってデプレション層を介して
半導体基板へホールが引き出されてしまうのを妨げる。
ホールのために残っている経路は、第１の主電極若しく
はカソード接触（図示されていない）と、絶縁層３との
間の狭いウィンドウを通じる経路だけである。この処理
により、ホール密度は非常に大きく増大されることにな
る。試験やシミュレーションにより、ＩＧＢＴの全厚み
上のホールプロフィールはＧＴＯのそれと同様になるこ
とが明らかとなった。ＩＧＢＴのフォワード抵抗をより
低くするために目的としたことは正にことことである。
本発明による層を有するプレーナ３．３ｋＶ ＩＧＢＴ
に関し、対応する従来の素子と比較して、４００Ｋの温
度と５０Ａ／ｃｍ2 の電流で、フォワード電圧降下は、
５．３２９Ｖから３．３３９Ｖに減少した。１００Ａ／
ｃｍ2 の電流に対してさえ、６．２２１Ｖから３．９１
８Ｖに減少した。
【００１０】本発明による非導電層３は、他の半導体技
術のために証明された様々な技術によって生成され得
る。最初の、しかしながら比較的複雑な変形は、ＳｉＯ
2 層を形成するために後の温度段階を用いる酸素の高エ
ネルギーインプランテーションである。予め処理された
ウェハから開始して、周期的に中断されたＳｉＯ2 を有
するエピタキシャル層を成長させることはより容易であ
る。ＳｉＯ2 層は薄いため、エピタキシャル層もＳｉＯ
2 層の上部に横方向に成長する。必要なｐ+ −ドープ・
トラフ領域は、この成長された層に後に生成される。埋
め込み型のＳｉＯ2 層を生成するために使用され得る技
術は、パワーＡＳＩＣ技術からすでに知られている。前
記のＳｉＯ2 層は、ＡＳＩＣの機能グループの誘電体絶
縁のために必要とされる。
術のために証明された様々な技術によって生成され得
る。最初の、しかしながら比較的複雑な変形は、ＳｉＯ
2 層を形成するために後の温度段階を用いる酸素の高エ
ネルギーインプランテーションである。予め処理された
ウェハから開始して、周期的に中断されたＳｉＯ2 を有
するエピタキシャル層を成長させることはより容易であ
る。ＳｉＯ2 層は薄いため、エピタキシャル層もＳｉＯ
2 層の上部に横方向に成長する。必要なｐ+ −ドープ・
トラフ領域は、この成長された層に後に生成される。埋
め込み型のＳｉＯ2 層を生成するために使用され得る技
術は、パワーＡＳＩＣ技術からすでに知られている。前
記のＳｉＯ2 層は、ＡＳＩＣの機能グループの誘電体絶
縁のために必要とされる。
【００１１】本発明によって与えられたＩＧＢＴのラッ
チアップ感度が、トラフ領域２の減少されたホール引出
し効果によって過度に増加した場合には、非導電層３が
トラフ領域の中央領域で中断されるように設計するとよ
い。幾つかのホールは、未だ、トラフ領域２のその中央
領域で引き出され得る。この実施例の例が図７に示され
ている。ＩＧＢＴの設計における更なる自由度は、エミ
ッタ領域４の形態によって構成される。上に見られるよ
うに、ストリップ形状のエミッタ領域（図４）や、島形
状のエミッタ領域（図５）や、棒形状のエミッタ領域
（図６）のような変形が知られている。本発明は、これ
らの各変形に使用され、利点を有し得る。図４〜６は、
非導電層３が、例えば、ストリップ形状でエミッタ領域
２に沿って中断方法で配列されるべきことを平面図で示
している。１つの非導電層３に２つの領域の各々が付与
されるべき場合には、同じものがエミッタ領域に島形状
で適用される（図５）。同じものが同様に棒形状でエミ
ッタ領域２に適用される（図６）。この場合、各棒は、
層３によって包囲される。
チアップ感度が、トラフ領域２の減少されたホール引出
し効果によって過度に増加した場合には、非導電層３が
トラフ領域の中央領域で中断されるように設計するとよ
い。幾つかのホールは、未だ、トラフ領域２のその中央
領域で引き出され得る。この実施例の例が図７に示され
ている。ＩＧＢＴの設計における更なる自由度は、エミ
ッタ領域４の形態によって構成される。上に見られるよ
うに、ストリップ形状のエミッタ領域（図４）や、島形
状のエミッタ領域（図５）や、棒形状のエミッタ領域
（図６）のような変形が知られている。本発明は、これ
らの各変形に使用され、利点を有し得る。図４〜６は、
非導電層３が、例えば、ストリップ形状でエミッタ領域
２に沿って中断方法で配列されるべきことを平面図で示
している。１つの非導電層３に２つの領域の各々が付与
されるべき場合には、同じものがエミッタ領域に島形状
で適用される（図５）。同じものが同様に棒形状でエミ
ッタ領域２に適用される（図６）。この場合、各棒は、
層３によって包囲される。
【００１２】層３を、図４〜６に示された例と対照的
に、連続的になるように設計できることは言うまでもな
い。しかしながら、図７に関連して説明したのと同様
に、ラッチアップ問題が生じる可能性がある。ここまで
の説明では、本発明をＩＧＢＴの例を用いてのみ示し
た。しかしながら、本発明は、これに限定されるもので
はなく、特にＳＰＥＥＤダイオードのようなダイオード
や、ＩＧＴｈ若しくはＢＲＴを用いて使用され得る。図
２は、ＢＲＴ若しくはＩＧＴｈの断面の詳細を示す。Ｉ
ＧＢＴと対照的に、２つの標準的なセルタイプが存在す
る。即ち、３層構造によって特徴付けられているトラン
ジスタ・セル９と、４層構造を有するサイリスタ・セル
１０である。ＩＧＴｈ若しくはＢＲＴの動作方法は、特
開昭第６３−３１０１７１号や独国特許第４０ ２４
５２６号に記述されている。これらの開示内容は、この
時点で、明確に編入されており、それ故、このタイプの
素子の機能を本時点で再び反復する必要はない。
に、連続的になるように設計できることは言うまでもな
い。しかしながら、図７に関連して説明したのと同様
に、ラッチアップ問題が生じる可能性がある。ここまで
の説明では、本発明をＩＧＢＴの例を用いてのみ示し
た。しかしながら、本発明は、これに限定されるもので
はなく、特にＳＰＥＥＤダイオードのようなダイオード
や、ＩＧＴｈ若しくはＢＲＴを用いて使用され得る。図
２は、ＢＲＴ若しくはＩＧＴｈの断面の詳細を示す。Ｉ
ＧＢＴと対照的に、２つの標準的なセルタイプが存在す
る。即ち、３層構造によって特徴付けられているトラン
ジスタ・セル９と、４層構造を有するサイリスタ・セル
１０である。ＩＧＴｈ若しくはＢＲＴの動作方法は、特
開昭第６３−３１０１７１号や独国特許第４０ ２４
５２６号に記述されている。これらの開示内容は、この
時点で、明確に編入されており、それ故、このタイプの
素子の機能を本時点で再び反復する必要はない。
【００１３】ＩＧＴｈ若しくはＢＲＴの場合、トランジ
タ標準セル９のｐ+ −タイプのトラフ領域２は、ある状
況の下では、サイリスタ・セル１０のラッチングを妨げ
るような程度までホールを引き出す。トランジスタ・セ
ル９のホール引出し能率を減少させるため、ＩＧＢＴか
ら類推して、非導電層をトランジスタ・セル９のｐ+−
タイプのトラフ２に設けることが可能である。本発明
は、しかしながら、いわゆるＳＰＥＥＤダイオードに使
用するのにも有用である。このタイプのダイオードで
は、ｐ+ −ドープ・トラフ領域２がｐ−ドープ・アノー
ド・エミッタ７に設けられている。これらの領域２に同
様に本発明による非導電層３が取り付けられている場合
には、ホール引出し効率が減少する結果、ダイナミック
・アバランシェ降伏に対してより高い抵抗を有したダイ
オードが得られる。
タ標準セル９のｐ+ −タイプのトラフ領域２は、ある状
況の下では、サイリスタ・セル１０のラッチングを妨げ
るような程度までホールを引き出す。トランジスタ・セ
ル９のホール引出し能率を減少させるため、ＩＧＢＴか
ら類推して、非導電層をトランジスタ・セル９のｐ+−
タイプのトラフ２に設けることが可能である。本発明
は、しかしながら、いわゆるＳＰＥＥＤダイオードに使
用するのにも有用である。このタイプのダイオードで
は、ｐ+ −ドープ・トラフ領域２がｐ−ドープ・アノー
ド・エミッタ７に設けられている。これらの領域２に同
様に本発明による非導電層３が取り付けられている場合
には、ホール引出し効率が減少する結果、ダイナミック
・アバランシェ降伏に対してより高い抵抗を有したダイ
オードが得られる。
【００１４】一般的に、本発明による処置により、従来
の構造と比較して、部材の全厚みにおいて、プラズマ密
度がより高いパワー半導体素子が生成される。明らかに
より低いフォワード抵抗がその結果達成される。明らか
に、上述の教示に照らしてみれば、本発明の多くの変形
や変更が可能である。それ故、添付クレームの範囲内
で、本発明は、本明細書に詳述したもの以外の方法でも
実行可能であることを理解すべきである。
の構造と比較して、部材の全厚みにおいて、プラズマ密
度がより高いパワー半導体素子が生成される。明らかに
より低いフォワード抵抗がその結果達成される。明らか
に、上述の教示に照らしてみれば、本発明の多くの変形
や変更が可能である。それ故、添付クレームの範囲内
で、本発明は、本明細書に詳述したもの以外の方法でも
実行可能であることを理解すべきである。
【図１】本発明に従って設計されたダイオードのトラフ
部分の断面を示す図。
部分の断面を示す図。
【図２】本発明に従って設計されたＩＧＴｈ若しくはＢ
ＲＴのトラフ部分の断面を示す図。
ＲＴのトラフ部分の断面を示す図。
【図３】本発明に従って設計されたＩＧＢＴのトラフ部
分の断面を示す図。
分の断面を示す図。
【図４】ストリップ形状のエミッタ領域を有する新規な
ＩＧＢＴの一部の平面図。
ＩＧＢＴの一部の平面図。
【図５】島形状のエミッタ領域を有する新規なＩＧＢＴ
の一部の平面図。
の一部の平面図。
【図６】棒形状のエミッタ領域を有する新規なＩＧＢＴ
の一部の平面図。
の一部の平面図。
【図７】非導電層を実現するための変形を示す。
１ 半導体基板 ２ トラフ領域 ３ 非導電層 ４ エミッタ領域 ５ ゲート電極 ６ コレクタ層 ７ アノード・エミッタ ８ カソード・エミッタ ９ トランジスタ・セル １０ サイリスタ・セル
Claims (10)
- 【請求項１】 パワー半導体素子において、（ａ） 第
１と第２の主面によって境界付けされている第１の導電
タイプの半導体基板（１）と、（ｂ） 前記第１の主面
から半導体基板（１）中に組み込まれた、前記第１の導
電タイプとは反対の第２の導電タイプの複数のトラフ領
域（２）と、を備え、（ｃ） 前記第１の主面から第２
の主面を見た軸方向にトラフ領域（２）が半導体基板
（１）と没入されている領域において、第２の導電タイ
プの電荷キャリアが半導体基板（１）からトラフ領域
（２）中へ前記軸方向と反対に流れることはできるだけ
防止するが、前記軸方向に対して実質的に直角に延びる
横方向に前記電荷キャリアが流れることは許す手段
（３）が設けられている、ことを特徴とするパワー半導
体素子。 - 【請求項２】 請求項１記載のパワー半導体素子におい
て、前記手段は非導電層（３）を備えるパワー半導体素
子。 - 【請求項３】 請求項２記載のパワー半導体素子におい
て、前記非導電層（３）は、周期的に横方向に中断され
ており、前記層（３）は、トラフ領域（２）の軸方向の
深さに比べて薄くされているが、いまだトラフ領域
（２）の内部に存在するように設計されており、また、
前記層（３）は、トラフ領域（２）を越えて小数ｍｍ〜
２、３ｍｍの範囲で横方向に突き出しているパワー半導
体素子。 - 【請求項４】 請求項１〜３のいずれかに記載のパワー
半導体素子において、（ａ） 前記パワー半導体素子
は、絶縁方法で配列されたゲート電極（５）を有するバ
イポーラトランジスタの機能を有し、（ｂ） 第１の主
電極に接続された前記第１の導電タイプのエミッタ領域
（４）は、前記トラフ領域（２）に配列されており、
（ｃ） 前記ゲート電極（５）は、２つのトラフ領域
（２）間の領域において前記第１の主面を覆い、且つ、
前記エミッタ領域（４）に重なっており、（ｄ） 前記
第２の導電タイプのコレクタ層（６）は、前記第２の主
面に隣接して設けられ、且つ、第２の主電極に接続され
る、パワー半導体素子。 - 【請求項５】 請求項４記載のパワー半導体素子におい
て、前記エミッタ領域（４）は、ストリップとして設計
されており、前記非導電層（３）はストリップの方向に
中断されているパワー半導体素子。 - 【請求項６】 請求項４記載のパワー半導体素子におい
て、前記エミッタ領域（４）は島として設計されてお
り、前記非導電層（３）は中断され、その結果、それは
各場合において２つの向かい合う島に制限されるパワー
半導体素子。 - 【請求項７】 請求項４記載のパワー半導体素子におい
て、前記エミッタ領域（４）は、実質的に全トラフ領域
（２）の上部に延びる棒形状に設計されており、前記非
導電層（３）は中断され、その結果、それは各場合にお
いて１つの棒に制限されるパワー半導体素子。 - 【請求項８】 請求項４記載のパワー半導体素子におい
て、前記非導電層（３）は、前記トラフ領域（２）の中
央領域で中断されるパワー半導体素子。 - 【請求項９】 請求項１〜３のいずれかに記載のパワー
半導体素子において、（ａ） 前記パワー半導体素子は
ダイオードの機能を有し、（ｂ） 前記トラフ領域
（２）は、前記第２の導電タイプの第１の層（７）によ
って包囲されており、前記第１の層は、前記第１の主面
と隣接し、また、前記トラフ領域（２）よりも弱くドー
プされており、（ｃ） 前記第２の主面に隣接して、前
記半導体基板（１）と同じ導電タイプの第２の層（８）
が設けられており、この第２の層は、前記半導体基板
（１）よりも重くドープされている、パワー半導体素
子。 - 【請求項１０】 請求項１〜３のいずれかに記載のパワ
ー半導体素子において、（ａ） 前記パワー半導体素子
は、ＩＧＴｈ若しくはＢＲＴの機能を有し、且つ、トラ
ンジスタセル（９）及びサイリスタセル（１０）を有
し、（ｂ） 前記トランジスタセル（９）の前記トラフ
領域（２）には、前記非導電層（３）が取り付けられて
いる、パワー半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19538090:8 | 1995-10-13 | ||
| DE19538090A DE19538090A1 (de) | 1995-10-13 | 1995-10-13 | Leistungshalbleiterelement |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116152A true JPH09116152A (ja) | 1997-05-02 |
Family
ID=7774719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8260057A Pending JPH09116152A (ja) | 1995-10-13 | 1996-10-01 | パワー半導体素子 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0768717A3 (ja) |
| JP (1) | JPH09116152A (ja) |
| CN (1) | CN1157488A (ja) |
| CZ (1) | CZ297996A3 (ja) |
| DE (1) | DE19538090A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157861A (ja) * | 2005-12-02 | 2007-06-21 | Fuji Electric Holdings Co Ltd | Ｍｏｓ型半導体装置 |
| JP2008532257A (ja) * | 2005-03-03 | 2008-08-14 | 富士電機デバイステクノロジー株式会社 | 半導体装置およびその製造方法 |
| US8614483B2 (en) | 2010-12-08 | 2013-12-24 | Denso Corporation | Insulated gate semiconductor device |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150694A (en) * | 1998-01-14 | 2000-11-21 | Infineon Technologies Ag | Silicon-on-insulator insulated gate bipolar transistor |
| DE19801093A1 (de) * | 1998-01-14 | 1999-07-22 | Siemens Ag | Soi-igbt |
| DE59914652D1 (de) * | 1998-11-18 | 2008-03-27 | Infineon Technologies Ag | Halbleiterbauelement mit dielektrischen oder halbisolierenden abschirmstrukturen |
| EP1005092A1 (en) | 1998-11-26 | 2000-05-31 | STMicroelectronics S.r.l. | High breakdown voltage PN junction structure and related manufacturing process |
| DE10023956A1 (de) * | 2000-05-16 | 2001-11-22 | Bosch Gmbh Robert | Halbleiter-Leistungsbauelement |
| US8120074B2 (en) * | 2009-10-29 | 2012-02-21 | Infineon Technologies Austria Ag | Bipolar semiconductor device and manufacturing method |
| CN105762182B (zh) * | 2016-05-04 | 2018-11-06 | 江苏中科君芯科技有限公司 | 具有高抗闩锁能力的igbt器件 |
| CN113809167B (zh) * | 2021-08-10 | 2024-01-09 | 西安理工大学 | 一种具有隐埋层的brt及其制造方法 |
| CN117790570B (zh) * | 2023-12-21 | 2026-06-23 | 清纯半导体(宁波)有限公司 | 一种半导体功率器件及其制备方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1252225A (en) * | 1985-11-27 | 1989-04-04 | Sel Colak | Lateral insulated gate transistors with coupled anode and gate regions |
| DE3633161A1 (de) * | 1986-09-30 | 1988-04-07 | Licentia Gmbh | Halbleiterbauelement mit einer anodenseitigen p-zone und einer anliegenden schwach dotierten n-basiszone |
| JPS63157479A (ja) * | 1986-12-22 | 1988-06-30 | Nissan Motor Co Ltd | 電導度変調形ｍｏｓｆｅｔ |
| US5416354A (en) * | 1989-01-06 | 1995-05-16 | Unitrode Corporation | Inverted epitaxial process semiconductor devices |
| CH679962A5 (ja) * | 1989-08-10 | 1992-05-15 | Asea Brown Boveri | |
| DE4143346A1 (de) * | 1991-01-09 | 1992-11-19 | Fraunhofer Ges Forschung | Integrierte leistungsschalterstruktur |
| JP3063278B2 (ja) * | 1991-08-28 | 2000-07-12 | 日本電気株式会社 | 縦型電界効果トランジスタ |
| JP2957795B2 (ja) * | 1992-03-16 | 1999-10-06 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US5396087A (en) * | 1992-12-14 | 1995-03-07 | North Carolina State University | Insulated gate bipolar transistor with reduced susceptibility to parasitic latch-up |
| US5241194A (en) * | 1992-12-14 | 1993-08-31 | North Carolina State University At Raleigh | Base resistance controlled thyristor with integrated single-polarity gate control |
-
1995
- 1995-10-13 DE DE19538090A patent/DE19538090A1/de not_active Withdrawn
-
1996
- 1996-09-09 EP EP96810599A patent/EP0768717A3/de not_active Withdrawn
- 1996-10-01 JP JP8260057A patent/JPH09116152A/ja active Pending
- 1996-10-11 CZ CZ962979A patent/CZ297996A3/cs unknown
- 1996-10-11 CN CN96122835.0A patent/CN1157488A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008532257A (ja) * | 2005-03-03 | 2008-08-14 | 富士電機デバイステクノロジー株式会社 | 半導体装置およびその製造方法 |
| JP2007157861A (ja) * | 2005-12-02 | 2007-06-21 | Fuji Electric Holdings Co Ltd | Ｍｏｓ型半導体装置 |
| US8614483B2 (en) | 2010-12-08 | 2013-12-24 | Denso Corporation | Insulated gate semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1157488A (zh) | 1997-08-20 |
| DE19538090A1 (de) | 1997-04-17 |
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| EP0768717A2 (de) | 1997-04-16 |
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