JPH09116156A

JPH09116156A - 半導体装置およびその製造方法

Info

Publication number: JPH09116156A
Application number: JP26658895A
Authority: JP
Inventors: Hideo Yamanaka; 英雄山中
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-10-16
Filing date: 1995-10-16
Publication date: 1997-05-02
Anticipated expiration: 2015-10-16
Also published as: JP3444047B2

Abstract

(57)【要約】【課題】多結晶シリコン層を用いて信頼性の高い半導
体装置を生産性良く、かつ汚染なく製造すること。【解決手段】本発明の半導体装置１は、ゲート絶縁部
４が多結晶シリコン層５側からゲート電極３側に向けて
第１層間応力緩衝層４１、第１金属汚染防止層４２の順
に構成され、保護用絶縁部６が多結晶シリコン層５側か
らゲート電極３と離れる側に向けて第２層間応力緩衝層
６１、第２金属汚染防止層６２の順に構成されるもので
あり、各種層を連続成膜して大気中でレーザアニールし
て多結晶シリコン層５を形成する製造方法である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
ＴＦＴとして適用される半導体装置およびその製造方法
に関する。

【０００２】

【従来の技術】ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔ
ｏｒ（以下、ＴＦＴという。）駆動方式の液晶表示装置
においては、非晶質シリコン層によるＴＦＴや多結晶シ
リコン層によるＴＦＴが用いられているが、前者に比べ
て後者は電界効果移動度が高くＴＦＴのより高性能化が
可能であるため今後の主流となっていくと考えられてい
る。

【０００３】多結晶シリコン層によるＴＦＴでは、高温
プロセスすなわち約１０００℃での活性化アニールとゲ
ート酸化膜形成が必要であり、このため高価で大型化の
難しい石英ガラス基板を使用する必要がある。この石英
ガラスを用いることで、コストダウンや液晶パネルの大
型化が困難となっている。

【０００４】そこで、近年ではコストダウン等の観点か
ら石英ガラス基板に比べて安価なほうけい酸ガラスを採
用し、このほうけい酸ガラスに非晶質シリコン層を形成
し、パルス状エキシマレーザ光の照射による活性化アニ
ールで多結晶シリコン層への結晶化および結晶性向上を
図る技術が研究開発されている。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな半導体装置およびその製造方法には次のような問題
がある。すなわち、エキシマレーザ光を照射することに
よるアルカリ金属イオンや金属不純物等の汚染を防止す
るため、高真空中で作業を行う必要があり、生産性が非
常に悪い。また、窒素中で作業をすると、置換のための
生産性低下および高価な窒素を使用することによるコス
トアップを招くことになる。さらに、ほうけい酸ガラス
上に形成した非晶質シリコン層に直接エキシマレーザ光
を照射すると、前記汚染による特性劣化を招きやすく製
品の信頼性低下につながる。

【０００６】さらに、非晶質シリコン層を形成する場合
にはプラズマＣＶＤ（化学気相成長）での低温膜形成が
適しているが、この際形成された非晶質シリコン層（α
−Ｓｉ：Ｈ）中には大量の水素が含まれているため、脱
水素アニールが必要となる。一方、非晶質シリコン層に
直接垂直にエキシマレーザ光を照射すると紫外域におけ
る反射率が大きく効率が悪くなるため、透明な酸化シリ
コン膜（〜５０ｎｍ厚）等を反射防止膜として使用する
ことが考えられる。

【０００７】この酸化シリコン膜等による反射防止膜が
非晶質シリコン層の全面に被着していると、先に説明し
た脱水素アニールによる脱水素化が不十分となり、水素
が突沸して非晶質シリコン層を破壊してしまうという問
題が生じる。また、イオンドーピングを行う際の装置の
チャンバ内壁から発生するＦｅ、Ｃｒ、Ｎｉ等の金属不
純物やレジスト剥離等の洗浄工程で生じるナトリウム等
のアルカリ金属イオン汚染物質が非晶質シリコン層内に
入り込み特性劣化を招く原因となっている。

【０００８】一般に、Ｆｅ、Ｃｒ、Ｎｉ、Ａｕに代表さ
れる金属不純物は、シリコン結晶中でライフタイムキラ
ーとなるためにその低減に多大な努力がはらわれており
（例えば、全ての金属不純物を１０¹⁰ｃｍ^-2レベルに低
減する努力がなされている）、非晶質シリコンや多結晶
シリコンＴＦＴの場合も同様な努力が必要である。

【０００９】

【課題を解決するための手段】本発明は上記の課題を解
決するために成された半導体装置およびその製造方法で
ある。本発明の半導体装置は、絶縁基板上でゲート領域
として形成される多結晶シリコン層と、多結晶シリコン
層とゲート電極との間に形成されるゲート絶縁部と、多
結晶シリコン層に対してゲート電極と反対側に形成され
る保護用絶縁部とを備えており、ゲート絶縁部が多結晶
シリコン層側からゲート電極側に向けて第１層間応力緩
衝層、第１金属汚染防止層の順に構成され、保護用絶縁
部が多結晶シリコン層側からゲート電極と離れる側に向
けて第２層間応力緩衝層、第２金属汚染防止層の順に構
成されているものである。

【００１０】このような半導体装置では、ゲート絶縁部
の第１金属汚染防止層および保護用絶縁部の第２金属汚
染防止層によって製造工程中や製造工程後における金属
汚染すなわちゲート領域がアルカリ金属イオンや金属不
純物等によって汚染されることを防止できるようにな
る。さらに、ゲート絶縁部の第１層間応力緩衝層および
保護用絶縁部の第２層間応力緩衝層によって多層構造と
なった場合の層間応力を緩和してリーク電流の発生を防
止できるようになる。

【００１１】また、本発明の半導体装置の製造方法は、
ゲート絶縁部を構成する第１層金属汚染防止層、第１層
間応力緩衝層、多結晶シリコン層を構成するための非晶
質シリコン層、保護用絶縁部を構成する第２層間応力緩
衝層、第２金属汚染防止層の順、または第２金属汚染防
止層、第２層間応力緩衝層、非晶質シリコン層、第１層
間応力緩衝層、第１金属汚染防止層の順に連続成膜を行
い、その後、第２金属汚染防止層および第２層間応力緩
衝層を通して非晶質シリコン層を大気中にてレーザアニ
ールし、多結晶シリコン層を形成する方法である。

【００１２】このような半導体装置の製造方法では、連
続成膜によって多層構造となった場合の層間応力の緩和
および層間におけるダストの混入を低減できるようにな
るとともに、第１金属汚染防止層または第２金属汚染防
止層によってレーザアニールを大気中で行っても汚染物
質が非晶質シリコン層に入り込むことを阻止できるよう
になる。また、レーザアニールによる低級酸化膜形成で
の特性劣化に対する問題も防止できることになる。

【００１３】

【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法における実施の形態を図に基づいて説明
する。図１は本発明の半導体装置における第１実施形態
を説明する模式断面図で、（ａ）は逆スタガー型、
（ｂ）はコプラナー型（スタガー型ともいう。）を示し
ている。

【００１４】図１（ａ）に示す逆スタガー型の半導体装
置１は、絶縁基板２上に設けられるゲート電極３と、ゲ
ート電極３を覆う状態で絶縁基板２の全面に被着するゲ
ート絶縁部４と、ゲート領域Ｇを構成するための多結晶
シリコン層５と、少なくともゲート領域Ｇ上に形成され
る保護用絶縁部６とを備える構成となっている。

【００１５】特に、図１（ａ）に示す半導体装置１で
は、ゲート絶縁部４が第１層間応力緩衝層４１と第１金
属汚染防止層４２とから構成され、保護用絶縁部６が第
２層間応力緩衝層６１と第２金属汚染防止層６２とから
構成されている点に特徴がある。

【００１６】また、図１（ｂ）に示すコプラナー型の半
導体装置１は、絶縁基板２上に形成される保護用絶縁部
６と、ゲート領域Ｇを構成するための多結晶シリコン層
５と、少なくともゲート領域Ｇ上に形成されるゲート絶
縁部４と、ゲート絶縁部４上に設けられるゲート電極３
とを備える構成となっている。

【００１７】図１（ｂ）に示す半導体装置１において
も、ゲート絶縁部４が第１層間応力緩衝層４１と第１金
属汚染防止層４２とから構成され、保護用絶縁部６が第
２層間応力緩衝層６１と第２金属汚染防止層６２とから
構成されている点に特徴がある。

【００１８】いずれの半導体装置１であっても、第１層
間応力緩衝層４１および第２層間応力緩衝層６１は層間
の応力緩衝を果たすとともに電気的な絶縁の役目も果た
し、第１金属汚染防止層４２および第２金属汚染防止層
６２はアルカリ金属イオン（Ｎａ⁺、Ｌｉ⁺、Ｋ⁺等）
や金属不純物（Ｆｅ、Ｎｉ、Ｃｕ、Ａｕ等の遷移金属）
の汚染防止とともに電気的な絶縁の役目も果たしてい
る。

【００１９】第１実施形態の半導体装置１では、いずれ
もゲート電極３の両側の内側にＬＤＤ（Lightly Doped
Drain ）領域７が入り込む構造となっている。ＬＤＤと
はＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎの略で、Ｍ
ＯＳ構造のｎ⁺またはｐ⁺のソース、ドレイン領域にｎ
^-またはｐ^-領域を自己整合的に形成し、特にドレイン
結合のドレイン方向の最大電界を弱める構造にしたもの
である。通常はｎ^-領域に低濃度燐、ｐ^-領域に低濃度
ボロン、ｎ⁺領域に高濃度燐または砒素、ｐ⁺領域に高
濃度ボロンを使用する。このＬＤＤ構造によってドレイ
ン領域からゲート酸化膜、基板へのホットキャリア注入
を減少させ、トランジスタのＶ_TやＧ_mを安定化させ総
合特性を向上させることができる。また、液晶表示装置
用ＴＦＴの場合には高温でのリーク電流を減少させて高
画質化を図ることができる。

【００２０】このような半導体装置１のうち、例えば図
１（ａ）に示す逆スタガー型においては、絶縁基板２上
のゲート電極３を覆う状態で絶縁基板２の全面に被着し
ている第１金属汚染防止層４２により、絶縁基板２側か
らゲート領域Ｇ内に入り込もうとするナトリウム等のア
ルカリ金属イオン汚染物質を遮断することができるよう
になっている。

【００２１】さらに、ゲート領域Ｇ上の第２金属汚染防
止層６２および第２層間応力緩衝層６１とが保護膜とな
り、後述するレーザ光照射での多結晶シリコン層５の結
晶化の際に生じるアルカリ金属イオンや金属不純物等の
汚染物質がゲート領域Ｇ内に入り込むことを防止できる
構造となっている。

【００２２】なお、ゲート耐電圧を増加させるために、
ゲート絶縁部４の厚さを保護用絶縁部６の厚さより厚く
してもよい。つまり、後述する製造方法において、保護
用絶縁部６を介してエキシマレーザ光を照射するので光
エネルギーロスの観点から保護用絶縁部６の厚さは制限
されるが、ゲート絶縁部４の厚さにそのような制限はな
く、このように厚くしても問題はない。

【００２３】また、図１（ｂ）に示すコプラナー型で
は、絶縁基板２上に形成される第２金属汚染防止層６２
によって絶縁基板２側からゲート領域Ｇ内に入り込もう
とするナトリウム等のアルカリ金属イオンの汚染物質を
遮断することができるようになっている。さらに、ゲー
ト領域Ｇ上に形成される第１金属汚染防止層４２および
第１層間応力緩衝層４１とによって後述するレーザ光照
射での多結晶シリコン層５の結晶化の際に生じる金属不
純物やアルカリ金属イオン等の汚染物質がゲート領域Ｇ
内に入り込むことを防止できるようになっている。

【００２４】なお、コプラナー型の場合であっても、ゲ
ート絶縁部４の厚さを保護用絶縁部６の厚さより厚くし
てもよい。コプラナー型の場合は、後述する製造方法に
おいて、エキシマレーザ光照射を絶縁基板２側から行う
ため保護用絶縁部６の厚さをエネルギーロスを考慮した
厚さに制限する必要があるが、ゲート絶縁部４にはその
ような制限がなく、ゲート耐圧増加のために厚くするこ
とができる。

【００２５】また、いずれの半導体装置１でも、第１層
間応力緩衝層４１によって多結晶シリコン層５と第１金
属汚染防止層４２との間の応力を緩和し、第２層間応力
緩衝層６１によって多結晶シリコン層５と第２金属汚染
防止層６２との間の応力を緩和する構造となっている。
これによって、層間応力に起因するリーク電流の発生を
低減することができ、半導体装置１の特性劣化を抑制で
きるようになる。

【００２６】次に、本発明の半導体装置の製造方法を具
体的な材質を示しながら説明する。図２〜図５は半導体
装置の製造方法を順に説明する模式断面図である。な
お、以下においては主として逆スタガー型のＮチャネル
ＭＯＳ型ポリシリコンＴＦＴから成る半導体装置の製造
方法を例とした説明を行う。

【００２７】先ず、図２（ａ）に示すように、透光性ほ
うけい酸ガラスから成る絶縁基板２上にモリブデン／タ
ンタル（Ｍｏ／Ｔａ）を例えば３００ｎｍ程度の厚さで
スパッタリングによって形成し、これに対してフォトリ
ソグラフィー処理を行ってゲート電極３を形成する。こ
こでＭｏ／Ｔａを用いるのは、低抵抗化と耐熱性向上を
図るためである。なお、薄膜応力集中緩和と耐圧向上の
ため、ゲート電極３の側辺３ａには図中破線で示すよう
なテーパ（垂直方向に対して２０〜３０℃）を設け断面
視台形にしておいた方が良い。

【００２８】次に、図２（ｂ）に示すように、絶縁基板
２上のゲート電極３を覆う状態で絶縁基板２の全面に第
１金属汚染防止層４２、第１層間応力緩衝層４１、非晶
質シリコン層５’、第２層間応力緩衝層６１、第２金属
汚染防止層６２の順で連続的な成膜を行う。

【００２９】例えば、第１金属汚染防止層４２および第
２金属汚染防止層６２として窒化シリコン膜（Ｓｉ
Ｎ_x）、第１層間応力緩衝層４１および第２層間応力緩
衝層６１として酸化シリコン膜（ＳｉＯ₂）を使用す
る。各膜はプラズマＣＶＤ法によって約３００℃の基板
温度で各々３０〜５０ｎｍ程度の厚さで連続成長させ
る。

【００３０】すなわち、先ず第１金属汚染防止層４２と
して窒化シリコン膜（ＳｉＮ_x）をＳｉＨ₄、ＮＨ₃、
Ｎ₂を反応ガスとして成長させ、次いで第１層間応力緩
衝層４１として酸化シリコン膜（ＳｉＯ₂）をＳｉ
Ｈ₄、Ｏ₂を反応ガスとして成長させ、次に非晶質シリ
コン層５’をＳｉＨ₄を反応ガスとして成長させる。続
いて第２層間応力緩衝層６１として酸化シリコン膜（Ｓ
ｉＯ₂）をＳｉＨ₄、Ｏ₂を反応ガスとして成長させ、
最後に第２金属汚染防止層６２として窒化シリコン膜
（ＳｉＮ_x）をＳｉＨ₄、ＮＨ₃、Ｎ₂を反応ガスとし
て成長させる。

【００３１】これらの各膜は同じプラズマＣＶＤ装置の
チャンバ内で反応ガスを切り換えることによって連続的
に成長させる。連続成長では、チャンバ内を大気圧に開
放することなく各膜を連続して形成できるため、各膜の
間に汚染物質が混入するのを防止できるとともに、成膜
時における層間の応力を極力低減させることが可能とな
る。

【００３２】なお、第１層間応力緩衝層４１および第２
層間応力緩衝層６１の少なくとも一方を窒酸化シリコン
膜（ＳｉＯ_xＮ_y）と酸化シリコン膜（ＳｉＯ₂）とか
ら構成してもよい。すなわち、第１層間応力緩衝層４１
に窒酸化シリコン膜（ＳｉＯ _xＮ_y）と酸化シリコン膜
（ＳｉＯ₂）とを用いる場合には、ゲート電極３の上に
第１金属汚染防止層４２を構成する窒化シリコン膜（Ｓ
ｉＮ_x）、次に第１層間応力緩衝層４１を構成する窒酸
化シリコン膜（ＳｉＯ_xＮ_y）、次に酸化シリコン膜
（ＳｉＯ₂）を形成する。

【００３３】また、第２層間応力緩衝層６１に窒酸化シ
リコン膜（ＳｉＯ_xＮ_y）と酸化シリコン膜（Ｓｉ
Ｏ₂）とを用いる場合には、非晶質シリコン層５’上に
第２層間応力緩衝層６１を構成する酸化シリコン膜（Ｓ
ｉＯ₂）、次に窒酸化シリコン膜（ＳｉＯ_xＮ_y）、次
に第２金属汚染防止層６２を構成する窒化シリコン膜
（ＳｉＮ_x）を構成する。

【００３４】このような構造を形成する場合であっても
プラズマＣＶＤ装置のチャンバ内へ導入する反応ガスを
連続的に切り換えることによって容易に連続成長させる
ことが可能となる。これにより、さらなる層間応力の緩
和を図ることができる。

【００３５】また、保護用絶縁部６は後述するエキシマ
レーザ光照射時のエネルギーロスの面からその厚さが制
限される。ゲート絶縁部４はこのような制限を受けない
ため、ゲート耐圧向上のために厚く形成してもよい。

【００３６】また、ゲート絶縁部４として酸化タンタル
膜を含む構造とする場合には、図３（ａ）、（ｂ）に示
すような構造の連続成膜を行う。すなわち、図３（ａ）
に示す構造では、モリブデン／タンタル（Ｍｏ／Ｔａ）
から成るゲート電極３を覆う状態で第１金属汚染防止層
４２を構成する窒化シリコン膜（ＳｉＮ_x）を約１００
ｎｍ厚形成し、その上に酸化タンタル膜４２’（Ｔａ₂
Ｏ₅）を約１００ｎｍ厚形成し、その上に第１層間応力
緩衝層４１を構成する酸化シリコン膜（ＳｉＯ ₂）を約
５０ｎｍ厚形成する。

【００３７】さらに、第１層間応力緩衝層４１の上に非
晶質シリコン層５’を約５０ｎｍ厚形成し、その上に第
２層間応力緩衝層６１を構成する酸化シリコン膜（Ｓｉ
Ｏ₂）を約５０ｎｍ厚形成し、その上に第２金属汚染防
止層６２を構成する窒化シリコン膜（ＳｉＮ_x）を約１
００ｎｍ厚形成する。各膜はプラズマＣＶＤにより連続
成膜する。この際、窒化シリコン膜（ＳｉＮ_x）はＳｉ
Ｎ₄、ＮＨ₃、Ｎ₂を反応ガスとし、Ｔａ₂Ｏ₅はＴａ
（ＯＣ₂Ｈ₅）₅、Ｏ₂を反応ガスとし、ＳｉＯ₂はＳ
ｉＨ₄、Ｏ₂を反応ガスとし、非晶質シリコン膜５’は
ＳｉＨ₄を反応ガスとする。

【００３８】また、図３（ｂ）に示す構造では、絶縁基
板２上に第１金属汚染防止層４２を構成する窒化シリコ
ン膜（ＳｉＮ_x）を約２００ｎｍ厚形成し、モリブデン
／タンタル（Ｍｏ／Ｔａ）から成るゲート電極３をスパ
ッタリングによって形成し（３００ｎｍ厚）、そのゲー
ト電極３をドライエッチングする。その後、Ｍｏ／Ｔａ
の陽極酸化（クエン酸０．５〜１．０％、１００（Ｖ）
１時間）を行って酸化タンタル膜４２’（Ｔａ₂Ｏ₅）
を約１００ｎｍ厚形成する。

【００３９】次いで、その酸化タンタル膜４２’を覆う
状態に、第１層間応力緩衝層４１を構成する酸化シリコ
ン膜（ＳｉＯ₂）を約５０ｎｍ厚、その上に非晶質シリ
コン層５’を約５０ｎｍ厚、その上に第２層間応力緩衝
層６１を構成する酸化シリコン膜（ＳｉＯ₂）を約５０
ｎｍ厚、その上に第２金属汚染防止層６２を構成する窒
化シリコン膜（ＳｉＮ_x）を約５０ｎｍ厚、各々プラズ
マＣＶＤによって連続成膜する。なお、プラズマＣＶＤ
によって形成する各膜の反応ガスは上記の例と同様であ
る。

【００４０】ゲート酸化膜４として酸化タンタル膜４
２’および第１層間応力緩衝層４１である酸化シリコン
膜を用いることで、ＭＯＳトランジスタの特性向上のた
めの微細化、薄膜化を進めることができるとともに、直
接トンネリングによるリーク電流が支配的となるところ
のゲート絶縁膜厚（４ｎｍ）に到達できることになる。
なお、ゲート絶縁膜厚を４ｎｍ以上に保ちながら酸化シ
リコン膜換算膜厚を薄くするため、比誘電率の高いＴａ
₂Ｏ₅膜を使用することも考えられる。

【００４１】次に、図３（ｃ）に示すように、イオンド
ーピングストッパー用のレジストＲ１を形成してＬＤＤ
領域７（図１（ａ）参照）のための低濃度燐（Ｐ^-）の
イオンドーピングを行う。このイオンドーピングを行う
にあたり、レジストＲ１をゲート電極３の幅よりもわず
かに狭く残すフォトリソグラフィーを行い、この幅を残
すように第２金属汚染防止層６２および第２層間応力緩
衝層６１をエッチングしておく。前者はＣＦ₄等を用い
たドライエッチング、後者はＨＦ系でのウエットエッチ
ングを行う。

【００４２】この際のレジストＲ１のフォトリソグラフ
ィーでは、レジストＲ１を全面に厚さ３００ｎｍ程度被
着した状態で絶縁基板２の裏面側からゲート電極３をマ
スクとしたオーバ露光を行う。レジストＲ１の露光部分
を除去することでゲート電極３の幅よりもわずかに狭い
幅のレジストＲ１を残すことができるようになる。そし
て、この幅のレジストＲ１、第２金属汚染防止層６２お
よび第２層間応力緩衝層６１をマスクとして、例えば１
０¹²〜１０¹³ｃｍ^-2程度の燐（Ｐ）イオンをドーピング
する。

【００４３】次に、図４（ａ）に示すように、レジスト
Ｒ１、第２金属汚染防止層６２および第２層間応力緩衝
層６１を覆う状態でレジストＲ２を形成し、これをマス
クとして高濃度燐（Ｐ⁺）のイオンドーピングを行って
ソース領域およびドレイン領域を形成する。

【００４４】このレジストＲ２を形成するには、レジス
トＲ２を全面に厚さ３００ｎｍ程度被着した状態で絶縁
基板２の裏面側からゲート電極３をマスクとしたジャス
ト露光を行う。そして、このレジストＲ２をマスクとし
て１０¹⁴〜１０¹⁵ｃｍ^-2の燐（Ｐ）イオンをドーピング
する。これによって、高濃度燐（Ｐ⁺）イオンのドーピ
ングされた非晶質シリコン層５’の部分がソース領域お
よびドレイン領域となる。

【００４５】なお、このドーピングにおいてレジストＲ
１とレジストＲ２との差となるＬの部分が低濃度燐（Ｐ
^-）イオンのドーピング領域として残るため、このＬの
大きさによって図１（ａ）に示すＬＤＤ領域７の大きさ
が決まることになる。

【００４６】高濃度燐（Ｐ⁺）イオンドーピングが終了
した後はレジストＲ１、Ｒ２を剥離する。剥離するに
は、例えばＨ₂ＳＯ₄：Ｈ₂Ｏ₂＝５：１から成る溶液
を用いてレジスト残りがないよう十分に除去洗浄する。

【００４７】次に、露出した保護用絶縁部６を介して非
晶質シリコン層５’に図４（ｂ）に示すようなレーザ光
を照射して多結晶シリコン層５への結晶化を行う。レー
ザ光としては、例えばＸｅＣｌから成る波長３０８ｎｍ
のエキシマレーザ光を使用し、約２５０〜３００ｍＪ／
ｃｍ²の照射量で結晶化を行う。

【００４８】本実施形態の場合には、このレーザ光照射
を例えば、常温常圧のクリーンな空気中にて行う。つま
り、少なくともゲート領域Ｇとなる部分の上方には保護
用絶縁部６が被着しているため、レーザ光が直接照射さ
せることがなく、空気中で行っても汚染物質がゲート領
域Ｇとなる部分に入り込むことがない。また、レーザア
ニールでのゲート領域Ｇの低級酸化膜形成がなく特性劣
化を防止できることになる。さらに、保護用絶縁部６が
あることでこれが反射防止膜となり、レーザ光が低損失
で照射され効率良くゲート領域Ｇの結晶化を行うことが
可能となる。

【００４９】また、照射方法としては、最初は溶融エネ
ルギーよりも低いエネルギーで照射を行い、非晶質シリ
コン層５’内の水素を追い出してから、溶融エネルギー
よりも高いエネルギーで照射を行って溶融固化させる。
この水素の追い出しを行う際、ゲート領域Ｇとなる部分
以外に保護用絶縁部６が設けられていないことから、こ
こから充分な脱水素を行うことが可能となる。さらに、
上記の照射方法によって脱水素と多結晶シリコン層５へ
の結晶化およびソース、ドレイン、ＬＤＤ領域を含む燐
（Ｐ）イオンの活性化とを同時に行うことができ生産性
の向上にも寄与することになる。

【００５０】次に、図４（ｃ）に示すように、結晶化の
成された多結晶シリコン層５の上にＰＳＧ８（Phospho-
Silicate Glassの略で、燐を含んだ酸化シリコン膜のこ
と）を被着し、その上に窒化シリコン膜９を常圧ＣＶＤ
法によって被着する。例えば、ＰＳＧ８は、ＳｉＨ₄、
ＰＨ₃、Ｏ₂から成る反応ガスを用いて３００ｎｍ程度
の厚さで成長させる。なお、このＰＳＧ８内の燐濃度は
数重量％である。また、窒化シリコン膜９は、Ｓｉ
Ｈ₄、ＮＨ₃、Ｎ₂を反応ガスとして２００ｎｍ程度の
厚さで成長させる。

【００５１】そして、ＰＳＧ８および窒化シリコン膜９
を被着した状態で水素化アニール処理を行う。水素化ア
ニール処理は例えば４００℃３〜４時間の熱処理をフォ
ーミングガス中で行う。多結晶シリコン層５の粒界には
多くのシリコンダングリングボンドが存在しており、キ
ャリアの生成再結合センタとして働いてリーク電流を発
生させる。この水素化アニール処理によってシリコンダ
ングリングボンドをカットし、リーク電流の発生を抑制
できることになる。

【００５２】このＰＳＧ８および窒化シリコン膜９を被
着した状態での水素化アニール処理では、ＰＳＧ８の吸
湿性を利用して水素を多結晶シリコン層５内に入り込ま
せ、熱処理によってシリコンダングリングボンドをカッ
トする。なお、ＰＳＧ８の上に窒化シリコン膜９を被着
するのは、窒化シリコン膜９で水素を封じ込め水素アニ
ール効果を高めるためである。つまり、窒化シリコン膜
９は水素を通さないのでキャップ膜として使用できる。

【００５３】また、水素化アニール処理は、上記ＰＳＧ
８および窒化シリコン膜９を被着した状態で行うもの
と、ＰＳＧ８および窒化シリコン膜９を被着する代わり
に図４（ｂ）に示すレーザ光照射を行った後、水素プラ
ズマ処理を行い、図５（ａ）に示す窒化シリコン膜９を
被着した状態で熱処理を行うようにしてもよい。この場
合にも、窒化シリコン膜９をキャップ膜として使用する
のがポイントである。

【００５４】次に、水素化アニール処理が終了した後
は、図５（ｂ）に示すように、ソース電極Ｓおよびドレ
イン電極Ｄの形成を行う。ソース電極Ｓおよびドレイン
電極Ｄを形成するには、各々の位置と対応する窒化シリ
コン膜９およびＰＳＧ８に窓開けを行い、そこに例えば
Ｓｉ（１％）入りのアルミニウム（Ａｌ）をスパッタリ
ングによって６００ｎｍ程度の厚さで被着し、その後４
００℃１時間程度のアルミニウムシンターを行う。

【００５５】なお、図５（ｃ）は、先の水素化アニール
処理において、図５（ａ）に示すような多結晶シリコン
層５上に窒化シリコン膜９を被着した状態で行ったもの
にソース電極Ｓおよびドレイン電極Ｄを形成した状態を
示している。

【００５６】以上の処理によって、図１（ａ）に示すよ
うな半導体装置１が完成する。なお、図６はゲート電極
３の外側にＬＤＤ領域７が形成された半導体装置１を示
す模式断面図である。このような半導体装置１を製造す
るには、図２（ｃ）に示すレジストＲ１を形成する際、
絶縁基板２裏面からの露光をゲート電極３の幅に対して
ジャスト露光を行うようにすれば容易に製造できること
になる。

【００５７】次に、本発明の第２実施形態の製造方法を
図７〜図９の模式断面図に基づいて説明する。第２実施
形態における半導体装置は、コプラナー型から成るＮチ
ャネルＭＯＳ型ポリシリコンＴＦＴである。

【００５８】一般に逆スタガー型、コプラナー型の双方
とも、ＬＤＤ領域７（図１参照）がゲート領域Ｇ内に入
り込んだ構造の場合、ゲートチャネル長が短くなるので
電流特性が向上する反面、ゲート−ドレイン間耐圧が低
くなりリーク電流が若干多くなる。また、ＬＤＤ領域７
をゲート領域Ｇ外に設けるとゲート−ドレイン間耐圧が
向上し、リーク電流が減少し、ドレイン電流ＯＮ／ＯＦ
Ｆ比が大きくなってスイッチング特性およびコントラス
トが向上する。

【００５９】この半導体装置を製造する場合には、先
ず、図７（ａ）に示すように、透光性ほうけい酸ガラス
から成る絶縁基板２上に、第２金属汚染防止層６２（例
えば、窒化シリコン膜）、第２層間応力緩衝層６１（例
えば、酸化シリコン膜）、非晶質シリコン層５’、第１
層間応力緩衝層４１（例えば、酸化シリコン膜）、第１
金属汚染防止層４２（例えば、窒化シリコン膜）の順で
プラズマＣＶＤによって連続成膜を行う。

【００６０】また、図７（ａ）に示すように、酸化タン
タル膜４２’（Ｔａ₂Ｏ₅）を用いる場合には、絶縁基
板２上に、第２金属汚染防止層６２（例えば、窒化シリ
コン膜）、第２層間応力緩衝層６１（例えば、酸化シリ
コン膜）、非晶質シリコン層５’（後の多結晶シリコン
層５）、第１層間応力緩衝層４１（例えば、酸化シリコ
ン膜）、酸化タンタル膜４２’（Ｔａ₂Ｏ₅）、第１金
属汚染防止層４２の順でプラズマＣＶＤによって連続成
膜を行う。

【００６１】次いで、図８（ａ）に示すように、レジス
トＲ１を用いたマスク露光によって第１層間応力緩衝層
４１および第１金属汚染防止層４２を所定の形状にエッ
チングしてゲート絶縁部４を形成する。その後、１０¹²
〜１０¹³ｃｍ^-2程度の低濃度燐（Ｐ^-）をイオンドーピ
ングしてＬＤＤを構成する。

【００６２】次に、図８（ｂ）に示すように、マスク露
光によってレジストＲ１を覆う状態となるレジストＲ２
を形成し、１０¹⁴〜１０¹⁵ｃｍ^-2程度の高濃度燐
（Ｐ⁺）のイオンドーピングを行ってソース、ドレイン
領域を形成する。その後、このレジストＲ１、Ｒ２の除
去を行っておく。

【００６３】次いで、図８（ｃ）に示すように、レーザ
光を照射し、非晶質シリコン層５’内の脱水素および結
晶化を行って多結晶シリコン層５を形成する。レーザ光
照射としては、例えばＸｅＣｌから成る波長３０８ｎｍ
のエキシマレーザ光を使用し、約２５０〜３００ｍＪ／
ｃｍ²の照射量で結晶化を行う。なお、レーザ光は、絶
縁基板２の表面または裏面のいずれからも照射すること
ができる。

【００６４】この脱水素の際には、第１金属汚染防止層
４２および第１層間応力緩衝層４１がゲート領域Ｇの部
分のみに形成されていることから、他の部分から容易に
水素が脱出できるようになる。また、少なくともゲート
領域Ｇの上方には第１金属汚染防止層４２および第１層
間応力緩衝層４１が残っているため、これが保護膜とな
って空気中でレーザ光照射を行っても汚染物質がゲート
領域Ｇ内に入り込むことがなくなる。さらに、このゲー
ト領域Ｇの上方にある第１金属汚染防止層４２および第
１層間応力緩衝層４１が反射防止膜となり、レーザ光が
効率良くゲート領域Ｇとなる部分に照射される状態とな
る。

【００６５】次に、図９（ａ）に示すように、ＰＳＧ８
（例えば、３００ｎｍ厚）および窒化シリコン膜９（例
えば、２００ｎｍ厚）を形成した後、フォーミングガス
中において４００℃３〜４時間程度の水素化アニール処
理を行い多結晶シリコン層５内のダングリングボンドを
カットする。

【００６６】次いで、図９（ｂ）に示すように、ＰＳＧ
８および窒化シリコン膜９のソース、ゲート、ドレイン
に対応する位置に窓開けを行い、ソース電極Ｓ、ゲート
電極Ｇ、ドレイン電極Ｄを形成する。ＰＳＧ８の窓開け
はドライエッチングで、窒化シリコン膜９の窓開けはウ
ェットエッチングで行う。また、各電極は、例えば１％
シリコン入りのアルミニウムを３００ｎｍ厚程度形成
し、アルミニウムエッチングおよびアルミニウムシンタ
ーを施して形成する。

【００６７】これにより、コプラナー型の半導体装置１
が完成する。また、図９（ｃ）に示すコプラナー型の半
導体装置１は、ゲート領域Ｇ内にＬＤＤ領域７が入り込
んだ構造のものである。ＬＤＤ領域７をこのようにゲー
ト領域Ｇ内に入れるためには、図８（ａ）で示す低濃度
燐（Ｐ^-）のイオンドーピングの際に斜めに打ち込む
か、または熱拡散によってゲート領域Ｇ内まで入り込む
ようにすればよい。

【００６８】なお、図９（ｂ）、（ｃ）に示すコプラナ
ー型の半導体装置１であっても、ゲート絶縁部４を構成
する第１層間応力緩衝層４１および保護用絶縁部６を構
成する第２層間応力緩衝層６１の少なくとも一方を、多
結晶シリコン層５から離れる方向で酸化シリコン膜、窒
酸化シリコン膜の順に形成してもよい。これによって、
さらなる層間応力の緩和を図ることが可能となる。

【００６９】また、第１実施形態および第２実施形態に
おけるいずれの半導体装置１であってゲート電極３の両
側にＬＤＤ領域７を設けるいわゆるダブルＬＤＤ構造と
なっているが、ゲート−ドレイン間にのみＬＤＤ領域７
を設けるいわゆるシングルＬＤＤ構造としてもよい。ま
た、いずれの実施形態でもＮチャネルＭＯＳ型ポリシリ
コンＴＦＴから成る半導体装置１の例を説明したが、Ｐ
チャネルＭＯＳ型ポリシリコンＴＦＴから成る半導体装
置１であってもイオンドーピングにおける導電型を変え
れば同様である。

【００７０】さらに、本発明のいずれの実施形態でも非
晶質シリコン膜（ａ−Ｓｉ：Ｈ）をエキシマレーザ光照
射によるレーザアニールによって多結晶シリコン化する
例を示したが、他にアルゴンレーザ（Ａｒレーザ）光照
射によるレーザアニールや、低温アニール（６００℃、
２０〜３０時間程度）、ＲＴＡ（Rapid Thermal Annea
l）による６５０〜７００℃０．５〜１．０時間程度の
アニール処理等の方法であってもよい。

【００７１】

【発明の効果】以上説明したように、本発明の半導体装
置およびその製造方法によれば次のような効果がある。
すなわち、ゲート領域に対応する上方に第１層間応力緩
衝層および第１金属汚染防止層から成るゲート絶縁部、
その下方に第２層間応力緩衝層および第２金属汚染防止
層から成る保護用絶縁部があるため、レーザ光を空気中
で照射してもゲート領域がアルカリ金属イオンや金属不
純物等で汚染させることがなく、特性劣化防止と生産性
とを大幅に向上させることが可能となる。

【００７２】また、このゲート絶縁部または保護用絶縁
部がレーザ光の反射防止膜となりゲート領域となる非晶
質シリコン層を効率良く結晶化させることができ、半導
体装置の特性向上および設備投資削減を図ることが可能
となる。

【００７３】さらに、各種薄膜を連続成膜するため、層
間での汚染が無くなるとともに層間の応力を小さくで
き、リーク電流を低減させることが可能となる。また、
レーザ光照射時に脱水素を容易に行うことができるた
め、脱水素、結晶化および活性化を連続して行うことが
でき、生産性を大幅に向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体装置の第１実施形態を説明する
模式断面図である。

【図２】本発明の半導体装置の製造方法を説明する模式
断面図（その１）である。

【図３】本発明の半導体装置の製造方法を説明する模式
断面図（その２）である。

【図４】本発明の半導体装置の製造方法を説明する模式
断面図（その３）である。

【図５】本発明の半導体装置の製造方法を説明する模式
断面図（その４）である。

【図６】本発明の半導体装置の製造方法を説明する模式
断面図（その５）である。

【図７】第２実施形態の製造方法を説明する模式断面図
（その１）である。

【図８】第２実施形態の製造方法を説明する模式断面図
（その２）である。

【図９】第２実施形態の製造方法を説明する模式断面図
（その３）である。

【符号の説明】

１半導体装置２絶縁基板３ゲート電極４ゲート絶縁
部５多結晶シリコン層５’ 非晶質シ
リコン層６保護用絶縁部７ＬＤＤ領域４１第１層間応力緩衝層４２第１金属
汚染防止層６１第２層間応力緩衝層６２第２金属
汚染防止層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78 ６１９Ａ６２７Ｇ

Claims

【特許請求の範囲】

【請求項１】絶縁基板上でゲート領域として形成され
る多結晶シリコン層と、該多結晶シリコン層とゲート電
極との間に形成されるゲート絶縁部と、該多結晶シリコ
ン層に対して該ゲート電極と反対側に形成される保護用
絶縁部とを備えている半導体装置であって、前記ゲート絶縁部は、前記多結晶シリコン層側から前記
ゲート電極側に向けて第１層間応力緩衝層、第１金属汚
染防止層の順に構成され、前記保護用絶縁部は、前記多結晶シリコン層側から前記
ゲート電極と離れる側に向けて第２層間応力緩衝層、第
２金属汚染防止層の順に構成されていることを特徴とす
る半導体装置。
【請求項２】前記第１層間応力緩衝層および第２層間
応力緩衝層は酸化シリコン膜を含み、前記第１金属汚染防止層および第２金属汚染防止層は窒
化シリコン膜を含む構成となっていることを特徴とする
請求項１記載の半導体装置。
【請求項３】前記第１層間応力緩衝層および第２層間
応力緩衝層の少なくとも一方は前記多結晶シリコン層側
から離れる方向で酸化シリコン膜、窒酸化シリコン膜の
順に構成されていることを特徴とする請求項１記載の半
導体装置。
【請求項４】前記第１層間応力緩衝層は酸化タンタル
膜を含む構成となっていることを特徴とする請求項１記
載の半導体装置。
【請求項５】絶縁基板上でゲート領域として形成され
る多結晶シリコン層と、該多結晶シリコン層とゲート電
極との間に形成されるゲート絶縁部と、該多結晶シリコ
ン層に対して該ゲート電極と反対側に形成される保護用
絶縁部とを備えている半導体装置の製造方法であって、前記ゲート絶縁部を構成する第１層金属汚染防止層、第
１層間応力緩衝層、前記多結晶シリコン層を構成するた
めの非晶質シリコン層、前記保護用絶縁部を構成する第
２層間応力緩衝層、第２金属汚染防止層の順、または該
第２金属汚染防止層、該第２層間応力緩衝層、該非晶質
シリコン層、該第１層間応力緩衝層、該第１金属汚染防
止層の順に連続成膜を行い、その後、前記非晶質シリコン層をレーザアニールして前
記多結晶シリコン層を形成することを特徴とする半導体
装置の製造方法。
【請求項６】前記第１層間応力緩衝層および第２層間
応力緩衝層は酸化シリコン膜を含み、前記第１金属汚染防止層および第２金属汚染防止層は窒
化シリコン膜を含む構成となっていることを特徴とする
請求項５記載の半導体装置の製造方法。
【請求項７】前記第１層間応力緩衝層を酸化シリコン
膜と窒酸化シリコン膜とで構成し、前記第１金属汚染防
止層を窒化シリコン膜で構成する場合においては、前記第１金属汚染防止層を構成する前記窒化シリコン
膜、前記第１層間応力緩衝層を構成する窒酸化シリコン
膜、酸化シリコン膜、前記非晶質シリコン層、前記第２
層間応力緩衝層、前記第２金属汚染防止層の順、または
該第２金属汚染防止層、該第２層間応力緩衝層、該非晶
質シリコン層、該第１層間応力緩衝層を構成する酸化シ
リコン膜、窒酸化シリコン膜、該第１金属汚染防止層を
構成する窒化シリコン膜の順で連続成膜を行うことを特
徴とする請求項５記載の半導体装置の製造方法。
【請求項８】前記第２層間応力緩衝層を酸化シリコン
膜と窒酸化シリコン膜とで構成し、前記第２金属汚染防
止層を窒化シリコン膜で構成する場合においては、前記第１金属汚染防止層、前記第１層間応力緩衝層、前
記非晶質シリコン層、前記第２層間応力緩衝層を構成す
る酸化シリコン膜、窒酸化シリコン膜、前記第２金属汚
染防止層を構成する窒化シリコン膜の順、または該第２
金属汚染防止層を構成する窒化シリコン膜、第２層間応
力緩衝層を構成する窒酸化シリコン膜、酸化シリコン
膜、該非晶質シリコン層、該第１層間応力緩衝層、該第
１金属汚染防止層の順で連続成膜を行うことを特徴とす
る請求項５記載の半導体装置の製造方法。
【請求項９】前記第１層間応力緩衝層および第２層間
応力緩衝層を酸化シリコン膜と窒酸化シリコン膜とで構
成し、前記第１金属汚染防止層および第２金属汚染防止
層を窒化シリコン膜で構成する場合においては、前記第１金属汚染防止層を構成する前記窒化シリコン
膜、前記第１層間応力緩衝層を構成する前記窒酸化シリ
コン膜、前記酸化シリコン膜、前記非晶質シリコン層、
前記第２層間応力緩衝層を構成する前記酸化シリコン
膜、前記窒酸化シリコン膜、前記第２金属汚染防止層を
構成する前記窒化シリコン膜の順、または該第２金属汚
染防止層を構成する該窒化シリコン膜、該第２層間応力
緩衝層を構成する該窒酸化シリコン膜、該酸化シリコン
膜、該非晶質シリコン層、該第１層間応力緩衝層を構成
する該酸化シリコン膜、該窒酸化シリコン膜、該第１金
属汚染防止層を構成する該窒化シリコン膜の順で連続成
膜を行うことを特徴とする請求項５記載の半導体装置の
製造方法。
【請求項１０】前記非晶質シリコン層に対するレーザ
アニールを大気中で行うことを特徴とする請求項５記載
の半導体装置の製造方法。
【請求項１１】前記ゲート絶縁部の厚さを前記保護用
絶縁部の厚さよりも厚く形成することを特徴とする請求
項５記載の半導体装置の製造方法。
【請求項１２】前記保護用絶縁部側から前記非晶質シ
リコン層に対してレーザ光を照射しレーザアニールを行
うことを特徴とする請求項１１記載の半導体装置の製造
方法。