JPH09116408A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09116408A JPH09116408A JP7271458A JP27145895A JPH09116408A JP H09116408 A JPH09116408 A JP H09116408A JP 7271458 A JP7271458 A JP 7271458A JP 27145895 A JP27145895 A JP 27145895A JP H09116408 A JPH09116408 A JP H09116408A
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Abstract
(57)【要約】
【課題】 ディプレッション型ＦＥＴのみを用いて単一
電源で動作可能な半導体集積回路を提供する。 【解決手段】 前段の回路から入力される信号をゲート
で受ける駆動ＦＥＴ２をディプレッション型のもので形
成し、その駆動ＦＥＴ２のドレインに抵抗性負荷５を介
して電源Ｖddを接続し、かつ駆動ＦＥＴ２のソースと接
地点との間に、駆動ＦＥＴ２のしきい電圧Ｖthの絶対値
よりも大きい電位差を発生する電位差発生手段３を設け
た。それによって、駆動ＦＥＴ２を擬似的にエンハンス
メント型のＦＥＴとして動作させ、エンハンスメント型
ＦＥＴを含まないインバータ等の論理回路やミキサ回路
を単一電源で動作させるようにした。
電源で動作可能な半導体集積回路を提供する。 【解決手段】 前段の回路から入力される信号をゲート
で受ける駆動ＦＥＴ２をディプレッション型のもので形
成し、その駆動ＦＥＴ２のドレインに抵抗性負荷５を介
して電源Ｖddを接続し、かつ駆動ＦＥＴ２のソースと接
地点との間に、駆動ＦＥＴ２のしきい電圧Ｖthの絶対値
よりも大きい電位差を発生する電位差発生手段３を設け
た。それによって、駆動ＦＥＴ２を擬似的にエンハンス
メント型のＦＥＴとして動作させ、エンハンスメント型
ＦＥＴを含まないインバータ等の論理回路やミキサ回路
を単一電源で動作させるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路さ
らには論理集積回路に適用して特に有効な技術に関し、
例えばディプレッション型のＧａＡｓ ＭＥＳＦＥＴ
（ショットキ障壁ゲート形電界効果トランジスタ）で構
成され単一電源で動作可能なインバータ回路に利用して
有用な技術に関する。
らには論理集積回路に適用して特に有効な技術に関し、
例えばディプレッション型のＧａＡｓ ＭＥＳＦＥＴ
（ショットキ障壁ゲート形電界効果トランジスタ）で構
成され単一電源で動作可能なインバータ回路に利用して
有用な技術に関する。
【０００２】
【従来の技術】従来、ＧａＡｓ ＭＥＳＦＥＴで構成さ
れたディジタル論理回路では、図１０に示すように、駆
動ＦＥＴ（電界効果トランジスタ）Ｗ2 がエンハンスメ
ント型のＦＥＴで構成されるとともに抵抗性負荷Ｗ1 を
ディプレッション型のＦＥＴで構成し、かつ一つの正電
源Ｖddにより動作する論理回路や、図１１に示すよう
に、負電源Ｖssに接続された入力回路もしくは出力回路
を具備し、全てのＦＥＴＷ1 ，Ｗ2 ，Ｗ3 ，Ｗ5 がディ
プレッション型のＦＥＴで構成され、かつ正電源Ｖddに
接続された論理回路などが公知である。そのような、Ｇ
ａＡｓ ＩＣにおいて、エンハンスメント型ＦＥＴとデ
ィプレッション型ＦＥＴが混在し単一電源で動作する論
理回路、あるいはディプレッション型ＦＥＴのみで構成
され二電源で動作する論理回路については、例えば「超
高速化合物半導体デバイス」（１９８６年、培風館社発
行）の第２５１〜２５３頁に記載されている。
れたディジタル論理回路では、図１０に示すように、駆
動ＦＥＴ（電界効果トランジスタ）Ｗ2 がエンハンスメ
ント型のＦＥＴで構成されるとともに抵抗性負荷Ｗ1 を
ディプレッション型のＦＥＴで構成し、かつ一つの正電
源Ｖddにより動作する論理回路や、図１１に示すよう
に、負電源Ｖssに接続された入力回路もしくは出力回路
を具備し、全てのＦＥＴＷ1 ，Ｗ2 ，Ｗ3 ，Ｗ5 がディ
プレッション型のＦＥＴで構成され、かつ正電源Ｖddに
接続された論理回路などが公知である。そのような、Ｇ
ａＡｓ ＩＣにおいて、エンハンスメント型ＦＥＴとデ
ィプレッション型ＦＥＴが混在し単一電源で動作する論
理回路、あるいはディプレッション型ＦＥＴのみで構成
され二電源で動作する論理回路については、例えば「超
高速化合物半導体デバイス」（１９８６年、培風館社発
行）の第２５１〜２５３頁に記載されている。
【０００３】また、電子情報通信学会論文誌ＥＤ９１−
１７４（１９９１年）の第５７〜６３頁に記載されてい
るように、ディプレッション型ＦＥＴで構成されそのゲ
ートにその電圧の最小値がしきい電圧Ｖth以下になる信
号を入力して動作するミキサ回路が知られている。
１７４（１９９１年）の第５７〜６３頁に記載されてい
るように、ディプレッション型ＦＥＴで構成されそのゲ
ートにその電圧の最小値がしきい電圧Ｖth以下になる信
号を入力して動作するミキサ回路が知られている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【０００５】すなわち、例えば移動通信器機のように電
源に電池を用い小型で軽量かつ低消費電力性が要求され
る装置では、単一電源で動作するのが望ましいが、その
ためには、比較的製造容易なディプレッション型ＦＥＴ
のみで回路を構成することができず、ディプレッション
型ＦＥＴとエンハンスメント型ＦＥＴとを混在して使用
しなければならない。また、ディプレッション型ＦＥＴ
のみで回路を構成すると、正電源と負電源が必要にな
り、単一電源で動作させることができない。
源に電池を用い小型で軽量かつ低消費電力性が要求され
る装置では、単一電源で動作するのが望ましいが、その
ためには、比較的製造容易なディプレッション型ＦＥＴ
のみで回路を構成することができず、ディプレッション
型ＦＥＴとエンハンスメント型ＦＥＴとを混在して使用
しなければならない。また、ディプレッション型ＦＥＴ
のみで回路を構成すると、正電源と負電源が必要にな
り、単一電源で動作させることができない。
【０００６】本発明はかかる事情に鑑みてなされたもの
で、ディプレッション型ＦＥＴのみを用いて単一電源で
動作可能な半導体集積回路を提供することを主たる目的
としている。
で、ディプレッション型ＦＥＴのみを用いて単一電源で
動作可能な半導体集積回路を提供することを主たる目的
としている。
【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述及び添附図面か
ら明らかになるであろう。
新規な特徴については、本明細書の記述及び添附図面か
ら明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００９】すなわち、本発明は、前段の回路から入力
される信号をゲートで受けるＦＥＴをディプレッション
型のもので形成し、そのディプレッション型ＦＥＴのド
レインと電源端子もしくは接地点との間に抵抗性負荷を
接続し、かつソースと接地点もしくは電源端子との間に
電位差発生手段を設け、その電位差発生手段により前記
ＦＥＴのしきい電圧Ｖthの絶対値よりも大きい電位差を
発生させるようにした。
される信号をゲートで受けるＦＥＴをディプレッション
型のもので形成し、そのディプレッション型ＦＥＴのド
レインと電源端子もしくは接地点との間に抵抗性負荷を
接続し、かつソースと接地点もしくは電源端子との間に
電位差発生手段を設け、その電位差発生手段により前記
ＦＥＴのしきい電圧Ｖthの絶対値よりも大きい電位差を
発生させるようにした。
【００１０】また、電位差発生手段を、ダイオード、ソ
ースとドレインとを短絡したディプレッション型のＭＥ
ＳＦＥＴ、またはゲートとドレインとを短絡したディプ
レッション型のＦＥＴで構成した。
ースとドレインとを短絡したディプレッション型のＭＥ
ＳＦＥＴ、またはゲートとドレインとを短絡したディプ
レッション型のＦＥＴで構成した。
【００１１】上記した手段によれば、ディプレッション
型ＦＥＴのソースにダイオード等を接続すると、そのＦ
ＥＴにほとんど電流が流れない状態でダイオード等の両
端にそのＦＥＴのしきい電圧Ｖthの絶対値より大きい電
圧が発生し、ソース電位が上昇して入力信号の電圧が０
Ｖの時にＦＥＴはオフ状態となる。従って、ディプレッ
ション型ＦＥＴは擬似的にエンハンスメント型のＦＥＴ
として動作するので、このＦＥＴをオフさせるための信
号が負電圧である必要がなくなり、単一電源で動作させ
ることが可能となる。また、負電圧を発生させるための
レベルシフト回路が不要となる。
型ＦＥＴのソースにダイオード等を接続すると、そのＦ
ＥＴにほとんど電流が流れない状態でダイオード等の両
端にそのＦＥＴのしきい電圧Ｖthの絶対値より大きい電
圧が発生し、ソース電位が上昇して入力信号の電圧が０
Ｖの時にＦＥＴはオフ状態となる。従って、ディプレッ
ション型ＦＥＴは擬似的にエンハンスメント型のＦＥＴ
として動作するので、このＦＥＴをオフさせるための信
号が負電圧である必要がなくなり、単一電源で動作させ
ることが可能となる。また、負電圧を発生させるための
レベルシフト回路が不要となる。
【００１２】
【発明の実施の形態】図１は、本発明を適用したＧａＡ
ｓ ＭＥＳＦＥＴよりなる論理回路の第１実施形態を示
す図である。この論理回路は、ディプレッション型ＦＥ
Ｔ（以下、駆動ＦＥＴと称する。）２と、その駆動ＦＥ
Ｔ２のしきい電圧Ｖthの絶対値（｜Ｖth｜）より大きい
電位差を発生する回路（以下、電位差発生手段と称す
る。）３と、抵抗性負荷５とで構成されている。駆動Ｆ
ＥＴ２のゲートは、図示省略した前段の回路から供給さ
れる信号の入力端子１に接続されている。駆動ＦＥＴ２
のソースと接地点との間には前記電位差発生手段３が設
けられている。また、駆動ＦＥＴ２のドレインと正電源
Ｖdd（例えば５Ｖ）の端子６との間には前記抵抗性負荷
５が設けられているとともに、駆動ＦＥＴ２のドレイン
が出力端子４に接続されており、その出力端子４よりこ
の論理回路の出力が得られる。
ｓ ＭＥＳＦＥＴよりなる論理回路の第１実施形態を示
す図である。この論理回路は、ディプレッション型ＦＥ
Ｔ（以下、駆動ＦＥＴと称する。）２と、その駆動ＦＥ
Ｔ２のしきい電圧Ｖthの絶対値（｜Ｖth｜）より大きい
電位差を発生する回路（以下、電位差発生手段と称す
る。）３と、抵抗性負荷５とで構成されている。駆動Ｆ
ＥＴ２のゲートは、図示省略した前段の回路から供給さ
れる信号の入力端子１に接続されている。駆動ＦＥＴ２
のソースと接地点との間には前記電位差発生手段３が設
けられている。また、駆動ＦＥＴ２のドレインと正電源
Ｖdd（例えば５Ｖ）の端子６との間には前記抵抗性負荷
５が設けられているとともに、駆動ＦＥＴ２のドレイン
が出力端子４に接続されており、その出力端子４よりこ
の論理回路の出力が得られる。
【００１３】図２には、図１に示した論理回路の電位差
発生手段３をダイオード３０で構成し、かつ抵抗性負荷
５をゲートとソースとを短絡しディプレッション型ＦＥ
Ｔ５０で構成した例が示されている。この第２の実施形
態では、駆動ＦＥＴ２のゲ−ト電圧が０Ｖ近くの場合に
は、駆動ＦＥＴ２はサブスレショルド領域で動作する。
そのようにサブスレショルド領域で動作する駆動ＦＥＴ
２の電流電圧特性は、ドレイン・ソ−ス間電圧Ｖdsを一
定とすると、次式 Ｉds＝Ｉds0 ・Ｗg ・exp ｛ｑ（Ｖgs−Ｖth）／Ｎs ｋＴ｝ ‥‥（１） で表される。ここで、Ｖgsはゲート・ソース間電圧、Ｖ
thは駆動ＦＥＴ２のしきい電圧、Ｉdsは駆動ＦＥＴ２の
サブスレショルド電流、Ｉds0 はＶgsがＶthである時の
電流、Ｗg はゲート幅、ｑは素電荷量、ｋはボルツマン
定数、Ｔは絶対温度、Ｎs は比例係数である。
発生手段３をダイオード３０で構成し、かつ抵抗性負荷
５をゲートとソースとを短絡しディプレッション型ＦＥ
Ｔ５０で構成した例が示されている。この第２の実施形
態では、駆動ＦＥＴ２のゲ−ト電圧が０Ｖ近くの場合に
は、駆動ＦＥＴ２はサブスレショルド領域で動作する。
そのようにサブスレショルド領域で動作する駆動ＦＥＴ
２の電流電圧特性は、ドレイン・ソ−ス間電圧Ｖdsを一
定とすると、次式 Ｉds＝Ｉds0 ・Ｗg ・exp ｛ｑ（Ｖgs−Ｖth）／Ｎs ｋＴ｝ ‥‥（１） で表される。ここで、Ｖgsはゲート・ソース間電圧、Ｖ
thは駆動ＦＥＴ２のしきい電圧、Ｉdsは駆動ＦＥＴ２の
サブスレショルド電流、Ｉds0 はＶgsがＶthである時の
電流、Ｗg はゲート幅、ｑは素電荷量、ｋはボルツマン
定数、Ｔは絶対温度、Ｎs は比例係数である。
【００１４】また、ダイオード３０の電流電圧特性は、
その両端の電圧をＶd とすると、一般に、次式 Ｉd ＝Ｉs ・Ｗ・exp （ｑＶd ／ｎｋＴ） ‥‥（２） で表される。Ｉd はダイオード３０の電流、Ｉs は逆方
向飽和電流、Ｗは電極幅、ｎはダイオード３０の理想因
子である。
その両端の電圧をＶd とすると、一般に、次式 Ｉd ＝Ｉs ・Ｗ・exp （ｑＶd ／ｎｋＴ） ‥‥（２） で表される。Ｉd はダイオード３０の電流、Ｉs は逆方
向飽和電流、Ｗは電極幅、ｎはダイオード３０の理想因
子である。
【００１５】ここで、 Ｉds＝Ｉd ‥‥（３） であるので、上記（１），（２），（３）式より、ダイ
オード３０の両端に発生する電圧Ｖd は、次式 Ｖd ＝｛ｋＴｎＮs ／ｑ（ｎ＋Ｎs ）｝ln（Ｉds0 Ｗg ／Ｉs Ｗ） −ｎＶth／（ｎ＋Ｎs ） ‥‥（４） で表される。
オード３０の両端に発生する電圧Ｖd は、次式 Ｖd ＝｛ｋＴｎＮs ／ｑ（ｎ＋Ｎs ）｝ln（Ｉds0 Ｗg ／Ｉs Ｗ） −ｎＶth／（ｎ＋Ｎs ） ‥‥（４） で表される。
【００１６】従って、ダイオード３０の両端に発生する
電圧Ｖd が｜Ｖth｜よりも大きくなるように駆動ＦＥＴ
２のゲート幅Ｗg およびダイオード３０の電極幅Ｗを調
整すれば、駆動ＦＥＴ２のゲート電圧が０Ｖの時にその
駆動ＦＥＴ２はオフしていることになる。
電圧Ｖd が｜Ｖth｜よりも大きくなるように駆動ＦＥＴ
２のゲート幅Ｗg およびダイオード３０の電極幅Ｗを調
整すれば、駆動ＦＥＴ２のゲート電圧が０Ｖの時にその
駆動ＦＥＴ２はオフしていることになる。
【００１７】上述したような条件でもってゲート電圧０
Ｖの時に駆動ＦＥＴ２がオフしていることを、図２に示
した構成の回路を用いて実験により検証した。実験で
は、駆動ＦＥＴ２としてしきい電圧Ｖthが−０．２Ｖの
ＧａＡｓ ＭＥＳＦＥＴを用いた。ダイオード３０の理
想因子ｎ及び比例係数Ｎs は１に近い値であった。実験
の結果、上記（４）式の第１項は０．３Ｖ程度であり、
第２項は−０．５１４Ｖthであった。従って、駆動ＦＥ
Ｔ２は、そのしきい電圧Ｖthが−０．２Ｖであれば、ゲ
ート電圧が０Ｖの時にオフ状態であることが確かめられ
た。
Ｖの時に駆動ＦＥＴ２がオフしていることを、図２に示
した構成の回路を用いて実験により検証した。実験で
は、駆動ＦＥＴ２としてしきい電圧Ｖthが−０．２Ｖの
ＧａＡｓ ＭＥＳＦＥＴを用いた。ダイオード３０の理
想因子ｎ及び比例係数Ｎs は１に近い値であった。実験
の結果、上記（４）式の第１項は０．３Ｖ程度であり、
第２項は−０．５１４Ｖthであった。従って、駆動ＦＥ
Ｔ２は、そのしきい電圧Ｖthが−０．２Ｖであれば、ゲ
ート電圧が０Ｖの時にオフ状態であることが確かめられ
た。
【００１８】図３には、図１に示した論理回路の電位差
発生手段３をソースとドレインとを短絡したディプレッ
ション型のＭＥＳＦＥＴ３１で構成し、かつ抵抗性負荷
５を抵抗５１で構成した例が示されている。この第３の
実施形態では、ソースとドレインとを短絡したＭＥＳＦ
ＥＴ３１はダイオードとして作用する。なお、この第３
の実施形態では、駆動ＦＥＴ２のソースと接地点との間
に容量７を設け、回路の高周波利得が低下するのを防ぐ
ようにしている。容量７は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎ
ｓｕｌａｔｏｒ−Ｍｅｔａｌ）型の容量や逆バイアスの
ダイオードなどで構成される。
発生手段３をソースとドレインとを短絡したディプレッ
ション型のＭＥＳＦＥＴ３１で構成し、かつ抵抗性負荷
５を抵抗５１で構成した例が示されている。この第３の
実施形態では、ソースとドレインとを短絡したＭＥＳＦ
ＥＴ３１はダイオードとして作用する。なお、この第３
の実施形態では、駆動ＦＥＴ２のソースと接地点との間
に容量７を設け、回路の高周波利得が低下するのを防ぐ
ようにしている。容量７は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎ
ｓｕｌａｔｏｒ−Ｍｅｔａｌ）型の容量や逆バイアスの
ダイオードなどで構成される。
【００１９】図４には、図１に示した論理回路の電位差
発生手段３をゲートとドレインとを短絡したディプレッ
ション型ＦＥＴ３２で構成し、かつ抵抗性負荷５を抵抗
５１で構成した例が示されている。この第４の実施形態
では、駆動ＦＥＴ２のゲート電圧が０Ｖの時にＦＥＴ３
２で発生する電圧が、上記第２の実施形態のダイオード
３０の場合よりも小さく、駆動ＦＥＴ２にやや大きなサ
ブスレショルド電流が流れる。
発生手段３をゲートとドレインとを短絡したディプレッ
ション型ＦＥＴ３２で構成し、かつ抵抗性負荷５を抵抗
５１で構成した例が示されている。この第４の実施形態
では、駆動ＦＥＴ２のゲート電圧が０Ｖの時にＦＥＴ３
２で発生する電圧が、上記第２の実施形態のダイオード
３０の場合よりも小さく、駆動ＦＥＴ２にやや大きなサ
ブスレショルド電流が流れる。
【００２０】図５には、図１に示した論理回路の電位差
発生手段３を、ゲートとドレインとを短絡したディプレ
ッション型ＦＥＴ３２と、そのソースと電源Ｖddとの間
にゲートとソースとを短絡した２つのディプレッション
型ＦＥＴ３３，３４を直列に接続した構成とし、かつ抵
抗性負荷５を抵抗５１で構成した例が示されている。こ
の第５の実施形態では、電位差発生用のＦＥＴ３２で電
位差を発生させるのに必要な電流をＦＥＴ３３，３４か
ら供給することにより、駆動ＦＥＴ２に流れるサブスレ
ショルド電流を上記第４の実施形態の回路よりも小さく
することができる。
発生手段３を、ゲートとドレインとを短絡したディプレ
ッション型ＦＥＴ３２と、そのソースと電源Ｖddとの間
にゲートとソースとを短絡した２つのディプレッション
型ＦＥＴ３３，３４を直列に接続した構成とし、かつ抵
抗性負荷５を抵抗５１で構成した例が示されている。こ
の第５の実施形態では、電位差発生用のＦＥＴ３２で電
位差を発生させるのに必要な電流をＦＥＴ３３，３４か
ら供給することにより、駆動ＦＥＴ２に流れるサブスレ
ショルド電流を上記第４の実施形態の回路よりも小さく
することができる。
【００２１】ＦＥＴ３３，３４から流れ込む電流によっ
てＦＥＴ３２のソ−ス・ドレイン間に発生する電圧Ｖds
は以下のように説明される。すなわち、飽和領域で動作
するＦＥＴ３３，３４に流れる電流Ｉds1 は、次式 Ｉds1 ＝Ｋ1 Ｖth2 ‥‥（５） で表される。一方、非飽和領域で動作する電位差発生用
のＦＥＴ３２の電流Ｉds2 は、次式 Ｉds2 ＝Ｋ2 （２Ｖds−Ｖth）Ｖds／２ ‥‥（６） で表される。Ｉds1 とＩds2 とは等しいので、次式 Ｖds＝Ｖth＋√（Ｋ2 2 Ｖth＋２Ｋ1 Ｖth2 ／Ｋ2 ） ‥‥（７） が成り立つ。ここでＫ1 はＦＥＴ３３，３４のコンダク
タンス定数であり、Ｋ2はＦＥＴ３２のコンダクタンス
定数である。Ｋ1 の値をＫ2 の値の１．５倍（すなわ
ち、Ｋ1 ＝１．５Ｋ2 ）とすると、 Ｖds＝｜Ｖth｜ となる。従って、駆動ＦＥＴ２は、ゲート電圧が０Ｖの
時にオフ状態となり、この第５の実施形態では、駆動Ｆ
ＥＴ２のしきい電圧Ｖthの製造ばらつきの影響を受けに
くいことが分かる。
てＦＥＴ３２のソ−ス・ドレイン間に発生する電圧Ｖds
は以下のように説明される。すなわち、飽和領域で動作
するＦＥＴ３３，３４に流れる電流Ｉds1 は、次式 Ｉds1 ＝Ｋ1 Ｖth2 ‥‥（５） で表される。一方、非飽和領域で動作する電位差発生用
のＦＥＴ３２の電流Ｉds2 は、次式 Ｉds2 ＝Ｋ2 （２Ｖds−Ｖth）Ｖds／２ ‥‥（６） で表される。Ｉds1 とＩds2 とは等しいので、次式 Ｖds＝Ｖth＋√（Ｋ2 2 Ｖth＋２Ｋ1 Ｖth2 ／Ｋ2 ） ‥‥（７） が成り立つ。ここでＫ1 はＦＥＴ３３，３４のコンダク
タンス定数であり、Ｋ2はＦＥＴ３２のコンダクタンス
定数である。Ｋ1 の値をＫ2 の値の１．５倍（すなわ
ち、Ｋ1 ＝１．５Ｋ2 ）とすると、 Ｖds＝｜Ｖth｜ となる。従って、駆動ＦＥＴ２は、ゲート電圧が０Ｖの
時にオフ状態となり、この第５の実施形態では、駆動Ｆ
ＥＴ２のしきい電圧Ｖthの製造ばらつきの影響を受けに
くいことが分かる。
【００２２】図６には、図１に示した論理回路の電位差
発生手段３をダイオード３０とディプレッション型ＦＥ
Ｔ３５とダイオード３６とで構成し、かつ抵抗性負荷５
を抵抗５１で構成した例が示されている。この第６の実
施形態では、電源Ｖddにドレインが接続されたＦＥＴ３
５を流れる電流が、ダイオード３６を介して電位差発生
用のダイオード３０に流れる。
発生手段３をダイオード３０とディプレッション型ＦＥ
Ｔ３５とダイオード３６とで構成し、かつ抵抗性負荷５
を抵抗５１で構成した例が示されている。この第６の実
施形態では、電源Ｖddにドレインが接続されたＦＥＴ３
５を流れる電流が、ダイオード３６を介して電位差発生
用のダイオード３０に流れる。
【００２３】図７は、本発明の第７実施形態を示す図で
ある。この実施形態では、それぞれディプレッション型
ＦＥＴで構成したインバータＩＮＶ1 ，ＩＮＶ2 を２段
接続し、前段のインバータＩＮＶ1 の出力を後段のイン
バータＩＮＶ2 のディプレッション型ＦＥＴ１２のゲー
トで受けるようにしている。そして、前段のインバータ
ＩＮＶ1 の出力がローレベルの時に後段のインバータＩ
ＮＶ2 の駆動ＦＥＴ１２がオフとなるようにそのＦＥＴ
１２のソースと電位差発生用のダイオード３０との間に
ダイオード３７を設けている。
ある。この実施形態では、それぞれディプレッション型
ＦＥＴで構成したインバータＩＮＶ1 ，ＩＮＶ2 を２段
接続し、前段のインバータＩＮＶ1 の出力を後段のイン
バータＩＮＶ2 のディプレッション型ＦＥＴ１２のゲー
トで受けるようにしている。そして、前段のインバータ
ＩＮＶ1 の出力がローレベルの時に後段のインバータＩ
ＮＶ2 の駆動ＦＥＴ１２がオフとなるようにそのＦＥＴ
１２のソースと電位差発生用のダイオード３０との間に
ダイオード３７を設けている。
【００２４】図８は、図７に示した回路の出力波形のシ
ミュレーション結果を示す図である。図中、１４は出力
波形、１５は入力波形である。振幅１．５Ｖppで立上り
／立下り時間が２００ｐsec の入力に対して、振幅が３
Ｖppで立上り／立下り時間が約４０ｐsec の出力が得ら
れた。なお、このシミュレーションにおいては、駆動Ｆ
ＥＴ２はゲート長０．７μｍで幅１５０μｍ、駆動ＦＥ
Ｔ１２はゲート長１μｍで幅５０μｍ、ダイオード３
０，３７のショットキー電極は長さ１μｍで幅５０μ
ｍ、抵抗５１，５２は５００Ωであった。
ミュレーション結果を示す図である。図中、１４は出力
波形、１５は入力波形である。振幅１．５Ｖppで立上り
／立下り時間が２００ｐsec の入力に対して、振幅が３
Ｖppで立上り／立下り時間が約４０ｐsec の出力が得ら
れた。なお、このシミュレーションにおいては、駆動Ｆ
ＥＴ２はゲート長０．７μｍで幅１５０μｍ、駆動ＦＥ
Ｔ１２はゲート長１μｍで幅５０μｍ、ダイオード３
０，３７のショットキー電極は長さ１μｍで幅５０μ
ｍ、抵抗５１，５２は５００Ωであった。
【００２５】図９は、本発明の第８実施形態を示す図で
ある。この実施形態では、混合する二つの信号が供給さ
れる端子２１，２２がゲートに接続されたディプレッシ
ョン型のデュアルゲートＦＥＴ２３を用いてミキサ回路
を構成しており、ＦＥＴ２３のソースと接地点との間に
電位差発生用のダイオード２４，２５と抵抗２６を直列
に接続している。
ある。この実施形態では、混合する二つの信号が供給さ
れる端子２１，２２がゲートに接続されたディプレッシ
ョン型のデュアルゲートＦＥＴ２３を用いてミキサ回路
を構成しており、ＦＥＴ２３のソースと接地点との間に
電位差発生用のダイオード２４，２５と抵抗２６を直列
に接続している。
【００２６】上記各実施形態によれば、前段の回路から
入力される信号をゲートで受ける駆動ＦＥＴ２をディプ
レッション型のもので形成し、その駆動ＦＥＴ２のドレ
インに抵抗性負荷５を介して電源Ｖddを接続し、かつ接
地点と駆動ＦＥＴ２のソースとの間に電位差発生手段３
を設け、その電位差発生手段３により駆動ＦＥＴ２のし
きい電圧Ｖthの絶対値よりも大きい電位差を発生させる
ようにしたので、駆動ＦＥＴ２が擬似的にエンハンスメ
ント型のＦＥＴとして動作するようになり、このＦＥＴ
２をオフさせるための信号が負電圧である必要がなくな
る。従って、エンハンスメント型ＦＥＴを含まないイン
バータ等の論理回路やミキサ回路を単一電源で動作させ
ることが可能となる。また、負電源を発生させるための
レベルシフト回路が不要となる。
入力される信号をゲートで受ける駆動ＦＥＴ２をディプ
レッション型のもので形成し、その駆動ＦＥＴ２のドレ
インに抵抗性負荷５を介して電源Ｖddを接続し、かつ接
地点と駆動ＦＥＴ２のソースとの間に電位差発生手段３
を設け、その電位差発生手段３により駆動ＦＥＴ２のし
きい電圧Ｖthの絶対値よりも大きい電位差を発生させる
ようにしたので、駆動ＦＥＴ２が擬似的にエンハンスメ
ント型のＦＥＴとして動作するようになり、このＦＥＴ
２をオフさせるための信号が負電圧である必要がなくな
る。従って、エンハンスメント型ＦＥＴを含まないイン
バータ等の論理回路やミキサ回路を単一電源で動作させ
ることが可能となる。また、負電源を発生させるための
レベルシフト回路が不要となる。
【００２７】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００２８】例えば、図１〜図７及び図９の回路の電源
電圧として負電源を用い、図１〜図７及び図９の回路の
端子６を接地電位とするとともに、図１〜図７及び図９
の回路の接地電位の代わりに例えば−５．２Ｖのような
負の電圧を供給するようにしてもよい。
電圧として負電源を用い、図１〜図７及び図９の回路の
端子６を接地電位とするとともに、図１〜図７及び図９
の回路の接地電位の代わりに例えば−５．２Ｖのような
負の電圧を供給するようにしてもよい。
【００２９】また、使用するＦＥＴは、特に限定するも
のではなく、Ｓｉ ＭＯＳＦＥＴなどでもよい。
のではなく、Ｓｉ ＭＯＳＦＥＴなどでもよい。
【００３０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である論理回
路及びミキサ回路に適用した場合について説明したが、
この発明はそれに限定されるものではなく、ＦＥＴを使
用した集積回路に利用することができる。
なされた発明をその背景となった利用分野である論理回
路及びミキサ回路に適用した場合について説明したが、
この発明はそれに限定されるものではなく、ＦＥＴを使
用した集積回路に利用することができる。
【００３１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００３２】すなわち、ディプレション型ＦＥＴのみで
構成され単一電源で動作するディジタル論理回路やミキ
サ回路などの半導体集積回路を得ることができる。しか
も、この集積回路はしきい電圧の製造ばらつきの影響を
受け難く、定常的に流れる電流が小さいので、低消費電
力化及び低コスト化が可能となる。
構成され単一電源で動作するディジタル論理回路やミキ
サ回路などの半導体集積回路を得ることができる。しか
も、この集積回路はしきい電圧の製造ばらつきの影響を
受け難く、定常的に流れる電流が小さいので、低消費電
力化及び低コスト化が可能となる。
【図１】本発明を適用した論理回路の第１実施形態の回
路図である。
路図である。
【図２】本発明を適用した論理回路の第２実施形態の回
路図である。
路図である。
【図３】本発明を適用した論理回路の第３実施形態の回
路図である。
路図である。
【図４】本発明を適用した論理回路の第４実施形態の回
路図である。
路図である。
【図５】本発明を適用した論理回路の第５実施形態の回
路図である。
路図である。
【図６】本発明を適用した論理回路の第６実施形態の回
路図である。
路図である。
【図７】本発明を適用した論理回路の第７実施形態の回
路図である。
路図である。
【図８】図７の論理回路の入出力波形のシミュレーショ
ン結果を表す波形図である。
ン結果を表す波形図である。
【図９】本発明を適用したミキサ回路の一例の回路図で
ある。
ある。
【図１０】従来の論理回路の回路図である。
【図１１】従来の論理回路の回路図である。
Ｖdd 正電源 ２ 駆動ＦＥＴ（第１の電界効果トランジスタ） ３ 電位差発生手段（第１の電界効果トランジスタの
しきい電圧Ｖthの絶対値よりも大きい電位差を発生する
手段） ５ 抵抗性負荷 ７ 容量 ３０ ダイオード ３１ 第２の電界効果トランジスタ ３２ 第３の電界効果トランジスタ ３３，３４ 第４の電界効果トランジスタ ５０ 第５の電界効果トランジスタ
しきい電圧Ｖthの絶対値よりも大きい電位差を発生する
手段） ５ 抵抗性負荷 ７ 容量 ３０ ダイオード ３１ 第２の電界効果トランジスタ ３２ 第３の電界効果トランジスタ ３３，３４ 第４の電界効果トランジスタ ５０ 第５の電界効果トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 八田 康 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (7)
- 【請求項１】 ディプレッション型の電界効果トランジ
スタのゲートが入力端子に接続されるとともに、該トラ
ンジスタのドレインと電源端子もしくは接地点との間に
抵抗性負荷が接続され、かつソースと接地点もしくは電
源端子との間に、同トランジスタのしきい電圧Ｖthの絶
対値よりも大きい電位差を発生する手段が設けられてい
ることを特徴とする半導体集積回路。 - 【請求項２】 前記第１の電界効果トランジスタのソー
スに接続された前記電位差発生手段は、ダイオード、ま
たはソースとドレインとを短絡したショットキ障壁ゲー
ト形でディプレッション型の第２の電界効果トランジス
タで構成されていることを特徴とする請求項１記載の半
導体集積回路。 - 【請求項３】 前記第１の電界効果トランジスタのソー
スに接続された前記電位差発生手段は、ゲートとドレイ
ンとを短絡したディプレッション型の第３の電界効果ト
ランジスタで構成されていることを特徴とする請求項１
記載の半導体集積回路。 - 【請求項４】 前記第３の電界効果トランジスタのドレ
インと接地点もしくは電源端子との間に、ゲートとソー
スとを短絡したディプレッション型の第４の電界効果ト
ランジスタが設けられていることを特徴とする請求項３
記載の半導体集積回路。 - 【請求項５】 前記第１の電界効果トランジスタのソー
スと接地点もしくは電源端子との間に容量が設けられて
いることを特徴とする請求項１、２、３または４記載の
半導体集積回路。 - 【請求項６】 前記第１の電界効果トランジスタのドレ
インに接続された抵抗性負荷は、ゲートとソースとを短
絡したディプレッション型の第５の電界効果トランジス
タで構成されていることを特徴とする請求項１、２、
３、４または５記載の半導体集積回路。 - 【請求項７】 ディプレッション型の電界効果トランジ
スタのゲートが入力端子に接続されるとともに、該トラ
ンジスタのドレインと電源端子もしくは接地点との間に
抵抗性負荷が接続され、かつソースと接地点もしくは電
源端子との間に、同トランジスタのしきい電圧Ｖthの絶
対値よりも大きい電位差を発生する手段を有する複数の
論理回路が、一つのチップ上に形成されてなることを特
徴とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7271458A JPH09116408A (ja) | 1995-10-19 | 1995-10-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7271458A JPH09116408A (ja) | 1995-10-19 | 1995-10-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116408A true JPH09116408A (ja) | 1997-05-02 |
Family
ID=17500319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7271458A Pending JPH09116408A (ja) | 1995-10-19 | 1995-10-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116408A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007018037A1 (ja) * | 2005-08-09 | 2007-02-15 | Hitachi Metals, Ltd. | 高周波スイッチ回路 |
| JP2011086363A (ja) * | 2009-09-16 | 2011-04-28 | Semiconductor Energy Lab Co Ltd | 駆動回路、当該駆動回路を具備する表示装置、当該表示装置を具備する電子機器 |
| JP2017098664A (ja) * | 2015-11-19 | 2017-06-01 | 三菱電機株式会社 | 周波数逓倍器 |
-
1995
- 1995-10-19 JP JP7271458A patent/JPH09116408A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007018037A1 (ja) * | 2005-08-09 | 2007-02-15 | Hitachi Metals, Ltd. | 高周波スイッチ回路 |
| JP4760832B2 (ja) * | 2005-08-09 | 2011-08-31 | 日立金属株式会社 | 高周波スイッチ回路 |
| US8159283B2 (en) | 2005-08-09 | 2012-04-17 | Hitachi Metals, Ltd. | High frequency switch circuit comprising a transistor on the high frequency path |
| JP2011086363A (ja) * | 2009-09-16 | 2011-04-28 | Semiconductor Energy Lab Co Ltd | 駆動回路、当該駆動回路を具備する表示装置、当該表示装置を具備する電子機器 |
| KR20120083309A (ko) * | 2009-09-16 | 2012-07-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 구동 회로, 구동 회로를 포함하는 표시 장치 및 표시 장치를 포함하는 전자 기기 |
| JP2014060726A (ja) * | 2009-09-16 | 2014-04-03 | Semiconductor Energy Lab Co Ltd | 駆動回路 |
| JP2015027089A (ja) * | 2009-09-16 | 2015-02-05 | 株式会社半導体エネルギー研究所 | 駆動回路 |
| JP2017098664A (ja) * | 2015-11-19 | 2017-06-01 | 三菱電機株式会社 | 周波数逓倍器 |
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