JPH09116435A - Ａｄ変換回路 - Google Patents
Ａｄ変換回路Info
- Publication number
- JPH09116435A JPH09116435A JP27020795A JP27020795A JPH09116435A JP H09116435 A JPH09116435 A JP H09116435A JP 27020795 A JP27020795 A JP 27020795A JP 27020795 A JP27020795 A JP 27020795A JP H09116435 A JPH09116435 A JP H09116435A
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- JP
- Japan
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- voltage
- circuit
- converter
- signal
- input
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- Pending
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Abstract
(57)【要約】
【課題】 増幅アンプを不要としてＭＯＳＬＳＩ化を容
易にすると共に、ＡＤ変換を高精度に保つことができる
ようにする。 【解決手段】 ゲインコントロール信号ＧＣＮＴをゲー
ト電極に入力するＭＯＳＦＥＴ１１１，１１２で可変抵
抗ＶＲ１，ＶＲ２を構成し、その間に固定抵抗Ｒ２を接
続して抵抗分割回路１１を構成する。可変抵抗ＶＲ１，
ＶＲ２と固定抵抗Ｒ２との２つの接続点に各々第１及び
第２の電圧フォロワー４，５を接続し、その出力電圧を
次段のＡＤコンバータ１にリファレンス電圧として送出
する。更に、第１及び第２の電圧フォロワーの出力間に
設けられたバイアス回路６で、入力アナログ電圧にバイ
アスを与え、バイアスされた入力アナログ信号を次段の
ＡＤコンバータ１に送出する。
易にすると共に、ＡＤ変換を高精度に保つことができる
ようにする。 【解決手段】 ゲインコントロール信号ＧＣＮＴをゲー
ト電極に入力するＭＯＳＦＥＴ１１１，１１２で可変抵
抗ＶＲ１，ＶＲ２を構成し、その間に固定抵抗Ｒ２を接
続して抵抗分割回路１１を構成する。可変抵抗ＶＲ１，
ＶＲ２と固定抵抗Ｒ２との２つの接続点に各々第１及び
第２の電圧フォロワー４，５を接続し、その出力電圧を
次段のＡＤコンバータ１にリファレンス電圧として送出
する。更に、第１及び第２の電圧フォロワーの出力間に
設けられたバイアス回路６で、入力アナログ電圧にバイ
アスを与え、バイアスされた入力アナログ信号を次段の
ＡＤコンバータ１に送出する。
Description
【０００１】
【発明の属する技術分野】本発明は、入力アナログ信号
の信号レベルを最適な値に保つＡＧＣ（オートゲインコ
ントロール）回路と同様の機能を備えたＡＤ変換回路に
関する。
の信号レベルを最適な値に保つＡＧＣ（オートゲインコ
ントロール）回路と同様の機能を備えたＡＤ変換回路に
関する。
【０００２】
【従来の技術】デジタル信号処理を行う場合、入力され
るアナログ信号を精度良くデジタル信号に変換すること
は、以降の信号処理をする上で非常に重要なステップで
ある。そこで、通常、ＡＤコンバータの前段にＡＧＣ回
路を配置し、ＡＤ変換の前に入力アナログ信号のピーク
値がデジタルデータの最大値になるように、アナログ信
号の振幅レベルを自動的にコントロールするようにして
いる。特に、放送や通信関係の信号処理を行う場合に
は、伝送経路での損失が予想されるためアナログ信号レ
ベルを一定範囲内に抑えることは必要不可欠になる。
るアナログ信号を精度良くデジタル信号に変換すること
は、以降の信号処理をする上で非常に重要なステップで
ある。そこで、通常、ＡＤコンバータの前段にＡＧＣ回
路を配置し、ＡＤ変換の前に入力アナログ信号のピーク
値がデジタルデータの最大値になるように、アナログ信
号の振幅レベルを自動的にコントロールするようにして
いる。特に、放送や通信関係の信号処理を行う場合に
は、伝送経路での損失が予想されるためアナログ信号レ
ベルを一定範囲内に抑えることは必要不可欠になる。
【０００３】そこで、従来のＡＧＣ回路を有するＡＤ変
換回路例を図４に示し、説明する。図４においては、フ
ルフラッシュ型ＡＤコンバータ１の前段にＡＧＣ回路２
が配置されており、このＡＧＣ回路２は、入力信号を固
定倍に増幅する固定倍アンプ２０と、固定倍アンプ２０
の出力信号を入力し、他のブロックで生成したゲインコ
ントロール信号ＧＣＮＴに応じて信号レベルを減衰させ
るアッテネータ２１より構成されている。
換回路例を図４に示し、説明する。図４においては、フ
ルフラッシュ型ＡＤコンバータ１の前段にＡＧＣ回路２
が配置されており、このＡＧＣ回路２は、入力信号を固
定倍に増幅する固定倍アンプ２０と、固定倍アンプ２０
の出力信号を入力し、他のブロックで生成したゲインコ
ントロール信号ＧＣＮＴに応じて信号レベルを減衰させ
るアッテネータ２１より構成されている。
【０００４】また、電源電圧ＶDDと接地電位間に抵抗Ｒ
１，Ｒ２，Ｒ３より成る抵抗分割回路３が設けられ、抵
抗Ｒ１とＲ２の接続点に電圧フォロワー４を接続してそ
の出力をＡＤコンバータ１へリファレンス電圧のトップ
レベルＴＰrefとして供給し、抵抗Ｒ２とＲ３の接続点
に電圧フォロワー５を接続してその出力をＡＤコンバー
タ１へリファレンス電圧のボトムレベルＢＴＭrefとし
て供給している。更に、リファレンス電圧のトップレベ
ルＴＰrefとボトムレベルＢＴＭrefとの間に、抵抗Ｒ４
とＲ５より成る抵抗分割回路６を接続し、抵抗Ｒ４とＲ
５の接続点Ａの電圧ＶBを、ＡＧＣ回路２及びカップリ
ングコンデンサ１０を介して入力されるアナログ信号
に、バイアス電圧として印加するようにしている。
１，Ｒ２，Ｒ３より成る抵抗分割回路３が設けられ、抵
抗Ｒ１とＲ２の接続点に電圧フォロワー４を接続してそ
の出力をＡＤコンバータ１へリファレンス電圧のトップ
レベルＴＰrefとして供給し、抵抗Ｒ２とＲ３の接続点
に電圧フォロワー５を接続してその出力をＡＤコンバー
タ１へリファレンス電圧のボトムレベルＢＴＭrefとし
て供給している。更に、リファレンス電圧のトップレベ
ルＴＰrefとボトムレベルＢＴＭrefとの間に、抵抗Ｒ４
とＲ５より成る抵抗分割回路６を接続し、抵抗Ｒ４とＲ
５の接続点Ａの電圧ＶBを、ＡＧＣ回路２及びカップリ
ングコンデンサ１０を介して入力されるアナログ信号
に、バイアス電圧として印加するようにしている。
【０００５】このように、入力アナログ信号は、その信
号レベルがＡＧＣ回路２で調整され、バイアス電圧が印
加された後に、ＡＤコンバータ１の各コンパレータ７
０，……，７１，７２，７３に入力される。各コンパレ
ータ７０，……，７１，７２，７３の他端には、リファ
レンス電圧のトップレベルＴＰrefとボトムレベルＢＴ
Ｍrefを抵抗分割回路８で分割した各電圧Ｖ0，……，Ｖ
m-2，Ｖm-1，Ｖmが供給されており、ｍ個（ｍ＝２のｎ
乗）のコンパレータ７０，……，７１，７２，７３の比
較結果がデコーダ９によってデコードされ、ｎビットの
デジタルデータが出力される。
号レベルがＡＧＣ回路２で調整され、バイアス電圧が印
加された後に、ＡＤコンバータ１の各コンパレータ７
０，……，７１，７２，７３に入力される。各コンパレ
ータ７０，……，７１，７２，７３の他端には、リファ
レンス電圧のトップレベルＴＰrefとボトムレベルＢＴ
Ｍrefを抵抗分割回路８で分割した各電圧Ｖ0，……，Ｖ
m-2，Ｖm-1，Ｖmが供給されており、ｍ個（ｍ＝２のｎ
乗）のコンパレータ７０，……，７１，７２，７３の比
較結果がデコーダ９によってデコードされ、ｎビットの
デジタルデータが出力される。
【０００６】そして、以上の構成によって、図５に示す
ように、ある時間内（ＡＧＣのレスポンスを決める時定
数）でのアナログ値の最大値が、ＡＤコンバータ入力部
におけるリファレンス電圧のトップレベルＴＰrefとボ
トムレベルＢＴＭrefの差分に等しくなるように、ＡＧ
Ｃが動作して入力アナログ信号レベルが調整される。
ように、ある時間内（ＡＧＣのレスポンスを決める時定
数）でのアナログ値の最大値が、ＡＤコンバータ入力部
におけるリファレンス電圧のトップレベルＴＰrefとボ
トムレベルＢＴＭrefの差分に等しくなるように、ＡＧ
Ｃが動作して入力アナログ信号レベルが調整される。
【０００７】
【発明が解決しようとする課題】デジタル信号処理回路
のハードウエアは、チップ面積が小さく作れるという点
でＭＯＳプロセスが最適であり、上述したＡＧＣ回路と
それ以降のデジタル回路までをＭＯＳプロセスでワンチ
ップ化できればシステムオンチップとなり、使い易くコ
ストメリットのあるＬＳＩが出来上がる。
のハードウエアは、チップ面積が小さく作れるという点
でＭＯＳプロセスが最適であり、上述したＡＧＣ回路と
それ以降のデジタル回路までをＭＯＳプロセスでワンチ
ップ化できればシステムオンチップとなり、使い易くコ
ストメリットのあるＬＳＩが出来上がる。
【０００８】しかしながら、現状のＭＯＳプロセスで製
造したアンプは、ＨＦ帯から上の数ＭHZ以上のＡＣ信号
に対して十分なゲインが取れないという欠点があり、こ
のため、従来では、ＡＧＣ回路のアンプ部のみを外付け
にしたり、或いは、ＡＧＣ回路部分だけを別チップに分
割するようにせざるを得なかった。
造したアンプは、ＨＦ帯から上の数ＭHZ以上のＡＣ信号
に対して十分なゲインが取れないという欠点があり、こ
のため、従来では、ＡＧＣ回路のアンプ部のみを外付け
にしたり、或いは、ＡＧＣ回路部分だけを別チップに分
割するようにせざるを得なかった。
【０００９】
【課題を解決するための手段】本発明は、入力されるゲ
インコントロール信号により抵抗値が変化する第１及び
第２の可変抵抗と、該第１と第２の可変抵抗の間に直列
に挿入されることにより抵抗分割回路を構成する固定抵
抗と、該固定抵抗と前記第１及び第２の可変抵抗との２
つの接続点に各々接続され出力電圧をリファレンス電圧
として送出する第１及び第２の電圧フォロワーと、該第
１及び第２の電圧フォロワーの出力間に接続され入力ア
ナログ信号にバイアスを与えるバイアス回路と、該バイ
アスされた入力アナログ信号を前記リファレンス電圧に
基づきＡＤ変換するＡＤ変換器とによりＡＤ変換回路を
構成して、上記課題を解決するものである。
インコントロール信号により抵抗値が変化する第１及び
第２の可変抵抗と、該第１と第２の可変抵抗の間に直列
に挿入されることにより抵抗分割回路を構成する固定抵
抗と、該固定抵抗と前記第１及び第２の可変抵抗との２
つの接続点に各々接続され出力電圧をリファレンス電圧
として送出する第１及び第２の電圧フォロワーと、該第
１及び第２の電圧フォロワーの出力間に接続され入力ア
ナログ信号にバイアスを与えるバイアス回路と、該バイ
アスされた入力アナログ信号を前記リファレンス電圧に
基づきＡＤ変換するＡＤ変換器とによりＡＤ変換回路を
構成して、上記課題を解決するものである。
【００１０】また、本発明では、前記第１及び第２の可
変抵抗は、ゲート電極に前記ゲインコントロール信号を
入力するＭＯＳＦＥＴで構成されたことを特徴とする。
変抵抗は、ゲート電極に前記ゲインコントロール信号を
入力するＭＯＳＦＥＴで構成されたことを特徴とする。
【００１１】
【発明の実施の形態】図１は本発明の構成を示す回路図
であり、図４に示す従来例と同一構成には同一番号を付
している。この構成が従来例と異なる点は、ＡＧＣ回路
２が存在せず入力アナログ信号が直接カップリングコン
デンサ１０に入力されている点と、固定抵抗を用いた抵
抗分割回路３の代わりに可変抵抗を用いた抵抗分割回路
１１を採用することにより、可変リファレンスレベル発
生器１２を実現している点である。
であり、図４に示す従来例と同一構成には同一番号を付
している。この構成が従来例と異なる点は、ＡＧＣ回路
２が存在せず入力アナログ信号が直接カップリングコン
デンサ１０に入力されている点と、固定抵抗を用いた抵
抗分割回路３の代わりに可変抵抗を用いた抵抗分割回路
１１を採用することにより、可変リファレンスレベル発
生器１２を実現している点である。
【００１２】つまり、抵抗分割回路１１では、抵抗分割
回路３における固定抵抗Ｒ１及びＲ３の代わりに、各
々、ゲート電極にゲインコントロール信号ＧＣＮＴを入
力するＦＥＴ１１１及び１１２を接続しており、これら
ＦＥＴ１１１及び１１２によって、ゲインコントロール
信号ＧＣＮＴに応じて抵抗値が変化する可変抵抗ＶＲ１
及びＶＲ２を構成している。可変抵抗ＶＲ１及びＶＲ２
の抵抗値が変化すると、電圧フォロワー４，５の出力で
あるリファレンス電圧のトップレベルＴＰrefとボトム
レベルＢＴＭrefが変化する。
回路３における固定抵抗Ｒ１及びＲ３の代わりに、各
々、ゲート電極にゲインコントロール信号ＧＣＮＴを入
力するＦＥＴ１１１及び１１２を接続しており、これら
ＦＥＴ１１１及び１１２によって、ゲインコントロール
信号ＧＣＮＴに応じて抵抗値が変化する可変抵抗ＶＲ１
及びＶＲ２を構成している。可変抵抗ＶＲ１及びＶＲ２
の抵抗値が変化すると、電圧フォロワー４，５の出力で
あるリファレンス電圧のトップレベルＴＰrefとボトム
レベルＢＴＭrefが変化する。
【００１３】従って、図２に示すように、入力アナログ
電圧はゲインコントロール信号ＧＣＮＴによる調整は受
けないが、リファレンス電圧のトップレベルＴＰrefと
ボトムレベルＢＴＭrefがゲインコントロール信号ＧＣ
ＮＴにより調整されることによって、ある時間内（ＡＧ
Ｃのレスポンスを決める時定数）でのアナログ値の最大
値が、リファレンス電圧のトップレベルＴＰrefとボト
ムレベルＢＴＭrefの差分に等しくなるようにリファレ
ンス電圧が調整される。そして、次段のＡＤコンバータ
１では、この調整されたリファレンス電圧に基づき入力
アナログ信号をデジタル信号に変換するので、調整結果
がＡＤ変換結果に反映されることとなる。
電圧はゲインコントロール信号ＧＣＮＴによる調整は受
けないが、リファレンス電圧のトップレベルＴＰrefと
ボトムレベルＢＴＭrefがゲインコントロール信号ＧＣ
ＮＴにより調整されることによって、ある時間内（ＡＧ
Ｃのレスポンスを決める時定数）でのアナログ値の最大
値が、リファレンス電圧のトップレベルＴＰrefとボト
ムレベルＢＴＭrefの差分に等しくなるようにリファレ
ンス電圧が調整される。そして、次段のＡＤコンバータ
１では、この調整されたリファレンス電圧に基づき入力
アナログ信号をデジタル信号に変換するので、調整結果
がＡＤ変換結果に反映されることとなる。
【００１４】次に、本発明を衛星放送用のデジタル音声
復調回路に応用した例を、図３に示す。現在、日本国内
で行われている衛星放送では、デジタル音声信号を5.72
72ＭHZのキャリアでＱＰＳＫ変調しており、このＱＰＳ
Ｋ変調信号を入力アナログ信号として入力している。そ
して、入力されＱＰＳＫ変調信号をＡＤコンバータ１で
ＡＤ変換し、変換後デジタル処理によりＱＰＳＫ復調を
行ってベースバンド信号Ｉ，Ｑを得るものである。ＱＰ
ＳＫ復調器３０は、Ｉ検波器３１及びＱ検波器３２と各
検波器に接続されたローパスフィルタ３３，３４により
構成される。そして、ベースバンド信号Ｉ，Ｑを加算器
３５を介してレベルセンサ３６に入力することにより、
このセンサによってベースバンド信号の信号レベルをモ
ニタし、その結果をＰＷＭ発生器３７でＤＡ変換し、更
に、その出力をローパスフィルタ３８で平滑化してゲイ
ンコントロール信号ＧＣＮＴを得ている。
復調回路に応用した例を、図３に示す。現在、日本国内
で行われている衛星放送では、デジタル音声信号を5.72
72ＭHZのキャリアでＱＰＳＫ変調しており、このＱＰＳ
Ｋ変調信号を入力アナログ信号として入力している。そ
して、入力されＱＰＳＫ変調信号をＡＤコンバータ１で
ＡＤ変換し、変換後デジタル処理によりＱＰＳＫ復調を
行ってベースバンド信号Ｉ，Ｑを得るものである。ＱＰ
ＳＫ復調器３０は、Ｉ検波器３１及びＱ検波器３２と各
検波器に接続されたローパスフィルタ３３，３４により
構成される。そして、ベースバンド信号Ｉ，Ｑを加算器
３５を介してレベルセンサ３６に入力することにより、
このセンサによってベースバンド信号の信号レベルをモ
ニタし、その結果をＰＷＭ発生器３７でＤＡ変換し、更
に、その出力をローパスフィルタ３８で平滑化してゲイ
ンコントロール信号ＧＣＮＴを得ている。
【００１５】この例において、ＡＤコンバータ１へ入力
されるＱＰＳＫ変調信号は、伝送経路の状態や各チャネ
ル間で信号レベルが異なり、復調されるベースバンドデ
ータのビットエラーレートは、通常このような信号レベ
ルの変動に大きく依存する。しかしながら、本発明によ
り、入力信号レベルが変動してもリファレンスレベルが
調整されることになるので、ＡＤコンバータ１の変換精
度が一定レベル以下に抑えられ、復調されたベースバン
ドデータのエラーレートが悪化することが防止される。
されるＱＰＳＫ変調信号は、伝送経路の状態や各チャネ
ル間で信号レベルが異なり、復調されるベースバンドデ
ータのビットエラーレートは、通常このような信号レベ
ルの変動に大きく依存する。しかしながら、本発明によ
り、入力信号レベルが変動してもリファレンスレベルが
調整されることになるので、ＡＤコンバータ１の変換精
度が一定レベル以下に抑えられ、復調されたベースバン
ドデータのエラーレートが悪化することが防止される。
【００１６】
【発明の効果】本発明によれば、従来必要であった増幅
アンプが不要になるのでＭＯＳＬＳＩ化が容易になると
共に、ＡＤ変換を高精度に保つことができるようにな
る。
アンプが不要になるのでＭＯＳＬＳＩ化が容易になると
共に、ＡＤ変換を高精度に保つことができるようにな
る。
【図１】本発明のＡＤ変換回路の構成を示す回路図であ
る。
る。
【図２】本発明の回路動作を説明するための波形図であ
る。
る。
【図３】従来例を示す回路図である。
【図４】従来例の回路動作を説明するための波形図であ
る。
る。
【図５】本発明のＡＤ変換回路をデジタル復調回路に適
用した例を示す回路図である。
用した例を示す回路図である。
１ ＡＤコンバータ ２ ＡＧＣ回路 ３，６，８，１１ 抵抗分割回路 ４，５ 電圧フォロワー ９ デコーダ １０ カップリングコンデンサ １１１，１１２ ＭＯＳＦＥＴ １２ 可変リファレンスレベル発生器 ２０ アンプ ２１ アッテネータ ３０ ＱＰＳＫ復調器 ３１ Ｉ検波器 ３２ Ｑ検波器 ３３，３４，３８ ローパスフィルタ ３５ 加算器 ３６ レベルセンサ ３７ ＰＷＭ発生器 ７０，……，７１，７２，７３ コンパレータ
Claims (2)
- 【請求項１】 入力されるゲインコントロール信号によ
り抵抗値が変化する第１及び第２の可変抵抗と、該第１
と第２の可変抵抗の間に直列に挿入されることにより抵
抗分割回路を構成する固定抵抗と、該固定抵抗と前記第
１及び第２の可変抵抗との２つの接続点に各々接続され
出力電圧をリファレンス電圧として送出する第１及び第
２の電圧フォロワーと、該第１及び第２の電圧フォロワ
ーの出力間に接続され入力アナログ信号にバイアスを与
えるバイアス回路と、該バイアスされた入力アナログ信
号を前記リファレンス電圧に基づきＡＤ変換するＡＤ変
換器とを備えたことを特徴とするＡＤ変換回路。 - 【請求項２】 前記第１及び第２の可変抵抗は、ゲート
電極に前記ゲインコントロール信号を入力するＭＯＳＦ
ＥＴで構成されたことを特徴とする請求項１記載のＡＤ
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27020795A JPH09116435A (ja) | 1995-10-18 | 1995-10-18 | Ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27020795A JPH09116435A (ja) | 1995-10-18 | 1995-10-18 | Ａｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116435A true JPH09116435A (ja) | 1997-05-02 |
Family
ID=17483030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27020795A Pending JPH09116435A (ja) | 1995-10-18 | 1995-10-18 | Ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116435A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7312741B2 (en) | 2005-04-19 | 2007-12-25 | Nec Electronics Corporation | Analog-to-digital converter circuit and reference circuit |
| US8493254B2 (en) | 2010-08-24 | 2013-07-23 | Sony Corporation | AD converter and AD converter circuit voltage control method |
-
1995
- 1995-10-18 JP JP27020795A patent/JPH09116435A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7312741B2 (en) | 2005-04-19 | 2007-12-25 | Nec Electronics Corporation | Analog-to-digital converter circuit and reference circuit |
| US8493254B2 (en) | 2010-08-24 | 2013-07-23 | Sony Corporation | AD converter and AD converter circuit voltage control method |
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