JPH09116541A - 通信制御装置 - Google Patents

通信制御装置

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JPH09116541A
JPH09116541A JP26736895A JP26736895A JPH09116541A JP H09116541 A JPH09116541 A JP H09116541A JP 26736895 A JP26736895 A JP 26736895A JP 26736895 A JP26736895 A JP 26736895A JP H09116541 A JPH09116541 A JP H09116541A
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JP
Japan
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crc
cell
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circuit
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JP26736895A
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Koichi Tanaka
幸一 田中
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H03M13/091—Parallel or block-wise CRC computation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
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  • Theoretical Computer Science (AREA)
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  • Data Exchanges In Wide-Area Networks (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

(57)【要約】 【課題】 この発明は、セルデータの受信開始とほぼ同
時にＣＲＣ演算を開始し、受信終了と同時にＣＲＣ演算
を終了し、管理データの読み出しならびに書き込み制御
を容易に行うことができる通信制御装置を提供すること
を課題とする。 【解決手段】 この発明は、現在受信中のセルデータに
対しては初期値「０」でＣＥＣ演算をデータ受信開始と
同時に行うＣＲＣ回路４と、管理データメモリ３から読
み出された管理データのＣＲＣ中間値に特定の演算を施
してＣＲＣ修正値を算出するＣＲＣ修正回路５と、ＣＲ
Ｃ回路４で得られたＣＲＣ演算結果とＣＲＣ修正回路５
で得られた修正値とを排他的論理和演算するＸＯＲ回路
６とを備え、１セル分のデータが受信された時に本来の
正しいＣＲＣ中間値を得るように構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、非同期転送モード
（Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｆｅｒ Ｍｏｄ
ｅ：ＡＴＭ）通信におけるＡＴＭアダプテーションレイ
ヤ（ＡＡＬ層）の通信制御装置に関し、ＡＡＬタイプ５
（以下ＡＡＬ５と呼ぶ）で用いられる巡回冗長検査（Ｃ
ｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ：ＣＲ
Ｃ）の演算を高速に行う通信制御装置に関する。
【０００２】
【従来の技術】ＡＴＭ通信は通信データの大きさをＡＴ
Ｍセルと呼ばれる５３バイト長の形式により行うもので
ある。ＡＴＭセルの構成は、図７に示すように、仮想回
線を識別するＶＰＩ（仮想パス識別子）及びＶＣＩ（仮
想チャネル識別子）を含む５バイトのＡＴＭヘッダーと
４８バイトの通信データのペイロードから構成されてい
る。この方式の利点は、データ転送の単位が固定長であ
ることから、通信網を形成するセル交換機におけるスイ
ッチングをハードウェアで実現でき、これにより、極め
て高速な通信速度を得ることかできるという点にある。
【０００３】ＡＴＭ通信で用いられるプロトコル階層
は、図８に示すように階層化されている。ここで、ＡＴ
Ｍレイヤは上記の５３バイトの長さのセルの転送を担う
レイヤであり、ＡＡＬレイヤはより上位のレイヤで扱わ
れる可変長の通信データ（フレームと呼ぶ）をＡＴＭセ
ルに分解、組立を担うレイヤである。
【０００４】ＡＡＬにはいくつかのタイプが規定されて
いるが、特に計算機間の通信手段ではＡＡＬ５が重要で
ある。
【０００５】図９はＡＡＬ５で用いられるフレーム（Ｃ
ＰＣＳ−ＰＤＵ）の構造形式を示す図である。
【０００６】図９において、フレーム末尾の４バイトは
エラーの検出を行うためのチェックコードであり、巡回
冗長検査符号（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ
Ｃｈｅｃｋ Ｃｏｄｅ）が用いられている。
【０００７】このエラー検出では、フレームの先頭デー
タから生成多項式（Ｇ（ｘ））によるモジュロ２の除算
を行い、ＣＲＣの結果が特定の値（Ｖ（ｘ））になるこ
とをもってエラーのなしを判定できる。
【０００８】
【数１】 Ｇ（ｘ）＝ｘ32＋ｘ26＋ｘ23＋ｘ22＋ｘ16＋ｘ12＋ｘ11
＋ｘ10＋ｘ8 ＋ｘ7 ＋ｘ5 ＋ｘ4 ＋ｘ2 ＋ｘ＋１ Ｖ（ｘ）＝ｘ31＋ｘ30＋ｘ26＋ｘ25＋ｘ24＋ｘ18＋ｘ15
＋ｘ14＋ｘ12＋ｘ11＋ｘ10＋ｘ8 ＋ｘ6 ＋ｘ5 ＋ｘ4 ＋
ｘ3 ＋ｘ＋１ このような構造のフレームは、ＡＴＭセルに分割されて
離散的に転送されるので、通信データ全体に対して一括
してＣＲＣを演算することが難しい。そこで、従来の手
法では、１セル受信する毎にＣＲＣ演算を行って中間結
果を保持し、後続のセルが受信された時はそれまでの中
間値からＣＲＣ演算を再開することが行われていた。
【０００９】次に、ＣＲＣ演算によるエラー検出の基本
概念を説明する。
【００１０】ＣＲＣ演算はモジュロ２の巡回符号を応用
したものである。
【００１１】ｎ次の情報多項式Ｉ（ｘ）を
【数２】Ｉ（ｘ）＝Ｉ0 ＋Ｉ1 ｘ1 ＋Ｉ2 ｘ2 ＋……＋
Ｉn-1 ｘn-1 ｍ次の生成多項式Ｇ（ｘ）を
【数３】Ｇ（ｘ）＝Ｇ0 ＋Ｇ1 ｘ1 ＋Ｇ2 ｘ2 ＋……＋
Ｇm-1 ｘm-1 とし、情報多項式Ｉ（ｘ）にｘm をかけ、それをＧ
（ｘ）で割る。その商をＱ（ｘ）、剰余をＲ（ｘ）とす
ると、
【数４】Ｉ（ｘ）ｘm ＝Ｑ（ｘ）Ｇ（ｘ）＋Ｒ（ｘ） となる。ここで通信データＡ（ｘ）を
【数５】Ａ（ｘ）＝Ｒ（ｘ）＋Ｉ（ｘ）ｘm として送る。ここで、
【数６】 Ａ（ｘ）＝Ｒ（ｘ）＋Ｉ（ｘ）ｘm ＝Ｒ（ｘ）＋｛Ｑ（ｘ）Ｇ（ｘ）＋Ｒ（ｘ）｝ （数４式より） ＝Ｑ（ｘ）Ｇ（ｘ） が成立しているので、受信側ではＡ（ｘ）はＧ（ｘ）で
割りきれる。通信データＡ（ｘ）に何らかのエラーが発
生した場合は、Ｇ（ｘ）で割り切ることができなくなる
ので、受信側は割り切れたか否かを判断することで、エ
ラー発生の有無を検出することができる。
【００１２】なお、ＡＡＬ５で用いられるＣＲＣ演算回
路では、それを構成するＦ／Ｆ（フリップフロップ）の
初期値を全ビット「１」にすることに定められており、
そのためＣＲＣ検査は前述のＶ（ｘ）に一致するか否か
で成否判別がなされる。
【００１３】次に、セルの組み立て処理の概要を説明す
る。
【００１４】ＡＴＭセルの受信組立処理においては、複
数の通信回線をサポートし、またフレーム組立中の中間
状態を管理するため、図１０に示すような管理テーブル
が用いられている。
【００１５】図１０に示す管理テーブルには、フレーム
組み立ての開始前、組立中、廃棄処理などを示す組立状
態変数があり、それまでに受信されたＡＴＭセルに関す
る既受信分のデータ長を示すフレーム長データと受信デ
ータの先頭および末尾アドレス、及びＣＲＣ演算の中間
値などが備えられている。
【００１６】図１１は従来のＡＡＬの通信制御装置の構
成を示す図であり、図１２は図１１に示す装置の動作タ
イミングを示す図である。
【００１７】図１１において、通信制御装置は、セルを
受信するセル受信部１０１と、セル受信部１０１で受信
されたセルからフレームを組み立てるフレーム組立部１
０２と、セル受信部１０１で受信されたセルのデータを
保持するデータ保持回路１０３と、データ保持回路１０
３に保持されたデータとそれまで受信されたセルまでの
ＣＲＣ中間値とから現在受信したセルのＣＲＣ値を算出
するＣＲＣ回路１０４と、ＣＲＣ回路１０４により算出
されたＣＲＣ値から受信データの誤りを検査する検査回
路１０５と、上記管理データを格納している管理データ
メモリ１０６との間でインタフェースを行うメモリイン
タフェース１０７を有して構成されている。
【００１８】このような構成において、ＡＴＭセルがセ
ル受信部１０１で受信されると、まずＡＴＭヘッダー内
に設けられたＶＰＩ、ＶＣＩはメモリインタフェース１
０７に伝えられ、該当する仮想回線（ＶＣ：Ｖｉｒｔｕ
ａｌ Ｃｈａｎｎｅｌ）の管理テーブルが特定され、特
定された管理データが仮想回線管理データを保持する管
理データメモリ１０６から読み出される。
【００１９】フレーム組立部１０２では組立状態変数を
検査し、組立状態変数が開始前を示しているならばフレ
ーム管理用制御データが初期化され、組立状態変数は組
立中が設定され、受信データは通信制御装置内のデータ
メモリ（図示せず）に格納されて、その先頭、末尾アド
レスが管理データメモリ１０６にメモリインタフェース
１０７を介して書き戻される。
【００２０】ＣＲＣ回路１０４はフレームの先頭セルが
受信されたことから、規定の値（全ビットが「１」のデ
ータ）が設定され、現在受信中のセルのデータに対する
ＣＲＣ演算を行う。
【００２１】なお、ＶＰＩ、ＶＣＩがメモリインタフェ
ース１０７に伝わり、組立状態変数が確認されるまでに
は相応の時間がかかり、ＣＲＣ演算を開始できないこと
から受信データはデータ保持回路１０３に一時的に蓄積
される。セル受信終了時にＣＲＣ演算の中間値はメモリ
インタフェース１０７を介して管理データメモリ１０６
に書き戻される。
【００２２】このＶＣに後続のＡＴＭセルが受信される
と、組立状態変数が組立中を示すことから、末尾アドレ
スが指し示すフレーム末尾にこのＡＴＭセルのペイロー
ドが追加され、末尾アドレスとフレーム長が更新され
る。ＣＲＣ演算は管理データメモリ１０６から読み出さ
れた値を初期値として、現在受信しているデータに対し
て演算が行われ、受信終了時に管理データメモリ１０６
に書き戻される。
【００２３】受信されたＡＴＭセルが正常であってフレ
ームの終了を示しているならば、セル末尾のデータまで
がＣＲＣ演算された時点で、演算結果が検査回路１０５
にて検査され、前記Ｖ（ｘ）に一致するならばエラー無
しが判断されてフレームの組み立てが終了し、フレーム
全体が上位レイヤに受け渡される。
【００２４】なお、ＡＡＬレイヤで使われるフレームの
末尾を示す情報はＡＴＭヘッダーの一部に格納されてい
るが、その詳細な構造は煩雑になるので説明は省略す
る。
【００２５】ＣＲＣ演算に関連した公知技術としては、
特開平７−１５３５４号公報に記載されている、データ
ブロックがサブブロックに分割されて伝送される伝送装
置において、受信したサブブロック毎に所定の初期設定
値を用いて部分ＣＲＣコードを発生し、該部分ＣＲＣコ
ードからデータブロック全体に対するＣＲＣコードを組
み立てて、その確認を行うＣＲＣコードの確認方法及び
装置の発明や、特開平３−９８３４６号公報に記載され
ている、並列処理によりＣＲＣ部分演算を行う排他的論
理和回路網をラッチ回路を介して縦続接続し、ＣＲＣ演
算をパイプライン形式で実現するセル同期回路の発明
や、特開平３−８５９２３号公報に記載されている、入
力データ列を分割した各データ列に対応して、分割され
たデータ列毎のＣＲＣ演算結果を格納するＲＯＭテーブ
ルを設け、各ＲＯＭテーブルの出力を排他的論理和演算
して入力データ列に対するＣＲＣ演算結果を求めるＣＲ
Ｃ演算方式の発明や、特開平６−５３９４２号公報に記
載されている、各セル毎のＣＲＣを計算して別の専用制
御ワイヤで送り、各セル毎にＣＲＣを検査する発明等が
知られている。
【００２６】
【発明が解決しようとする課題】以上説明したように、
ＡＡＬレイヤでは受信されたＡＴＭセルに対し毎回ＶＰ
Ｉ、ＶＣＩによる管理テーブルアドレスの検索、内容の
読み出しと更新を行わなければならなかった。特に、Ｃ
ＲＣ演算は、管理データメモリの管理テーブルからＣＲ
Ｃ中間値が読み出されてＣＲＣ回路に設定されるまで、
現在受信中のセルデータに対し演算を行うことができな
かったため、次のような不具合が生じていた。
【００２７】（１）受信データを一時的に保持するため
のデータ保持回路１０３（レジスタ）が多数必要になっ
ていた。例えば、データが８ビット並列信号で入力さ
れ、管理データの読み込みに５クロック分のディレイが
生じる場合には、４０ビット分のデータを蓄積しておか
なければならない。
【００２８】（２）ＣＲＣ演算を行うタイミングが遅れ
るため、セル受信終了と同時のタイミングではＣＲＣ演
算が終了しなかった。通常、後続セルの受信が始まって
も演算が継続している。
【００２９】（３）ＣＲＣ演算終了が遅れるため、管理
データメモリへの書き込みが遅れていた、また、フレー
ム組立終了の判断も遅れていた。
【００３０】（４）同じＶＣに属すＡＴＭセルが連続し
て受信された場合は、後続セルのための管理データは直
ちに読み込まなければならないが、一方、先行セルに対
する管理データの書き込みが遅れているため、管理デー
タの更新、参照の順番が入れ替わり正しいアクセスがで
きなかった。
【００３１】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、セルデータの
受信開始とほぼ同時にＣＲＣ演算を開始し、受信終了と
同時にＣＲＣ演算を終了し、管理データの読み出しなら
びに書き込み制御を容易に行うことができる通信制御装
置を提供することにある。
【００３２】
【課題を解決するための手段】請求項１記載の発明は、
ＣＲＣ（巡回冗長検査）を用いた誤り検査符号が末尾に
設けられた可変長のフレームを、固定長のセルに分解し
てＡＴＭ（非同期転送モード）通信を行い、セルを受信
する毎にＣＲＣ演算を行い、フレームの末尾となるセル
を受信した時に受信データの誤りを検査する通信制御装
置において、予め設定された定数を初期値とする受信セ
ルの通信データに対する第１のＣＲＣ値を算出する第１
の算出手段と、先行して受信されたセルについてのＣＲ
Ｃ値を保持する保持手段と、前記保持手段に保持された
ＣＲＣ値又は予め設定された定数を入力し、１セル分の
長さの予め設定された定数のデータが受信されたものと
した際の第２のＣＲＣ値を修正値を算出する第２の算出
手段と、前記第１及び第２の算出手段の算出結果を入力
とし、第３のＣＲＣ値を算出する第３の算出手段と、前
記第３の算出手段で算出された第３のＣＲＣ値を、現在
受信されたセルまでの全セルのＣＲＣ値として前記保持
手段に保持させるための更新手段と、現在受信されたセ
ルが前記フレームの末尾に相当する場合に、前記第３の
算出手段により算出された第３のＣＲＣ値にしたがって
受信データの誤りを検査する検査手段とから構成され
る。
【００３３】請求項２記載の発明は、前記第１の算出手
段は、初期値を「０」としてなり、前記第２の算出手段
は、現在受信しているセルがフレームの先頭でない場合
は前記保持手段に保持されたＣＲＣ値を初期値とし、フ
レームの先頭である場合には全ビットが「−１」である
値を初期値として、１セル分の長さの「０」データに対
する修正値を算出してなる。
【００３４】請求項３記載の発明は、ＣＲＣ（巡回冗長
検査）における誤り検査符号が末尾に設けられた可変長
のフレームを、固定長のセルに分解してＡＴＭ（非同期
転送モード）通信を行い、セルを受信する毎にＣＲＣ演
算を行い、フレームの末尾となるセルを受信した時に受
信データの誤りを検査する通信制御装置において、外部
から与えられるセルを受信し、受信セルから仮想パス識
別子及び仮想チャネル識別子を抽出するセル受信部と、
フレーム組立ての状態を示す組立状態変数及びそれまで
受信されて算出されたたセルのＣＲＣ値を含み、ＡＴＭ
通信におけるセルの受信組立処理を管理する管理データ
を保持する管理データメモリと、前記セル受信部により
受信されたセルにおける１セル分の通信データを受け
て、「０」を初期値とする通信データのＣＲＣ値を算出
するＣＲＣ回路と、前記受信セル部で抽出された識別子
にしたがって前記管理データメモリから読み出された組
立状態変数がフレームの組立中を示している場合は、前
記管理データメモリに保持されたＣＲＣ値を初期値と
し、一方、組立状態変数がフレームの組立中を示してい
ない場合には、全ビットが「−１」である値を初期値と
して１セル分の長さの「０」データが受信されたものと
してＣＲＣ演算を初期値に施し、修正値を算出するＣＲ
Ｃ修正回路と、前記ＣＲＣ回路により算出されたＣＲＣ
値と前記ＣＲＣ修正回路により算出された修正値との排
他的論理和をとり、現在受信されたセルまでのＣＲＣ値
を算出する排他的論理和ゲートと、現在受信されたセル
がフレームの末尾に相当する場合に、前記排他的論理和
ゲートにより算出されたＣＲＣ値にしたがって受信デー
タの誤りを検査する検査回路と、前記セル受信部により
抽出された仮想パス識別子及び仮想チャネル識別子を受
けて、受信セルの管理データを前記管理データメモリか
ら読み出し、読み出された管理データから組立状態変数
及びそれまで受信されたセルまでのＣＲＣ値を前記ＣＲ
Ｃ修正回路に与え、前記排他的論理和ゲートにより算出
されたＣＲＣ値を受けて、前記管理データメモリに保持
された対応するセルの管理データに書き戻して更新する
メモリインタフェース回路とから構成される。
【００３５】請求項４記載の発明は、請求項３記載の通
信制御装置において、受信セルの通信データを受けて、
フレームの組立処理を行うフレーム組立部を有し、前記
セル受信部及び前記ＣＲＣ回路は、第１のクロック信号
に同期して動作し、前記ＣＲＣ修正回路、前記排他的論
理和ゲート及び前記フレーム組立部は、第２のクロック
信号に同期して動作し、前記セル受信部は受信セルの通
信データをｍビット並列に出力してなり、前記セル受信
部と前記フレーム組立部との間に設けられ、前記セル受
信部から出力されるｍビット並列の通信データを受けて
保持し、ｎ（ｎ＞ｍ）ビット並列の通信データを前記フ
レーム組立部に与える第１のバッファインタフェース回
路と、前記ＣＲＣ回路と前記排他的論理和ゲートとの間
に設けられ、前記ＣＲＣ回路で算出されたＣＲＣ値を受
けて保持し、保持するＣＲＣ値を前記第１のバッファイ
ンタフェース回路に同期して前記排他的論理和ゲートに
与える第２のバッファインタフェース回路と、前記ＣＲ
Ｃ修正回路と前記排他的論理和ゲートとの間に設けら
れ、前記ＣＲＣ修正回路で算出された修正値を受けて保
持し、保持する修正値を第１及び第２のバッファインタ
フェース回路に同期して前記排他的論理和ゲートに与え
る第３のバッファインタフェース回路とを具備する。
【００３６】請求項５記載の発明は、請求項２，３又は
４記載の通信制御装置において、前記第２の算出手段又
は前記ＣＲＣ修正回路は、受信セルにおける通信データ
のｎ（ｎ≧２）分の１の長さの「０」データに対する修
正値を演算する演算手段と、前記演算手段の演算結果、
あるいは管理データメモリから読み出されたＣＲＣ値又
は全ビット「１」であるデータのいずれか１つを選択す
る選択手段と、前記選択手段によって選択された内容を
保持し、保持した内容が前記演算手段の入力として与え
られる保持手段とを具備し、前記演算手段が前記保持手
段から与えられる内容を入力とする演算をｎ回繰り返す
ことにより１セル分の通信データに相当する修正値を算
出してなる。
【００３７】
【発明の実態の形態】図１は請求項１，２又は３記載の
発明の一実施形態に係わる通信制御装置の構成を示す図
である。
【００３８】図１において、通信制御装置は、ＣＲＣ
（巡回冗長検査）における誤り検査符号が末尾に設けら
れた可変長のフレームを、固定長のセルに分解してＡＴ
Ｍ（非同期転送モード）通信を行い、セルを受信する毎
にＣＲＣ演算を行い、フレームの末尾となるセルを受信
した時に受信データの誤りを検査する通信制御装置であ
り、外部から与えられるセルを受信し、受信セルから仮
想パス識別子（ＶＰＩ）及び仮想チャネル識別子（ＶＣ
Ｉ）を抽出するセル受信部１と、セル受信部１で受信さ
れたセルの通信データからフレームを組立処理するフレ
ーム組立部２と、フレーム組立ての状態を示す組立状態
変数及びそれまで受信されて算出されたセルのＣＲＣ値
を含み、ＡＴＭ通信におけるセルの受信組立処理を管理
する管理データを保持する管理データメモリ３と、セル
受信部１により受信されたセルにおける１セル分の通信
データを受けて、「０」を初期値とする通信データのＣ
ＲＣ値を算出するＣＲＣ回路４と、受信セル部１で抽出
された識別子にしたがって管理データメモリ３から読み
出された組立状態変数がフレームの組立中を示している
場合は、管理データメモリ３に保持されたＣＲＣ値を初
期値とし、１セル分の長さの「０」データが受信された
ものとして初期値を修正する修正値を算出し、一方、組
立状態変数がフレームの組立中を示していない場合に
は、「−１」を初期値として１セル分の長さの「０」デ
ータが受信されたものとして初期値を修正する修正値を
算出するＣＲＣ修正回路５と、ＣＲＣ回路４により算出
されたＣＲＣ値とＣＲＣ修正回路５により算出された修
正値との排他的論理和をとり、現在受信されたセルまで
のＣＲＣ値を算出する排他的論理和（ＸＯＲ）回路６
と、現在受信されたセルがフレームの末尾に相当する場
合に、ＸＯＲ回路６により算出されたＣＲＣ値にしたが
って受信データの誤りを検査する検査回路７と、セル受
信部１により抽出されたＶＰＩ及びＶＣＩを受けて、受
信セルの管理データを管理データメモリ３から読み出
し、読み出された管理データから組立状態変数及びそれ
まで受信されたセルまでのＣＲＣ値をＣＲＣ修正回路５
に与え、ＸＯＲ回路６により算出されたＣＲＣ値を受け
て、管理データメモリ３に保持された対応するセルの管
理データに書き戻して更新するメモリインタフェース８
を具備して構成されている。
【００３９】セル受信部１は、受信セルの中からＶＰ
Ｉ、ＶＣＩフィールドを抽出し、それをメモリインタフ
ェース８に与える。また、セル受信部１は、受信セルの
ペイロード部分をＣＲＣ回路４に与える。さらに、セル
受信部１は、ペイロード部やフレーム末尾を示す情報及
びエラー情報をフレーム組立部２に与える。
【００４０】フレーム組立部２は、セル受信部１から与
えられたペイロードデータを図示しないバッファメモリ
に書き込み、管理データメモリ３の管理テーブルの更新
を行う。即ち、受信セルがフレーム末尾でないときに
は、組立状態変数を「組立中」に設定し、フレーム末尾
の場合には、「開始前」に設定する。本装置が稼動開始
するときの組立状態変数の初期値は「開始前」とする。
フレーム長、フレーム先頭、末尾アドレスは適切な値に
更新する。更新データはメモリインタフェース８を介し
て管理データメモリ３に書き戻される。この時、ＸＯＲ
回路６が出力するＣＲＣ中間値も同時に管理データメモ
リ３の管理テーブルに書き戻される。
【００４１】ＣＲＣ回路４は、受信セルの４８バイトの
ペイロードに対するＣＲＣ演算を行う回路である。
【００４２】ここで、ＡＡＬ５フレームのＣＲＣ演算に
ついて説明する。
【００４３】ＡＡＬ５では、通信データを４８バイト毎
に区切って通信される。セルの情報多項式をＩｎ（ｘ）
とし、ｐ＝４８×８（ｂｉｔ）とすると、１フレームの
情報多項式Ｉ（ｘ）は
【数７】 Ｉ（ｘ）＝Ｉ0 （ｘ）＋Ｉ1 （ｘ）ｘp ＋Ｉ2 （ｘ）ｘ2 p ＋…… ＋Ｉn （ｘ）ｘn p と表せる。ここで２セルだけからなるフレームを考える
と、
【数８】 Ｉ（ｘ）ｘm ＝（Ｉ0 （ｘ）＋Ｉ1 （ｘ）ｘp ）ｘm ＝（Ｉ0 （ｘ）ｘm ＋Ｉ1 （ｘ）ｘm ｘp ） ＝（Ｑ0 （ｘ）Ｇ（ｘ）＋Ｒ0 （ｘ）） ＋（Ｑ1 （ｘ）Ｇ（ｘ）＋Ｒ1 （ｘ））ｘp ＝（Ｑ0 （ｘ）Ｇ（ｘ）＋Ｑ1 （ｘ）Ｇ（ｘ）ｘp ） ＋（Ｒ0 （ｘ）＋Ｒ1 （ｘ）ｘp ） ここで、Ｒ1 （ｘ）ｘp を更にＧ（ｘ）で割り、商を
Ｑ′1 （ｘ）、剰余Ｒ′1 （ｘ）として、
【数９】 Ｉ1 （ｘ）ｘp ＝Ｑ′1 （ｘ）Ｇ（ｘ）＋Ｒ′1 （ｘ） とすると、Ｉ（ｘ）は、 Ｉ（ｘ）ｘm ＝（Ｑ0 （ｘ）Ｇ（ｘ）＋Ｑ1 （ｘ）Ｇ（ｘ）ｘp ＋Ｑ′1 （ｘ ） Ｇ（ｘ））＋（Ｒ0 （ｘ）＋Ｒ′1 （ｘ）） ＝（Ｑ0 （ｘ）＋Ｑ1 （ｘ）ｘp ＋Ｑ′1 （ｘ）Ｇ（ｘ） ＋（Ｒ0 （ｘ）＋Ｒ′1 （ｘ）） 一方、
【数１０】Ｉ（ｘ）ｘm ＝Ｑ（ｘ）Ｇ（ｘ）＋Ｒ（ｘ） であるから、
【数１１】Ｒ（ｘ）＝Ｒ0 （ｘ）＋Ｒ′1 （ｘ） が成立する。即ち、それまで受信されたセルの剰余にｘ
p をかけ、Ｇ（ｘ）で割った余りＲ′（ｘ）を、現在受
信したセルのＲ0 （ｘ）に加える（排他的論理和演算を
行う）ことで、全ての情報に対するＲ（ｘ）を得ること
ができる。
【００４４】なお、ｘp をかけることは、ｐ個のゼロが
入力されたことと等価である。
【００４５】次に、ｘp をかけた時のＣＲＣ演算につい
て説明する。
【００４６】ＣＲＣ演算回路は、図２に示すように、Ｌ
ＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ
Ｒｅｇｉｓｔｅｒ）を応用した回路から構成され、通
常、ＣＲＣ３２を演算する場合には、ＬＦＳＲの初期値
として全ビットに「１」が設定されるが、本発明では全
ビットに「０」を設定する。
【００４７】図２において、演算はスイッチＳＷ１をＡ
側に、スイッチＳＷ２をＤ側に設定しておく。入力端子
より情報Ｉk-1 ，Ｉk-2 ……Ｉ0 の順に入力する。この
間、出力端子からは情報Ｉk-1 ，Ｉk-2 ，……Ｉ0 をそ
のまま取り出す。この時、Ｆ／Ｆ９にはＩ（ｘ）ｘm を
Ｇ（ｘ）で割った剰余Ｒ（ｘ）が残っている。次に、ス
イッチＳＷ１をＢ側に、スイッチＳＷ２をＣ側に設定
し、剰余ｒm-1 ，ｒm-2，……ｒ0 を出力端子より出力
すればよい。
【００４８】ここで、Ｒq （０≦ｑ≦ｎ−１）で行われ
る演算を順次観測する。
【００４９】情報Ｉt が入力された時、Ｒq 、Ｒq-1 に
入力される値は、図２における◎印をＸＯＲ回路とし、
＊印を論理積ゲートとすると、
【数１２】 Ｒ0 ′ ＝（ｇ0 ＊（Ｒm-1 ◎Ｉt ）） ……（１） Ｒq-1 ′＝Ｒq-2 ◎（ｇq-1 ＊（Ｒm-1 ◎Ｉt ）） ……（２） Ｒq ′ ＝Ｒq-1 ◎（ｇq ＊（Ｒm-1 ◎Ｉt ）） ……（３） Ｒm-1 ′＝Ｒm-2 ◎（ｇm-1 ＊（Ｒm-1 ◎Ｉt ）） ……（４） となる。
【００５０】次の情報Ｉt-1 が入力されたときのＲq に
入力される値Ｒq ″は、
【数１３】 Ｒ0 ″＝（ｇ0 ＊（Ｒm-1 ′◎Ｉt-1 ）） ……（５） Ｒq ″＝Ｒq-1 ′◎（ｇq ＊（Ｒm-1 ′◎Ｉt-1 ）） ……（６） となる。数１３の（５）式に数１２の（４）式を代入し
て
【数１４】 Ｒ0 ″＝（ｇ0 ＊（（Ｒm-2 ◎（ｇm-1 ＊（Ｒm-1 ◎Ｉt ）））◎Ｉt-1 ）） 数１３の（６）式に数１２の（２）式及び数１２の
（４）式を代入して
【数１５】 Ｒq ″＝（Ｒq-2 ◎（ｇq-1 ＊（Ｒm-1 ◎Ｉt ）））◎（ｇq ＊（Ｒm-1 ′◎ Ｉt-1 ）） ＝（Ｒq-2 ◎（ｇq-1 ＊（Ｒm-1 ◎Ｉt ）））◎（ｇq ＊（（Ｒm-2 ◎ （ｇm-1 ＊（Ｒm-1 ◎Ｉt ）））◎Ｉt-1 ）） と展開することができる。
【００５１】以上の変換を全ての入力情報Ｉ（ｘ）対し
行えば、Ｆ／Ｆ９の初期値、情報Ｉ（ｘ）及び生成多項
式Ｇ（ｘ）により一度の演算で行うことができる。
【００５２】特に、Ｉ（ｘ）の全ての項が「０」である
場合には、Ｉt との排他的論理和演算を行う必要がな
く、Ｆ／Ｆ９の初期値と生成多項式Ｇ（ｘ）により定ま
る計算式により１回の演算でＣＲＣ演算を終了すること
ができる。
【００５３】このようにして、受信データのペイロード
のＣＲＣ演算が終了して、その演算結果はＸＯＲ回路６
に出力される。
【００５４】ＣＲＣ修正回路５は、メモリインタフェー
ス８から与えられた受信ステータスに基づき２つの動作
を行う。組立状態変数がフレーム組立中を示す場合に
は、メモリインタフェース８から与えられたＣＲＣ値に
対し、現在受信中のセルとして４８バイト分の「０」が
受信されたと仮定したときのＣＲＣ結果を求める。
【００５５】一方、組立状態変数がフレーム組立中でな
い場合は、即ちフレームの先頭セルに対してＬＦＳＲの
初期値として全ビットに「１」が設定されたものとして
処理を行わなければならない。従って、メモリインタフ
ェース８で読み出されたＣＲＣ値に代えて「ＯｘＦＦＦ
ＦＦＦＦＦ」（１６進数表示）とし、これに現在受信中
のセルとして４８バイト分の「０」が受信されたと仮定
したときのＣＲＣ演算結果を求める。ＣＲＣ修正回路５
の出力はＸＯＲ回路６に与えられる。
【００５６】ＣＲＣ修正回路５に用いられる演算は、上
述したｘp をかけた時のＣＲＣ演算で説明した方式を用
いて行われ、図３に示す演算式で計算可能である。図３
では、修正前の値をＸ００からＸ３１の３２ビットと
し、修正後の値をＲ［００］からＲ［３１］のビットと
して、ＸＯＲ演算を「＾」で示している。
【００５７】ＸＯＲ回路６は、ＣＲＣ回路４の出力とＣ
ＲＣ修正回路５の出力をビット毎の排他的論理和演算を
行うもので、演算結果は検査回路７及びメモリインタフ
ェース８に出力される。
【００５８】検査回路７は、ＸＯＲ回路６の出力と前記
Ｖ（ｘ）とを比較し、一致する場合はエラー無しをフレ
ーム組立部２に検査結果として通知する。
【００５９】メモリインタフェース８は、セル受信部１
からＶＰＩ、ＶＣＩを受けると、その値から該当する管
理データが格納されているアドレスを計算し、管理デー
タメモリ２から読み出す。読み出された管理データから
組立状態変数ならびに過去に受信されたセルに対するＣ
ＲＣ値を取り出し、ＣＲＣ修正回路５に与える。また、
メモリインタフェース８は、ＸＯＲ回路６が出力するＣ
ＲＣ中間値を管理データメモリ３の管理テーブルに書き
戻し、フレーム組立部２との間で管理データの受け渡し
を行い、管理データメモリ３の管理テーブルへの書き戻
しを行う。
【００６０】次に、上記構成の動作を図４に示す動作タ
イミングチャートを参照して説明する。
【００６１】セルＡが受信された時、ＶＰＩ、ＶＣＩは
セル受信部１で抽出され、メモリインタフェース８によ
り管理データが読み込まれる。読み出された管理データ
の中からＣＲＣ中間値（過去の値）はＣＲＣ修正回路５
に送られ演算される。
【００６２】一方、セルＡのペイロード部分はＣＲＣ回
路４に直ちに入力され、ＣＲＣ演算が行われる。セルＡ
の受信が完了した時点で、ＸＯＲ回路６によりフレーム
先頭からセルＡまでのＣＲＣ値が計算され、その結果は
管理テーブルに書き戻される。ＣＲＣ演算が受信終了と
ほぼ同時に終了するため、管理データの書き込みは早期
に行われる。また、ＣＲＣ中間値の読み出しは、時間的
な制約が緩いので、管理データの書き込みが終わった後
で後続セルに対する管理データのリードがなされる。
【００６３】上記実施形態によれば、ＸＯＲ回路６の出
力はセル受信終了とほぼ同時であるから、管理テーブル
への書き戻しを直ちに行うことが可能となる。ＣＲＣ回
路４の動作には、過去のＣＲＣ中間値を必要としないた
め、ＸＯＲ回路６がＣＲＣ修正値を必要とする時刻まで
管理データの読み出しが遅れても、最終的なＣＲＣ値を
求めることには支障をきたさない。
【００６４】従って、管理データの読み出しを急ぐ必要
がなくなる。例えば、セルＢのための管理データ読み出
しは、セルＡの管理テーブルへの書き込み後に行っても
よい。
【００６５】このことは、セルＡとセルＢが同じ仮想回
線に属するセルの場合に大きな利点となる。従来の例で
は、セルＢのための読み出しがセルＡのための書き込み
に先行したため、セルＢの管理データはメモリインタフ
ェース８へ渡されているセルＡの管理データにスイッチ
するような処理が必要であったが、上記実施形態では管
理テーブルが更新された後に読み出すのでデータの一貫
性が保たれており、スイッチの必要がなく、制御が容易
となる。
【００６６】図５は請求項４記載の発明の一実施形態に
係わる通信制御装置の構成を示す図である。
【００６７】図５に示す実施形態の特徴とするところ
は、図１に示す構成に対して、受信セルを８ビット並列
に出力するセル受信部１０と、このセル受信部１０から
与えられる受信セルの１セル分のペイロード部のＣＲＣ
演算を行うＣＲＣ回路１１が第１のクロック信号で動作
し（クロック１領域）、フレーム組立部２、ＣＲＣ修正
回路５、ＸＯＲ回路６、検査回路７及びメモリインタフ
ェース８が第２のクロック信号で動作し（クロック２領
域）、セル受信部１０とフレーム組立部２との間に設け
られ、セル受信部１０から出力される８ビット並列の通
信データを受けて保持し、３２ビット並列の通信データ
をフレーム組立部２に与え、セル受信部１０とフレーム
組立部２との間で通信データをバッファする第１のバッ
ファインタフェース回路となるセルＦＩＦＯ（Ｆｉｒｓ
ｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）回路１２と、ＣＲＣ回
路１１とＸＯＲ回路６との間に設けられ、ＣＲＣ回路１
１で算出されたＣＲＣ値を受けて保持し、保持するＣＲ
Ｃ値をセルＦＩＦＯ回路１２に同期してＸＯＲ回路６に
与え、ＣＲＣ回路１１とＸＯＲ回路６との間でＣＲＣ値
をバッファする第２のバッファインタフェース回路とな
るＣＲＣ−ＦＩＦＯ回路１３と、ＣＲＣ修正回路５とＸ
ＯＲ回路６との間に設けられ、ＣＲＣ修正回路５で算出
された修正値を受けて保持し、保持する修正値をセルＦ
ＩＦＯ回路１２及びＣＲＣ−ＦＩＦＯ回路１３に同期し
てＸＯＲ回路６に与え、ＣＲＣ修正回路５とＸＯＲ回路
６との間で修正値をバッファする第３のバッファインタ
フェース回路となる修正ＣＲＣ−ＦＩＦＯ回路１４を備
えたことにあり、他の構成は図１に示す構成と同様であ
り、同一の符号を付してその説明は省略する。
【００６８】ＡＴＭ関連の業者の団体であるＡＴＭフォ
ーラムでは、物理層とＡＴＭレイヤとの間のインタフェ
ース規格をＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ Ｔｅｓ
ｔ＆ Ｏｐｅｒａｔｉｏｎｓ ＰＨＹＩｎｔｅｒｆａｃ
ｅ ｏｆ ＡＴＭ）としてまとめている。この規格は通
信速度により大きく２つに分かれ、 １５５Ｍｂｐｓまで データバス：８ｂｉｔ，クロック
最大２５ＭＨｚ ６２２Ｍｂｐｓまで データバス：１６ｂｉｔ，クロッ
ク最大４０ＭＨｚ と規定している。
【００６９】一方、フレーム組立などではより迅速な処
理を行うため、扱うデータ幅を３２ｂｉｔと広くし、ク
ロックも３３ＭＨｚ以上に上げる場合がある。また、物
理層とのデータ転送では１ワード毎のハンドシェークを
認めているため、一定の速度でデータが入力されるとは
限らないが、フレーム組立などの処理を行うためには一
定速度でデータが入力されることが望ましい。
【００７０】このようなことから、図５に示すようにセ
ル受信部１０とフレーム組立部２の間にセル単位のセル
ＦＩＦＯ回路１２を挿入し、データ幅、クロック、デー
タ転送速度の違いを吸収することが行われる。
【００７１】さて、ＣＲＣ演算を行う場合、基本回路は
図２に示すように１ビットずつ処理するものであるが、
前述したように複数ビットを同時に処理することもでき
る。しかし、並列度が増すにつれ、ＸＯＲの回路は複雑
になるので回路規模の観点からは並列度が低い方が望ま
しい。即ち、セルＦＩＦＯ回路１２の出力は３２ビッ
ト、入力は８ビットであるから、入力側にＣＲＣ演算回
路を設けることが望ましいことになる。
【００７２】セル受信部１０はＵＴＯＰＩＡ仕様を満た
す回路であって、物理層との間でセルデータの転送を行
う。セル受信部１と同様、入力されたセルデータからＶ
ＰＩ、ＶＣＩ値を取り出し、これをメモリインタフェー
ス８に与え管理データの読み出しを行わせる。セル受信
部１０はセルデータをセルＦＩＦＯ回路１２及びＣＲＣ
回路１１に入力する。
【００７３】ＣＲＣ回路１１は、セルのペイロード分４
８バイトについてＣＲＣ演算を行うものであって、ＬＦ
ＳＲの初期値は「０」である。１セル分の演算が終わる
と、演算結果をＣＲＣ−ＦＩＦＯ回路１３に入力する。
【００７４】セルＦＩＦＯ回路１２は１セル分以上のデ
ータが蓄積されると、それをフレーム組立部２に与え
る。
【００７５】ＣＲＣ−ＦＩＦＯ回路１３は、ＣＲＣ回路
１１が出力したＣＲＣ値を保持するものであり、セルＦ
ＩＦＯ回路１２が出力しているセルに対応するＣＲＣ値
がＸＯＲ回路６に出力されているものとする。即ち、セ
ルデータとＣＲＣ値は同期して出力される。
【００７６】修正ＣＲＣ−ＦＩＦＯ回路１４は、ＣＲＣ
修正回路５の演算結果を保持するものであり、セルＦＩ
ＦＯ回路１２、ＣＲＣ−ＦＩＦＯ回路１３の出力に同期
してＣＲＣ修正値を出力するために用いる。
【００７７】以上の構成において、物理層から入力され
たセルはデータのビット幅が狭いクロック１領域の間で
ＣＲＣ演算が行われ、ＣＲＣ−ＦＩＦＯ回路１３に蓄積
される。クロック２の領域では過去のＣＲＣ中間値から
１セル分の修正値を求めて、セルデータに同期させるた
め修正ＣＲＣ−ＦＩＦＯ回路１４に入力する。フレーム
組立部２はセルＦＩＦＯ回路１２からセルデータを取り
出し、同時にＸＯＲ回路６はＣＲＣ−ＦＩＦＯ回路１３
と修正ＣＲＣ−ＦＩＦＯ回路１４の出力の排他的論理和
演算を行い正しいＣＲＣ値を得る。
【００７８】この実施形態では、ＣＲＣ回路１１は比較
的小さい回路で実現でき、また過去のＣＲＣ中間値を待
つこと無く演算を開始しているため、セル受信終了とほ
ぼ同時に演算が終るので、セルＦＩＦＯ回路１２とＣＲ
Ｃ−ＦＩＦＯ回路１３の同期を取るのは簡単である。ま
た、ＣＲＣ修正回路５での演算はセルＦＩＦＯ回路１２
の出力側にセルデータが出力されるまでに演算が終わっ
ていればよく、時間的な制約が緩い、等の利点がある。
【００７９】図６は請求項５記載の発明の一実施形態に
係わる通信制御装置の一部構成を示す図である。
【００８０】上述した両実施形態において、ＣＲＣ修正
回路５は４８バイト分の「０」があると仮定してＣＲＣ
中間値を修正し、図３に示す演算式により１回の演算で
結果が得られている。しかし、ＣＲＣ修正回路５に許容
される演算時間が数クロック分あるならば、４８バイト
のｎ分の１（ｎは２以上の整数）の長さの「０」がある
として仮定した演算回路を用い、ｎ回演算することで同
様の効果を得ることができる。例えば、ｎ＝４とするな
らば、１２バイト分の「０」に対する演算回路とし、４
回演算を繰り返すことになる。
【００８１】図６に示す回路において、メモリインタフ
ェース８から読み出された値はセレクタ１５を介して３
２個のＦ／Ｆ（フリップフロップ）１６にロードされ
る。Ｆ／Ｆ１６の出力Ｘ００〜Ｘ３１は１２バイト分の
「０」に対するＣＲＣ修正ＸＯＲ回路１７に入力され、
その出力Ｒ［００］〜Ｒ［３１］はセレクタ１５を介し
てＦ／Ｆ１６にロードされる。
【００８２】この手順により１２バイト分のＣＲＣ修正
が行われたことになるので、都合４回繰り返せば４８バ
イト分の「０」に対するＣＲＣ修正が行われたのと等価
にすることができる。このようにするならば、「０」の
個数が減少した分だけ、ＣＲＣ修正ＸＯＲ回路１７の規
模が小さくなり、ＣＲＣ修正回路の規模を小さくするこ
とができる。
【００８３】
【発明の効果】以上説明したように、請求項１，２又は
３記載の発明によれば、修正値によって修正されて算出
された現在受信されたセルまでのＣＲＣ値はセル受信終
了とほぼ同時であるから、ＣＲＣ値の更新を直ちに行う
ことが可能である。
【００８４】また、過去のＣＲＣ中間値を必要としない
ため、ＣＲＣ修正値を必要とする時刻まで管理データの
読み出しが遅れても、最終的なＣＲＣ値を求めることに
は支障をきたさない。従って、管理データの読み出しを
急ぐ必要がない。これにより、管理データは管理テーブ
ルが更新された後に読み出すのでデータの一貫性が保た
れており、管理データのスイッチングの必要がなく、制
御が容易となる。
【００８５】請求項４記載の発明によれば、セル受信部
と、フレーム組立部やメモリインタフェースが異なった
クロックで動作している場合でも、セルデータに対する
ＣＲＣ演算を小規模な回路で実現することが可能とな
る。
【図面の簡単な説明】
【図１】請求項１，２又は３記載の発明の一実施形態に
係わる通信制御装置の構成を示す図である。
【図２】ＣＲＣ演算回路の構成を示す図である。
【図３】ＣＲＣ修正回路で用いる演算式を示す図であ
る。
【図４】図１に示す装置の動作タイミングを示す図であ
る。
【図５】請求項４記載の発明の一実施形態に係わる通信
制御装置の構成を示す図である。
【図６】請求項５記載の発明の一実施形態に係わるＣＲ
Ｃ修正回路の構成を示す図である。
【図７】ＡＴＭセルのデータ構造を示す図である。
【図８】ＡＴＭ通信のプロトコル階層を示す図である。
【図９】ＡＡＬ５レイヤで扱われるデータの構造を示す
図である。
【図１０】管理テーブルの構造を示す図である。
【図１１】従来のＡＡＬ通信制御装置の構造を示す図で
ある。
【図１２】図１１に示す装置の動作タイミングを示す図
である。
【符号の説明】
１，１０ セル受信部 ２ フレーム組立部 ３ 管理データメモリ ４，１１ ＣＲＣ回路 ５ ＣＲＣ修正回路 ６ ＸＯＲ回路 ７ 検査回路 ８ メモリインタフェース ９，１６ Ｆ／Ｆ １２ セルＦＩＦＯ回路 １３ ＣＲＣ−ＦＩＦＯ回路 １４ 修正ＣＲＣ−ＦＩＦＯ回路 １５ セレクタ １７ ＣＲＣ修正ＸＯＲ回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ＣＲＣ（巡回冗長検査）を用いた誤り検
    査符号が末尾に設けられた可変長のフレームを、固定長
    のセルに分解してＡＴＭ（非同期転送モード）通信を行
    い、セルを受信する毎にＣＲＣ演算を行い、フレームの
    末尾となるセルを受信した時に受信データの誤りを検査
    する通信制御装置において、 予め設定された定数を初期値とする受信セルの通信デー
    タに対する第１のＣＲＣ値を算出する第１の算出手段
    と、 先行して受信されたセルについてのＣＲＣ値を保持する
    保持手段と、 前記保持手段に保持されたＣＲＣ値又は予め設定された
    定数を入力し、１セル分の長さの予め設定された定数の
    データが受信されたものとした際の第２のＣＲＣ値を修
    正値を算出する第２の算出手段と、 前記第１及び第２の算出手段の算出結果を入力とし、第
    ３のＣＲＣ値を算出する第３の算出手段と、 前記第３の算出手段で算出された第３のＣＲＣ値を、現
    在受信されたセルまでの全セルのＣＲＣ値として前記保
    持手段に保持させるための更新手段と、 現在受信されたセルが前記フレームの末尾に相当する場
    合に、前記第３の算出手段により算出された第３のＣＲ
    Ｃ値にしたがって受信データの誤りを検査する検査手段
    とを具備することを特徴とする通信制御装置。
  2. 【請求項２】 前記第１の算出手段は、初期値を「０」
    としてなり、 前記第２の算出手段は、現在受信しているセルがフレー
    ムの先頭でない場合は前記保持手段に保持されたＣＲＣ
    値を初期値とし、フレームの先頭である場合には全ビッ
    トが「−１」である値を初期値として、１セル分の長さ
    の「０」データに対する修正値を算出してなることを特
    徴とする請求項１記載の通信制御装置。
  3. 【請求項３】 ＣＲＣ（巡回冗長検査）における誤り検
    査符号が末尾に設けられた可変長のフレームを、固定長
    のセルに分解してＡＴＭ（非同期転送モード）通信を行
    い、セルを受信する毎にＣＲＣ演算を行い、フレームの
    末尾となるセルを受信した時に受信データの誤りを検査
    する通信制御装置において、 外部から与えられるセルを受信し、受信セルから仮想パ
    ス識別子及び仮想チャネル識別子を抽出するセル受信部
    と、 フレーム組立ての状態を示す組立状態変数及びそれまで
    受信されて算出されたたセルのＣＲＣ値を含み、ＡＴＭ
    通信におけるセルの受信組立処理を管理する管理データ
    を保持する管理データメモリと、 前記セル受信部により受信されたセルにおける１セル分
    の通信データを受けて、「０」を初期値とする通信デー
    タのＣＲＣ値を算出するＣＲＣ回路と、 前記受信セル部で抽出された識別子にしたがって前記管
    理データメモリから読み出された組立状態変数がフレー
    ムの組立中を示している場合は、前記管理データメモリ
    に保持されたＣＲＣ値を初期値とし、一方、組立状態変
    数がフレームの組立中を示していない場合には、全ビッ
    トが「−１」である値を初期値として１セル分の長さの
    「０」データが受信されたものとしてＣＲＣ演算を初期
    値に施し、修正値を算出するＣＲＣ修正回路と、 前記ＣＲＣ回路により算出されたＣＲＣ値と前記ＣＲＣ
    修正回路により算出された修正値との排他的論理和をと
    り、現在受信されたセルまでのＣＲＣ値を算出する排他
    的論理和ゲートと、 現在受信されたセルがフレームの末尾に相当する場合
    に、前記排他的論理和ゲートにより算出されたＣＲＣ値
    にしたがって受信データの誤りを検査する検査回路と、 前記セル受信部により抽出された仮想パス識別子及び仮
    想チャネル識別子を受けて、受信セルの管理データを前
    記管理データメモリから読み出し、読み出された管理デ
    ータから組立状態変数及びそれまで受信されたセルまで
    のＣＲＣ値を前記ＣＲＣ修正回路に与え、前記排他的論
    理和ゲートにより算出されたＣＲＣ値を受けて、前記管
    理データメモリに保持された対応するセルの管理データ
    に書き戻して更新するメモリインタフェース回路とを具
    備することを特徴とする通信制御回路。
  4. 【請求項４】 請求項３記載の通信制御装置において、 受信セルの通信データを受けて、フレームの組立処理を
    行うフレーム組立部を有し、 前記セル受信部及び前記ＣＲＣ回路は、第１のクロック
    信号に同期して動作し、 前記ＣＲＣ修正回路、前記排他的論理和ゲート及び前記
    フレーム組立部は、第２のクロック信号に同期して動作
    し、 前記セル受信部は受信セルの通信データをｍビット並列
    に出力してなり、 前記セル受信部と前記フレーム組立部との間に設けら
    れ、前記セル受信部から出力されるｍビット並列の通信
    データを受けて保持し、ｎ（ｎ＞ｍ）ビット並列の通信
    データを前記フレーム組立部に与える第１のバッファイ
    ンタフェース回路と、 前記ＣＲＣ回路と前記排他的論理和ゲートとの間に設け
    られ、前記ＣＲＣ回路で算出されたＣＲＣ値を受けて保
    持し、保持するＣＲＣ値を前記第１のバッファインタフ
    ェース回路に同期して前記排他的論理和ゲートに与える
    第２のバッファインタフェース回路と、 前記ＣＲＣ修正回路と前記排他的論理和ゲートとの間に
    設けられ、前記ＣＲＣ修正回路で算出された修正値を受
    けて保持し、保持する修正値を第１及び第２のバッファ
    インタフェース回路に同期して前記排他的論理和ゲート
    に与える第３のバッファインタフェース回路とを具備す
    ることを特徴とする通信制御回路。
  5. 【請求項５】 前記第２の算出手段又は前記ＣＲＣ修正
    回路は、 受信セルにおける通信データのｎ（ｎ≧２）分の１の長
    さの「０」データに対する修正値を演算する演算手段
    と、 前記演算手段の演算結果、あるいは管理データメモリか
    ら読み出されたＣＲＣ値又は全ビット「１」であるデー
    タのいずれか１つを選択する選択手段と、 前記選択手段によって選択された内容を保持し、保持し
    た内容が前記演算手段の入力として与えられる保持手段
    とを具備し、 前記演算手段が前記保持手段から与えられる内容を入力
    とする演算をｎ回繰り返すことにより１セル分の通信デ
    ータに相当する修正値を算出してなることを特徴とする
    請求項２，３又は４記載の通信制御装置。
JP26736895A 1995-10-16 1995-10-16 通信制御装置 Abandoned JPH09116541A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014115277A1 (ja) * 2013-01-24 2014-07-31 株式会社日立製作所 ストレージ装置およびストレージ装置制御方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3249405B2 (ja) * 1996-09-30 2002-01-21 株式会社東芝 誤り訂正回路および誤り訂正方法
FR2759227B1 (fr) * 1997-02-04 1999-04-16 Fihem Procede pour associer des donnees a des cellules atm
US6097734A (en) * 1997-04-30 2000-08-01 Adaptec, Inc. Programmable reassembly of data received in an ATM network
GB2332333B (en) * 1997-12-09 2003-01-15 Sony Uk Ltd An ATM re-assembly circuit and method
US6711176B1 (en) * 1999-09-21 2004-03-23 Alcatel Canada Inc. Cell/frame ATM interworking
US20020031133A1 (en) * 2000-05-25 2002-03-14 Mcwilliams Patrick Embedded communication protocol using a UTOPIA-LVDS bridge
US20020031141A1 (en) * 2000-05-25 2002-03-14 Mcwilliams Patrick Method of detecting back pressure in a communication system using an utopia-LVDS bridge
US20020031132A1 (en) * 2000-05-25 2002-03-14 Mcwilliams Patrick UTOPIA-LVDS bridge
JP3593954B2 (ja) * 2000-05-31 2004-11-24 株式会社島津製作所 電子天びん
KR100364747B1 (ko) * 2000-12-30 2002-12-16 엘지전자 주식회사 Ａａｌ2/ａａｌ5 변환 장치 및 방법
US6963921B1 (en) * 2001-02-16 2005-11-08 3Com Corporation Method and apparatus for hardware assisted TCP packet re-assembly
US20020129315A1 (en) * 2001-03-09 2002-09-12 Onvural O. Raif Packet based ATM CRC-32 calculator
US6732318B2 (en) * 2001-04-03 2004-05-04 Sun Microsystems, Inc. Variable width parallel cyclical redundancy check
DE60213616T2 (de) * 2001-08-24 2007-08-09 Intel Corporation, Santa Clara Eine allgemeine eingabe-/ausgabearchitektur, protokoll und entsprechende verfahren zur umsetzung der flusssteuerung
JP2003243992A (ja) * 2002-02-14 2003-08-29 Matsushita Electric Ind Co Ltd 符号生成回路
US7089486B1 (en) * 2002-08-16 2006-08-08 Juniper Networks, Inc. Context switching for on-the-fly processing of fragmented frames
US7613991B1 (en) * 2003-08-19 2009-11-03 Altera Corporation Method and apparatus for concurrent calculation of cyclic redundancy checks
US20050114751A1 (en) * 2003-11-24 2005-05-26 Ungstad Steve J. Two input differential cyclic accumulator
EP1750454A1 (en) * 2005-08-05 2007-02-07 Dibcom Method, device and program for receiving and verifying payload data of a transport stream
KR100681429B1 (ko) * 2005-10-24 2007-02-15 삼성전자주식회사 반도체 메모리 장치 및 그것의 비트 에러 검출 방법
US7937643B1 (en) 2006-09-18 2011-05-03 Mediatek Inc. Mobile communication device and data reception method
US8351426B2 (en) * 2008-03-20 2013-01-08 International Business Machines Corporation Ethernet virtualization using assisted frame correction
RU2408985C2 (ru) * 2009-03-24 2011-01-10 Государственное образовательное учреждение высшего профессионального образования Академия Федеральной службы охраны Российской Федерации (Академия ФСО России) Устройство контроля ошибок в цифровых системах передачи на базе технологии атм
US8635390B2 (en) * 2010-09-07 2014-01-21 International Business Machines Corporation System and method for a hierarchical buffer system for a shared data bus
US8874808B2 (en) * 2010-09-07 2014-10-28 International Business Machines Corporation Hierarchical buffer system enabling precise data delivery through an asynchronous boundary

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04211547A (ja) * 1990-03-20 1992-08-03 Fujitsu Ltd 同期回路
KR950009690B1 (ko) * 1993-09-14 1995-08-26 재단법인한국전자통신연구소 순환 여유검사(crc) 동기 장치
US5703887A (en) * 1994-12-23 1997-12-30 General Instrument Corporation Of Delaware Synchronization and error detection in a packetized data stream

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014115277A1 (ja) * 2013-01-24 2014-07-31 株式会社日立製作所 ストレージ装置およびストレージ装置制御方法
JP6046750B2 (ja) * 2013-01-24 2016-12-21 株式会社日立製作所 ストレージ装置およびストレージ装置制御方法
US9720767B2 (en) 2013-01-24 2017-08-01 Hitachi, Ltd. Storage apparatus and storage apparatus control method

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