JPH09120274A - ビデオ・データにシグニチャ解析を実施する装置および方法 - Google Patents
ビデオ・データにシグニチャ解析を実施する装置および方法Info
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- JPH09120274A JPH09120274A JP8089921A JP8992196A JPH09120274A JP H09120274 A JPH09120274 A JP H09120274A JP 8089921 A JP8089921 A JP 8089921A JP 8992196 A JP8992196 A JP 8992196A JP H09120274 A JPH09120274 A JP H09120274A
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- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/277—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault-free response
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Abstract
(57)【要約】
【課題】 データのサンプリングの開始および停止が厳
密に行われ、その結果サンプリングされるデータが既知
の集合になるように、ＲＡＭＤＡＣが出力するビデオ・
データのシグニチャ解析を実施する。 【解決手段】 本発明は、ＲＡＭＤＡＣと一体化された
タイミング・ジェネレータおよびシグニチャ解析ハード
ウェアを使用して、ビデオ・データのサンプリングおよ
びシグニチャ計算をフレーム境界上で開始し停止する。
シグニチャ捕捉要求ビットを使用して、次のフレームを
サンプリングしシグニチャを算出することが要求され
る。ハードウェアは、次のフレームの始めが開始するま
で待ち、次いで、そのフレームが終了するまでデータを
サンプリングする。算出されたシグニチャは、シグニチ
ャ解析結果レジスタで読取りのために使用することがで
きる。
密に行われ、その結果サンプリングされるデータが既知
の集合になるように、ＲＡＭＤＡＣが出力するビデオ・
データのシグニチャ解析を実施する。 【解決手段】 本発明は、ＲＡＭＤＡＣと一体化された
タイミング・ジェネレータおよびシグニチャ解析ハード
ウェアを使用して、ビデオ・データのサンプリングおよ
びシグニチャ計算をフレーム境界上で開始し停止する。
シグニチャ捕捉要求ビットを使用して、次のフレームを
サンプリングしシグニチャを算出することが要求され
る。ハードウェアは、次のフレームの始めが開始するま
で待ち、次いで、そのフレームが終了するまでデータを
サンプリングする。算出されたシグニチャは、シグニチ
ャ解析結果レジスタで読取りのために使用することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ・シ
ステムに関し、詳細には、データをフレーム・バッファ
から出力表示装置へ送り処理するために使用されるＲＡ
ＭＤＡＣ（ランダム・アクセス・メモリ・ディジタル−
アナログ変換器）に関する。
ステムに関し、詳細には、データをフレーム・バッファ
から出力表示装置へ送り処理するために使用されるＲＡ
ＭＤＡＣ（ランダム・アクセス・メモリ・ディジタル−
アナログ変換器）に関する。
【０００２】
【従来の技術】デスクトップ・コンピュータの動作速度
の増加に伴う１つの重要な問題は、情報を出力表示装置
へ送る速度を増加させる方法を見つけることであった。
現在利用できる多数の様々な形のデータ表示では、大量
のデータを送る必要がある。たとえば、コンピュータ出
力表示モニタが、画面上に一度に１２８０×１０２４画
素が表示され、各画素を決めるために３２ビットが使用
されるカラー・モードで動作している場合、表示される
個別の各画像（「フレーム」と呼ばれる）と共に、合計
で４０００万ビットを超える情報を画面へ送らなければ
ならない。通常、毎秒６０フレームが表示され、したが
って、そのようなシステムでは毎秒５億ビットを送らな
ければならない。これには非常に大量の処理能力が必要
である。
の増加に伴う１つの重要な問題は、情報を出力表示装置
へ送る速度を増加させる方法を見つけることであった。
現在利用できる多数の様々な形のデータ表示では、大量
のデータを送る必要がある。たとえば、コンピュータ出
力表示モニタが、画面上に一度に１２８０×１０２４画
素が表示され、各画素を決めるために３２ビットが使用
されるカラー・モードで動作している場合、表示される
個別の各画像（「フレーム」と呼ばれる）と共に、合計
で４０００万ビットを超える情報を画面へ送らなければ
ならない。通常、毎秒６０フレームが表示され、したが
って、そのようなシステムでは毎秒５億ビットを送らな
ければならない。これには非常に大量の処理能力が必要
である。
【０００３】そのような大量の情報を出力表示装置に提
供するために、コンピュータ・システムは通常、出力デ
ィスプレイ上に表示すべき画素データを保持するフレー
ム・バッファを使用する。
供するために、コンピュータ・システムは通常、出力デ
ィスプレイ上に表示すべき画素データを保持するフレー
ム・バッファを使用する。
【０００４】通常、フレーム・バッファは、表示すべき
１データ・フレームを記憶するためにかなりの量のラン
ダム・アクセス・メモリからなる。フレーム・バッファ
中の情報は、フレーム・バッファからディスプレイへ毎
秒６０回以上送られる。各転送後（または転送中）、フ
レーム・バッファ中の画素データは、次のフレームに表
示すべき新しい情報で更新される。
１データ・フレームを記憶するためにかなりの量のラン
ダム・アクセス・メモリからなる。フレーム・バッファ
中の情報は、フレーム・バッファからディスプレイへ毎
秒６０回以上送られる。各転送後（または転送中）、フ
レーム・バッファ中の画素データは、次のフレームに表
示すべき新しい情報で更新される。
【０００５】ＤＲＡＭフレーム・バッファでは、画素デ
ータは、それが書き込まれたときと同じポートから読み
取ることができる。ＶＲＡＭフレーム・バッファでは、
主画素ポートがレンダリング用に解放されたままになる
ように別のビデオ・データ・ポートが追加される。情報
をフレーム・バッファからディスプレイへ送り、同時
に、他の情報をフレーム・バッファにロードすることが
できるように、２ポート付きビデオ・ランダム・アクセ
ス・メモリ（ＶＲＡＭ）またはフレーム・バッファ・ラ
ンダム・アクセス・メモリ（ＦＢＲＡＭ）で動的ランダ
ム・アクセス・メモリを代替させている。
ータは、それが書き込まれたときと同じポートから読み
取ることができる。ＶＲＡＭフレーム・バッファでは、
主画素ポートがレンダリング用に解放されたままになる
ように別のビデオ・データ・ポートが追加される。情報
をフレーム・バッファからディスプレイへ送り、同時
に、他の情報をフレーム・バッファにロードすることが
できるように、２ポート付きビデオ・ランダム・アクセ
ス・メモリ（ＶＲＡＭ）またはフレーム・バッファ・ラ
ンダム・アクセス・メモリ（ＦＢＲＡＭ）で動的ランダ
ム・アクセス・メモリを代替させている。
【０００６】フレーム・バッファから得たデータは、そ
れを出力表示装置が使用できる形に変換する回路に入力
される。図１は、本発明を使用できるコンピュータ・シ
ステムを示す。この場合、ホストＣＰＵ１２から得たメ
モリ１１中のデータがホスト・バス１３上に置かれ、レ
ンダリング制御装置１４によってフレーム・バッファ・
メモリ（ＶＲＡＭ１５ａないし１５ｄとして示されてい
る。ＦＢＲＡＭでもよい）に渡される。ＲＡＭＤＡＣ２
１は、レンダリング制御装置を介してホスト・バスに結
合され、かつフレーム・バッファ・メモリに結合され、
フレーム・バッファ・メモリから得た１６ビット・デー
タを、モニタ２５中の画素位置で組み合わされたときに
その画素で所望の色を形成する赤色、青色、緑色用の電
圧レベルを表す３つのアナログ信号としてディジタル−
アナログ変換器（ＤＡＣ）によって変換される６４ビッ
トまたは１２８ビットのディジタルＲＧＢ信号に変換す
るためのルックアップ・テーブル（またはＬＵＴ、すな
わちＲＡＭＤＡＣのＲＡＭ部分）およびその他の要素を
含む。フレーム・バッファ・メモリ、レンダリング制御
装置、モニタの構成要素の詳細は、当業者には周知であ
り、本発明を適切に理解するために必要なものを除いて
本明細書では説明しない。なお、本発明は主として、本
発明の改良された機能を提供するＲＡＭＤＡＣ２１のあ
る種の改良に関するものである。
れを出力表示装置が使用できる形に変換する回路に入力
される。図１は、本発明を使用できるコンピュータ・シ
ステムを示す。この場合、ホストＣＰＵ１２から得たメ
モリ１１中のデータがホスト・バス１３上に置かれ、レ
ンダリング制御装置１４によってフレーム・バッファ・
メモリ（ＶＲＡＭ１５ａないし１５ｄとして示されてい
る。ＦＢＲＡＭでもよい）に渡される。ＲＡＭＤＡＣ２
１は、レンダリング制御装置を介してホスト・バスに結
合され、かつフレーム・バッファ・メモリに結合され、
フレーム・バッファ・メモリから得た１６ビット・デー
タを、モニタ２５中の画素位置で組み合わされたときに
その画素で所望の色を形成する赤色、青色、緑色用の電
圧レベルを表す３つのアナログ信号としてディジタル−
アナログ変換器（ＤＡＣ）によって変換される６４ビッ
トまたは１２８ビットのディジタルＲＧＢ信号に変換す
るためのルックアップ・テーブル（またはＬＵＴ、すな
わちＲＡＭＤＡＣのＲＡＭ部分）およびその他の要素を
含む。フレーム・バッファ・メモリ、レンダリング制御
装置、モニタの構成要素の詳細は、当業者には周知であ
り、本発明を適切に理解するために必要なものを除いて
本明細書では説明しない。なお、本発明は主として、本
発明の改良された機能を提供するＲＡＭＤＡＣ２１のあ
る種の改良に関するものである。
【０００７】
【発明が解決しようとする課題】シグニチャ解析は、ハ
ードウェア試験の周知の方法である。シグニチャ解析で
は、通常、１組のデータが試験中の何らかのハードウェ
アを通過した後に、そのデータのシグニチャが算出され
る。実際のシグニチャを既知のゴールデン・シグニチャ
と比較することによって、試験中のハードウェアの合格
／不合格判定を行うことができる。
ードウェア試験の周知の方法である。シグニチャ解析で
は、通常、１組のデータが試験中の何らかのハードウェ
アを通過した後に、そのデータのシグニチャが算出され
る。実際のシグニチャを既知のゴールデン・シグニチャ
と比較することによって、試験中のハードウェアの合格
／不合格判定を行うことができる。
【０００８】本発明の前に、画素データ・ストリーム上
にシグニチャ解析を組み込む少なくとも１つの部分、す
なわちＢｒｏｏｋｔｒｅｅ Ｂｔ ４６７が存在する。
にシグニチャ解析を組み込む少なくとも１つの部分、す
なわちＢｒｏｏｋｔｒｅｅ Ｂｔ ４６７が存在する。
【０００９】シグニチャ解析によって解決すべき主要な
問題は、サンプリングされるデータが既知の集合になる
ようにデータのサンプリングを開始し停止することであ
る。当業者には、有用な１組のデータはビデオ・フレー
ム、あるいは単にフレームとして知られている。
問題は、サンプリングされるデータが既知の集合になる
ようにデータのサンプリングを開始し停止することであ
る。当業者には、有用な１組のデータはビデオ・フレー
ム、あるいは単にフレームとして知られている。
【００１０】過去にはＢｔ ４６７上で、ソフトウェア
を使用してデータのサンプリングを開始し停止しようと
する試みがなされた。このソフトウェア技法は、開始時
および停止時のタイミングが不正確であるために、同じ
ハードウェア上で一貫した結果を得ることに関する問題
を有していた。
を使用してデータのサンプリングを開始し停止しようと
する試みがなされた。このソフトウェア技法は、開始時
および停止時のタイミングが不正確であるために、同じ
ハードウェア上で一貫した結果を得ることに関する問題
を有していた。
【００１１】
【課題を解決するための手段】本発明は、ＲＡＭＤＡＣ
と一体化されたタイミング・ジェネレータおよびシグニ
チャ解析ハードウェアを使用して、ビデオ・データのサ
ンプリングおよびシグニチャ計算をフレーム境界上で開
始し停止する。本発明は、非ブランク・ビデオ時間間隔
中にのみビデオ・データをサンプリングする従来技術の
技法と、チェックサムに類似しているシグニチャを算出
する従来技術の技法を使用する。
と一体化されたタイミング・ジェネレータおよびシグニ
チャ解析ハードウェアを使用して、ビデオ・データのサ
ンプリングおよびシグニチャ計算をフレーム境界上で開
始し停止する。本発明は、非ブランク・ビデオ時間間隔
中にのみビデオ・データをサンプリングする従来技術の
技法と、チェックサムに類似しているシグニチャを算出
する従来技術の技法を使用する。
【００１２】シグニチャ捕捉要求ビットを使用して、次
のフレームをサンプリングし、シグニチャを算出するこ
とが要求される。ハードウェアは、次のフレームの始め
が開始するまで待ち、次いで、そのフレームが終了する
までデータをサンプリングする。算出されたシグニチャ
は、シグニチャ解析結果レジスタで読取りのために使用
することができる。この結果得られるシグニチャは、ク
リアされ、あるいは他のシグニチャ捕捉要求がなされる
まで、シグニチャ解析結果レジスタに保持される。
のフレームをサンプリングし、シグニチャを算出するこ
とが要求される。ハードウェアは、次のフレームの始め
が開始するまで待ち、次いで、そのフレームが終了する
までデータをサンプリングする。算出されたシグニチャ
は、シグニチャ解析結果レジスタで読取りのために使用
することができる。この結果得られるシグニチャは、ク
リアされ、あるいは他のシグニチャ捕捉要求がなされる
まで、シグニチャ解析結果レジスタに保持される。
【００１３】本発明は、非インターレース・フレームと
インターレース・フレームの両方を処理する。非インタ
ーレース・フレームは、ビデオ・データの単一の順次走
査線フィールドからなる。非インターレース・フレーム
は、非インターレース・フィールドと同じである。イン
ターレース・フレームは、ビデオ・データの２つのフィ
ールド、すなわち偶数フィールドと奇数フィールドとか
らなる。各フィールドは、フレームを備えるビデオ・デ
ータの他のあらゆる線を含む。インターレース動作と非
インターレース動作は共に良く知られており、かつ実施
されている。
インターレース・フレームの両方を処理する。非インタ
ーレース・フレームは、ビデオ・データの単一の順次走
査線フィールドからなる。非インターレース・フレーム
は、非インターレース・フィールドと同じである。イン
ターレース・フレームは、ビデオ・データの２つのフィ
ールド、すなわち偶数フィールドと奇数フィールドとか
らなる。各フィールドは、フレームを備えるビデオ・デ
ータの他のあらゆる線を含む。インターレース動作と非
インターレース動作は共に良く知られており、かつ実施
されている。
【００１４】非インターレース・フレームおよびインタ
ーレース・フレームを処理する２つの技法を提供する。
第１の技法は、ビデオ・モードにかかわらずにビデオ・
データの２つのフィールドを捕捉することである。この
技法では次いで、非インターレースモードで２つのフレ
ームが捕捉され、インターレースモードで１つのフレー
ムが捕捉される。本発明は、ビデオ・モードにはかかわ
らずにフィールドを奇数または偶数として指定し、偶数
フィールド上で捕捉を開始することができるようにす
る。このことは、インターレースモードで繰り返し可能
な結果を得るために必要である。ただし、開始フィール
ドとして偶数フィールドを選択するか、それとも奇数フ
ィールドを選択するかは任意である。
ーレース・フレームを処理する２つの技法を提供する。
第１の技法は、ビデオ・モードにかかわらずにビデオ・
データの２つのフィールドを捕捉することである。この
技法では次いで、非インターレースモードで２つのフレ
ームが捕捉され、インターレースモードで１つのフレー
ムが捕捉される。本発明は、ビデオ・モードにはかかわ
らずにフィールドを奇数または偶数として指定し、偶数
フィールド上で捕捉を開始することができるようにす
る。このことは、インターレースモードで繰り返し可能
な結果を得るために必要である。ただし、開始フィール
ドとして偶数フィールドを選択するか、それとも奇数フ
ィールドを選択するかは任意である。
【００１５】他の技法は、非インターレースモードの場
合は単一のフィールドを捕捉し、インターレースモード
の場合は２つのフィールドを捕捉することである。ビデ
オ・フォーマットがインターレースモードであり、シグ
ニチャ捕捉要求ビットがセットされたとき、本発明は次
のフィールドまで待ってサンプリングを開始する。サン
プリングはそのフィールドの終わりで終了する。このフ
ィールド内では、サンプリングおよびシグニチャの生成
が行われるのは、各走査線の非ブランク（可視）時間間
隔中だけである。
合は単一のフィールドを捕捉し、インターレースモード
の場合は２つのフィールドを捕捉することである。ビデ
オ・フォーマットがインターレースモードであり、シグ
ニチャ捕捉要求ビットがセットされたとき、本発明は次
のフィールドまで待ってサンプリングを開始する。サン
プリングはそのフィールドの終わりで終了する。このフ
ィールド内では、サンプリングおよびシグニチャの生成
が行われるのは、各走査線の非ブランク（可視）時間間
隔中だけである。
【００１６】インターレースモードでは、フィールドは
偶数または奇数として指定される。ビデオ・フォーマッ
トがインターレースモードであり、シグニチャ捕捉要求
ビットがセットされると、ハードウェアは次の偶数フィ
ールドまで待ってサンプリングを開始する。サンプリン
グは奇数フィールドの終わりで終了する。このフィール
ド内では、サンプリングおよびシグニチャの生成が行わ
れるのは、各走査線の非ブランク（可視）時間間隔中だ
けである。
偶数または奇数として指定される。ビデオ・フォーマッ
トがインターレースモードであり、シグニチャ捕捉要求
ビットがセットされると、ハードウェアは次の偶数フィ
ールドまで待ってサンプリングを開始する。サンプリン
グは奇数フィールドの終わりで終了する。このフィール
ド内では、サンプリングおよびシグニチャの生成が行わ
れるのは、各走査線の非ブランク（可視）時間間隔中だ
けである。
【００１７】
【発明の実施の形態】図２は、本発明を実施するために
使用できるＲＡＭＤＡＣ２１の構成要素を示す。ＲＡＭ
ＤＡＣは、ＣＰＵポート、インタフェース論理機構、ア
ドレス・ポインタ、データ・レジスタ３１、画素ポー
ト、画素入力レジスタ、直列化機構３３、陰影ＲＡＭル
ックアップ・テーブル、転送制御、オーバレイ／アンダ
レイ論理機構３５、色モデル選択機構３７、カーソル論
理直列化機構３９、モニタ直列ポート４１、診断レジス
タ及び制御論理機構４３、ディジタル−アナログ変換器
（ＤＡＣ）４５ａないし４５ｃ、ＰＬＬクロック・シン
セサイザ、画素クロック・ディバイダ、ビデオ・タイミ
ング・ジェネレータ４９の各機能ブロックを含む。本発
明は主として、診断レジスタに統合され入力される水平
フィールド値および垂直フィールド値を生成する、ＰＬ
Ｌクロック・シンセサイザ、画素クロック・ディバイ
ダ、ビデオ・タイミング・ジェネレータ４９のビデオ・
タイミング・ジェネレータ構成要素と、ビデオ・フレー
ム・シグニチャを生成する制御論理機構４３の実施態様
に関するものである。したがって、下記の説明は、ＰＬ
Ｌクロック・シンセサイザ、画素クロック・ディバイ
ダ、ビデオ・タイミング・ジェネレータ４９のビデオ・
タイミング・ジェネレータ構成要素と、診断レジスタ
と、制御論理機構４３に限られ、ＲＡＭＤＡＣの他の構
成要素に関する情報は、本発明を理解するための必要に
応じてのみ提供される。図２に示した他の構成要素は、
それぞれの異なる製造業者のＲＡＭＤＡＣ間で異なる
が、当業者なら、このような様々な構成要素を認識して
おり、かつそれらまたはその等価物をどのように実施で
きるかが分かっていよう。
使用できるＲＡＭＤＡＣ２１の構成要素を示す。ＲＡＭ
ＤＡＣは、ＣＰＵポート、インタフェース論理機構、ア
ドレス・ポインタ、データ・レジスタ３１、画素ポー
ト、画素入力レジスタ、直列化機構３３、陰影ＲＡＭル
ックアップ・テーブル、転送制御、オーバレイ／アンダ
レイ論理機構３５、色モデル選択機構３７、カーソル論
理直列化機構３９、モニタ直列ポート４１、診断レジス
タ及び制御論理機構４３、ディジタル−アナログ変換器
（ＤＡＣ）４５ａないし４５ｃ、ＰＬＬクロック・シン
セサイザ、画素クロック・ディバイダ、ビデオ・タイミ
ング・ジェネレータ４９の各機能ブロックを含む。本発
明は主として、診断レジスタに統合され入力される水平
フィールド値および垂直フィールド値を生成する、ＰＬ
Ｌクロック・シンセサイザ、画素クロック・ディバイ
ダ、ビデオ・タイミング・ジェネレータ４９のビデオ・
タイミング・ジェネレータ構成要素と、ビデオ・フレー
ム・シグニチャを生成する制御論理機構４３の実施態様
に関するものである。したがって、下記の説明は、ＰＬ
Ｌクロック・シンセサイザ、画素クロック・ディバイ
ダ、ビデオ・タイミング・ジェネレータ４９のビデオ・
タイミング・ジェネレータ構成要素と、診断レジスタ
と、制御論理機構４３に限られ、ＲＡＭＤＡＣの他の構
成要素に関する情報は、本発明を理解するための必要に
応じてのみ提供される。図２に示した他の構成要素は、
それぞれの異なる製造業者のＲＡＭＤＡＣ間で異なる
が、当業者なら、このような様々な構成要素を認識して
おり、かつそれらまたはその等価物をどのように実施で
きるかが分かっていよう。
【００１８】フレーム・バッファ・データは、画素ポー
ト信号として画素ポートに与えられる。その際、それぞ
れ４つの群からなる、ＡおよびＢと呼ばれる２つのポー
トに画素入力が分割されている。さらに、各群は、上部
バイトと下部バイトに分割される。したがって、画素ポ
ートは、群０ないし７に含まれる合計で１２８画素ビッ
トを備える。表１は、この割り当てを示す。
ト信号として画素ポートに与えられる。その際、それぞ
れ４つの群からなる、ＡおよびＢと呼ばれる２つのポー
トに画素入力が分割されている。さらに、各群は、上部
バイトと下部バイトに分割される。したがって、画素ポ
ートは、群０ないし７に含まれる合計で１２８画素ビッ
トを備える。表１は、この割り当てを示す。
【表１】
【００１９】しかし、ＲＡＭＤＡＣの画素ポートにフレ
ーム・バッファ画素データを提供する方法の詳細は変更
することができ、本発明を理解するうえで重大なもので
はない。
ーム・バッファ画素データを提供する方法の詳細は変更
することができ、本発明を理解するうえで重大なもので
はない。
【００２０】シグニチャ解析 ＲＡＭＤＡＣ１７は、システム・レベルの診断を助ける
シグニチャ解析機構を備える。シグニチャ解析は、アナ
ログ変換の直前の点でディジタル画素データのフレーム
に対して実施することができる。捕捉すべき画素の数は
完全な１フレームである。
シグニチャ解析機構を備える。シグニチャ解析は、アナ
ログ変換の直前の点でディジタル画素データのフレーム
に対して実施することができる。捕捉すべき画素の数は
完全な１フレームである。
【００２１】シグニチャ解析論理機構は、表２に関して
説明するシグニチャ解析制御レジスタを介して制御され
る。ソフトウェアは、（ビット２５を介して）シグニチ
ャ捕捉を要求する前にまず、このレジスタに値を書き込
んでおき、後に、シグニチャ解析が完了した（ビット２
６が「ビジー」から「アイドル」に変化する）後にシグ
ニチャ結果を読み取る。
説明するシグニチャ解析制御レジスタを介して制御され
る。ソフトウェアは、（ビット２５を介して）シグニチ
ャ捕捉を要求する前にまず、このレジスタに値を書き込
んでおき、後に、シグニチャ解析が完了した（ビット２
６が「ビジー」から「アイドル」に変化する）後にシグ
ニチャ結果を読み取る。
【表２】
【００２２】シグニチャ・レジスタ 出力シグニチャ解析レジスタ（ＳＡＲ）は、イネーブル
されると、ＤＡＣ入力に与えられる２４ビットのデータ
によって動作する。この２４ビット・ベクトルは、単一
の画素色を表し、赤色ＳＡＲ、緑色ＳＡＲ、青色ＳＡＲ
と、３つのオンチップＤＡＣに同時に入力として供給さ
れる。水平ブランキングまたは垂直ブランキング中を除
いて、これらのベクトルには各画素クロックが与えられ
る。
されると、ＤＡＣ入力に与えられる２４ビットのデータ
によって動作する。この２４ビット・ベクトルは、単一
の画素色を表し、赤色ＳＡＲ、緑色ＳＡＲ、青色ＳＡＲ
と、３つのオンチップＤＡＣに同時に入力として供給さ
れる。水平ブランキングまたは垂直ブランキング中を除
いて、これらのベクトルには各画素クロックが与えられ
る。
【００２３】３つの８ビットＳＡＲ（赤、緑、青）とそ
れに加えた１つの特別「再循環」ビットは、２５ビット
幅線形フィードバック・シフト・レジスタとして働く。
図３に示したように、３つのＳＡＲ５１、５３、５５は
フリップフロップ５７と共に、１フレーム中の各アンブ
ランキング画素クロックごとに１度だけシフトする２５
ビット幅線形シフト・レジスタを形成する。各シフトご
とに、現行の赤色ＳＡＲ値、青色ＳＡＲ値、緑色ＳＡＲ
値が、右側にある次の上位ビットへシフトされ、赤色画
素値、青色画素値、緑色画素値とのＸＯＲがとられ、新
しいＳＡＲ値が形成される。ＸＯＲゲート５９によって
フリップフロップ５７の出力とレジスタ５１のビット２
とのＸＯＲがとられ、シフト・レジスタへの入力が形成
される。レジスタ５１、５３、５５は、試験に使用され
る特定の画像用のシード値によって初期設定される。画
像のすべての画素がシフト・レジスタによって処理され
た後、レジスタ５１、５３、５５中の２４ビット結果
は、「良好」であることが分かっているシステムによっ
て生成されたシグニチャと比較される比較的固有のシグ
ニチャを形成する。生成されたシグニチャが「良好な」
シグニチャである場合、試験中のシステムは適切に動作
している。
れに加えた１つの特別「再循環」ビットは、２５ビット
幅線形フィードバック・シフト・レジスタとして働く。
図３に示したように、３つのＳＡＲ５１、５３、５５は
フリップフロップ５７と共に、１フレーム中の各アンブ
ランキング画素クロックごとに１度だけシフトする２５
ビット幅線形シフト・レジスタを形成する。各シフトご
とに、現行の赤色ＳＡＲ値、青色ＳＡＲ値、緑色ＳＡＲ
値が、右側にある次の上位ビットへシフトされ、赤色画
素値、青色画素値、緑色画素値とのＸＯＲがとられ、新
しいＳＡＲ値が形成される。ＸＯＲゲート５９によって
フリップフロップ５７の出力とレジスタ５１のビット２
とのＸＯＲがとられ、シフト・レジスタへの入力が形成
される。レジスタ５１、５３、５５は、試験に使用され
る特定の画像用のシード値によって初期設定される。画
像のすべての画素がシフト・レジスタによって処理され
た後、レジスタ５１、５３、５５中の２４ビット結果
は、「良好」であることが分かっているシステムによっ
て生成されたシグニチャと比較される比較的固有のシグ
ニチャを形成する。生成されたシグニチャが「良好な」
シグニチャである場合、試験中のシステムは適切に動作
している。
【００２４】診断ソフトウェアは、シグニチャ解析ハー
ドウェアを使用して、既知の画像を含むフレーム中のす
べての画素がレンダリング制御装置、フレーム・バッフ
ァ、ＲＡＭＤＡＣ論理機構によって正しく処理されてい
ることを検査することができる。既知の画像をフレーム
・バッファ内に描画した後、ソフトウェアはシグニチャ
捕捉「要求」ビット（シグニチャ解析制御レジスタ・ビ
ット２５）をアサートし、ＲＡＭＤＡＣシグニチャ解析
ハードウェアに、画像がフレーム・バッファから走査さ
れディジタル−アナログ変換器に入力される際に画像用
のシグニチャを生成させる。それぞれの異なる既知の画
像は、（ほぼ）固有のシグニチャまたは「フィンガプリ
ント」を有する。前記で指摘したように、このようなシ
グニチャは、「既知の良好な」システム上で収集するこ
とも、あるいはシミュレーションによって予想すること
もできる。判定の後、「良好な」シグニチャを使用し
て、システムの製造済みコピーが適切に動作しているか
どうか試験し、製造済みコピーが欠陥部分を有さないよ
うにする。シグニチャは、システムを設置した後に診断
の助けとして使用することもできる。
ドウェアを使用して、既知の画像を含むフレーム中のす
べての画素がレンダリング制御装置、フレーム・バッフ
ァ、ＲＡＭＤＡＣ論理機構によって正しく処理されてい
ることを検査することができる。既知の画像をフレーム
・バッファ内に描画した後、ソフトウェアはシグニチャ
捕捉「要求」ビット（シグニチャ解析制御レジスタ・ビ
ット２５）をアサートし、ＲＡＭＤＡＣシグニチャ解析
ハードウェアに、画像がフレーム・バッファから走査さ
れディジタル−アナログ変換器に入力される際に画像用
のシグニチャを生成させる。それぞれの異なる既知の画
像は、（ほぼ）固有のシグニチャまたは「フィンガプリ
ント」を有する。前記で指摘したように、このようなシ
グニチャは、「既知の良好な」システム上で収集するこ
とも、あるいはシミュレーションによって予想すること
もできる。判定の後、「良好な」シグニチャを使用し
て、システムの製造済みコピーが適切に動作しているか
どうか試験し、製造済みコピーが欠陥部分を有さないよ
うにする。シグニチャは、システムを設置した後に診断
の助けとして使用することもできる。
【００２５】シグニチャ捕捉「要求」ビット（ビット２
５）がアサートされると、シグニチャ解析「ビジー」ビ
ット（ビット２６）が「ビジー」状態になり、シグニチ
ャ解析ハードウェアがビデオ・タイミング・ジェネレー
タ４９の状態を監視し次のフレームの始めを待つ。ビデ
オ・タイミング・ジェネレータが次のフレームの開始を
示すと、シグニチャ解析ハードウェアがイネーブルさ
れ、その結果、そのフレームの第１の画素からシグニチ
ャ解析が開始する。分析がイネーブルされるのは、その
フレーム中の可視画素だけである（すなわち、ビデオ・
タイミング・ジェネレータが水平ブランキングおよび垂
直ブランキングを示すとき分析はディスエーブルされ
る）。シグニチャ解析は、ビデオ・タイミング・ジェネ
レータが、フレームの最後の画素が分析されたことを示
したときに完了する。完了時には、シグニチャ解析「ビ
ジー」ビット（ビット２６）が「アイドル」状態にな
る。
５）がアサートされると、シグニチャ解析「ビジー」ビ
ット（ビット２６）が「ビジー」状態になり、シグニチ
ャ解析ハードウェアがビデオ・タイミング・ジェネレー
タ４９の状態を監視し次のフレームの始めを待つ。ビデ
オ・タイミング・ジェネレータが次のフレームの開始を
示すと、シグニチャ解析ハードウェアがイネーブルさ
れ、その結果、そのフレームの第１の画素からシグニチ
ャ解析が開始する。分析がイネーブルされるのは、その
フレーム中の可視画素だけである（すなわち、ビデオ・
タイミング・ジェネレータが水平ブランキングおよび垂
直ブランキングを示すとき分析はディスエーブルされ
る）。シグニチャ解析は、ビデオ・タイミング・ジェネ
レータが、フレームの最後の画素が分析されたことを示
したときに完了する。完了時には、シグニチャ解析「ビ
ジー」ビット（ビット２６）が「アイドル」状態にな
る。
【００２６】診断ソフトウェアは、「アイドル」条件に
関してビジー・ビットをポーリングし、シグニチャ解析
要求が完了したと判定する。完了時に、診断ソフトウェ
アは、シグニチャ解析結果（ビット２４ないし０）を読
み取り、シグニチャ結果と、フレーム・バッファ中の画
像の予期されるシグニチャを比較する。
関してビジー・ビットをポーリングし、シグニチャ解析
要求が完了したと判定する。完了時に、診断ソフトウェ
アは、シグニチャ解析結果（ビット２４ないし０）を読
み取り、シグニチャ結果と、フレーム・バッファ中の画
像の予期されるシグニチャを比較する。
【００２７】本発明を利用することによって、フレーム
の各画素は１度だけシグニチャに寄与し、この寄与は正
しいラスタ走査順序で行われる。これによってそのフレ
ームに表示される画像用の判定シグニチャがもたらさ
れ、これを使用してレンダリング制御装置１４、ＶＲＡ
Ｍ１５ａないし１５ｄ、ＲＡＭＤＡＣ２１ディジタル論
理機構、これらの部分間の相互接続部の障害を検出し診
断することができる。ほぼすべてのケースで、シグニチ
ャ解析ハードウェアによって収集されるシグニチャは、
１００万画素画像のうちの１つの画素中の１ビットが誤
って処理された場合でも既知の良好なシグニチャまたは
予想されるシグニチャに一致しない。
の各画素は１度だけシグニチャに寄与し、この寄与は正
しいラスタ走査順序で行われる。これによってそのフレ
ームに表示される画像用の判定シグニチャがもたらさ
れ、これを使用してレンダリング制御装置１４、ＶＲＡ
Ｍ１５ａないし１５ｄ、ＲＡＭＤＡＣ２１ディジタル論
理機構、これらの部分間の相互接続部の障害を検出し診
断することができる。ほぼすべてのケースで、シグニチ
ャ解析ハードウェアによって収集されるシグニチャは、
１００万画素画像のうちの１つの画素中の１ビットが誤
って処理された場合でも既知の良好なシグニチャまたは
予想されるシグニチャに一致しない。
【００２８】このシグニチャを使用して、単に障害を検
出することも、あるいはさらに障害を識別することもで
きる。特定のフレーム・バッファ・インタリーブまたは
チャネルの識別は、１試験当たり１つのインタリーブま
たはチャネルしか試験しない試験画像を使用し、シグニ
チャ・アナライザを使用してどの試験で合格となりどの
試験で不合格となったかを判定することによって実行す
ることができる。
出することも、あるいはさらに障害を識別することもで
きる。特定のフレーム・バッファ・インタリーブまたは
チャネルの識別は、１試験当たり１つのインタリーブま
たはチャネルしか試験しない試験画像を使用し、シグニ
チャ・アナライザを使用してどの試験で合格となりどの
試験で不合格となったかを判定することによって実行す
ることができる。
【００２９】本発明は、プログラム可能なタイミング・
ジェネレータを使用して、画素クロック信号、ならびに
水平ブランキング信号、および当技術分野で良く知られ
ているようにフレームの始めおよび終わりを示す垂直ブ
ランキング信号を提供する。これらの信号は、前述のよ
うにシグニチャを処理するためにシグニチャ解析ハード
ウェアによって使用される。この目的に適したタイミン
グ・ジェネレータは１９９５年３月２１日に出願された
関連特許出願第０８／４０８２６８号に記載されてい
る。ただし、特定のシステム用に生成することを含め、
すべて当技術分野で良く知られている水平ブランキング
信号および垂直ブランキング信号、フレームの始めおよ
び終わりを生成するタイミング・ジェネレータなら、本
発明のシグニチャ解析ハードウェアを適切に動作させる
ことができるので、この関連特許出願中の設計の詳細
は、本発明を理解するうえで必要なものではない。
ジェネレータを使用して、画素クロック信号、ならびに
水平ブランキング信号、および当技術分野で良く知られ
ているようにフレームの始めおよび終わりを示す垂直ブ
ランキング信号を提供する。これらの信号は、前述のよ
うにシグニチャを処理するためにシグニチャ解析ハード
ウェアによって使用される。この目的に適したタイミン
グ・ジェネレータは１９９５年３月２１日に出願された
関連特許出願第０８／４０８２６８号に記載されてい
る。ただし、特定のシステム用に生成することを含め、
すべて当技術分野で良く知られている水平ブランキング
信号および垂直ブランキング信号、フレームの始めおよ
び終わりを生成するタイミング・ジェネレータなら、本
発明のシグニチャ解析ハードウェアを適切に動作させる
ことができるので、この関連特許出願中の設計の詳細
は、本発明を理解するうえで必要なものではない。
【００３０】シグニチャ解析ハードウェアおよびビデオ
・タイミング信号生成装置をＲＡＭＤＡＣの他の構成要
素と一体化させることによって、ビデオ・データのサン
プリングおよびシグニチャ計算を厳密にフレーム境界上
で開始し、かつ停止することができるようになり、それ
によって開始時および停止時のタイミングが不正確であ
るために生じる問題が解消される。
・タイミング信号生成装置をＲＡＭＤＡＣの他の構成要
素と一体化させることによって、ビデオ・データのサン
プリングおよびシグニチャ計算を厳密にフレーム境界上
で開始し、かつ停止することができるようになり、それ
によって開始時および停止時のタイミングが不正確であ
るために生じる問題が解消される。
【図１】 本発明を使用することができる６４ビット・
フレーム・バッファ・メモリを有するシステムを示すブ
ロック図である。
フレーム・バッファ・メモリを有するシステムを示すブ
ロック図である。
【図２】 本発明のシグニチャ解析ハードウェアを使用
するＲＡＭＤＡＣの詳細なブロック図である。
するＲＡＭＤＡＣの詳細なブロック図である。
【図３】 本発明のシグニチャ解析ハードウェアで使用
されるシフト・レジスタの実施態様を示す図である。
されるシフト・レジスタの実施態様を示す図である。
３１ データ・レジスタ ３３ 直列化機構 ３５ 転送制御オーバレイ／アンダレイ論理機構 ３７ 色モデル選択機構 ３９ カーソル論理直列化機構 ４３ 診断レジスタ制御論理機構 ４５ａ、４５ｂａ、４５ｃ ディジタル−アナログ変換
器（ＤＡＣ） ４９ ビデオ・タイミング・ジェネレータ
器（ＤＡＣ） ４９ ビデオ・タイミング・ジェネレータ
フロントページの続き (72)発明者 アレックス・エヌ・コルヅォフ アメリカ合衆国 94965 カリフォルニア 州・ソーサリト・セントラル アヴェニ ュ・６ (72)発明者 デビッド・シイ・キーレット アメリカ合衆国 94067 カリフォルニア 州・サニーヴェイル・モーニングサイド ドライブ・1205
Claims (8)
- 【請求項１】 ビデオ・データに対してシグニチャ解析
を実施する装置であって、 ディジタル・ビデオ情報源およびディスプレイ・モニタ
に結合すべきＲＡＭＤＡＣを備え、前記ＲＡＭＤＡＣ
は、シグニチャ解析回路、および水平ブランキング信号
および垂直ブランキング信号を生成するビデオ・タイミ
ング信号生成装置と一体化され、前記シグニチャ解析回
路は、前記水平ブランキング信号および前記垂直ブラン
キング信号によって決定される各水平ブランキング周期
および垂直ブランキング周期中に存在するデータを除い
たビデオ・データのフレームを処理して、前記ビデオ・
データのフレームにほぼ固有の値を生成することを特徴
とする装置。 - 【請求項２】 ビデオ・データに対するシグニチャ解析
を実施する方法であって、 ａ）水平ブランキング期間および垂直ブランキング期間
の存在、ビデオ・フレーの開始と終了とを示す水平ブラ
ンキング信号および垂直ブランキング信号を生成させる
ステップと、 ｂ）前記ビデオ・フレーム開始信号を受け、前記終了信
号を受けるまで前記ビデオ・データのフレームにほぼ固
有の値を生成するように、各水平ブランキング周期およ
び垂直ブランキング周期中に存在するデータを除いたビ
デオ・データのフレームを処理するステップとを有する
ことを特徴とする方法。 - 【請求項３】 前記シグニチャ回路が、 ａ）シグニチャ・アドレスの赤色成分を記憶する第１の
シグニチャ・アドレス・レジスタと、 ｂ）シグニチャ・アドレスの緑色成分を記憶するために
前記第１のシグニチャ・アドレス・レジスタに結合され
た第２のシグニチャ・アドレス・レジスタと、 ｃ）シグニチャ・アドレスの青色成分を記憶するために
前記第２のシグニチャ・アドレス・レジスタに結合され
た第３のシグニチャ・アドレス・レジスタと、 ｄ）前記第３のシグニチャ・アドレス・レジスタに結合
されたフリップフロップと、 ｅ）前記フリップフロップおよび前記第１のシグニチャ
・アドレス・レジスタに結合されたＸＯＲゲートとを備
え、 前記３つのレジスタおよび前記フリップフロップが、１
つのビデオ・フレーム中の各アンブランキング画素クロ
ックごとに１回だけシフトする２５ビット幅線形フィー
ドバック・シフト・レジスタを形成し、各シフトごと
に、現行の赤色シグニチャ・アドレス・レジスタ値、青
色シグニチャ・アドレス・レジスタ値、緑色シグニチャ
・アドレス・レジスタ値が右側にある次の上位ビットへ
シフトされ、現ビデオ・フレーム中の画素の赤色画素
値、青色画素値、緑色画素値とのＸＯＲがとられ、新し
いシグニチャ・アドレス・レジスタ値が形成されること
を特徴とする請求項１に記載の装置。 - 【請求項４】 前記ＸＯＲゲートによって前記フリップ
フロップの出力と前記第１のシグニチャ・アドレス・レ
ジスタの所定のビットとのＸＯＲがとられ、第１のシグ
ニチャ・アドレス・レジスタへの入力が形成されること
を特徴とする請求項３に記載の装置。 - 【請求項５】 画像のすべての画素がシフト・レジスタ
によって処理された後、第１、第２、第３のシグニチャ
・アドレス・レジスタ中の結果が、正しいことが分かっ
ているシステムによって生成されたシグニチャと比較さ
れる比較的固有のシグニチャを形成するように、前記第
１、第２、第３のシグニチャ・アドレス・レジスタが、
試験に使用される特定の画像用のシード値によって初期
設定されることを特徴とする請求項３に記載の装置。 - 【請求項６】 前記受け、かつ処理するステップが、 ａ）シグニチャ・アドレスの赤色成分を第１のシグニチ
ャ・アドレス・レジスタに記憶するステップと、 ｂ）シグニチャ・アドレスの緑色成分を第２のシグニチ
ャ・アドレス・レジスタに記憶するステップと、 ｃ）シグニチャ・アドレスの青色成分を第３のシグニチ
ャ・アドレス・レジスタに記憶するステップと、 ｄ）前記第３のシグニチャ・アドレス・レジスタに結合
されたフリップフロップと、 ｅ）前記３つのレジスタおよびフリップフロップを使用
して２５ビット幅線形フィードバック・シフト・レジス
タを形成するステップと、 ｆ）１つのビデオ・フレーム中の各アンブランキング画
素クロックごとに前記シフト・レジスタを１回だけシフ
トするステップとを備え、各シフトごとに、現行の赤色
シグニチャ・アドレス・レジスタ値、青色シグニチャ・
アドレス・レジスタ値、緑色シグニチャ・アドレス・レ
ジスタ値が、右側にある次の上位ビットへシフトされ、
現ビデオ・フレーム中の画素の赤色画素値、青色画素
値、緑色画素値とのＸＯＲがとられ、新しいシグニチャ
・アドレス・レジスタ値が形成されることを特徴とする
請求項２に記載の方法。 - 【請求項７】 さらに、前記フリップフロップの出力と
前記第１のシグニチャ・アドレス・レジスタの所定のビ
ットとのＸＯＲをとり、第１のシグニチャ・アドレス・
レジスタへの入力を形成するステップを含むことを特徴
とする請求項６に記載の方法。 - 【請求項８】 さらに、 前記第１、第２、第３のシグニチャ・アドレス・レジス
タを、試験に使用される特定の画像用のシード値によっ
て初期設定するステップと、 画像のすべての画素がシフト・レジスタによって処理さ
れた後の第１、第２、第３のシグニチャ・アドレス・レ
ジスタ中の結果を、正しいことが分かっているシステム
によって生成されたシグニチャと比較するステップとを
含むことを特徴とする請求項６に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US40826495A | 1995-03-21 | 1995-03-21 | |
| US08/408264 | 1995-03-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09120274A true JPH09120274A (ja) | 1997-05-06 |
| JP3798842B2 JP3798842B2 (ja) | 2006-07-19 |
Family
ID=23615557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08992196A Expired - Lifetime JP3798842B2 (ja) | 1995-03-21 | 1996-03-21 | ビデオ・データにシグニチャ解析を実施する装置および方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5862150A (ja) |
| EP (1) | EP0734010B1 (ja) |
| JP (1) | JP3798842B2 (ja) |
| DE (1) | DE69634219D1 (ja) |
| SG (1) | SG73969A1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6515764B1 (en) * | 1998-12-18 | 2003-02-04 | Xerox Corporation | Method and apparatus for detecting photocopier tracking signatures |
| US7415110B1 (en) | 1999-03-24 | 2008-08-19 | Intel Corporation | Method and apparatus for the generation of cryptographic keys |
| KR20010071996A (ko) | 1999-05-21 | 2001-07-31 | 요트.게.아. 롤페즈 | 모니터에서의 파워 관리 |
| US6615345B1 (en) * | 1999-07-29 | 2003-09-02 | Micron Technology, Inc. | System and method for regulating data capture in response to data strobe using preamble, postamble and strobe signature |
| US6477252B1 (en) | 1999-08-29 | 2002-11-05 | Intel Corporation | Digital video content transmission ciphering and deciphering method and apparatus |
| US6947558B1 (en) | 1999-08-29 | 2005-09-20 | Intel Corporation | Stream cipher having a shuffle network combiner function |
| US6731758B1 (en) * | 1999-08-29 | 2004-05-04 | Intel Corporation | Digital video content transmission ciphering and deciphering method and apparatus |
| US7068786B1 (en) | 1999-08-29 | 2006-06-27 | Intel Corporation | Dual use block/stream cipher |
| US6920221B1 (en) | 1999-08-29 | 2005-07-19 | Intel Corporation | Method and apparatus for protected exchange of status and secret values between a video source application and a video hardware interface |
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| US7215339B1 (en) | 2000-09-28 | 2007-05-08 | Rockwell Automation Technologies, Inc. | Method and apparatus for video underflow detection in a raster engine |
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| KR100595632B1 (ko) * | 2003-12-17 | 2006-06-30 | 엘지전자 주식회사 | 휴대용 단말기의 디스플레이 제어 방법 |
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| US8112513B2 (en) * | 2005-11-30 | 2012-02-07 | Microsoft Corporation | Multi-user display proxy server |
| JP2008118297A (ja) * | 2006-11-01 | 2008-05-22 | Matsushita Electric Ind Co Ltd | デジタルビデオデータ検査システム及び半導体装置 |
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| DE102015112143B4 (de) * | 2015-07-24 | 2017-04-06 | Infineon Technologies Ag | Ein Verfahren zum Bestimmen einer Integrität einer Ausführung eines Codefragments und ein Verfahren zum Bereitstellen einer abstrahierten Repräsentation eines Programmcodes |
| US11893925B2 (en) * | 2021-09-16 | 2024-02-06 | Apple Inc. | Always-on display signal generator |
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| US5050102A (en) * | 1989-04-28 | 1991-09-17 | Sun Microsystems, Inc. | Apparatus for rapidly switching between output display frames using a shared frame gentification memory |
| US5138619A (en) * | 1990-02-15 | 1992-08-11 | National Semiconductor Corporation | Built-in self test for integrated circuit memory |
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| CA2044558C (en) * | 1990-07-09 | 1995-06-13 | David M. Smith | Methods and apparatus for cymk-rgb ramdac |
| JPH0683969A (ja) * | 1990-11-15 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | グラフィックス・プロセッサ及びグラフィックス・データ処理方法 |
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-
1996
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- 1996-03-14 EP EP96301746A patent/EP0734010B1/en not_active Expired - Lifetime
- 1996-03-20 SG SG1996006524A patent/SG73969A1/en unknown
- 1996-03-21 JP JP08992196A patent/JP3798842B2/ja not_active Expired - Lifetime
-
1997
- 1997-10-28 US US08/963,261 patent/US5862150A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0734010B1 (en) | 2005-01-26 |
| US5862150A (en) | 1999-01-19 |
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