JPH09127918A - 液晶表示装置の駆動回路、液晶表示装置、ならびに液晶表示装置の駆動方法 - Google Patents
液晶表示装置の駆動回路、液晶表示装置、ならびに液晶表示装置の駆動方法Info
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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Abstract
(57)【要約】
【課題】 液晶表示パネルの額縁部分の面積を小さく保
ちつつ消費電力の節減が図れると共に、画像データの表
示速度が速く表示品質の優れた液晶表示パネルを実現で
きる液晶表示装置と、その駆動回路・方法を提供するこ
とを目的とする。 【解決手段】 本発明に係る駆動回路が、液晶表示パネ
ル１０を構成する複数の画素を順次走査するための第１
のバスラインと、選択された画素へ所定の画像データを
表示するための駆動電圧を供給する複数本の第２のバス
ラインとを配置し、任意の供給電源を複数の分割抵抗に
より分圧して生成される複数の基準電圧から駆動電圧に
対応する一つの基準電圧を選択する基準電圧選択手段９
と、第２のバスラインに対し予め定められた期間だけ駆
動電圧が印加された後は、基準電圧選択手段９による駆
動電圧の供給を停止する基準電圧選択制御手段７と、供
給電源から分割抵抗への電圧供給を停止する供給電源制
御手段６とを備える。
ちつつ消費電力の節減が図れると共に、画像データの表
示速度が速く表示品質の優れた液晶表示パネルを実現で
きる液晶表示装置と、その駆動回路・方法を提供するこ
とを目的とする。 【解決手段】 本発明に係る駆動回路が、液晶表示パネ
ル１０を構成する複数の画素を順次走査するための第１
のバスラインと、選択された画素へ所定の画像データを
表示するための駆動電圧を供給する複数本の第２のバス
ラインとを配置し、任意の供給電源を複数の分割抵抗に
より分圧して生成される複数の基準電圧から駆動電圧に
対応する一つの基準電圧を選択する基準電圧選択手段９
と、第２のバスラインに対し予め定められた期間だけ駆
動電圧が印加された後は、基準電圧選択手段９による駆
動電圧の供給を停止する基準電圧選択制御手段７と、供
給電源から分割抵抗への電圧供給を停止する供給電源制
御手段６とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置〔通
常、ＬＣＤ（Liquid Crystal Display Device ）と略記
される〕の液晶表示パネルを構成する複数の画素中の選
択された画素に対し、目的とする画像データを表示する
ためのアナログの駆動電圧を供給するための液晶表示装
置の駆動回路、この種の駆動回路を備えた液晶表示装
置、ならびに液晶表示装置の駆動方法に関する。
常、ＬＣＤ（Liquid Crystal Display Device ）と略記
される〕の液晶表示パネルを構成する複数の画素中の選
択された画素に対し、目的とする画像データを表示する
ためのアナログの駆動電圧を供給するための液晶表示装
置の駆動回路、この種の駆動回路を備えた液晶表示装
置、ならびに液晶表示装置の駆動方法に関する。
【０００２】特に、本発明は、上記画素を順次走査する
ための互いに平行な複数本の第１のバスライン（一般
に、スキャンバスラインとよばれる）と、これらの第１
のバスラインと直交し、表示すべき階調に応じた画像デ
ータの書き込み用電圧（駆動電圧）を供給するための第
２のバスライン（一般に、データラインとよばれる）と
の各交点に配置された液晶セルの画素に接続されるＴＦ
Ｔ（Thin Film Transistor：薄膜トランジスタ）等のオ
ン・オフ動作を利用し、選択すべき画素に画像データを
書き込んで階調表示を行うためのアクティブ・マトリク
ス形の液晶表示装置を対象とする。
ための互いに平行な複数本の第１のバスライン（一般
に、スキャンバスラインとよばれる）と、これらの第１
のバスラインと直交し、表示すべき階調に応じた画像デ
ータの書き込み用電圧（駆動電圧）を供給するための第
２のバスライン（一般に、データラインとよばれる）と
の各交点に配置された液晶セルの画素に接続されるＴＦ
Ｔ（Thin Film Transistor：薄膜トランジスタ）等のオ
ン・オフ動作を利用し、選択すべき画素に画像データを
書き込んで階調表示を行うためのアクティブ・マトリク
ス形の液晶表示装置を対象とする。
【０００３】一般に、持ち運び可能なパーソナルコンピ
ュータには、薄型かつ軽量の表示装置、例えば液晶表示
装置が使用される。この種の液晶表示装置は、ＣＲＴ
（Cathode-Ray Tube：陰極線管）を代替する表示装置と
して期待されており、その技術開発が盛んに行われてい
る。その中でも、特に、上記のＴＦＴによる駆動方式を
用いたアクティブ・マトリクス形の液晶表示装置は、表
示速度が速く、また、表示品質に優れていることから大
いに有望である。
ュータには、薄型かつ軽量の表示装置、例えば液晶表示
装置が使用される。この種の液晶表示装置は、ＣＲＴ
（Cathode-Ray Tube：陰極線管）を代替する表示装置と
して期待されており、その技術開発が盛んに行われてい
る。その中でも、特に、上記のＴＦＴによる駆動方式を
用いたアクティブ・マトリクス形の液晶表示装置は、表
示速度が速く、また、表示品質に優れていることから大
いに有望である。
【０００４】ところで、近年のアプリケーションソフト
では、光の３原色である赤、青および緑の各々の濃淡
（階調）のさまざまな組み合わせにより種々の色を表示
するための多色表示方式が一般化している。このため、
各原色の表示可能な階調が少ない場合には、このような
アプリケーションソフトの性能を十分に発揮させること
ができない。そこで、上記の液晶表示装置においては、
表示すべき階調データに応じて種々の大きさの書込み電
圧を発生させることが可能な多階調表示に適した駆動回
路が必要となる。
では、光の３原色である赤、青および緑の各々の濃淡
（階調）のさまざまな組み合わせにより種々の色を表示
するための多色表示方式が一般化している。このため、
各原色の表示可能な階調が少ない場合には、このような
アプリケーションソフトの性能を十分に発揮させること
ができない。そこで、上記の液晶表示装置においては、
表示すべき階調データに応じて種々の大きさの書込み電
圧を発生させることが可能な多階調表示に適した駆動回
路が必要となる。
【０００５】
【従来の技術】以下、図３６〜図４０を参照しながら、
上記のＴＦＴを用いたアクティブ・マトリクス形の液晶
表示装置、およびその駆動回路の従来の構成例を説明す
る。図３６および図３７は、従来の液晶表示装置の構成
を示す回路ブロック図（その１およびその２）であり、
図３８および図３９は、図３６および図３７の従来の液
晶表示装置の主要部を示す回路ブロック図（その１およ
びその２）であり、図４０は、図３７の液晶表示パネル
の詳細例を示す回路図である。
上記のＴＦＴを用いたアクティブ・マトリクス形の液晶
表示装置、およびその駆動回路の従来の構成例を説明す
る。図３６および図３７は、従来の液晶表示装置の構成
を示す回路ブロック図（その１およびその２）であり、
図３８および図３９は、図３６および図３７の従来の液
晶表示装置の主要部を示す回路ブロック図（その１およ
びその２）であり、図４０は、図３７の液晶表示パネル
の詳細例を示す回路図である。
【０００６】ただし、ここでは、液晶表示装置の説明を
簡単にするために、液晶表示パネル１０の画素数が４×
４のマトリクスにより構成されるものとし、また、画像
データの表示を制御する方式はいわゆるディジタル・ド
ライバ方式として示している。図３６および図３７の液
晶表示装置における液晶表示パネル１０（図３７）を構
成するＰ１１〜Ｐ４４が、画像データを表示するための
最小単位である複数の画素を表している。さらに、図４
０に示すように、これらの複数の画素Ｐ１１〜Ｐ４４に
は、それぞれ、ＴＦＴからなるトランジスタ・スイッチ
素子Ｑ１１〜Ｑ４４が接続されている。これらのトラン
ジスタ・スイッチ素子Ｑ１１〜Ｑ４４は、各画素の液晶
容量Ｃmn〔ｍ、ｎは、それぞれ、データラインの数（列
電極の数）とスキャンバスラインの数（行電極の数）を
表す：ここでは、ｍ、ｎ＝１〜４、Ｃ１１〜Ｃ４４〕に
画像データの階調表示用の信号電圧を書き込むときのス
イッチの役目を果たす。図４０において、横方向の画素
の並び、すなわち、スキャンバスラインＹ１〜Ｙ４に沿
った方向の画素の並びは１ラインとよばれている。液晶
表示装置への画像表示用のデータは、このスキャンバス
ラインの１ライン毎に書き込まれ、それを１秒間に６０
回程度繰り返して、人間の目にはちらつきのない画像と
して見せる。
簡単にするために、液晶表示パネル１０の画素数が４×
４のマトリクスにより構成されるものとし、また、画像
データの表示を制御する方式はいわゆるディジタル・ド
ライバ方式として示している。図３６および図３７の液
晶表示装置における液晶表示パネル１０（図３７）を構
成するＰ１１〜Ｐ４４が、画像データを表示するための
最小単位である複数の画素を表している。さらに、図４
０に示すように、これらの複数の画素Ｐ１１〜Ｐ４４に
は、それぞれ、ＴＦＴからなるトランジスタ・スイッチ
素子Ｑ１１〜Ｑ４４が接続されている。これらのトラン
ジスタ・スイッチ素子Ｑ１１〜Ｑ４４は、各画素の液晶
容量Ｃmn〔ｍ、ｎは、それぞれ、データラインの数（列
電極の数）とスキャンバスラインの数（行電極の数）を
表す：ここでは、ｍ、ｎ＝１〜４、Ｃ１１〜Ｃ４４〕に
画像データの階調表示用の信号電圧を書き込むときのス
イッチの役目を果たす。図４０において、横方向の画素
の並び、すなわち、スキャンバスラインＹ１〜Ｙ４に沿
った方向の画素の並びは１ラインとよばれている。液晶
表示装置への画像表示用のデータは、このスキャンバス
ラインの１ライン毎に書き込まれ、それを１秒間に６０
回程度繰り返して、人間の目にはちらつきのない画像と
して見せる。
【０００７】さらに、図４０に示すように、データライ
ンＸ１〜Ｘ４は、分布抵抗ｒ１１〜ｒ４４と分布容量ｃ
１１〜ｃ４４からなる一種の分布定数回路からなってい
る。分布抵抗は、データラインを形成する材料の抵抗に
より形成され、分布容量ｃは、データラインおよび対向
電極間に挟まれた液晶を誘電体とする容量、および、デ
ータラインとスキャンバスラインとの交差部の絶縁物を
誘電体とする容量の合成値を主要成分として形成され
る。
ンＸ１〜Ｘ４は、分布抵抗ｒ１１〜ｒ４４と分布容量ｃ
１１〜ｃ４４からなる一種の分布定数回路からなってい
る。分布抵抗は、データラインを形成する材料の抵抗に
より形成され、分布容量ｃは、データラインおよび対向
電極間に挟まれた液晶を誘電体とする容量、および、デ
ータラインとスキャンバスラインとの交差部の絶縁物を
誘電体とする容量の合成値を主要成分として形成され
る。
【０００８】実際の液晶表示装置のおける液晶表示パネ
ル１０内の画素数は、一般に、図３６〜図４０の従来の
液晶表示装置の説明図よりもっと多い。典型的には、液
晶表示パネル１０の横方向（スキャンバスラインに沿っ
た方向）に６４０、縦方向（データラインに沿った方
向）に４８０程度の画素を有する液晶表示装置が一般に
出回っているが、この場合、説明を簡単にするために、
４×４のマトリクスにより構成される液晶表示装置を例
示している。さらに、カラー表示を行うためには、Ｒ
（Red ：赤色）、Ｇ（Green ：緑色）およびＢ（Blue：
青色）毎に画素を持つことが必要となる。
ル１０内の画素数は、一般に、図３６〜図４０の従来の
液晶表示装置の説明図よりもっと多い。典型的には、液
晶表示パネル１０の横方向（スキャンバスラインに沿っ
た方向）に６４０、縦方向（データラインに沿った方
向）に４８０程度の画素を有する液晶表示装置が一般に
出回っているが、この場合、説明を簡単にするために、
４×４のマトリクスにより構成される液晶表示装置を例
示している。さらに、カラー表示を行うためには、Ｒ
（Red ：赤色）、Ｇ（Green ：緑色）およびＢ（Blue：
青色）毎に画素を持つことが必要となる。
【０００９】ここで、図３６および図３７に基づき、各
画素に対し正しく画像データが書き込まれることを説明
する。図３６および図３７においては、後述のデータド
ライバ部２００およびスキャンドライバ３０を含むすべ
ての駆動回路の動作を制御する制御回路部４００が設け
られている。この制御回路部４００には、画像データを
表示する際の走査の周期を示す水平同期信号（すなわ
ち、１ライン毎の周期を示す信号）ＨＳ、および、１フ
レーム毎の画像データを表示面の上端から入力するため
の垂直同期信号（すなわち、１フレーム毎の周期を示す
信号）ＶＳ等の制御信号が入力される。さらに、上記制
御回路部４００に入力されるＤ１〜ＤＮは２進数の画像
データを表し、Ｎは階調表示を行うためのビット数を表
している。さらにまた、上記制御回路部４００に入力さ
れるＣＬＫは、画像データと同期して与えられるタイミ
ング信号（クロック信号）を表している。このクロック
信号により、画像データＤ１〜ＤＮの書き込み用のタイ
ミングが設定される。ただし、上記クロック信号ＣＬＫ
は、水平同期信号ＨＳの周期を計測することにより駆動
回路の内部で生成することが可能であり、インタフェー
スとして本質的に必要とするものではない。
画素に対し正しく画像データが書き込まれることを説明
する。図３６および図３７においては、後述のデータド
ライバ部２００およびスキャンドライバ３０を含むすべ
ての駆動回路の動作を制御する制御回路部４００が設け
られている。この制御回路部４００には、画像データを
表示する際の走査の周期を示す水平同期信号（すなわ
ち、１ライン毎の周期を示す信号）ＨＳ、および、１フ
レーム毎の画像データを表示面の上端から入力するため
の垂直同期信号（すなわち、１フレーム毎の周期を示す
信号）ＶＳ等の制御信号が入力される。さらに、上記制
御回路部４００に入力されるＤ１〜ＤＮは２進数の画像
データを表し、Ｎは階調表示を行うためのビット数を表
している。さらにまた、上記制御回路部４００に入力さ
れるＣＬＫは、画像データと同期して与えられるタイミ
ング信号（クロック信号）を表している。このクロック
信号により、画像データＤ１〜ＤＮの書き込み用のタイ
ミングが設定される。ただし、上記クロック信号ＣＬＫ
は、水平同期信号ＨＳの周期を計測することにより駆動
回路の内部で生成することが可能であり、インタフェー
スとして本質的に必要とするものではない。
【００１０】さらに、図３６において、２１０はシフト
レジスタを表している。このシフトレジスタ２１０で
は、１ライン毎の画像データの表示開始を示すスタート
信号Ｔ１、および、レジスタ歩進用のクロックＣＫ１
が、１ライン毎に制御回路４００から送出されたとき
に、第１のメモリ６１０〜６４０内に表示用のデータを
順次書き込むためのタイミング信号ＴＳ１〜ＴＳ４が生
成される。これらの第１のメモリ６１０〜６４０は、そ
れぞれＮビットの容量を持つメモリから構成されてお
り、Ｎビットの並列形式の画像データＤＴ１〜ＤＴＮが
第１のメモリ６１０〜６４０内にそれぞれ記憶される。
第２のメモリ７１０〜７４０も、やはり、それぞれＮビ
ットの容量をもつメモリから構成される。このような構
成では、第１のメモリ６１０〜６４０に画像データが書
き込まれた後、次のライン（スキャンバスライン）のデ
ータが到来する前に、第１のメモリ６１０〜６４０に蓄
積されたデータを書き込み制御信号Ｔ２によって、第２
のメモリ７１０〜７４０に１ライン分同時に書き込む。
レジスタを表している。このシフトレジスタ２１０で
は、１ライン毎の画像データの表示開始を示すスタート
信号Ｔ１、および、レジスタ歩進用のクロックＣＫ１
が、１ライン毎に制御回路４００から送出されたとき
に、第１のメモリ６１０〜６４０内に表示用のデータを
順次書き込むためのタイミング信号ＴＳ１〜ＴＳ４が生
成される。これらの第１のメモリ６１０〜６４０は、そ
れぞれＮビットの容量を持つメモリから構成されてお
り、Ｎビットの並列形式の画像データＤＴ１〜ＤＴＮが
第１のメモリ６１０〜６４０内にそれぞれ記憶される。
第２のメモリ７１０〜７４０も、やはり、それぞれＮビ
ットの容量をもつメモリから構成される。このような構
成では、第１のメモリ６１０〜６４０に画像データが書
き込まれた後、次のライン（スキャンバスライン）のデ
ータが到来する前に、第１のメモリ６１０〜６４０に蓄
積されたデータを書き込み制御信号Ｔ２によって、第２
のメモリ７１０〜７４０に１ライン分同時に書き込む。
【００１１】さらに、図３６において、第２のメモリ７
１０〜７４０の出力側には、セレクタ９１０〜９４０が
設けられている。これらのセレクタ９１０〜９４０は、
第２のメモリ７１０〜７４０に蓄積されたディジタル・
データに対応するアナログ信号を発生させるための一種
のディジタル・アナログ変換回路である。セレクタ９１
０〜９４０と第２のメモリ７１０〜７４０との間に設け
られたデコーダ８１０〜８４０は、２進数で与えられる
画像データをデコードしてセレクタ９１０〜９４０内の
各一個のみのアナログスイッチをオンにするための信号
を発生させる。このようにして、セレクタ９１０〜９４
０は、Ｖ１〜ＶＭのＭ種の電圧のいずれか一つを選択し
てデータラインＸ１〜Ｘ４に出力する。Ｖ１〜ＶＭのＭ
種の電圧と第２のメモリ７１０〜７４０に蓄積されたＮ
ビットのデータに関していえば、これらのデータが２進
数の場合はＭ＝２N という関係となる。例えば、Ｎ＝３
の場合はＭ＝８となり、Ｎ＝４の場合はＭ＝１６とな
る。
１０〜７４０の出力側には、セレクタ９１０〜９４０が
設けられている。これらのセレクタ９１０〜９４０は、
第２のメモリ７１０〜７４０に蓄積されたディジタル・
データに対応するアナログ信号を発生させるための一種
のディジタル・アナログ変換回路である。セレクタ９１
０〜９４０と第２のメモリ７１０〜７４０との間に設け
られたデコーダ８１０〜８４０は、２進数で与えられる
画像データをデコードしてセレクタ９１０〜９４０内の
各一個のみのアナログスイッチをオンにするための信号
を発生させる。このようにして、セレクタ９１０〜９４
０は、Ｖ１〜ＶＭのＭ種の電圧のいずれか一つを選択し
てデータラインＸ１〜Ｘ４に出力する。Ｖ１〜ＶＭのＭ
種の電圧と第２のメモリ７１０〜７４０に蓄積されたＮ
ビットのデータに関していえば、これらのデータが２進
数の場合はＭ＝２N という関係となる。例えば、Ｎ＝３
の場合はＭ＝８となり、Ｎ＝４の場合はＭ＝１６とな
る。
【００１２】上記のシフトレジスタ２１０、第１のメモ
リ６１０〜６４０、第２のメモリ７１０〜７４０、デコ
ーダ８１０〜８４０、およびセレクタ９１０〜９４０の
部分をまとめた回路全体は、データドライバ（ＤＤ：Da
ta Driver ）部として集積回路化（ＩＣ化）されている
のが通常の形態であり、図３６内で２００と示されてい
る。さらに、図３６において、複数種の基準電圧ＶＡ〜
ＶＸを発生させるための基準電源５００は、通常、集積
回路の中には含まれない。この理由として、表示装置の
駆動回路を構成するために必要とされるデータドライバ
部は、通常、複数個のＩＣで構成するのに対して、基準
電源部５００は共通に一個でよいこと、および、大電流
を供給できる電圧源を集積回路の中で構成することは得
策ではないことが挙げられる。
リ６１０〜６４０、第２のメモリ７１０〜７４０、デコ
ーダ８１０〜８４０、およびセレクタ９１０〜９４０の
部分をまとめた回路全体は、データドライバ（ＤＤ：Da
ta Driver ）部として集積回路化（ＩＣ化）されている
のが通常の形態であり、図３６内で２００と示されてい
る。さらに、図３６において、複数種の基準電圧ＶＡ〜
ＶＸを発生させるための基準電源５００は、通常、集積
回路の中には含まれない。この理由として、表示装置の
駆動回路を構成するために必要とされるデータドライバ
部は、通常、複数個のＩＣで構成するのに対して、基準
電源部５００は共通に一個でよいこと、および、大電流
を供給できる電圧源を集積回路の中で構成することは得
策ではないことが挙げられる。
【００１３】さらに、図３６のデータドライバ部２００
の中で５１０と示された部分は、基準電源部５００から
出力される第１の基準電圧ＶＡ〜ＶＸに基づき、複数の
分割抵抗により分圧することによってＶ１〜ＶＭのＭ種
の第２の基準電圧を作り出す回路、すなわち、抵抗分割
回路部である。図３８および図３９に示す液晶表示装置
（駆動回路も含む）の主要部の構成では、５種の第１の
基準電圧ＶＡ〜ＶＥから、Ｖ１〜Ｖ８といったような約
２倍の種類（８種）の第２の基準電圧を最終的に作り出
す例が示されている。この場合、複数の分割抵抗におけ
る分割の数を増やすことにより、さらに多種類の基準電
圧を作り出すことが可能である。
の中で５１０と示された部分は、基準電源部５００から
出力される第１の基準電圧ＶＡ〜ＶＸに基づき、複数の
分割抵抗により分圧することによってＶ１〜ＶＭのＭ種
の第２の基準電圧を作り出す回路、すなわち、抵抗分割
回路部である。図３８および図３９に示す液晶表示装置
（駆動回路も含む）の主要部の構成では、５種の第１の
基準電圧ＶＡ〜ＶＥから、Ｖ１〜Ｖ８といったような約
２倍の種類（８種）の第２の基準電圧を最終的に作り出
す例が示されている。この場合、複数の分割抵抗におけ
る分割の数を増やすことにより、さらに多種類の基準電
圧を作り出すことが可能である。
【００１４】データドライバ部２００から出力されてデ
ータラインＸ１〜Ｘ４にそれぞれ送られるデータ電圧
を、ＴＦＴを通して液晶容量に書き込むためには、アナ
ログスイッチであるＴＦＴのゲート電圧を制御して同Ｔ
ＦＴのスイッチ機能をオン・オフする必要がある。この
ような機能を果たすのがスキャンドライバ（ＳＤ：Scan
Driver ）部３０である。このスキャンドライバ部３０
は、シフトレジスタ３１およびドライバユニットＤＶ１
〜ＤＶ４から構成される。シフトレジスタ３１は、スタ
ート信号Ｔ３により動作を開始しクロックＣＫ２により
歩進するシフトレジスタである。スタート信号Ｔ３は垂
直同期信号と同じ周期を持ち、クロックＣＫ２は水平同
期信号と同じ周期を持つ。シフトレジスタ３１は、液晶
表示パネル１０の１ライン毎のＴＦＴをオンにするため
の信号（スキャン信号とよばれる）を順次発生させる。
ータラインＸ１〜Ｘ４にそれぞれ送られるデータ電圧
を、ＴＦＴを通して液晶容量に書き込むためには、アナ
ログスイッチであるＴＦＴのゲート電圧を制御して同Ｔ
ＦＴのスイッチ機能をオン・オフする必要がある。この
ような機能を果たすのがスキャンドライバ（ＳＤ：Scan
Driver ）部３０である。このスキャンドライバ部３０
は、シフトレジスタ３１およびドライバユニットＤＶ１
〜ＤＶ４から構成される。シフトレジスタ３１は、スタ
ート信号Ｔ３により動作を開始しクロックＣＫ２により
歩進するシフトレジスタである。スタート信号Ｔ３は垂
直同期信号と同じ周期を持ち、クロックＣＫ２は水平同
期信号と同じ周期を持つ。シフトレジスタ３１は、液晶
表示パネル１０の１ライン毎のＴＦＴをオンにするため
の信号（スキャン信号とよばれる）を順次発生させる。
【００１５】さらに、図３７のドライバユニットＤＶ１
〜ＤＶ４は、シフトレジスタ３１の出力から、ＴＦＴの
オン・オフ動作を制御できる電圧にレベル変換するため
の変換回路の機能を有しており、ＴＦＴをオフとするこ
とが可能な電圧と、オンとすることが可能な電圧のいず
れかを発生させる２値出力回路であるといえる。図３８
および図３９は、図３６および図３７に示した複数のア
ナログスイッチ（図３８では、８個）を含むセレクタ９
１０、デコータ８１０、抵抗分割回路部５１０および基
準電源部５００の詳細例を示したものであり、セレクタ
９１０の中の一個のアナログスイッチのみをオンとして
Ｖ１〜Ｖ８の中から一つの電圧を選択する例を示してい
る。つまり、この場合は、前述のＮが３の場合の例が示
されている。
〜ＤＶ４は、シフトレジスタ３１の出力から、ＴＦＴの
オン・オフ動作を制御できる電圧にレベル変換するため
の変換回路の機能を有しており、ＴＦＴをオフとするこ
とが可能な電圧と、オンとすることが可能な電圧のいず
れかを発生させる２値出力回路であるといえる。図３８
および図３９は、図３６および図３７に示した複数のア
ナログスイッチ（図３８では、８個）を含むセレクタ９
１０、デコータ８１０、抵抗分割回路部５１０および基
準電源部５００の詳細例を示したものであり、セレクタ
９１０の中の一個のアナログスイッチのみをオンとして
Ｖ１〜Ｖ８の中から一つの電圧を選択する例を示してい
る。つまり、この場合は、前述のＮが３の場合の例が示
されている。
【００１６】さらに詳しく説明すると、デコータ８１０
（図３８）は、２進数の画像データＤ１〜Ｄ３が入力さ
れる３個のＮＯＴ素子８５０−１〜８５０−３と、これ
らのＮＯＴ素子８５０−１〜８５０−３から出力される
画像データをデコードする４個のＡＮＤ素子８６０−１
〜８６０−４と、これらのＡＮＤ素子８６０−１〜８６
０−４の出力側に接続され、セレクタ９１０〜９４０内
の８個のアナログスイッチの一つをオンにするための制
御信号を生成するＮＯＲ素子８７０−１〜８７０−８を
有している。
（図３８）は、２進数の画像データＤ１〜Ｄ３が入力さ
れる３個のＮＯＴ素子８５０−１〜８５０−３と、これ
らのＮＯＴ素子８５０−１〜８５０−３から出力される
画像データをデコードする４個のＡＮＤ素子８６０−１
〜８６０−４と、これらのＡＮＤ素子８６０−１〜８６
０−４の出力側に接続され、セレクタ９１０〜９４０内
の８個のアナログスイッチの一つをオンにするための制
御信号を生成するＮＯＲ素子８７０−１〜８７０−８を
有している。
【００１７】さらに、基準電源部５００は、一つの供給
電源ＶＲと、この供給電源ＶＲを分圧して５種の第１の
基準電圧ＶＡ〜ＶＥを作り出すための５個の分割抵抗Ｒ
Ａ〜ＲＥと、これらの分割抵抗ＲＡ〜ＲＥからの基準電
圧を抵抗分割回路部５１０に送出するバッファアンプＡ
１〜Ａ５とを有している。抵抗分割回路部５１０は、バ
ッファアンプＡ１〜Ａ５からの５種の第１の基準電圧Ｖ
Ａ〜ＶＥをさらに分圧して８種の第２の基準電圧Ｖ１〜
Ｖ８を生成するための８個の分割抵抗Ｒ１〜Ｒ８を有し
ている。
電源ＶＲと、この供給電源ＶＲを分圧して５種の第１の
基準電圧ＶＡ〜ＶＥを作り出すための５個の分割抵抗Ｒ
Ａ〜ＲＥと、これらの分割抵抗ＲＡ〜ＲＥからの基準電
圧を抵抗分割回路部５１０に送出するバッファアンプＡ
１〜Ａ５とを有している。抵抗分割回路部５１０は、バ
ッファアンプＡ１〜Ａ５からの５種の第１の基準電圧Ｖ
Ａ〜ＶＥをさらに分圧して８種の第２の基準電圧Ｖ１〜
Ｖ８を生成するための８個の分割抵抗Ｒ１〜Ｒ８を有し
ている。
【００１８】図３６および図３７に示した例は、従来の
駆動方法を説明するために、４×４といったような単純
な画像としているが、前述したように、実際の液晶表示
装置では横方向に６４０、縦方向に４８０ラインの合計
６４０×４８０＝３０７，２００個の画素を駆動するの
が通例であり、このためのデータドライバ部は極めて大
規模のものを必要とする。しかも、各画素はカラー表示
を行うためにＲ、ＧおよびＢの別々の画素を必要とする
ため、画素数の合計は上記の数値の３倍となる。さら
に、カラー表現をよりフルカラーに近づけるための階調
表示を実現するためには、図３６および図３７にて説明
したデータドライバ部のビット数を増やす必要がある。
図３８および図３９においては、３ビットで８値のデー
タドライバ部を備えた例が示されているが、さらにフル
カラーとよばれる２６万色を表現するために各色で必要
とする階調の数は６４である。この場合、各セレクタ内
のアナログスイッチの数は６４個必要であり、また、抵
抗分割回路部５１０からの電圧の数は６４個必要とな
る。データドライバ部２０を含むドライバを構成するＩ
Ｃは、通常、ＭＯＳ（Metal Oxide Semiconductor ）の
製造技術に基づいて形成される。ＭＯＳの製造技術に関
していえば、アナログスイッチを小さく作ることは非常
に得意であり、大きな問題はない。しかしながら、最終
的な基準電圧の数を６４個とすることは、図４７に示さ
れるような液晶表示装置における複数の集積回路（ＩＣ
１およびＩＣ２）４２、４４の端子部分で６４個の端子
を必要とすることになり、これが多階調のドライバを実
用化する上で一つの大きな問題となる。
駆動方法を説明するために、４×４といったような単純
な画像としているが、前述したように、実際の液晶表示
装置では横方向に６４０、縦方向に４８０ラインの合計
６４０×４８０＝３０７，２００個の画素を駆動するの
が通例であり、このためのデータドライバ部は極めて大
規模のものを必要とする。しかも、各画素はカラー表示
を行うためにＲ、ＧおよびＢの別々の画素を必要とする
ため、画素数の合計は上記の数値の３倍となる。さら
に、カラー表現をよりフルカラーに近づけるための階調
表示を実現するためには、図３６および図３７にて説明
したデータドライバ部のビット数を増やす必要がある。
図３８および図３９においては、３ビットで８値のデー
タドライバ部を備えた例が示されているが、さらにフル
カラーとよばれる２６万色を表現するために各色で必要
とする階調の数は６４である。この場合、各セレクタ内
のアナログスイッチの数は６４個必要であり、また、抵
抗分割回路部５１０からの電圧の数は６４個必要とな
る。データドライバ部２０を含むドライバを構成するＩ
Ｃは、通常、ＭＯＳ（Metal Oxide Semiconductor ）の
製造技術に基づいて形成される。ＭＯＳの製造技術に関
していえば、アナログスイッチを小さく作ることは非常
に得意であり、大きな問題はない。しかしながら、最終
的な基準電圧の数を６４個とすることは、図４７に示さ
れるような液晶表示装置における複数の集積回路（ＩＣ
１およびＩＣ２）４２、４４の端子部分で６４個の端子
を必要とすることになり、これが多階調のドライバを実
用化する上で一つの大きな問題となる。
【００１９】上記のように、必要な端子数が増大する
と、図４７に示すように、この基準電源線Ｌｒの配線の
領域が大きな幅をとるようになる。それゆえに、液晶表
示パネル１０の表示画面の額縁部分を小さくすることが
できず、液晶表示装置を小さくすることができない結果
となる。このため、液晶表示装置の有用な応用としての
携帯性のノート型パーソナルコンピュータの表示画面を
大きくすることが難しくなる。このような問題に対処す
る方法として、特に図３６に示した抵抗分割回路部５１
０により、集積回路４２、４４までの信号線数を少なく
し、集積回路の内部で基準電圧の数を増やす試みがなさ
れてきた。
と、図４７に示すように、この基準電源線Ｌｒの配線の
領域が大きな幅をとるようになる。それゆえに、液晶表
示パネル１０の表示画面の額縁部分を小さくすることが
できず、液晶表示装置を小さくすることができない結果
となる。このため、液晶表示装置の有用な応用としての
携帯性のノート型パーソナルコンピュータの表示画面を
大きくすることが難しくなる。このような問題に対処す
る方法として、特に図３６に示した抵抗分割回路部５１
０により、集積回路４２、４４までの信号線数を少なく
し、集積回路の内部で基準電圧の数を増やす試みがなさ
れてきた。
【００２０】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の液晶表示装置の駆動方式においても、なお
かつ問題が生ずる。この従来の液晶表示装置の駆動回路
を使用して液晶表示パネルを駆動した場合の問題点を下
記の図４１〜図４６に示す。図４１および図４２は、従
来の液晶表示装置の駆動回路の問題点を説明するための
回路図（その１およびその２）であり、図４３は、従来
の液晶表示装置の駆動回路の問題点を説明するためのタ
イミングチャートであり、図４４および図４５は、従来
方式の問題点をより詳細に説明するための等価回路図
（その１およびその２）であり、図４６は、従来方式の
問題点をより詳細に説明するためのタイミングチャート
である。
ような従来の液晶表示装置の駆動方式においても、なお
かつ問題が生ずる。この従来の液晶表示装置の駆動回路
を使用して液晶表示パネルを駆動した場合の問題点を下
記の図４１〜図４６に示す。図４１および図４２は、従
来の液晶表示装置の駆動回路の問題点を説明するための
回路図（その１およびその２）であり、図４３は、従来
の液晶表示装置の駆動回路の問題点を説明するためのタ
イミングチャートであり、図４４および図４５は、従来
方式の問題点をより詳細に説明するための等価回路図
（その１およびその２）であり、図４６は、従来方式の
問題点をより詳細に説明するためのタイミングチャート
である。
【００２１】従来の液晶表示装置の駆動回路において、
特に問題となることは、抵抗分割回路部に定常的に流れ
る電流によって余分な電力消費が生ずることである。具
体的には、図４１および図４２に示すように、抵抗分割
回路部から液晶表示パネルへ流入する電流Ｉｔはデータ
ライン（例えば、Ｘ１）の分布容量ｃ１１〜ｃ４１への
充電を終えると、零となる過渡電流である。これに対
し、基準電源部から抵抗分割回路部に供給される電流Ｉ
ｓは定常電流であり、一定値のままである。これらの過
渡電流Ｉｔと定常電流Ｉｓ、および、データラインＸ１
上の電圧ＶＸ１（以後、単にＶＸと称する）が、水平同
期信号ＨＳや、スキャンバスラインＹ１〜Ｙ４に供給さ
れるスキャン信号や、書き込み制御信号Ｔ２に対して変
化する様子を図４３、図４２に示す。定常電流Ｉｓの電
流値は、分割抵抗の分割抵抗値を大きくすれば、それに
反比例して小さくすることができるが、上記の分割抵抗
値を大きくした場合、図４６に示すように、電圧充電の
時定数が大きくなり、スキャンバスラインＹ１〜Ｙ４に
スキャン電圧が供給される期間内に、正確な階調電圧を
液晶容量に書き込むことができなくなる。
特に問題となることは、抵抗分割回路部に定常的に流れ
る電流によって余分な電力消費が生ずることである。具
体的には、図４１および図４２に示すように、抵抗分割
回路部から液晶表示パネルへ流入する電流Ｉｔはデータ
ライン（例えば、Ｘ１）の分布容量ｃ１１〜ｃ４１への
充電を終えると、零となる過渡電流である。これに対
し、基準電源部から抵抗分割回路部に供給される電流Ｉ
ｓは定常電流であり、一定値のままである。これらの過
渡電流Ｉｔと定常電流Ｉｓ、および、データラインＸ１
上の電圧ＶＸ１（以後、単にＶＸと称する）が、水平同
期信号ＨＳや、スキャンバスラインＹ１〜Ｙ４に供給さ
れるスキャン信号や、書き込み制御信号Ｔ２に対して変
化する様子を図４３、図４２に示す。定常電流Ｉｓの電
流値は、分割抵抗の分割抵抗値を大きくすれば、それに
反比例して小さくすることができるが、上記の分割抵抗
値を大きくした場合、図４６に示すように、電圧充電の
時定数が大きくなり、スキャンバスラインＹ１〜Ｙ４に
スキャン電圧が供給される期間内に、正確な階調電圧を
液晶容量に書き込むことができなくなる。
【００２２】ここで、上記の分割抵抗に起因する問題点
の理解を容易にするために、図４４および図４５の等価
回路図に基づいて数値計算を行った例を示すこととす
る。なお、図４４および図４５に示す記号Ｒ、ＲＳ、Ｒ
ＤおよびＣは、それぞれ、分割抵抗の抵抗値、アナログ
スイッチの等価抵抗の抵抗値、データラインの等価抵抗
の抵抗値、および、データラインの等価分布容量の容量
値（キャパシタンス）を示すこととする。
の理解を容易にするために、図４４および図４５の等価
回路図に基づいて数値計算を行った例を示すこととす
る。なお、図４４および図４５に示す記号Ｒ、ＲＳ、Ｒ
ＤおよびＣは、それぞれ、分割抵抗の抵抗値、アナログ
スイッチの等価抵抗の抵抗値、データラインの等価抵抗
の抵抗値、および、データラインの等価分布容量の容量
値（キャパシタンス）を示すこととする。
【００２３】例えば、一個の分割抵抗の抵抗値Ｒを１ｋ
Ωとし、データラインの等価分布容量の容量値Ｃを１０
０ｐＦ（ピコファラッド）として、データライン数を２
４０とすると、図４４より、抵抗分割回路部の等価出力
抵抗は最悪（すべての画像データが同一の場合）、ＮＲ
／２＝２４０×１０００／２＝１２０ｋΩとなり、アナ
ログスイッチの等価抵抗の抵抗値ＲＳとデータラインの
等価抵抗の抵抗値ＲＤを零としても、充電の時定数は１
２０ｋΩ×１００ｐＦ＝１２μｓｅｃ（マイクロ秒）と
なり、データラインの充電時間として許された時間であ
る２０μｓｅｃ〔ＶＧＡ（Video Graphic Array ）画素
数の場合の典型例〕の間では、電圧ＶＸの最終値の８１
％までしか充電することができない。
Ωとし、データラインの等価分布容量の容量値Ｃを１０
０ｐＦ（ピコファラッド）として、データライン数を２
４０とすると、図４４より、抵抗分割回路部の等価出力
抵抗は最悪（すべての画像データが同一の場合）、ＮＲ
／２＝２４０×１０００／２＝１２０ｋΩとなり、アナ
ログスイッチの等価抵抗の抵抗値ＲＳとデータラインの
等価抵抗の抵抗値ＲＤを零としても、充電の時定数は１
２０ｋΩ×１００ｐＦ＝１２μｓｅｃ（マイクロ秒）と
なり、データラインの充電時間として許された時間であ
る２０μｓｅｃ〔ＶＧＡ（Video Graphic Array ）画素
数の場合の典型例〕の間では、電圧ＶＸの最終値の８１
％までしか充電することができない。
【００２４】これに対し、分割抵抗の抵抗値Ｒを２５０
Ωとした場合は、充電の時定数は３μｓｅｃとなり、２
０μｓｅｃの間では、９９．８％まで充電することがで
きる。この計算では、抵抗値ＲＳと抵抗値ＲＤを零とし
たが、抵抗値ＲＳは数ｋΩ程度が実際に実現できる値で
あり、抵抗値ＲＤは１０〜２０ｋΩが実際の典型例であ
るため、分割抵抗の抵抗値は、もう少し小さい値とする
必要がある（図４５参照）。
Ωとした場合は、充電の時定数は３μｓｅｃとなり、２
０μｓｅｃの間では、９９．８％まで充電することがで
きる。この計算では、抵抗値ＲＳと抵抗値ＲＤを零とし
たが、抵抗値ＲＳは数ｋΩ程度が実際に実現できる値で
あり、抵抗値ＲＤは１０〜２０ｋΩが実際の典型例であ
るため、分割抵抗の抵抗値は、もう少し小さい値とする
必要がある（図４５参照）。
【００２５】例えば、分割抵抗の抵抗値Ｒを１００Ωと
すると、最悪の等価抵抗の抵抗値は１２ｋΩとなり、デ
ータラインの抵抗を２０ｋΩ、アナログスイッチのオン
抵抗を５ｋΩとすると、充電の時定数は、（１２＋２０
＋５）ｋΩ×１００ｐＦ＝３．７μｓｅｃとなり、先例
と同じ計算では９９．５％まで充電できることになる。
すると、最悪の等価抵抗の抵抗値は１２ｋΩとなり、デ
ータラインの抵抗を２０ｋΩ、アナログスイッチのオン
抵抗を５ｋΩとすると、充電の時定数は、（１２＋２０
＋５）ｋΩ×１００ｐＦ＝３．７μｓｅｃとなり、先例
と同じ計算では９９．５％まで充電できることになる。
【００２６】上記の計算例からわかるように、分割抵抗
の各々の抵抗値は１００Ω程度の大きさとする必要があ
り、この場合、ある基準電圧Ｖ８と他の基準電圧Ｖ１と
の差を３Ｖ（通常の液晶表示装置の駆動で必要とする典
型例）とすると、定常電流Ｉｓは３／８００Ω＝３．７
５ｍＡとなる。したがって、分割抵抗を有する部分の消
費電力は、基準電圧Ｖ８の電圧値を５Ｖとすると、５Ｖ
×３．７５ｍＡ≒１９ｍＷとなる。この値は、データラ
イン数２４０に対する計算例であり、ＶＧＡ画素を持つ
カラーの液晶表示装置の場合のデータライン数６４０×
３＝１９２０に対しては、この８倍として１９ｍＷ×８
＝１５２ｍＷを消費することになる。
の各々の抵抗値は１００Ω程度の大きさとする必要があ
り、この場合、ある基準電圧Ｖ８と他の基準電圧Ｖ１と
の差を３Ｖ（通常の液晶表示装置の駆動で必要とする典
型例）とすると、定常電流Ｉｓは３／８００Ω＝３．７
５ｍＡとなる。したがって、分割抵抗を有する部分の消
費電力は、基準電圧Ｖ８の電圧値を５Ｖとすると、５Ｖ
×３．７５ｍＡ≒１９ｍＷとなる。この値は、データラ
イン数２４０に対する計算例であり、ＶＧＡ画素を持つ
カラーの液晶表示装置の場合のデータライン数６４０×
３＝１９２０に対しては、この８倍として１９ｍＷ×８
＝１５２ｍＷを消費することになる。
【００２７】上記のように、分割抵抗の抵抗値は液晶表
示パネルの特性に合った値とする必要があるが、抵抗値
が小さすぎると消費電力が増加し、抵抗値が大きすぎる
と液晶表示パネルへの書き込み電圧が不足するという問
題がある。また一方で、ＩＣ化したデータドライバ部に
おいては、この分割抵抗の値を液晶表示パネルの特性に
合わせて変えることは困難であり、駆動能力に余裕を持
たせた分割抵抗値とせざるを得ないため、余分の消費電
力が生じてしまうという欠点がある。今後、ＴＦＴ型カ
ラー液晶表示パネルを組み込んだノート型パーソナルコ
ンピュータの急速な普及が予想されるが、このために
は、低消費電力型の液晶表示パネルの駆動回路が必要と
なることはいうまでもない。ここに示す従来の駆動方式
は、液晶表示パネルの表示画面の額縁部分を小さくする
ことができるという点では優れた方式であるにもかかわ
らず、抵抗分割回路部内の分割抵抗により消費電力が増
加する等の問題が生ずることは明らかである。
示パネルの特性に合った値とする必要があるが、抵抗値
が小さすぎると消費電力が増加し、抵抗値が大きすぎる
と液晶表示パネルへの書き込み電圧が不足するという問
題がある。また一方で、ＩＣ化したデータドライバ部に
おいては、この分割抵抗の値を液晶表示パネルの特性に
合わせて変えることは困難であり、駆動能力に余裕を持
たせた分割抵抗値とせざるを得ないため、余分の消費電
力が生じてしまうという欠点がある。今後、ＴＦＴ型カ
ラー液晶表示パネルを組み込んだノート型パーソナルコ
ンピュータの急速な普及が予想されるが、このために
は、低消費電力型の液晶表示パネルの駆動回路が必要と
なることはいうまでもない。ここに示す従来の駆動方式
は、液晶表示パネルの表示画面の額縁部分を小さくする
ことができるという点では優れた方式であるにもかかわ
らず、抵抗分割回路部内の分割抵抗により消費電力が増
加する等の問題が生ずることは明らかである。
【００２８】本発明は上記問題点に鑑みてなされたもの
であり、液晶表示パネルの額縁部分の面積を小さく保ち
つつ回路内での消費電力の節減が図れると共に、画像デ
ータの表示速度が速く表示品質に優れた液晶表示パネル
を実現することが可能な液晶表示装置の駆動回路、この
種の駆動回路を備えた液晶表示装置、ならびに液晶表示
装置の駆動方法を提供することを目的とするものであ
る。
であり、液晶表示パネルの額縁部分の面積を小さく保ち
つつ回路内での消費電力の節減が図れると共に、画像デ
ータの表示速度が速く表示品質に優れた液晶表示パネル
を実現することが可能な液晶表示装置の駆動回路、この
種の駆動回路を備えた液晶表示装置、ならびに液晶表示
装置の駆動方法を提供することを目的とするものであ
る。
【００２９】
【課題を解決するための手段】図１は本発明の第１の原
理構成を示すブロック図であり、図２は本発明の第１の
原理構成を変形した例を示すブロック図である。なお、
これ以降、前述した構成要素と同様のものについては、
同一の参照番号を付して表すこととする。図１および図
２の第１の原理図に示すように、本発明では、液晶表示
パネル１０を構成する複数の画素Ｐ１１〜Ｐ４４に対
し、これらの画素を順次走査するための第１のバスライ
ン（すなわち、スキャンバスラインＹ１〜Ｙｎ）と、こ
の第１のバスライン上の選択された画素へ所定の画像デ
ータを表示するための駆動電圧を供給する第２のバスラ
イン（すなわち、データラインＸ１〜Ｘｍ）とを配置し
てなる液晶表示装置１の駆動回路を対象にしている。
理構成を示すブロック図であり、図２は本発明の第１の
原理構成を変形した例を示すブロック図である。なお、
これ以降、前述した構成要素と同様のものについては、
同一の参照番号を付して表すこととする。図１および図
２の第１の原理図に示すように、本発明では、液晶表示
パネル１０を構成する複数の画素Ｐ１１〜Ｐ４４に対
し、これらの画素を順次走査するための第１のバスライ
ン（すなわち、スキャンバスラインＹ１〜Ｙｎ）と、こ
の第１のバスライン上の選択された画素へ所定の画像デ
ータを表示するための駆動電圧を供給する第２のバスラ
イン（すなわち、データラインＸ１〜Ｘｍ）とを配置し
てなる液晶表示装置１の駆動回路を対象にしている。
【００３０】さらに、上記問題点を解決するために、本
発明の液晶表示装置１の駆動回路は、任意の供給電源Ｅ
を複数の分割抵抗により分圧することによって生成され
る複数の基準電圧ＶＡ〜ＶＸから、上記駆動電圧に対応
する基準電圧を選択して第２のバスラインに供給する基
準電圧選択手段９と、これらの第２のバスラインに対
し、上記駆動電圧が予め定められた期間だけ印加された
後は、基準電圧選択手段９による上記駆動電圧の供給を
停止する基準電圧選択制御手段７（または７′）と、第
２のバスラインに対し、上記駆動電圧が予め定められた
期間だけ印加された後は、上記供給電源Ｅから上記分割
抵抗への電圧供給を停止する供給電源制御手段６とを備
えている。上記の基準電圧ＶＡ〜ＶＸは、複数の分割抵
抗を含む基準電圧生成手段５により第２のバスラインの
各々に対し生成され、基準電圧選択手段９内で複数種の
電圧Ｖ１〜ＶＭ（Ｍは基準電圧の数よりも多い値）に変
換される。
発明の液晶表示装置１の駆動回路は、任意の供給電源Ｅ
を複数の分割抵抗により分圧することによって生成され
る複数の基準電圧ＶＡ〜ＶＸから、上記駆動電圧に対応
する基準電圧を選択して第２のバスラインに供給する基
準電圧選択手段９と、これらの第２のバスラインに対
し、上記駆動電圧が予め定められた期間だけ印加された
後は、基準電圧選択手段９による上記駆動電圧の供給を
停止する基準電圧選択制御手段７（または７′）と、第
２のバスラインに対し、上記駆動電圧が予め定められた
期間だけ印加された後は、上記供給電源Ｅから上記分割
抵抗への電圧供給を停止する供給電源制御手段６とを備
えている。上記の基準電圧ＶＡ〜ＶＸは、複数の分割抵
抗を含む基準電圧生成手段５により第２のバスラインの
各々に対し生成され、基準電圧選択手段９内で複数種の
電圧Ｖ１〜ＶＭ（Ｍは基準電圧の数よりも多い値）に変
換される。
【００３１】さらに、図１および図２の駆動回路におい
ては、基準電圧選択制御手段７は、基準電圧選択手段９
に対し直列に設けられている。また一方で、図１の駆動
回路においては、基準電圧選択制御手段７′は、基準電
圧選択手段９に対し並列に設けられている。この基準電
圧選択制御手段７′は、上記の基準電圧選択制御手段７
と等価な機能を有している。
ては、基準電圧選択制御手段７は、基準電圧選択手段９
に対し直列に設けられている。また一方で、図１の駆動
回路においては、基準電圧選択制御手段７′は、基準電
圧選択手段９に対し並列に設けられている。この基準電
圧選択制御手段７′は、上記の基準電圧選択制御手段７
と等価な機能を有している。
【００３２】好ましくは、本発明の駆動回路は、複数の
画素の走査の走査のタイミング、および、上記の選択さ
れた画素への画像データ表示のタイミングを制御する制
御回路部４を備えている。さらに、画像データをデコー
ドして第２のバスライン毎の画像データ信号Ｓｔ１〜Ｓ
ｔｍを生成し、制御回路部４からの制御信号Ｓｃｔに基
づき画像データ信号の表示のタイミングを最終的に設定
する表示データ信号タイミング設定部２が設けられてい
る。
画素の走査の走査のタイミング、および、上記の選択さ
れた画素への画像データ表示のタイミングを制御する制
御回路部４を備えている。さらに、画像データをデコー
ドして第２のバスライン毎の画像データ信号Ｓｔ１〜Ｓ
ｔｍを生成し、制御回路部４からの制御信号Ｓｃｔに基
づき画像データ信号の表示のタイミングを最終的に設定
する表示データ信号タイミング設定部２が設けられてい
る。
【００３３】さらに、図１および図２においては、上記
基準電圧選択手段９による第２のバスラインへの駆動電
圧供給開始のタイミング、上記基準電圧選択制御手段７
による駆動電圧の供給停止のタイミング、および、上記
供給電源制御手段６による複数の分割抵抗への電圧供給
停止のタイミングは、上記制御回路部４から送出される
制御信号Ｓｃｔ、Ｓｃｓ（またはＳｃｐ）およびＳｃｒ
によりそれぞれ決定される。
基準電圧選択手段９による第２のバスラインへの駆動電
圧供給開始のタイミング、上記基準電圧選択制御手段７
による駆動電圧の供給停止のタイミング、および、上記
供給電源制御手段６による複数の分割抵抗への電圧供給
停止のタイミングは、上記制御回路部４から送出される
制御信号Ｓｃｔ、Ｓｃｓ（またはＳｃｐ）およびＳｃｒ
によりそれぞれ決定される。
【００３４】さらに、図１および図２においては、第１
のバスラインの１ライン毎に画素を走査するための電圧
を供給するスキャンバスライン駆動部３が設けられてい
る。このスキャンバスライン駆動部３による１ライン毎
の走査のタイミングは、制御回路部４からの制御信号Ｓ
ｃｙによって決定される。さらに、好ましくは、上記基
準電圧選択手段７（または７′）は、上記駆動電圧に対
応する基準電圧を選択して第２のバスラインにそれぞれ
供給する複数のセレクタにより構成される。さらに、上
記基準電圧選択制御手段７は、これらのセレクタと第２
のバスラインとの間に設けられ、かつ、制御回路部４か
らの制御信号に基づいて上記セレクタ９１〜９４から第
２のバスラインへ基準電圧を供給するか否かを制御する
複数のスイッチ素子により構成される。さらにまた、上
記供給電源制御手段６は、供給電源Ｅの電源端子側に接
続され、かつ、制御回路部４からの制御信号に基づいて
供給電源Ｅから複数の分割抵抗へ電圧を供給するか否か
を制御するスイッチ素子により構成される。
のバスラインの１ライン毎に画素を走査するための電圧
を供給するスキャンバスライン駆動部３が設けられてい
る。このスキャンバスライン駆動部３による１ライン毎
の走査のタイミングは、制御回路部４からの制御信号Ｓ
ｃｙによって決定される。さらに、好ましくは、上記基
準電圧選択手段７（または７′）は、上記駆動電圧に対
応する基準電圧を選択して第２のバスラインにそれぞれ
供給する複数のセレクタにより構成される。さらに、上
記基準電圧選択制御手段７は、これらのセレクタと第２
のバスラインとの間に設けられ、かつ、制御回路部４か
らの制御信号に基づいて上記セレクタ９１〜９４から第
２のバスラインへ基準電圧を供給するか否かを制御する
複数のスイッチ素子により構成される。さらにまた、上
記供給電源制御手段６は、供給電源Ｅの電源端子側に接
続され、かつ、制御回路部４からの制御信号に基づいて
供給電源Ｅから複数の分割抵抗へ電圧を供給するか否か
を制御するスイッチ素子により構成される。
【００３５】さらに、好ましくは、基準電圧選択制御手
段７（または７′）は、上記セレクタと第２のバスライ
ンとの間に設けられ、かつ、制御回路部４からの制御信
号に基づいて上記セレクタから第２のバスラインへ基準
電圧を供給するか否かをそれぞれ制御する複数のスイッ
チ素子により構成される。さらに、上記供給電源制御手
段６は、複数の分割抵抗と共に実装され、かつ、制御回
路部４からの制御信号に基づいて複数の分割抵抗から基
準電圧選択手段７へ基準電圧を供給するか否かを制御す
るアナログスイッチにより構成される。
段７（または７′）は、上記セレクタと第２のバスライ
ンとの間に設けられ、かつ、制御回路部４からの制御信
号に基づいて上記セレクタから第２のバスラインへ基準
電圧を供給するか否かをそれぞれ制御する複数のスイッ
チ素子により構成される。さらに、上記供給電源制御手
段６は、複数の分割抵抗と共に実装され、かつ、制御回
路部４からの制御信号に基づいて複数の分割抵抗から基
準電圧選択手段７へ基準電圧を供給するか否かを制御す
るアナログスイッチにより構成される。
【００３６】さらに、好ましくは、上記供給電源制御手
段６は、供給電源Ｅのアース端子側に接続され、かつ、
制御回路部４からの制御信号に基づいて供給電源Ｅから
複数の分割抵抗へ電圧を供給するか否かを制御するスイ
ッチ素子により構成される。さらに、好ましくは、上記
供給電源制御手段６は、供給電源Ｅのアース端子側に接
続され、かつ、制御回路部４からの制御信号に基づいて
供給電源Ｅから複数の分割抵抗へ電圧を供給するか否か
を制御するスイッチ素子により構成されており、制御回
路部４からの制御信号は、バッファ素子を介してスイッ
チ素子に供給される。
段６は、供給電源Ｅのアース端子側に接続され、かつ、
制御回路部４からの制御信号に基づいて供給電源Ｅから
複数の分割抵抗へ電圧を供給するか否かを制御するスイ
ッチ素子により構成される。さらに、好ましくは、上記
供給電源制御手段６は、供給電源Ｅのアース端子側に接
続され、かつ、制御回路部４からの制御信号に基づいて
供給電源Ｅから複数の分割抵抗へ電圧を供給するか否か
を制御するスイッチ素子により構成されており、制御回
路部４からの制御信号は、バッファ素子を介してスイッ
チ素子に供給される。
【００３７】さらに、好ましくは、本発明の駆動回路で
は、制御回路部４から出力される表示データを第１のラ
インの走査期間毎に表示するために、この表示データを
一時的に保持する複数の記憶部と、制御回路部４からの
制御信号に基づいて上記複数の記憶部から読み出される
表示データを、上記第２のバスラインの各々に対応する
表示データ信号に変換して複数のセレクタに供給する複
数のデコーダとが設けられている。さらに、これらの複
数のデコーダは、制御回路部４からの制御信号に基づい
て上記セレクタから第２のバスラインへ基準電圧を供給
するか否かを制御する機能を有している。
は、制御回路部４から出力される表示データを第１のラ
インの走査期間毎に表示するために、この表示データを
一時的に保持する複数の記憶部と、制御回路部４からの
制御信号に基づいて上記複数の記憶部から読み出される
表示データを、上記第２のバスラインの各々に対応する
表示データ信号に変換して複数のセレクタに供給する複
数のデコーダとが設けられている。さらに、これらの複
数のデコーダは、制御回路部４からの制御信号に基づい
て上記セレクタから第２のバスラインへ基準電圧を供給
するか否かを制御する機能を有している。
【００３８】さらに、好ましくは、上記複数のデコーダ
は、制御回路部４からの制御信号に基づいて上記セレク
タから第２のバスラインへ基準電圧を供給するか否かを
制御する機能を有しており、上記複数のデコーダから表
示データ信号が出力された時点で、制御回路部４からの
制御信号に基づいて上記複数の記憶部がリセットされる
ようになっている。
は、制御回路部４からの制御信号に基づいて上記セレク
タから第２のバスラインへ基準電圧を供給するか否かを
制御する機能を有しており、上記複数のデコーダから表
示データ信号が出力された時点で、制御回路部４からの
制御信号に基づいて上記複数の記憶部がリセットされる
ようになっている。
【００３９】また一方で、図２２および図２３に基づ
き、本発明の第２の原理および第３の原理を説明するこ
ととする。図２２に示すように、本発明の第２の原理に
よる液晶表示装置１の駆動回路は、任意の供給電源を複
数の分割抵抗により分圧することによって複数の第１の
基準電圧を作成する基準電圧作成回路部５２と、この基
準電圧作成回路部５２から出力される複数の第１の基準
電圧をさらに分圧し（例えば、複数の分割抵抗５４−１
〜５４−４等により分圧し）、すべての大きさの駆動電
圧を含む複数の第２の基準電圧を生成する抵抗分割回路
手段５４と、この抵抗分割回路手段５４から出力される
複数の第２の基準電圧から、所定の画像データを表示す
るための駆動電圧に対応する第２の基準電圧を選択して
第２のバスラインに供給する複数のアナログスイッチＳ
１Ａ〜Ｓ１Ｅを含むセレクタ部２６と、上記基準電圧作
成回路部５２と上記抵抗分割回路手段５４との間に配置
される複数のバッファアンプ（すなわち、ドライバユニ
ット）５３−１〜５３−３から構成されるバッファアン
プ部５３とを備えており、第２のバスラインに上記第２
の基準電圧を印加する期間を少なくとも２つの期間に分
け、第１番目の期間では、上記バッファアンプ部５３内
の複数のバッファアンプをそれぞれ通した出力電圧を第
２のバスラインに供給し、第２番目の期間では、上記所
定の画像データを表示するための駆動電圧に対応する第
２の基準電圧を第２のバスラインに供給するようにして
いる。
き、本発明の第２の原理および第３の原理を説明するこ
ととする。図２２に示すように、本発明の第２の原理に
よる液晶表示装置１の駆動回路は、任意の供給電源を複
数の分割抵抗により分圧することによって複数の第１の
基準電圧を作成する基準電圧作成回路部５２と、この基
準電圧作成回路部５２から出力される複数の第１の基準
電圧をさらに分圧し（例えば、複数の分割抵抗５４−１
〜５４−４等により分圧し）、すべての大きさの駆動電
圧を含む複数の第２の基準電圧を生成する抵抗分割回路
手段５４と、この抵抗分割回路手段５４から出力される
複数の第２の基準電圧から、所定の画像データを表示す
るための駆動電圧に対応する第２の基準電圧を選択して
第２のバスラインに供給する複数のアナログスイッチＳ
１Ａ〜Ｓ１Ｅを含むセレクタ部２６と、上記基準電圧作
成回路部５２と上記抵抗分割回路手段５４との間に配置
される複数のバッファアンプ（すなわち、ドライバユニ
ット）５３−１〜５３−３から構成されるバッファアン
プ部５３とを備えており、第２のバスラインに上記第２
の基準電圧を印加する期間を少なくとも２つの期間に分
け、第１番目の期間では、上記バッファアンプ部５３内
の複数のバッファアンプをそれぞれ通した出力電圧を第
２のバスラインに供給し、第２番目の期間では、上記所
定の画像データを表示するための駆動電圧に対応する第
２の基準電圧を第２のバスラインに供給するようにして
いる。
【００４０】さらに、好ましくは、本発明の第２の原理
による駆動回路は、さらに、複数の画素の走査のタイミ
ング、および、上記の選択された画素への画像データ表
示のタイミングを制御する制御回路部４Ａと、この制御
回路部４Ａからの制御信号に基づき、上記制御回路部４
Ａから送出される表示データを、第２のバスラインの各
々に対応する表示データ信号に変換してセレクタ部２６
に供給するデコーダ部２４とを備えており、上記第１番
目の期間では、制御回路部４Ａからの制御信号によって
上記デコーダ部２４から上記セレクタ部２６への表示デ
ータ信号の供給を抑止し、上記第２番目の期間では、上
記デコーダ部２４から上記セレクタ部２６への表示デー
タ信号の供給を可能にする。
による駆動回路は、さらに、複数の画素の走査のタイミ
ング、および、上記の選択された画素への画像データ表
示のタイミングを制御する制御回路部４Ａと、この制御
回路部４Ａからの制御信号に基づき、上記制御回路部４
Ａから送出される表示データを、第２のバスラインの各
々に対応する表示データ信号に変換してセレクタ部２６
に供給するデコーダ部２４とを備えており、上記第１番
目の期間では、制御回路部４Ａからの制御信号によって
上記デコーダ部２４から上記セレクタ部２６への表示デ
ータ信号の供給を抑止し、上記第２番目の期間では、上
記デコーダ部２４から上記セレクタ部２６への表示デー
タ信号の供給を可能にする。
【００４１】さらに、図３１に示すように、本発明の第
３の原理による液晶表示装置１の駆動回路は、任意の供
給電源ＶＲを複数の分割抵抗５７Ｒ−１〜５７Ｒ−３に
より分圧することによって複数の第１の基準電圧を作成
する基準電源部５７と、この基準電源部５７から複数の
バッファアンプ（ドライバユニット）５７−１〜５７−
３を介して出力される複数の第１の基準電圧をさらに分
圧し（例えば、複数の分割抵抗５９Ｒ−１〜５９Ｒ−４
により分圧し）、すべての大きさの駆動電圧を含む複数
の第２の基準電圧を生成する抵抗分割回路部５９と、こ
の抵抗分割回路部５９から出力される複数の第２の基準
電圧から、所定の画像データを表示するための駆動電圧
に対応する第２の基準電圧を選択して第２のバスライン
に供給する複数のアナログスイッチＳ１Ａ〜Ｓ１Ｅを含
むセレクタ部２７とを備えている。さらに、上記抵抗分
割回路部５９は、上記複数の第２の基準電圧を出力する
ための複数の分割抵抗と、これらの複数の分割抵抗の接
続部と上記セレクタ部２７との間に配置される複数のバ
ッファアンプ５９Ｒ−１〜５９Ｒ−４から構成されるバ
ッファ回路手段５９Ｐとを有しており、第２のバスライ
ンに上記第２の基準電圧を印加する期間を少なくとも２
つの期間に分け、第１番目の期間では、バッファ回路手
段５９Ｐ内の複数のバッファアンプをそれぞれ通した出
力電圧を第２のバスラインに供給し、第２番目の期間で
は、所定の画像データを表示するための駆動電圧に対応
する第２の基準電圧を第２のバスラインに供給するよう
にしている。
３の原理による液晶表示装置１の駆動回路は、任意の供
給電源ＶＲを複数の分割抵抗５７Ｒ−１〜５７Ｒ−３に
より分圧することによって複数の第１の基準電圧を作成
する基準電源部５７と、この基準電源部５７から複数の
バッファアンプ（ドライバユニット）５７−１〜５７−
３を介して出力される複数の第１の基準電圧をさらに分
圧し（例えば、複数の分割抵抗５９Ｒ−１〜５９Ｒ−４
により分圧し）、すべての大きさの駆動電圧を含む複数
の第２の基準電圧を生成する抵抗分割回路部５９と、こ
の抵抗分割回路部５９から出力される複数の第２の基準
電圧から、所定の画像データを表示するための駆動電圧
に対応する第２の基準電圧を選択して第２のバスライン
に供給する複数のアナログスイッチＳ１Ａ〜Ｓ１Ｅを含
むセレクタ部２７とを備えている。さらに、上記抵抗分
割回路部５９は、上記複数の第２の基準電圧を出力する
ための複数の分割抵抗と、これらの複数の分割抵抗の接
続部と上記セレクタ部２７との間に配置される複数のバ
ッファアンプ５９Ｒ−１〜５９Ｒ−４から構成されるバ
ッファ回路手段５９Ｐとを有しており、第２のバスライ
ンに上記第２の基準電圧を印加する期間を少なくとも２
つの期間に分け、第１番目の期間では、バッファ回路手
段５９Ｐ内の複数のバッファアンプをそれぞれ通した出
力電圧を第２のバスラインに供給し、第２番目の期間で
は、所定の画像データを表示するための駆動電圧に対応
する第２の基準電圧を第２のバスラインに供給するよう
にしている。
【００４２】さらに、好ましくは、本発明の第３の原理
による駆動回路は、複数の画素の走査のタイミング、お
よび、上記の選択された画素への画像データ表示のタイ
ミングを制御する制御回路部４Ｂと、この制御回路部４
Ｂからの制御信号に基づき、上記制御回路部４Ｂから送
出される表示データを、第２のバスラインの各々に対応
する表示データ信号に変換して上記セレクタ部２７に供
給するデコーダ部２５と備えており、上記第１番目の期
間では、上記制御回路部４Ｂからの制御信号によって上
記デコーダ部２５から上記セレクタ部２７への表示デー
タ信号の供給を抑止し、上記第２番目の期間では、上記
デコーダ部２５から上記セレクタ部２７への表示データ
信号の供給を可能にする。
による駆動回路は、複数の画素の走査のタイミング、お
よび、上記の選択された画素への画像データ表示のタイ
ミングを制御する制御回路部４Ｂと、この制御回路部４
Ｂからの制御信号に基づき、上記制御回路部４Ｂから送
出される表示データを、第２のバスラインの各々に対応
する表示データ信号に変換して上記セレクタ部２７に供
給するデコーダ部２５と備えており、上記第１番目の期
間では、上記制御回路部４Ｂからの制御信号によって上
記デコーダ部２５から上記セレクタ部２７への表示デー
タ信号の供給を抑止し、上記第２番目の期間では、上記
デコーダ部２５から上記セレクタ部２７への表示データ
信号の供給を可能にする。
【００４３】さらに、好ましくは、本発明の第３の原理
による駆動回路では、上記バッファ回路手段５９Ｐ内の
複数のバッファアンプの電源電圧が、上記基準電源部５
７から供給される。さらに、好ましくは、本発明の第３
の原理による駆動回路では、上記バッファ回路手段５９
Ｐ内の複数のバッファアンプの電源電圧が、上記駆動回
路を構成する他の論理回路素子と共用の電源から供給さ
れる。
による駆動回路では、上記バッファ回路手段５９Ｐ内の
複数のバッファアンプの電源電圧が、上記基準電源部５
７から供給される。さらに、好ましくは、本発明の第３
の原理による駆動回路では、上記バッファ回路手段５９
Ｐ内の複数のバッファアンプの電源電圧が、上記駆動回
路を構成する他の論理回路素子と共用の電源から供給さ
れる。
【００４４】さらに、本発明の液晶表示装置は、前述の
図１に示すように、複数の画素と、これらの画素を順次
走査するための第１のバスラインと、この第１のバスラ
イン上の選択された画素へ所定の画像データを表示する
ための駆動電圧を供給する第２のバスラインとを有する
液晶表示パネル１０と、上記第１のバスラインおよび第
２のバスラインを駆動する駆動回路とを備えており、こ
の駆動回路は、任意の供給電源を複数の分割抵抗により
分圧することによって生成される複数の基準電圧から、
上記駆動電圧に対応する基準電圧を選択して上記第２の
バスラインに供給する基準電圧選択手段９と、この第２
のバスラインに対し、上記駆動電圧が予め定められた期
間だけ印加された後は、上記基準電圧選択手段９による
上記駆動電圧の供給を停止する基準電圧選択制御手段７
と、上記第２のバスラインに対し、上記駆動電圧が予め
定められた期間だけ印加された後は、上記供給電源から
上記分割抵抗への電圧供給を停止する供給電源制御手段
６とを含む。
図１に示すように、複数の画素と、これらの画素を順次
走査するための第１のバスラインと、この第１のバスラ
イン上の選択された画素へ所定の画像データを表示する
ための駆動電圧を供給する第２のバスラインとを有する
液晶表示パネル１０と、上記第１のバスラインおよび第
２のバスラインを駆動する駆動回路とを備えており、こ
の駆動回路は、任意の供給電源を複数の分割抵抗により
分圧することによって生成される複数の基準電圧から、
上記駆動電圧に対応する基準電圧を選択して上記第２の
バスラインに供給する基準電圧選択手段９と、この第２
のバスラインに対し、上記駆動電圧が予め定められた期
間だけ印加された後は、上記基準電圧選択手段９による
上記駆動電圧の供給を停止する基準電圧選択制御手段７
と、上記第２のバスラインに対し、上記駆動電圧が予め
定められた期間だけ印加された後は、上記供給電源から
上記分割抵抗への電圧供給を停止する供給電源制御手段
６とを含む。
【００４５】さらに、本発明の液晶表示装置は、前述の
図２２に示すように、複数の画素と、これらの画素を順
次走査するための第１のバスラインと、この第１のバス
ライン上の選択された画素へ所定の画像データを表示す
るための駆動電圧を供給する第２のバスラインとを有す
る液晶表示パネル１０と、上記第１のバスラインおよび
第２のバスラインを駆動する駆動回路とを備えており、
この駆動回路は、任意の供給電源を複数の分割抵抗によ
り分圧することによって複数の第１の基準電圧を作成す
る基準電圧作成回路部５２と、この基準電圧作成回路部
５２から出力される複数の第１の基準電圧をさらに分圧
し、すべての大きさの駆動電圧を含む複数の第２の基準
電圧を生成する抵抗分割回路手段５４と、この抵抗分割
回路手段５４から出力される複数の第２の基準電圧か
ら、上記所定の画像データを表示するための駆動電圧に
対応する第２の基準電圧を選択して上記第２のバスライ
ンに供給するセレクタ部２６と、上記基準電圧作成回路
部５２と上記抵抗分割回路手段５４との間に配置される
複数のバッファアンプから構成されるバッファアンプ部
５３とを含む。
図２２に示すように、複数の画素と、これらの画素を順
次走査するための第１のバスラインと、この第１のバス
ライン上の選択された画素へ所定の画像データを表示す
るための駆動電圧を供給する第２のバスラインとを有す
る液晶表示パネル１０と、上記第１のバスラインおよび
第２のバスラインを駆動する駆動回路とを備えており、
この駆動回路は、任意の供給電源を複数の分割抵抗によ
り分圧することによって複数の第１の基準電圧を作成す
る基準電圧作成回路部５２と、この基準電圧作成回路部
５２から出力される複数の第１の基準電圧をさらに分圧
し、すべての大きさの駆動電圧を含む複数の第２の基準
電圧を生成する抵抗分割回路手段５４と、この抵抗分割
回路手段５４から出力される複数の第２の基準電圧か
ら、上記所定の画像データを表示するための駆動電圧に
対応する第２の基準電圧を選択して上記第２のバスライ
ンに供給するセレクタ部２６と、上記基準電圧作成回路
部５２と上記抵抗分割回路手段５４との間に配置される
複数のバッファアンプから構成されるバッファアンプ部
５３とを含む。
【００４６】さらに、本発明の液晶表示装置は、前述の
図３１に示すように、複数の画素と、これらの画素を順
次走査するための第１のバスラインと、この第１のバス
ライン上の選択された画素へ所定の画像データを表示す
るための駆動電圧を供給する第２のバスラインとを有す
る液晶表示パネル１０と、上記第１のバスラインおよび
第２のバスラインを駆動する駆動回路とを備えており、
この駆動回路は、任意の供給電源を複数の分割抵抗によ
り分圧することによって複数の第１の基準電圧を作成す
る基準電源部５７と、この基準電源部５７から出力され
る複数の第１の基準電圧をさらに分圧し、すべての大き
さの駆動電圧を含む複数の第２の基準電圧を生成する抵
抗分割回路部５９と、この抵抗分割回路部５９から出力
される複数の第２の基準電圧から、上記所定の画像デー
タを表示するための駆動電圧に対応する第２の基準電圧
を選択して上記第２のバスラインに供給するセレクタ部
２７とを含む。
図３１に示すように、複数の画素と、これらの画素を順
次走査するための第１のバスラインと、この第１のバス
ライン上の選択された画素へ所定の画像データを表示す
るための駆動電圧を供給する第２のバスラインとを有す
る液晶表示パネル１０と、上記第１のバスラインおよび
第２のバスラインを駆動する駆動回路とを備えており、
この駆動回路は、任意の供給電源を複数の分割抵抗によ
り分圧することによって複数の第１の基準電圧を作成す
る基準電源部５７と、この基準電源部５７から出力され
る複数の第１の基準電圧をさらに分圧し、すべての大き
さの駆動電圧を含む複数の第２の基準電圧を生成する抵
抗分割回路部５９と、この抵抗分割回路部５９から出力
される複数の第２の基準電圧から、上記所定の画像デー
タを表示するための駆動電圧に対応する第２の基準電圧
を選択して上記第２のバスラインに供給するセレクタ部
２７とを含む。
【００４７】さらに、前述の図１に関連する本発明の液
晶表示装置の駆動方法は、複数の画素と、これらの画素
を順次走査するための第１のバスラインと、この第１の
バスライン上の選択された画素へ所定の画像データを表
示するための駆動電圧を供給する第２のバスラインとを
配置してなる液晶表示装置において、任意の供給電源を
複数の分割抵抗により分圧することによって生成される
複数の基準電圧から上記所定の画像データに対応する駆
動電圧を選択し、上記第２のバスラインに対し上記駆動
電圧を予め定められた期間だけ印加した後に、上記第２
のバスラインへの上記駆動電圧の供給を停止すると共
に、上記第２のバスラインに対し上記駆動電圧を予め定
められた期間だけ印加した後に、上記供給電源から上記
分割抵抗への電圧供給を停止する。
晶表示装置の駆動方法は、複数の画素と、これらの画素
を順次走査するための第１のバスラインと、この第１の
バスライン上の選択された画素へ所定の画像データを表
示するための駆動電圧を供給する第２のバスラインとを
配置してなる液晶表示装置において、任意の供給電源を
複数の分割抵抗により分圧することによって生成される
複数の基準電圧から上記所定の画像データに対応する駆
動電圧を選択し、上記第２のバスラインに対し上記駆動
電圧を予め定められた期間だけ印加した後に、上記第２
のバスラインへの上記駆動電圧の供給を停止すると共
に、上記第２のバスラインに対し上記駆動電圧を予め定
められた期間だけ印加した後に、上記供給電源から上記
分割抵抗への電圧供給を停止する。
【００４８】さらに、前述の図２２に関連する本発明の
液晶表示装置の駆動方法は、複数の画素と、これらの画
素を順次走査するための第１のバスラインと、これらの
第１のバスライン上の選択された画素へ所定の画像デー
タを表示するための駆動電圧を供給する第２のバスライ
ンとを配置してなる液晶表示装置において、任意の供給
電源を複数の分割抵抗により分圧することによって複数
の第１の基準電圧を生成してバッファアンプを通して出
力し、上記第１の基準電圧をさらに複数の分割抵抗によ
り分圧して第２の基準電圧を生成すると共に、上記第２
のバスラインに上記第２の基準電圧を印加する期間を少
なくとも２つの期間に分け、第１番目の期間では、上記
バッファアンプを通した出力電圧を上記第２のバスライ
ンに供給し、第２番目の期間では、上記所定の画像デー
タを表示するための駆動電圧に対応する第２の基準電圧
を上記第２のバスラインに供給する。
液晶表示装置の駆動方法は、複数の画素と、これらの画
素を順次走査するための第１のバスラインと、これらの
第１のバスライン上の選択された画素へ所定の画像デー
タを表示するための駆動電圧を供給する第２のバスライ
ンとを配置してなる液晶表示装置において、任意の供給
電源を複数の分割抵抗により分圧することによって複数
の第１の基準電圧を生成してバッファアンプを通して出
力し、上記第１の基準電圧をさらに複数の分割抵抗によ
り分圧して第２の基準電圧を生成すると共に、上記第２
のバスラインに上記第２の基準電圧を印加する期間を少
なくとも２つの期間に分け、第１番目の期間では、上記
バッファアンプを通した出力電圧を上記第２のバスライ
ンに供給し、第２番目の期間では、上記所定の画像デー
タを表示するための駆動電圧に対応する第２の基準電圧
を上記第２のバスラインに供給する。
【００４９】さらに、前述の図３１に関連する本発明の
液晶表示装置の駆動方法は、複数の画素と、これらの画
素を順次走査するための第１のバスラインと、この第１
のバスライン上の選択された画素へ所定の画像データを
表示するための駆動電圧を供給する第２のバスラインと
を配置してなる液晶表示装置において、任意の供給電源
を複数の分割抵抗により分圧することによって複数の第
１の基準電圧を生成し、上記第１の基準電圧をさらに複
数の分割抵抗により分圧して第２の基準電圧を生成する
と共に、上記第２の基準電圧のうち上記分割抵抗の接続
点からの出力をバッファアンプを通して出力し、上記第
２のバスラインに上記第２の基準電圧を印加する期間を
少なくとも２つの期間に分け、第１番目の期間では、上
記バッファアンプを通した出力電圧を上記第２のバスラ
インに供給し、第２番目の期間では、上記所定の画像デ
ータを表示するための駆動電圧に対応する第２の基準電
圧を上記第２のバスラインに供給する。
液晶表示装置の駆動方法は、複数の画素と、これらの画
素を順次走査するための第１のバスラインと、この第１
のバスライン上の選択された画素へ所定の画像データを
表示するための駆動電圧を供給する第２のバスラインと
を配置してなる液晶表示装置において、任意の供給電源
を複数の分割抵抗により分圧することによって複数の第
１の基準電圧を生成し、上記第１の基準電圧をさらに複
数の分割抵抗により分圧して第２の基準電圧を生成する
と共に、上記第２の基準電圧のうち上記分割抵抗の接続
点からの出力をバッファアンプを通して出力し、上記第
２のバスラインに上記第２の基準電圧を印加する期間を
少なくとも２つの期間に分け、第１番目の期間では、上
記バッファアンプを通した出力電圧を上記第２のバスラ
インに供給し、第２番目の期間では、上記所定の画像デ
ータを表示するための駆動電圧に対応する第２の基準電
圧を上記第２のバスラインに供給する。
【００５０】
【発明の実施の形態】図３は、図１の本発明の第１の原
理を説明するためのデータラインの等価回路を示す回路
図であり、図４は、図１の本発明の第１の原理を説明す
るための電荷移動の等価回路を示す回路図である。本発
明の駆動回路では、図３および図４の第１の原理説明図
に示すように、第２のバスラインであるデータライン
（例えば、データラインＸ１）への駆動電圧（典型的
に、階調電圧）が書き込まれた後は、基準電圧選択制御
手段７（または７′）により基準電圧選択手段９内のセ
レクタ部等のスイッチをすべてオフとした上で、電源供
給制御手段６によって、基準電圧生成手段５内の複数の
分割抵抗に流れる定常電流を零にすることにより、液晶
表示パネルを駆動する電力を軽減するようにしている。
理を説明するためのデータラインの等価回路を示す回路
図であり、図４は、図１の本発明の第１の原理を説明す
るための電荷移動の等価回路を示す回路図である。本発
明の駆動回路では、図３および図４の第１の原理説明図
に示すように、第２のバスラインであるデータライン
（例えば、データラインＸ１）への駆動電圧（典型的
に、階調電圧）が書き込まれた後は、基準電圧選択制御
手段７（または７′）により基準電圧選択手段９内のセ
レクタ部等のスイッチをすべてオフとした上で、電源供
給制御手段６によって、基準電圧生成手段５内の複数の
分割抵抗に流れる定常電流を零にすることにより、液晶
表示パネルを駆動する電力を軽減するようにしている。
【００５１】さらに、図３および図４の原理説明図を参
照しながら、液晶表示パネル１０のデータラインへの充
電を終えた後は、基準電圧選択制御手段７により、デー
タラインとデータドライバ部（表示データ信号タイミン
グ設定部２、基準電圧選択手段９、および基準電圧選択
制御手段７）との間をオフとしても問題がないことの詳
細な説明を行う。
照しながら、液晶表示パネル１０のデータラインへの充
電を終えた後は、基準電圧選択制御手段７により、デー
タラインとデータドライバ部（表示データ信号タイミン
グ設定部２、基準電圧選択手段９、および基準電圧選択
制御手段７）との間をオフとしても問題がないことの詳
細な説明を行う。
【００５２】図３には、各データライン（例えば、デー
タラインＸ１）の等価回路が示されている。このデータ
ラインは、分布抵抗と分布容量からなる一種の分布定数
回路からなっている。この場合、各々が抵抗値ｒを有す
る分布抵抗ｒ１１〜ｒ４１は、データラインを形成する
材料の抵抗により形成され、各々が容量値ｃを有する分
布容量ｃ１１〜ｃ４１は、データラインと対向電極間に
挟まれた液晶を誘電体とする容量、および、データライ
ンと第１のバスラインであるスキャンバスラインとの交
差部の絶縁物を誘電体とする容量の合成値を主要成分と
して形成される。
タラインＸ１）の等価回路が示されている。このデータ
ラインは、分布抵抗と分布容量からなる一種の分布定数
回路からなっている。この場合、各々が抵抗値ｒを有す
る分布抵抗ｒ１１〜ｒ４１は、データラインを形成する
材料の抵抗により形成され、各々が容量値ｃを有する分
布容量ｃ１１〜ｃ４１は、データラインと対向電極間に
挟まれた液晶を誘電体とする容量、および、データライ
ンと第１のバスラインであるスキャンバスラインとの交
差部の絶縁物を誘電体とする容量の合成値を主要成分と
して形成される。
【００５３】そして、１０．４インチで６４０×４８０
の画素を有する液晶表示パネル１０の場合の典型的な値
として、抵抗値ｒの総合値は１０ｋΩ程度、容量値ｃの
総合値は１００ｐＦ程度が考えられる。また一方で、Ｔ
ＦＴを通して階調電圧を書き込む液晶容量Ｃ１１〜Ｃ４
１の容量値は高々１ｐＦ程度である。データライン上に
電圧ＶＸを印加すると、上記の分布容量にその電圧が充
電されつつ、目的とする液晶容量に対し、オンの状態に
なったＴＦＴを通して階調電圧が書き込まれる。目的と
する液晶容量に電圧を書き込みたい場合、スキャンバス
ラインをハイレベルとした画素のみの液晶容量に対し選
択的に電圧が書き込まれればよいが、通常、ＴＦＴのオ
ン状態の抵抗（通常、オン抵抗と略記される）は数ＭΩ
あるため、データラインの分布容量に充電が完了して
も、液晶容量に電圧の充電が完了するわけではない。
の画素を有する液晶表示パネル１０の場合の典型的な値
として、抵抗値ｒの総合値は１０ｋΩ程度、容量値ｃの
総合値は１００ｐＦ程度が考えられる。また一方で、Ｔ
ＦＴを通して階調電圧を書き込む液晶容量Ｃ１１〜Ｃ４
１の容量値は高々１ｐＦ程度である。データライン上に
電圧ＶＸを印加すると、上記の分布容量にその電圧が充
電されつつ、目的とする液晶容量に対し、オンの状態に
なったＴＦＴを通して階調電圧が書き込まれる。目的と
する液晶容量に電圧を書き込みたい場合、スキャンバス
ラインをハイレベルとした画素のみの液晶容量に対し選
択的に電圧が書き込まれればよいが、通常、ＴＦＴのオ
ン状態の抵抗（通常、オン抵抗と略記される）は数ＭΩ
あるため、データラインの分布容量に充電が完了して
も、液晶容量に電圧の充電が完了するわけではない。
【００５４】したがって、データラインへの充電が完了
した後にデータライン上の基準電圧選択制御手段７（ま
たは７′）のスイッチ素子Ｓ等をオフとした場合には、
図４に示すように、分布容量ｃ１１に蓄積された電荷と
液晶容量Ｃ１１に既に蓄積されている電荷との間で電荷
の再配分が起こり、電圧が変化する。この変化後の電圧
の値は、式ＶＣ＝（ＣＬ×ＶＢ＋ＣＥ×ＶＡ）／（ＣＬ
＋ＣＥ）により表される。ここで、ＣＬは液晶容量の容
量値、ＶＡは分布容量に蓄積された電圧の初期値、ＣＥ
は分布容量の総合値、および、ＶＢはスイッチ素子Ｓを
オフとした時点で液晶容量に既に蓄積されていた電圧の
値である。この値の例を計算してみる。
した後にデータライン上の基準電圧選択制御手段７（ま
たは７′）のスイッチ素子Ｓ等をオフとした場合には、
図４に示すように、分布容量ｃ１１に蓄積された電荷と
液晶容量Ｃ１１に既に蓄積されている電荷との間で電荷
の再配分が起こり、電圧が変化する。この変化後の電圧
の値は、式ＶＣ＝（ＣＬ×ＶＢ＋ＣＥ×ＶＡ）／（ＣＬ
＋ＣＥ）により表される。ここで、ＣＬは液晶容量の容
量値、ＶＡは分布容量に蓄積された電圧の初期値、ＣＥ
は分布容量の総合値、および、ＶＢはスイッチ素子Ｓを
オフとした時点で液晶容量に既に蓄積されていた電圧の
値である。この値の例を計算してみる。
【００５５】ＣＬ＝１ｐＦ、ＶＡ＝５Ｖ、ＣＥ＝１００
ｐＦ、および、ＶＢ＝４Ｖとすると、ＶＣ＝４．９９０
Ｖとなる。これは、正しい値である５Ｖに対して、約１
０ｍＶの誤差であり、相対誤差の値としては０．２％で
あり、実用上問題はない。液晶容量に充電されていた電
圧の値がさらに大きければ、誤差はさらに小さくなる。
ｐＦ、および、ＶＢ＝４Ｖとすると、ＶＣ＝４．９９０
Ｖとなる。これは、正しい値である５Ｖに対して、約１
０ｍＶの誤差であり、相対誤差の値としては０．２％で
あり、実用上問題はない。液晶容量に充電されていた電
圧の値がさらに大きければ、誤差はさらに小さくなる。
【００５６】このように、データラインへの充電が完了
した後はデータドライバ部からの電圧供給を遮断して
も、液晶容量への正確な充電が行われている点を考慮す
れば、問題は生じない。また一方で、本発明の第２の原
理によれば、データラインの充電を２つの期間に分けて
行い、第１番目の最初の期間では、複数の分割抵抗を通
った基準電圧ではなく、バッファアンプの直接出力によ
りデータラインを充電し、第２番目の後半の期間で、画
像データに基づく正規の電圧で最終値まで充電するよう
にしている。
した後はデータドライバ部からの電圧供給を遮断して
も、液晶容量への正確な充電が行われている点を考慮す
れば、問題は生じない。また一方で、本発明の第２の原
理によれば、データラインの充電を２つの期間に分けて
行い、第１番目の最初の期間では、複数の分割抵抗を通
った基準電圧ではなく、バッファアンプの直接出力によ
りデータラインを充電し、第２番目の後半の期間で、画
像データに基づく正規の電圧で最終値まで充電するよう
にしている。
【００５７】換言すれば、最初の期間では、後半の期間
に印加される電圧の値そのものか、またはそれに近い値
を選択して低出力抵抗であるバッファアンプの出力でも
って高速に充電し、後半の期間では、電圧の最終値との
差に相当する電圧のみを充電する。このようにすれば、
分割抵抗の抵抗値を大きくしても、必要とする期間内で
最終値まで充電することができるため、分割抵抗値を大
きく設定することにより低消費電力を実現することがで
きる。当然のことではあるが、前述の第１の原理と上記
の第２の原理とを組み合わせて駆動回路を構成すること
も可能であり、この場合には、本発明による低消費電力
化等の効果はさらに大きくなる。
に印加される電圧の値そのものか、またはそれに近い値
を選択して低出力抵抗であるバッファアンプの出力でも
って高速に充電し、後半の期間では、電圧の最終値との
差に相当する電圧のみを充電する。このようにすれば、
分割抵抗の抵抗値を大きくしても、必要とする期間内で
最終値まで充電することができるため、分割抵抗値を大
きく設定することにより低消費電力を実現することがで
きる。当然のことではあるが、前述の第１の原理と上記
の第２の原理とを組み合わせて駆動回路を構成すること
も可能であり、この場合には、本発明による低消費電力
化等の効果はさらに大きくなる。
【００５８】また一方で、本発明の第３の原理によれ
ば、分割抵抗の抵抗値が大きくても低出力抵抗でデータ
ラインを充電することができるように、分割抵抗の後に
バッファアンプを設けるようにしている。ＩＣ化された
データドライバ部の中にバッファアンプを設ける場合に
問題となることは、バッファアンプとして利用可能な電
源として、基準電源部から与えられるデータラインへ充
電する電圧の電源、または論理回路素子を動作させる電
源しかないことである。
ば、分割抵抗の抵抗値が大きくても低出力抵抗でデータ
ラインを充電することができるように、分割抵抗の後に
バッファアンプを設けるようにしている。ＩＣ化された
データドライバ部の中にバッファアンプを設ける場合に
問題となることは、バッファアンプとして利用可能な電
源として、基準電源部から与えられるデータラインへ充
電する電圧の電源、または論理回路素子を動作させる電
源しかないことである。
【００５９】この場合、すべての分割抵抗に対してバッ
ファアンプを設けることはできない。その理由として、
例えば５Ｖの電源電圧を使用した場合、バッファアンプ
の出力可能な電圧が、１．５〜３．５Ｖ程度になること
が挙げられる。したがって、本発明の第３の原理図で
は、必要とする基準電圧の内で、ＩＣ化されたデータド
ライバ部の中で作成可能な電圧のみに対してバッファア
ンプを使用し、それ以外は共通部の電源から基準電圧と
してデータドライバ部に与える方法を採用している。こ
のようにすると、分割抵抗の値を大きくすることができ
るので、低消費電力とすることができ、初期の目的を達
成することができる。当然のことではあるが、前述の第
１の原理と上記の第３の原理とを組み合わせて駆動回路
を構成することも可能であり、この場合には、本発明に
よる低消費電力化等の効果はさらに大きくなる。
ファアンプを設けることはできない。その理由として、
例えば５Ｖの電源電圧を使用した場合、バッファアンプ
の出力可能な電圧が、１．５〜３．５Ｖ程度になること
が挙げられる。したがって、本発明の第３の原理図で
は、必要とする基準電圧の内で、ＩＣ化されたデータド
ライバ部の中で作成可能な電圧のみに対してバッファア
ンプを使用し、それ以外は共通部の電源から基準電圧と
してデータドライバ部に与える方法を採用している。こ
のようにすると、分割抵抗の値を大きくすることができ
るので、低消費電力とすることができ、初期の目的を達
成することができる。当然のことではあるが、前述の第
１の原理と上記の第３の原理とを組み合わせて駆動回路
を構成することも可能であり、この場合には、本発明に
よる低消費電力化等の効果はさらに大きくなる。
【００６０】かくして、本発明では、第２のバスライン
に駆動電圧が書き込まれた後は、基準電圧選択手段９内
のセレクタ部等のスイッチをすべてオフとし、基準電圧
生成用の複数の分割抵抗に流れる定常電流を遮断するよ
うにしているので、この定常電流による回路内での消費
電力の節減が図れると共に、分割抵抗の抵抗値を比較的
小さくして第２のバスラインの液晶容量の充電の速度を
速くすることにより、特に多階調表示を行う場合に表示
品質の優れた液晶表示パネルを実現することが可能にな
る。
に駆動電圧が書き込まれた後は、基準電圧選択手段９内
のセレクタ部等のスイッチをすべてオフとし、基準電圧
生成用の複数の分割抵抗に流れる定常電流を遮断するよ
うにしているので、この定常電流による回路内での消費
電力の節減が図れると共に、分割抵抗の抵抗値を比較的
小さくして第２のバスラインの液晶容量の充電の速度を
速くすることにより、特に多階調表示を行う場合に表示
品質の優れた液晶表示パネルを実現することが可能にな
る。
【００６１】さらに、本発明では、第２のバスラインの
液晶容量の充電を２つの期間に分けて行い、最初の期間
で、後半の期間に印加される電圧の値そのものか、また
はそれに近い値を選択して低出力抵抗であるバッファア
ンプの出力でもって高速に充電するようにしているの
で、分割抵抗の抵抗値を大きくしても、駆動回路の低消
費電力化および液晶表示速度の高速化が図れる。
液晶容量の充電を２つの期間に分けて行い、最初の期間
で、後半の期間に印加される電圧の値そのものか、また
はそれに近い値を選択して低出力抵抗であるバッファア
ンプの出力でもって高速に充電するようにしているの
で、分割抵抗の抵抗値を大きくしても、駆動回路の低消
費電力化および液晶表示速度の高速化が図れる。
【００６２】さらにまた、本発明では、複数の分割抵抗
の後に集積化が容易なバッファアンプを設けることによ
って、分割抵抗の抵抗値が大きくても低出力抵抗でデー
タラインの液晶容量を充電するようにしているので、分
割抵抗の抵抗値をかなり大きくした場合でも、液晶表示
パネルの額縁部分の面積を小さく保ちつつ駆動回路の低
消費電力化および液晶表示速度の高速化が図れる。
の後に集積化が容易なバッファアンプを設けることによ
って、分割抵抗の抵抗値が大きくても低出力抵抗でデー
タラインの液晶容量を充電するようにしているので、分
割抵抗の抵抗値をかなり大きくした場合でも、液晶表示
パネルの額縁部分の面積を小さく保ちつつ駆動回路の低
消費電力化および液晶表示速度の高速化が図れる。
【００６３】
【実施例】以下添付図面（図５〜図３５）を用いて本発
明の好ましい実施例を詳細に説明する。図５および図６
は、本発明の第１実施例の構成を示す回路ブロック図
（その１およびその２）であり、図７および図８は、本
発明の第１実施例における基準電源部の第１例を示す回
路ブロック図（その１）である。図５および図６に示す
本発明の第１実施例は、図１の本発明の第１の原理に基
づく第１番目の実施例に相当する。
明の好ましい実施例を詳細に説明する。図５および図６
は、本発明の第１実施例の構成を示す回路ブロック図
（その１およびその２）であり、図７および図８は、本
発明の第１実施例における基準電源部の第１例を示す回
路ブロック図（その１）である。図５および図６に示す
本発明の第１実施例は、図１の本発明の第１の原理に基
づく第１番目の実施例に相当する。
【００６４】図５および図６においては、図１の制御回
路部４として、各種の制御信号（図１の制御信号Ｓｃ
ｔ、Ｓｃｓ、ＳｃｒおよびＳｃｙ）に基づき、後述のデ
ータドライバ部２０、およびスキャンドライバ３０を含
むすべての駆動回路の動作を制御する制御回路部４０Ａ
が設けられている。この制御回路部４０Ａの構成は、従
来技術の項で説明した制御回路部４００（図３６）の構
成と概ね同じである。
路部４として、各種の制御信号（図１の制御信号Ｓｃ
ｔ、Ｓｃｓ、ＳｃｒおよびＳｃｙ）に基づき、後述のデ
ータドライバ部２０、およびスキャンドライバ３０を含
むすべての駆動回路の動作を制御する制御回路部４０Ａ
が設けられている。この制御回路部４０Ａの構成は、従
来技術の項で説明した制御回路部４００（図３６）の構
成と概ね同じである。
【００６５】この制御回路部４０Ａには、画像データを
表示する際の走査の周期を示す水平同期信号ＨＳ、およ
び、データライン上で選択された画像データに対し書き
込み電圧を供給するための垂直同期信号ＶＳのような制
御信号が入力される。さらに、上記制御回路部４０Ａに
入力されるＤ１〜ＤＮは２進数の画像データを表し、Ｎ
は階調表示を行うためのビット数を表している。さらに
また、上記制御回路部４０Ａに入力されるＣＬＫは、画
像データと同期して与えられるクロック信号を表してい
る。このクロック信号により、画像データＤ１〜ＤＮの
書き込み用のタイミングが設定される。ただし、上記ク
ロック信号ＣＬＫは、水平同期信号ＨＳの周期を計測す
ることにより駆動回路の内部で生成することが可能であ
り、インタフェースとして本質的に必要とするものでは
ない。さらに、図５において、図１の原理図の表示デー
タ信号タイミング設定部２は、２１はシフトレジスタ２
１を含む。このシフトレジスタ２１では、１ライン毎の
画像データの表示開始を示すスタート信号Ｔ１、およ
び、レジスタ歩進用のクロックＣＫ１が、１ライン毎に
制御回路４０Ａから送出されたときに、第１のメモリ６
１〜６４からなる記憶部内に表示用のデータを順次書き
込むためのタイミング信号ＴＳ１〜ＴＳ４のような制御
信号が生成される。これらの第１のメモリ６１〜６４
は、それぞれＮビットの容量を持つメモリから構成され
ており、Ｎビットの並列形式の画像データＤＴ１〜ＤＴ
Ｎが第１のメモリ６１〜６４内にそれぞれ記憶される。
第２のメモリ７１〜７４からなる記憶部もまた、それぞ
れＮビットの容量をもつメモリから構成される。このよ
うな構成では、第１のメモリ６１〜６４に並列形式の画
像データが書き込まれた後、次のスキャンバスラインの
データが到来する前に、第１のメモリ６１〜６４に蓄積
されたデータが、書き込み制御信号Ｔ２により書き込ま
れる。
表示する際の走査の周期を示す水平同期信号ＨＳ、およ
び、データライン上で選択された画像データに対し書き
込み電圧を供給するための垂直同期信号ＶＳのような制
御信号が入力される。さらに、上記制御回路部４０Ａに
入力されるＤ１〜ＤＮは２進数の画像データを表し、Ｎ
は階調表示を行うためのビット数を表している。さらに
また、上記制御回路部４０Ａに入力されるＣＬＫは、画
像データと同期して与えられるクロック信号を表してい
る。このクロック信号により、画像データＤ１〜ＤＮの
書き込み用のタイミングが設定される。ただし、上記ク
ロック信号ＣＬＫは、水平同期信号ＨＳの周期を計測す
ることにより駆動回路の内部で生成することが可能であ
り、インタフェースとして本質的に必要とするものでは
ない。さらに、図５において、図１の原理図の表示デー
タ信号タイミング設定部２は、２１はシフトレジスタ２
１を含む。このシフトレジスタ２１では、１ライン毎の
画像データの表示開始を示すスタート信号Ｔ１、およ
び、レジスタ歩進用のクロックＣＫ１が、１ライン毎に
制御回路４０Ａから送出されたときに、第１のメモリ６
１〜６４からなる記憶部内に表示用のデータを順次書き
込むためのタイミング信号ＴＳ１〜ＴＳ４のような制御
信号が生成される。これらの第１のメモリ６１〜６４
は、それぞれＮビットの容量を持つメモリから構成され
ており、Ｎビットの並列形式の画像データＤＴ１〜ＤＴ
Ｎが第１のメモリ６１〜６４内にそれぞれ記憶される。
第２のメモリ７１〜７４からなる記憶部もまた、それぞ
れＮビットの容量をもつメモリから構成される。このよ
うな構成では、第１のメモリ６１〜６４に並列形式の画
像データが書き込まれた後、次のスキャンバスラインの
データが到来する前に、第１のメモリ６１〜６４に蓄積
されたデータが、書き込み制御信号Ｔ２により書き込ま
れる。
【００６６】さらに、図５において、第２のメモリ７１
〜７４の出力側には、基準電圧選択手段９（図１）とし
て機能するセレクタ９１〜９４が設けられている。これ
らのセレクタ９１〜９４は、第２のメモリ７１〜７４に
蓄積されたディジタル・データに対応するアナログ信号
を発生させるための一種のディジタル・アナログ変換回
路である。セレクタ９１〜９４と第２のメモリ７１〜７
４との間に設けられたデコーダ８１〜８４は、２進数で
与えられる画像データをデコードしてセレクタ９１〜９
４内の各一個のみのアナログスイッチをオンにするため
の信号を発生させる。このようにして、セレクタ９１〜
９４は、複数種（Ｍ種）の電圧のいずれか一つを選択し
てデータラインＸ１〜Ｘ４に出力する。Ｍ種の電圧と第
２のメモリ７１〜７４に蓄積されたＮビットのデータに
関していえば、これらのデータが２進数の場合はＭ＝２
N という関係となる。
〜７４の出力側には、基準電圧選択手段９（図１）とし
て機能するセレクタ９１〜９４が設けられている。これ
らのセレクタ９１〜９４は、第２のメモリ７１〜７４に
蓄積されたディジタル・データに対応するアナログ信号
を発生させるための一種のディジタル・アナログ変換回
路である。セレクタ９１〜９４と第２のメモリ７１〜７
４との間に設けられたデコーダ８１〜８４は、２進数で
与えられる画像データをデコードしてセレクタ９１〜９
４内の各一個のみのアナログスイッチをオンにするため
の信号を発生させる。このようにして、セレクタ９１〜
９４は、複数種（Ｍ種）の電圧のいずれか一つを選択し
てデータラインＸ１〜Ｘ４に出力する。Ｍ種の電圧と第
２のメモリ７１〜７４に蓄積されたＮビットのデータに
関していえば、これらのデータが２進数の場合はＭ＝２
N という関係となる。
【００６７】さらに、図５および図６においては、図１
の原理図の基準電圧選択制御手段７として、複数（ここ
では、４個）のスイッチ素子Ｓ１〜Ｓ４が、セレクタ９
１〜９４とデータラインＸ１〜Ｘ４との間に設けられて
いる。上記のシフトレジスタ２１、第１のメモリ６１〜
６４、第２のメモリ７１〜７４、デコーダ８１〜８４、
セレクタ９１〜９４およびスイッチ素子Ｓ１〜Ｓ４の部
分を含む回路全体は、データドライバ部２０としてＩＣ
化されることが好ましい。
の原理図の基準電圧選択制御手段７として、複数（ここ
では、４個）のスイッチ素子Ｓ１〜Ｓ４が、セレクタ９
１〜９４とデータラインＸ１〜Ｘ４との間に設けられて
いる。上記のシフトレジスタ２１、第１のメモリ６１〜
６４、第２のメモリ７１〜７４、デコーダ８１〜８４、
セレクタ９１〜９４およびスイッチ素子Ｓ１〜Ｓ４の部
分を含む回路全体は、データドライバ部２０としてＩＣ
化されることが好ましい。
【００６８】さらに、図５において、図１の原理図の基
準電圧生成手段５は、複数の分割抵抗（図８のＲＡ〜Ｒ
Ｅ）により、任意の供給電源（図８のＶＲ）から複数の
第１の基準電圧を作り出す基準電源部５０Ａと、この基
準電源部５０Ａから出力される第１の基準電圧に基づ
き、複数の分割抵抗（図８のＲ１〜Ｒ８）により分圧す
ることによって複数種の基準電圧を最終的に生成してセ
レクタ９１〜９４に送出する抵抗分割回路部５１とを有
している。図１の原理図の電源供給制御手段６は、好ま
しくは、スイッチ素子から構成されており、基準電源部
５０Ａ内に組み込むことが可能である。
準電圧生成手段５は、複数の分割抵抗（図８のＲＡ〜Ｒ
Ｅ）により、任意の供給電源（図８のＶＲ）から複数の
第１の基準電圧を作り出す基準電源部５０Ａと、この基
準電源部５０Ａから出力される第１の基準電圧に基づ
き、複数の分割抵抗（図８のＲ１〜Ｒ８）により分圧す
ることによって複数種の基準電圧を最終的に生成してセ
レクタ９１〜９４に送出する抵抗分割回路部５１とを有
している。図１の原理図の電源供給制御手段６は、好ま
しくは、スイッチ素子から構成されており、基準電源部
５０Ａ内に組み込むことが可能である。
【００６９】上記のシフトレジスタ２１、第１のメモリ
６１〜６４、第２のメモリ７１〜７４、デコーダ８１〜
８４、セレクタ９１〜９４、および抵抗分割回路部５１
の部分を含む回路全体は、データドライバ部２０として
ＩＣ化されることが好ましい。さらに、図６において、
図１の原理図のスキャンバスライン駆動部３として、従
来のスキャンドライバ部（図３７）の同じ構成のスキャ
ンドライバ部３０を設けている。このスキャンドライバ
部３０は、スタート信号Ｔ３により動作を開始しクロッ
クＣＫ２により歩進するシフトレジスタ３１と、このシ
フトレジスタ３１の出力信号をスキャンバスラインＹ１
〜Ｙ４にそれぞれ送出する複数のドライバユニットＤＶ
１〜ＤＶ４とにより構成される。上記のスキャンドライ
バ部３０は、前述の図３７のスキャンドライバ部と同様
の構成を有しているので、ここでは、その詳細な説明を
省略することとする。
６１〜６４、第２のメモリ７１〜７４、デコーダ８１〜
８４、セレクタ９１〜９４、および抵抗分割回路部５１
の部分を含む回路全体は、データドライバ部２０として
ＩＣ化されることが好ましい。さらに、図６において、
図１の原理図のスキャンバスライン駆動部３として、従
来のスキャンドライバ部（図３７）の同じ構成のスキャ
ンドライバ部３０を設けている。このスキャンドライバ
部３０は、スタート信号Ｔ３により動作を開始しクロッ
クＣＫ２により歩進するシフトレジスタ３１と、このシ
フトレジスタ３１の出力信号をスキャンバスラインＹ１
〜Ｙ４にそれぞれ送出する複数のドライバユニットＤＶ
１〜ＤＶ４とにより構成される。上記のスキャンドライ
バ部３０は、前述の図３７のスキャンドライバ部と同様
の構成を有しているので、ここでは、その詳細な説明を
省略することとする。
【００７０】図７および図８に示すように、基準電源部
５０Ａの第１例を含む第１実施例の主要部においては、
図１の原理図の供給電源制御手段６の具体例が、基準電
源部５０Ａ内のスイッチ素子ＳＡ（図８）に対応する。
図７の基準電源部５０Ａが、前述の図３９の基準電源部
５００と異なる点は、上記のスイッチ素子ＳＡが付設さ
れていることである。さらに、図７のデータドライバ部
２０内で基準電圧選択制御手段７として機能するスイッ
チ素子Ｓ１〜Ｓ４は、制御回路４０Ａからの制御信号の
一つであるタイミング信号Ｔ５により制御され、基準電
源部５０Ａ内のスイッチ素子ＳＡは、別の制御信号であ
るタイミング信号Ｔ４により制御される。
５０Ａの第１例を含む第１実施例の主要部においては、
図１の原理図の供給電源制御手段６の具体例が、基準電
源部５０Ａ内のスイッチ素子ＳＡ（図８）に対応する。
図７の基準電源部５０Ａが、前述の図３９の基準電源部
５００と異なる点は、上記のスイッチ素子ＳＡが付設さ
れていることである。さらに、図７のデータドライバ部
２０内で基準電圧選択制御手段７として機能するスイッ
チ素子Ｓ１〜Ｓ４は、制御回路４０Ａからの制御信号の
一つであるタイミング信号Ｔ５により制御され、基準電
源部５０Ａ内のスイッチ素子ＳＡは、別の制御信号であ
るタイミング信号Ｔ４により制御される。
【００７１】なお、図７におけるデコーダ８１およびセ
レクタ９１と、図８における抵抗分割回路部５１の構成
は、それぞれ、前述の図３８のデコーダ８１０およびセ
レクタ９１０と、前述の図３９の抵抗分割回路部５１０
の構成と実質的に同じなので、それらの詳細な説明を省
略することとする。上記のタイミング信号とデータライ
ン上の電圧波形の時間変化との関係は、図１２および図
１３のタイミングチャートに示されている。図１３に示
すように、タイミング信号Ｔ４が“Ｌ（Low ）”（オフ
の状態）になっている期間ＴＡ′の間は、抵抗分割回路
部５１内の分割抵抗にて電力消費が生じないため、消費
電力の軽減を図ることが可能になる。この場合、タイミ
ング信号Ｔ４は、液晶表示装置毎に表示が劣化しない範
囲で最短の値を調整できる手段を設けるような使い方が
できる。例えば、フルカラー表示の場合は、表示品質を
高めるためにタイミング信号Ｔ４を長くすることが必要
であるが、用途によって４０９６色の表示でよい場合は
データライン上の液晶容量の充電が充分でなくても実用
上支障がないため、タイミング信号Ｔ４が“Ｈ（Hig
h）”の時間を短くすることができる。この結果、ノー
ト型パーソナルコンピュータを使用する際に重要な電池
の使用可能時間を延長することが可能になる。具体的に
は、ユーザが、タイミング信号Ｔ４の持続期間を外部か
ら設定できる手段を持てばよい。
レクタ９１と、図８における抵抗分割回路部５１の構成
は、それぞれ、前述の図３８のデコーダ８１０およびセ
レクタ９１０と、前述の図３９の抵抗分割回路部５１０
の構成と実質的に同じなので、それらの詳細な説明を省
略することとする。上記のタイミング信号とデータライ
ン上の電圧波形の時間変化との関係は、図１２および図
１３のタイミングチャートに示されている。図１３に示
すように、タイミング信号Ｔ４が“Ｌ（Low ）”（オフ
の状態）になっている期間ＴＡ′の間は、抵抗分割回路
部５１内の分割抵抗にて電力消費が生じないため、消費
電力の軽減を図ることが可能になる。この場合、タイミ
ング信号Ｔ４は、液晶表示装置毎に表示が劣化しない範
囲で最短の値を調整できる手段を設けるような使い方が
できる。例えば、フルカラー表示の場合は、表示品質を
高めるためにタイミング信号Ｔ４を長くすることが必要
であるが、用途によって４０９６色の表示でよい場合は
データライン上の液晶容量の充電が充分でなくても実用
上支障がないため、タイミング信号Ｔ４が“Ｈ（Hig
h）”の時間を短くすることができる。この結果、ノー
ト型パーソナルコンピュータを使用する際に重要な電池
の使用可能時間を延長することが可能になる。具体的に
は、ユーザが、タイミング信号Ｔ４の持続期間を外部か
ら設定できる手段を持てばよい。
【００７２】さらに、図１２および図１３のタイミング
チャートにおいては、まず、クロック信号ＣＬＫおよび
スタート信号Ｔ１に基づき、２進数の表示データＤ１〜
ＤＮが、第１のメモリ６１〜６４に蓄積される。次に、
第１のメモリ６１〜６４から読み出された表示データ
が、書き込み制御信号Ｔ２に基づき、第２のメモリ７１
〜７１に書き込まれる。さらに、タイミング信号Ｔ４に
基づき、第２のメモリ７１〜７１から読み出された表示
データが、デコーダ８１〜８４によりデコードされ、ア
ナログの表示データ信号としてセレクタ９１〜９４に入
力される。その後、データラインの液晶容量の充電が完
了し同データライン上の電圧がほぼ一定の値になった時
点で、タイミング信号Ｔ５に基づき、スイッチ素子Ｓ１
〜Ｓ４をオフにする。すなわち、タイミング信号Ｔ４が
“Ｌ”になっている期間ＴＡ′では、タイミング信号Ｔ
５も“Ｌ”になっているので、余分な消費電力は生じな
い。
チャートにおいては、まず、クロック信号ＣＬＫおよび
スタート信号Ｔ１に基づき、２進数の表示データＤ１〜
ＤＮが、第１のメモリ６１〜６４に蓄積される。次に、
第１のメモリ６１〜６４から読み出された表示データ
が、書き込み制御信号Ｔ２に基づき、第２のメモリ７１
〜７１に書き込まれる。さらに、タイミング信号Ｔ４に
基づき、第２のメモリ７１〜７１から読み出された表示
データが、デコーダ８１〜８４によりデコードされ、ア
ナログの表示データ信号としてセレクタ９１〜９４に入
力される。その後、データラインの液晶容量の充電が完
了し同データライン上の電圧がほぼ一定の値になった時
点で、タイミング信号Ｔ５に基づき、スイッチ素子Ｓ１
〜Ｓ４をオフにする。すなわち、タイミング信号Ｔ４が
“Ｌ”になっている期間ＴＡ′では、タイミング信号Ｔ
５も“Ｌ”になっているので、余分な消費電力は生じな
い。
【００７３】図９は、本発明の第１実施例における基準
電源部の第２例を示す回路ブロック図である。図９に示
す基準電源部５０Ｂの例は、基準電源部内のバッファア
ンプ（ドライバユニット）Ａ１〜Ａ５と分割抵抗Ｒ１〜
Ｒ８との間に複数のアナログスイッチＳＡＡ〜ＳＡＥを
設けて、図８のスイッチ素子ＳＡと同等の機能を実現す
るものである。ここに示すアナログスイッチＳＡＡ〜Ｓ
ＡＥは、抵抗分割回路部５１に流入する定常電流に与え
る影響を少なくするために、オン状態のときのオン抵抗
を小さくする必要がある。このようなオン抵抗を小さな
アナログスイッチを実現するために、ＶＭＯＳ（Vertic
al Metal Oxide Semiconductor）とよばれる電力制御用
の素子が、低価格で広く利用可能な状況にある。
電源部の第２例を示す回路ブロック図である。図９に示
す基準電源部５０Ｂの例は、基準電源部内のバッファア
ンプ（ドライバユニット）Ａ１〜Ａ５と分割抵抗Ｒ１〜
Ｒ８との間に複数のアナログスイッチＳＡＡ〜ＳＡＥを
設けて、図８のスイッチ素子ＳＡと同等の機能を実現す
るものである。ここに示すアナログスイッチＳＡＡ〜Ｓ
ＡＥは、抵抗分割回路部５１に流入する定常電流に与え
る影響を少なくするために、オン状態のときのオン抵抗
を小さくする必要がある。このようなオン抵抗を小さな
アナログスイッチを実現するために、ＶＭＯＳ（Vertic
al Metal Oxide Semiconductor）とよばれる電力制御用
の素子が、低価格で広く利用可能な状況にある。
【００７４】図１０は、本発明の第１実施例における基
準電源部の第３例を示す回路ブロック図である。図１０
の基準電源部５０Ｃの例では、図８のスイッチ素子ＳＡ
と同等の機能を有するスイッチ素子ＳＢが、供給電源Ｖ
Ｒのアース端子側に接続されている。上記スイッチ素子
ＳＢは、制御回路部からのタイミング信号Ｔ４に基づい
て供給電源ＶＲから複数の分割抵抗へ電圧を供給するか
否かを制御するようになっている。
準電源部の第３例を示す回路ブロック図である。図１０
の基準電源部５０Ｃの例では、図８のスイッチ素子ＳＡ
と同等の機能を有するスイッチ素子ＳＢが、供給電源Ｖ
Ｒのアース端子側に接続されている。上記スイッチ素子
ＳＢは、制御回路部からのタイミング信号Ｔ４に基づい
て供給電源ＶＲから複数の分割抵抗へ電圧を供給するか
否かを制御するようになっている。
【００７５】図１１は、本発明の第１実施例における基
準電源部の第４例を示す回路ブロック図である。図１１
の基準電源部５０Ｄの例では、図８のスイッチ素子ＳＡ
と同等の機能を有するスイッチ素子ＳＣが、供給電源Ｖ
Ｒのアース端子側に接続されている。さらに、制御回路
部からのタイミング信号Ｔ４は、バッファ素子５０−１
を介して分割抵抗ＲＡ〜ＲＥに供給されるので、タイミ
ング信号Ｔ４にノイズが含まれていてもバッファ素子５
０−１により整形されるので、上記ノイズがデータライ
ンに侵入するのを防止することができる。
準電源部の第４例を示す回路ブロック図である。図１１
の基準電源部５０Ｄの例では、図８のスイッチ素子ＳＡ
と同等の機能を有するスイッチ素子ＳＣが、供給電源Ｖ
Ｒのアース端子側に接続されている。さらに、制御回路
部からのタイミング信号Ｔ４は、バッファ素子５０−１
を介して分割抵抗ＲＡ〜ＲＥに供給されるので、タイミ
ング信号Ｔ４にノイズが含まれていてもバッファ素子５
０−１により整形されるので、上記ノイズがデータライ
ンに侵入するのを防止することができる。
【００７６】図１４および図１５は、本発明の第２実施
例の構成を示す回路ブロック図であり、図１６および図
１７は、本発明の第２実施例の主要部を示す回路ブロッ
ク図である。図１４および図１５に示す本発明の第２実
施例は、図２の本発明の第１の原理の変形例に基づく実
施例に相当する。図１４および図１５の液晶表示装置の
駆動回路の構成は、前述の図５および図６の第１実施例
の構成と概ね同じであるが、図５および図６に示した直
列のアナログスイッチからなるスイッチ素子Ｓ１〜Ｓ４
と同等の機能をデコーダ８１Ａ〜８４Ａに持たせている
点が異なる。
例の構成を示す回路ブロック図であり、図１６および図
１７は、本発明の第２実施例の主要部を示す回路ブロッ
ク図である。図１４および図１５に示す本発明の第２実
施例は、図２の本発明の第１の原理の変形例に基づく実
施例に相当する。図１４および図１５の液晶表示装置の
駆動回路の構成は、前述の図５および図６の第１実施例
の構成と概ね同じであるが、図５および図６に示した直
列のアナログスイッチからなるスイッチ素子Ｓ１〜Ｓ４
と同等の機能をデコーダ８１Ａ〜８４Ａに持たせている
点が異なる。
【００７７】すなわち、この場合、複数のデコーダ８１
Ａ〜８４Ａは、制御回路部４０Ａからのタイミング信号
Ｔ５に基づいてセレクタ９１〜９４から第２のバスライ
ンへ基準電圧を供給するか否かを制御する機能を有して
いる。このような回路構成により、ＩＣ化されたデータ
ドライバ部２０内の回路素子の節減を図るようにしてい
る。
Ａ〜８４Ａは、制御回路部４０Ａからのタイミング信号
Ｔ５に基づいてセレクタ９１〜９４から第２のバスライ
ンへ基準電圧を供給するか否かを制御する機能を有して
いる。このような回路構成により、ＩＣ化されたデータ
ドライバ部２０内の回路素子の節減を図るようにしてい
る。
【００７８】データドライバ部２０Ａ内のデコーダ８１
Ａ〜８４Ａ以外の構成要素、基準電源部５０Ａ、および
スキャンドライバ部３０は、前述の図５および図６の第
１実施例の場合と同様の構成を有しているので、ここで
は、その詳細な説明は省略することとする。図１６およ
び図１７には、本発明の第２実施例の主要部として、デ
コーダ８１Ａ、セレクタ９１、基準電源部５０Ａおよび
抵抗分割回路部５１が示されている。本発明の第２実施
例では、制御回路４０Ａからのタイミング信号Ｔ５によ
ってセレクタ９１〜９４内のすべてのスイッチをオフに
する機能を持たせる。具体的には、デコーダ８１Ａ内に
ゲート回路素子（ＮＯＲ素子）ＧＡ、ＧＢを新たに組み
入れることにより、タイミング信号Ｔ５によりデコーダ
８１Ａのデコード出力を停止させることである。
Ａ〜８４Ａ以外の構成要素、基準電源部５０Ａ、および
スキャンドライバ部３０は、前述の図５および図６の第
１実施例の場合と同様の構成を有しているので、ここで
は、その詳細な説明は省略することとする。図１６およ
び図１７には、本発明の第２実施例の主要部として、デ
コーダ８１Ａ、セレクタ９１、基準電源部５０Ａおよび
抵抗分割回路部５１が示されている。本発明の第２実施
例では、制御回路４０Ａからのタイミング信号Ｔ５によ
ってセレクタ９１〜９４内のすべてのスイッチをオフに
する機能を持たせる。具体的には、デコーダ８１Ａ内に
ゲート回路素子（ＮＯＲ素子）ＧＡ、ＧＢを新たに組み
入れることにより、タイミング信号Ｔ５によりデコーダ
８１Ａのデコード出力を停止させることである。
【００７９】さらに詳しく説明すると、デコータ８１Ａ
は、２進数の画像データＤ１〜Ｄ３が入力される３個の
ＮＯＴ素子８５Ａ−１〜８５Ａ−３と、これらのＮＯＴ
素子８５Ａ−１〜８５Ａ−３から出力される画像データ
をデコードする４個のＡＮＤ素子８６Ａ−１〜８６Ａ−
４と、これらのＡＮＤ素子８６Ａ−１〜８６Ａ−４の出
力側に接続され、セレクタ９１の８個のアナログスイッ
チの一つをオンにするための制御信号を生成するＮＯＲ
素子８７Ａ−１〜８７Ａ−８と、タイミング信号Ｔ５に
よりデコーダ８１Ａのデコード出力を停止させるゲート
回路素子ＧＡ、ＧＢとを有している。
は、２進数の画像データＤ１〜Ｄ３が入力される３個の
ＮＯＴ素子８５Ａ−１〜８５Ａ−３と、これらのＮＯＴ
素子８５Ａ−１〜８５Ａ−３から出力される画像データ
をデコードする４個のＡＮＤ素子８６Ａ−１〜８６Ａ−
４と、これらのＡＮＤ素子８６Ａ−１〜８６Ａ−４の出
力側に接続され、セレクタ９１の８個のアナログスイッ
チの一つをオンにするための制御信号を生成するＮＯＲ
素子８７Ａ−１〜８７Ａ−８と、タイミング信号Ｔ５に
よりデコーダ８１Ａのデコード出力を停止させるゲート
回路素子ＧＡ、ＧＢとを有している。
【００８０】さらに、基準電源部５０Ａは、前述の第１
実施例の場合と同じように、一つの供給電源ＶＲと、こ
の供給電源ＶＲを分圧して５種の第１の基準電圧を作り
出すための５個の分割抵抗ＲＡ〜ＲＥと、これらの分割
抵抗ＲＡ〜ＲＥからの基準電圧を抵抗分割回路部５１に
送出するバッファアンプ（ドライバユニット）ＡＰ１〜
ＡＰ５とを有している。
実施例の場合と同じように、一つの供給電源ＶＲと、こ
の供給電源ＶＲを分圧して５種の第１の基準電圧を作り
出すための５個の分割抵抗ＲＡ〜ＲＥと、これらの分割
抵抗ＲＡ〜ＲＥからの基準電圧を抵抗分割回路部５１に
送出するバッファアンプ（ドライバユニット）ＡＰ１〜
ＡＰ５とを有している。
【００８１】抵抗分割回路部５１もまた、前述の第１実
施例の場合と同じように、バッファアンプＡＰ１〜ＡＰ
５からの５種の第１の基準電圧をさらに分圧して８種の
第２の基準電圧Ｖ１〜Ｖ８を生成するための８個の分割
抵抗Ｒ１〜Ｒ８を有している。上記の第２実施例による
駆動回路が、図６および図７に示した第１実施例に比べ
て有利な点は、直列のアナログスイッチＳ１〜Ｓ４を無
くしたことにより、データラインを充電する時定数にア
ナログスイッチＳ１〜Ｓ４のオン抵抗の影響が加わらな
いことである。
施例の場合と同じように、バッファアンプＡＰ１〜ＡＰ
５からの５種の第１の基準電圧をさらに分圧して８種の
第２の基準電圧Ｖ１〜Ｖ８を生成するための８個の分割
抵抗Ｒ１〜Ｒ８を有している。上記の第２実施例による
駆動回路が、図６および図７に示した第１実施例に比べ
て有利な点は、直列のアナログスイッチＳ１〜Ｓ４を無
くしたことにより、データラインを充電する時定数にア
ナログスイッチＳ１〜Ｓ４のオン抵抗の影響が加わらな
いことである。
【００８２】図１８および図１９は、本発明の第３実施
例の構成を示す回路ブロック図（その１およびその２）
であり、図２０および図２１は、本発明の第３実施例の
主要部を示す回路ブロック図（その１およびその２）で
ある。さらに詳しく説明すると、上記複数のデコーダ８
１Ｃ〜８４Ｃは、制御回路部４０Ｂからのタイミング信
号Ｔ５に基づいてセレクタ９１〜９４から第２のバスラ
インへ基準電圧を供給するか否かを制御する機能を有し
ており、上記複数のデコーダ８１Ｃ〜８４Ｃから表示デ
ータ信号が出力された時点で、制御回路部４０Ｂからの
制御信号に基づいて第２のメモリ７１Ａ〜７４Ａがリセ
ットされるようになっている。
例の構成を示す回路ブロック図（その１およびその２）
であり、図２０および図２１は、本発明の第３実施例の
主要部を示す回路ブロック図（その１およびその２）で
ある。さらに詳しく説明すると、上記複数のデコーダ８
１Ｃ〜８４Ｃは、制御回路部４０Ｂからのタイミング信
号Ｔ５に基づいてセレクタ９１〜９４から第２のバスラ
インへ基準電圧を供給するか否かを制御する機能を有し
ており、上記複数のデコーダ８１Ｃ〜８４Ｃから表示デ
ータ信号が出力された時点で、制御回路部４０Ｂからの
制御信号に基づいて第２のメモリ７１Ａ〜７４Ａがリセ
ットされるようになっている。
【００８３】換言すれば、本発明の第３実施例は、図１
４および図１５に示した第２の実施例と同等の基準電圧
制御機能を、少し異なった方法で実現させるものであ
る。具体的には、制御回路４０Ｂからのタイミング信号
に基づいて第２のメモリ７１Ａ〜７４Ａの値をリセット
し、デコーダの出力がセレクタ部内の特定のスイッチを
オンとするようなデコーダ出力が生成された時点でデコ
ーダにタイミング信号Ｔ５を作用させて、その選択も無
しとすることである。
４および図１５に示した第２の実施例と同等の基準電圧
制御機能を、少し異なった方法で実現させるものであ
る。具体的には、制御回路４０Ｂからのタイミング信号
に基づいて第２のメモリ７１Ａ〜７４Ａの値をリセット
し、デコーダの出力がセレクタ部内の特定のスイッチを
オンとするようなデコーダ出力が生成された時点でデコ
ーダにタイミング信号Ｔ５を作用させて、その選択も無
しとすることである。
【００８４】図２０および図２１には、本発明の第２実
施例の主要部として、デコーダ８１Ｃ、セレクタ９１、
基準電源部５０Ａおよび抵抗分割回路部５１が示されて
いる。本発明の第３実施例では、制御回路４０Ｂからの
タイミング信号Ｔ５によってセレクタ９１〜９４内のす
べてのスイッチをオフにする機能を持たせる。具体的に
は、デコーダ８１Ｃ内にゲート回路素子（ＯＲ素子）Ｇ
Ｃを新たに組み入れることにより、タイミング信号Ｔ５
によりデコーダ８１Ｃのデコード出力を停止させるよう
な構成になっている。
施例の主要部として、デコーダ８１Ｃ、セレクタ９１、
基準電源部５０Ａおよび抵抗分割回路部５１が示されて
いる。本発明の第３実施例では、制御回路４０Ｂからの
タイミング信号Ｔ５によってセレクタ９１〜９４内のす
べてのスイッチをオフにする機能を持たせる。具体的に
は、デコーダ８１Ｃ内にゲート回路素子（ＯＲ素子）Ｇ
Ｃを新たに組み入れることにより、タイミング信号Ｔ５
によりデコーダ８１Ｃのデコード出力を停止させるよう
な構成になっている。
【００８５】さらに詳しく説明すると、デコータ８１Ｃ
は、２進数の画像データＤ１〜Ｄ３が入力される３個の
ＮＯＴ素子８５Ｃ−１〜８５Ｃ−３と、これらのＮＯＴ
素子８５Ｃ−１〜８５Ｃ−３から出力される画像データ
をデコードする４個のＡＮＤ素子８６Ｃ−１〜８６Ｃ−
４と、これらのＡＮＤ素子８６Ｃ−１〜８６Ｃ−４の出
力側に接続され、セレクタ９１の８個のアナログスイッ
チの一つをオンにするための制御信号を生成するＮＯＲ
素子８７Ｃ−１〜８７Ｃ−８と、タイミング信号Ｔ５に
よりデコーダ８１Ｃのデコード出力を停止させると共
に、タイミング信号（制御信号の一つ）Ｔ６により第２
のメモリ７１Ａ〜７４Ａをリセットするゲート回路素子
ＧＣとを有している。
は、２進数の画像データＤ１〜Ｄ３が入力される３個の
ＮＯＴ素子８５Ｃ−１〜８５Ｃ−３と、これらのＮＯＴ
素子８５Ｃ−１〜８５Ｃ−３から出力される画像データ
をデコードする４個のＡＮＤ素子８６Ｃ−１〜８６Ｃ−
４と、これらのＡＮＤ素子８６Ｃ−１〜８６Ｃ−４の出
力側に接続され、セレクタ９１の８個のアナログスイッ
チの一つをオンにするための制御信号を生成するＮＯＲ
素子８７Ｃ−１〜８７Ｃ−８と、タイミング信号Ｔ５に
よりデコーダ８１Ｃのデコード出力を停止させると共
に、タイミング信号（制御信号の一つ）Ｔ６により第２
のメモリ７１Ａ〜７４Ａをリセットするゲート回路素子
ＧＣとを有している。
【００８６】上記の第３実施例による駆動回路が、図１
４および図１５に示した第２実施例に比べて有利な点
は、複数のデコーダからなるデコーダ回路の構成が簡単
になることである。その代わりに、デコーダ用の第２の
メモリ７１Ａ〜７４Ａにリセット機能を持たせることが
必要となる。図２３および図２４は、本発明の第４実施
例の構成を示す回路ブロック図（その１およびその２）
であり、図２５および図２６は、本発明の第４実施例の
主要部の第１例を示す回路ブロック図（その１およびそ
の２）である。図２３および図２４に示す本発明の第４
実施例は、図２２（「発明を解決するための手段」の項
で説明済み）の本発明の第２の原理に基づく実施例に相
当する。
４および図１５に示した第２実施例に比べて有利な点
は、複数のデコーダからなるデコーダ回路の構成が簡単
になることである。その代わりに、デコーダ用の第２の
メモリ７１Ａ〜７４Ａにリセット機能を持たせることが
必要となる。図２３および図２４は、本発明の第４実施
例の構成を示す回路ブロック図（その１およびその２）
であり、図２５および図２６は、本発明の第４実施例の
主要部の第１例を示す回路ブロック図（その１およびそ
の２）である。図２３および図２４に示す本発明の第４
実施例は、図２２（「発明を解決するための手段」の項
で説明済み）の本発明の第２の原理に基づく実施例に相
当する。
【００８７】図２３においては、図２２の第２の原理の
制御回路部４Ａとして、各種の制御信号に基づき、デー
タドライバ部２０Ｃ、およびスキャンドライバ３０を含
むすべての駆動回路の動作を制御する制御回路部４０Ｃ
が設けられている。この制御回路部４０Ｃの構成は、従
来技術の項で説明した制御回路部４００（図３６）の構
成と概ね同じである。
制御回路部４Ａとして、各種の制御信号に基づき、デー
タドライバ部２０Ｃ、およびスキャンドライバ３０を含
むすべての駆動回路の動作を制御する制御回路部４０Ｃ
が設けられている。この制御回路部４０Ｃの構成は、従
来技術の項で説明した制御回路部４００（図３６）の構
成と概ね同じである。
【００８８】この制御回路部４０Ｃには、画像データを
表示する際の走査の周期を示す水平同期信号ＨＳ、およ
び、データライン上で選択された画像データに対し書き
込み電圧を供給するための垂直同期信号ＶＳが入力され
る。さらに、上記制御回路部４０Ｃに入力されるＤ１〜
ＤＮは２進数の画像データを表し、Ｎは階調表示を行う
ためのビット数を表している。さらにまた、上記制御回
路部４０Ｃに入力されるＣＬＫは、画像データと同期し
て与えられるクロック信号を表している。このクロック
信号により、画像データＤ１〜ＤＮの書き込み用のタイ
ミングが設定される。
表示する際の走査の周期を示す水平同期信号ＨＳ、およ
び、データライン上で選択された画像データに対し書き
込み電圧を供給するための垂直同期信号ＶＳが入力され
る。さらに、上記制御回路部４０Ｃに入力されるＤ１〜
ＤＮは２進数の画像データを表し、Ｎは階調表示を行う
ためのビット数を表している。さらにまた、上記制御回
路部４０Ｃに入力されるＣＬＫは、画像データと同期し
て与えられるクロック信号を表している。このクロック
信号により、画像データＤ１〜ＤＮの書き込み用のタイ
ミングが設定される。
【００８９】さらに、図２３においては、図２２の第２
の原理のデコーダ部２４として、制御回路部４０Ｃから
の制御信号の一つであるタイミング信号Ｔ７に基づき、
上記制御回路部４０Ｃから送出される表示データを、デ
ータラインの各々に対応する表示データ信号に変換して
セレクタ９１〜９４に供給する複数のデコーダ８１Ｄ〜
８４Ｄが、データドライバ部２０Ｃ内に設けられてい
る。データバスラインの充電の最初の期間では、制御回
路部４０Ｃからのタイミング信号Ｔ７によってデコーダ
８１Ｄ〜８４Ｄからセレクタ９１〜９４への表示データ
信号の供給を抑止し、後半の期間では、上記デコーダ８
１Ｄ〜８４Ｄからセレクタ部９１〜９４への表示データ
信号の供給を可能にするように制御回路部４０Ｃが動作
する。
の原理のデコーダ部２４として、制御回路部４０Ｃから
の制御信号の一つであるタイミング信号Ｔ７に基づき、
上記制御回路部４０Ｃから送出される表示データを、デ
ータラインの各々に対応する表示データ信号に変換して
セレクタ９１〜９４に供給する複数のデコーダ８１Ｄ〜
８４Ｄが、データドライバ部２０Ｃ内に設けられてい
る。データバスラインの充電の最初の期間では、制御回
路部４０Ｃからのタイミング信号Ｔ７によってデコーダ
８１Ｄ〜８４Ｄからセレクタ９１〜９４への表示データ
信号の供給を抑止し、後半の期間では、上記デコーダ８
１Ｄ〜８４Ｄからセレクタ部９１〜９４への表示データ
信号の供給を可能にするように制御回路部４０Ｃが動作
する。
【００９０】さらに、図２３において、データドライバ
部２０Ｃ内のデコーダ８１Ｄ〜８４Ｄの部分は、前述の
第１実施例（図５）のデータドライバ部２０と同じ構成
を有する。さらに詳しく説明すると、データドライバ部
２０Ｃはシフトレジスタ２１を含む。このシフトレジス
タ２１では、１ライン毎の画像データの表示開始を示す
スタート信号Ｔ１、および、レジスタ歩進用のクロック
ＣＫ１が、１ライン毎に制御回路４０Ｃから送出された
ときに、第１のメモリ６１〜６４からなる記憶部内に表
示用のデータを順次書き込むためのタイミング信号ＴＳ
１〜ＴＳ４が生成される。これらの第１のメモリ６１〜
６４は、それぞれＮビットの容量を持つメモリから構成
されており、Ｎビットの並列形式の画像データＤＴ１〜
ＤＴＮが第１のメモリ６１〜６４内にそれぞれ記憶され
る。第２のメモリ７１〜７４からなる記憶部もまた、そ
れぞれＮビットの容量をもつメモリから構成される。こ
のような構成では、第１のメモリ６１〜６４に並列形式
の画像データが書き込まれた後、次のスキャンバスライ
ンのデータが到来する前に、第１のメモリ６１〜６４に
蓄積されたデータが、書き込み制御信号Ｔ２により書き
込まれる。
部２０Ｃ内のデコーダ８１Ｄ〜８４Ｄの部分は、前述の
第１実施例（図５）のデータドライバ部２０と同じ構成
を有する。さらに詳しく説明すると、データドライバ部
２０Ｃはシフトレジスタ２１を含む。このシフトレジス
タ２１では、１ライン毎の画像データの表示開始を示す
スタート信号Ｔ１、および、レジスタ歩進用のクロック
ＣＫ１が、１ライン毎に制御回路４０Ｃから送出された
ときに、第１のメモリ６１〜６４からなる記憶部内に表
示用のデータを順次書き込むためのタイミング信号ＴＳ
１〜ＴＳ４が生成される。これらの第１のメモリ６１〜
６４は、それぞれＮビットの容量を持つメモリから構成
されており、Ｎビットの並列形式の画像データＤＴ１〜
ＤＴＮが第１のメモリ６１〜６４内にそれぞれ記憶され
る。第２のメモリ７１〜７４からなる記憶部もまた、そ
れぞれＮビットの容量をもつメモリから構成される。こ
のような構成では、第１のメモリ６１〜６４に並列形式
の画像データが書き込まれた後、次のスキャンバスライ
ンのデータが到来する前に、第１のメモリ６１〜６４に
蓄積されたデータが、書き込み制御信号Ｔ２により書き
込まれる。
【００９１】さらに、図２３におけるセレクタ９１〜９
４は、図２２の第２の原理のセレクタ部２６の機能を有
している。これらのセレクタ９１〜９４は、第２のメモ
リ７１〜７４に蓄積されたディジタル・データに対応す
るアナログ信号を発生させるための一種のディジタル・
アナログ変換回路である。さらに、図２３において、図
２２の第２の原理図の基準電圧作成回路部５２およびバ
ッファアンプ部５３として、複数の分割抵抗（図２６の
ＲＡ〜ＲＥ）により、任意の供給電源（図２６のＶＲ）
から複数の第１の基準電圧を作り出す基準電源部５６が
設けられている。さらに、図２２の第２の原理図の抵抗
分割回路手段５４として、上記基準電源部５６から出力
される第１の基準電圧に基づき、複数の分割抵抗（図２
６のＲ１〜Ｒ８）により分圧することによって複数種の
基準電圧を最終的に生成してセレクタ９１〜９４に送出
する抵抗分割回路部５８が設けられている。
４は、図２２の第２の原理のセレクタ部２６の機能を有
している。これらのセレクタ９１〜９４は、第２のメモ
リ７１〜７４に蓄積されたディジタル・データに対応す
るアナログ信号を発生させるための一種のディジタル・
アナログ変換回路である。さらに、図２３において、図
２２の第２の原理図の基準電圧作成回路部５２およびバ
ッファアンプ部５３として、複数の分割抵抗（図２６の
ＲＡ〜ＲＥ）により、任意の供給電源（図２６のＶＲ）
から複数の第１の基準電圧を作り出す基準電源部５６が
設けられている。さらに、図２２の第２の原理図の抵抗
分割回路手段５４として、上記基準電源部５６から出力
される第１の基準電圧に基づき、複数の分割抵抗（図２
６のＲ１〜Ｒ８）により分圧することによって複数種の
基準電圧を最終的に生成してセレクタ９１〜９４に送出
する抵抗分割回路部５８が設けられている。
【００９２】上記のシフトレジスタ２１、第１のメモリ
６１〜６４、第２のメモリ７１〜７４、デコーダ８１Ｄ
〜８４Ｄ、セレクタ９１〜９４、および抵抗分割回路部
５８の部分を含む回路全体は、データドライバ部２０Ｃ
としてＩＣ化されることが好ましい。図２４におけるス
キャンドライバ部３０は、スタート信号Ｔ３により動作
を開始しクロックＣＫ２により歩進するシフトレジスタ
３１と、このシフトレジスタ３１の出力信号をスキャン
バスラインＹ１〜Ｙ４にそれぞれ送出する複数のドライ
バユニットＤＶ１〜ＤＶ４とにより構成される。上記の
スキャンドライバ部３０は、前述の従来の図３７のスキ
ャンドライバ部と同様の構成を有しているので、ここで
は、その詳細な説明を省略することとする。
６１〜６４、第２のメモリ７１〜７４、デコーダ８１Ｄ
〜８４Ｄ、セレクタ９１〜９４、および抵抗分割回路部
５８の部分を含む回路全体は、データドライバ部２０Ｃ
としてＩＣ化されることが好ましい。図２４におけるス
キャンドライバ部３０は、スタート信号Ｔ３により動作
を開始しクロックＣＫ２により歩進するシフトレジスタ
３１と、このシフトレジスタ３１の出力信号をスキャン
バスラインＹ１〜Ｙ４にそれぞれ送出する複数のドライ
バユニットＤＶ１〜ＤＶ４とにより構成される。上記の
スキャンドライバ部３０は、前述の従来の図３７のスキ
ャンドライバ部と同様の構成を有しているので、ここで
は、その詳細な説明を省略することとする。
【００９３】図２５および図２６には、本発明の第４実
施例の主要部として、デコーダ８１Ｄ、セレクタ９１、
基準電源部５６および抵抗分割回路部５８が示されてい
る。本発明の第４実施例では、制御回路４０Ｃからのタ
イミング信号Ｔ７に基づき、第１のメモリ６１〜６４か
ら第２のメモリ７１〜７４への最下位ビット（ＬＳＢ）
に対して動作するゲート回路素子ＧＤを設けるだけで、
本発明の第２の原理を簡単に実現することができるの
で、実用的な価値は高い。
施例の主要部として、デコーダ８１Ｄ、セレクタ９１、
基準電源部５６および抵抗分割回路部５８が示されてい
る。本発明の第４実施例では、制御回路４０Ｃからのタ
イミング信号Ｔ７に基づき、第１のメモリ６１〜６４か
ら第２のメモリ７１〜７４への最下位ビット（ＬＳＢ）
に対して動作するゲート回路素子ＧＤを設けるだけで、
本発明の第２の原理を簡単に実現することができるの
で、実用的な価値は高い。
【００９４】図２５におけるデコーダ８１Ｄ（複数のデ
コーダ８１Ｄ〜８４Ｃの一つ）は、制御回路部４０Ｃか
らのタイミング信号Ｔ７に基づいてセレクタ９１内の複
数のアナログスイッチＳ１１〜Ｓ１８の一つからデータ
ラインへ基準電圧を供給するか否かを制御する機能を有
している。さらに詳しく説明すると、デコータ８１Ｄ
は、２進数の画像データＤ１〜Ｄ３が入力される３個の
ＮＯＴ素子８５Ｄ−１〜８５Ｄ−３と、これらのＮＯＴ
素子８５Ｄ−１〜８５Ｄ−３から出力される画像データ
をデコードする４個のＡＮＤ素子８６Ｄ１〜８６Ｄ−４
と、これらのＡＮＤ素子８６Ｄ−１〜８６Ｄ−４の出力
側に接続され、セレクタ９１の８個のアナログスイッチ
Ｓ１１〜Ｓ１８の一つをオンにするための制御信号を生
成するＮＯＲ素子８７Ｄ−１〜８７Ｄ−８と、タイミン
グ信号Ｔ７によって第１のメモリ６１〜６４から第２の
メモリ７１〜７４への最下位ビットの制御を行うゲート
回路素子ＧＤとを有している。
コーダ８１Ｄ〜８４Ｃの一つ）は、制御回路部４０Ｃか
らのタイミング信号Ｔ７に基づいてセレクタ９１内の複
数のアナログスイッチＳ１１〜Ｓ１８の一つからデータ
ラインへ基準電圧を供給するか否かを制御する機能を有
している。さらに詳しく説明すると、デコータ８１Ｄ
は、２進数の画像データＤ１〜Ｄ３が入力される３個の
ＮＯＴ素子８５Ｄ−１〜８５Ｄ−３と、これらのＮＯＴ
素子８５Ｄ−１〜８５Ｄ−３から出力される画像データ
をデコードする４個のＡＮＤ素子８６Ｄ１〜８６Ｄ−４
と、これらのＡＮＤ素子８６Ｄ−１〜８６Ｄ−４の出力
側に接続され、セレクタ９１の８個のアナログスイッチ
Ｓ１１〜Ｓ１８の一つをオンにするための制御信号を生
成するＮＯＲ素子８７Ｄ−１〜８７Ｄ−８と、タイミン
グ信号Ｔ７によって第１のメモリ６１〜６４から第２の
メモリ７１〜７４への最下位ビットの制御を行うゲート
回路素子ＧＤとを有している。
【００９５】このゲート回路素子ＧＤは、上記最下位ビ
ットに相当するデータラインの充電の最初の期間では、
デコーダ８１Ｄ〜８４Ｄからセレクタ９１〜９４への表
示データ信号の出力を禁止し、上記最下位ビット以外の
桁に相当する後半の期間では、上記デコーダ８１Ｄ〜８
４Ｄからセレクタ部９１〜９４への表示データ信号の出
力を可能にするように論理動作を行う。
ットに相当するデータラインの充電の最初の期間では、
デコーダ８１Ｄ〜８４Ｄからセレクタ９１〜９４への表
示データ信号の出力を禁止し、上記最下位ビット以外の
桁に相当する後半の期間では、上記デコーダ８１Ｄ〜８
４Ｄからセレクタ部９１〜９４への表示データ信号の出
力を可能にするように論理動作を行う。
【００９６】図２６における基準電源部５６は、一つの
供給電源ＶＲから５種の第１の基準電圧を作り出すため
の５個の分割抵抗ＲＡ〜ＲＥと、これらの分割抵抗ＲＡ
〜ＲＥの各接続点に接続される５個のバッファアンプ
（ドライバユニット）５６−１〜５６−５とを備えてい
る。また一方で、抵抗分割回路部５８は、５個のバッフ
ァアンプ５６−１〜５６−５からの出力電圧を分圧して
８種の基準電圧Ｖ１〜Ｖ８を最終的に生成し、セレクタ
９１に送出するための８個の分割抵抗Ｒ１〜Ｒ８を備え
ている。
供給電源ＶＲから５種の第１の基準電圧を作り出すため
の５個の分割抵抗ＲＡ〜ＲＥと、これらの分割抵抗ＲＡ
〜ＲＥの各接続点に接続される５個のバッファアンプ
（ドライバユニット）５６−１〜５６−５とを備えてい
る。また一方で、抵抗分割回路部５８は、５個のバッフ
ァアンプ５６−１〜５６−５からの出力電圧を分圧して
８種の基準電圧Ｖ１〜Ｖ８を最終的に生成し、セレクタ
９１に送出するための８個の分割抵抗Ｒ１〜Ｒ８を備え
ている。
【００９７】図２７および図２８は、本発明の第４実施
例の動作を説明するためのタイミングチャート（その１
およびその２）である。図２７および図２８に示すタイ
ミングチャートにおいては、まず、クロック信号ＣＬＫ
およびスタート信号Ｔ１に基づき、２進数の表示データ
Ｄ１〜ＤＮが、第１のメモリ６１〜６４に蓄積される。
次に、第１のメモリ６１〜６４から読み出された表示デ
ータが、書き込み制御信号Ｔ２に基づき、第２のメモリ
７１〜７１に書き込まれる。
例の動作を説明するためのタイミングチャート（その１
およびその２）である。図２７および図２８に示すタイ
ミングチャートにおいては、まず、クロック信号ＣＬＫ
およびスタート信号Ｔ１に基づき、２進数の表示データ
Ｄ１〜ＤＮが、第１のメモリ６１〜６４に蓄積される。
次に、第１のメモリ６１〜６４から読み出された表示デ
ータが、書き込み制御信号Ｔ２に基づき、第２のメモリ
７１〜７１に書き込まれる。
【００９８】タイミング信号Ｔ７が“Ｈ”の間は、基準
電源部５６内のバッファアンプの出力によりデータライ
ンが充電されるため、その充電速度は速い。その後、タ
イミング信号Ｔ７が“Ｌ”のレベルになると、画像デー
タに応じて、駆動電圧（基準電圧Ｖ１〜Ｖ８）が値がそ
のまま保持される場合と、分割抵抗を通して充電される
場合とに分かれるが、データラインは既に、最終値に近
い値に充電されているため、分割抵抗値が大きくても、
所定の時間内にデータラインの最終値までの充電が可能
である。このようにして、分割抵抗値が大きくても、予
め定められた期間内にデータラインの最終値への充電が
充分可能であるため、結果的に低消費電力とすることが
できる。しかも、ゲート回路素子ＧＤ等の簡単な回路の
追加のみで本発明の第２の原理を実現することができる
ので、実用上有利である。図２７および図２８からわか
るように、タイミング信号Ｔ７が“Ｈ”の間は、バッフ
ァアンプの出力によりデータラインが充電されるため、
その充電速度は速く、タイミング信号Ｔ７が“Ｌ”のレ
ベルになると、画像データに応じて、そのまま留まる場
合と、分割抵抗を通して充電される場合に分かれるが、
データラインは既に、最終値に近い値に充電されている
ため、分割抵抗値が大きくても、所定の時間内にデータ
ラインの最終値までの充電が可能である。このようにし
て、分割抵抗値が大きくても、データラインの最終値へ
の充電が可能であるため、結果的に低消費電力とするこ
とができる。しかも、簡単な回路の追加でよいため、そ
の実用的な価値は高い。
電源部５６内のバッファアンプの出力によりデータライ
ンが充電されるため、その充電速度は速い。その後、タ
イミング信号Ｔ７が“Ｌ”のレベルになると、画像デー
タに応じて、駆動電圧（基準電圧Ｖ１〜Ｖ８）が値がそ
のまま保持される場合と、分割抵抗を通して充電される
場合とに分かれるが、データラインは既に、最終値に近
い値に充電されているため、分割抵抗値が大きくても、
所定の時間内にデータラインの最終値までの充電が可能
である。このようにして、分割抵抗値が大きくても、予
め定められた期間内にデータラインの最終値への充電が
充分可能であるため、結果的に低消費電力とすることが
できる。しかも、ゲート回路素子ＧＤ等の簡単な回路の
追加のみで本発明の第２の原理を実現することができる
ので、実用上有利である。図２７および図２８からわか
るように、タイミング信号Ｔ７が“Ｈ”の間は、バッフ
ァアンプの出力によりデータラインが充電されるため、
その充電速度は速く、タイミング信号Ｔ７が“Ｌ”のレ
ベルになると、画像データに応じて、そのまま留まる場
合と、分割抵抗を通して充電される場合に分かれるが、
データラインは既に、最終値に近い値に充電されている
ため、分割抵抗値が大きくても、所定の時間内にデータ
ラインの最終値までの充電が可能である。このようにし
て、分割抵抗値が大きくても、データラインの最終値へ
の充電が可能であるため、結果的に低消費電力とするこ
とができる。しかも、簡単な回路の追加でよいため、そ
の実用的な価値は高い。
【００９９】図２９および図３０は、本発明の第４実施
例の主要部の第２例を示す回路ブロック図（その１およ
びその２）である。図２９および図３０に示す第４実施
例の第２例の主要部として、デコーダ８１Ｅ、セレクタ
９１、基準電源部５６Ａおよび抵抗分割回路部５８Ａが
示されている。上記第２例では、抵抗分割回路部５８Ａ
内で各バッファアンプ間に配置される分割抵抗を２個か
ら４個にした場合のデコーダ８１Ｅの例を示す。この場
合は、最下位ビット（ＬＳＢ）と最下位ビットの次の桁
のビット（ＮＬＳＢ）に対してゲート動作を行わせれば
よいことがわかる 図２９におけるデコーダ８１Ｅ（複数のデコーダ８１Ｅ
〜８４Ｅの一つ）は、前述の図２５の場合と同じよう
に、制御回路部４０Ｃからのタイミング信号Ｔ７に基づ
いてセレクタ９１内の複数のアナログスイッチＳ１１〜
Ｓ１８の一つからデータラインへ基準電圧を供給するか
否かを制御する機能を有している。
例の主要部の第２例を示す回路ブロック図（その１およ
びその２）である。図２９および図３０に示す第４実施
例の第２例の主要部として、デコーダ８１Ｅ、セレクタ
９１、基準電源部５６Ａおよび抵抗分割回路部５８Ａが
示されている。上記第２例では、抵抗分割回路部５８Ａ
内で各バッファアンプ間に配置される分割抵抗を２個か
ら４個にした場合のデコーダ８１Ｅの例を示す。この場
合は、最下位ビット（ＬＳＢ）と最下位ビットの次の桁
のビット（ＮＬＳＢ）に対してゲート動作を行わせれば
よいことがわかる 図２９におけるデコーダ８１Ｅ（複数のデコーダ８１Ｅ
〜８４Ｅの一つ）は、前述の図２５の場合と同じよう
に、制御回路部４０Ｃからのタイミング信号Ｔ７に基づ
いてセレクタ９１内の複数のアナログスイッチＳ１１〜
Ｓ１８の一つからデータラインへ基準電圧を供給するか
否かを制御する機能を有している。
【０１００】さらに詳しく説明すると、デコータ８１Ｅ
は、２進数の画像データＤ１〜Ｄ３が入力される３個の
ＮＯＴ素子８５Ｅ−１〜８５Ｅ−３と、これらのＮＯＴ
素子８５Ｅ−１〜８５Ｅ−３から出力される画像データ
をデコードする４個のＡＮＤ素子８６Ｅ１〜８６Ｅ−４
と、これらのＡＮＤ素子８６Ｅ−１〜８６Ｅ−４の出力
側に接続され、セレクタ９１の８個のアナログスイッチ
Ｓ１１〜Ｓ１８の一つをオンにするための制御信号を生
成するＮＯＲ素子８７Ｅ−１〜８７Ｅ−８と、タイミン
グ信号Ｔ７によって第１のメモリ６１〜６４から第２の
メモリ７１〜７４への最下位ビットの制御を行うゲート
回路素子ＧＤと、上記最下位ビットの次の桁のビットの
制御を行うゲート回路素子ＧＮとを有している。
は、２進数の画像データＤ１〜Ｄ３が入力される３個の
ＮＯＴ素子８５Ｅ−１〜８５Ｅ−３と、これらのＮＯＴ
素子８５Ｅ−１〜８５Ｅ−３から出力される画像データ
をデコードする４個のＡＮＤ素子８６Ｅ１〜８６Ｅ−４
と、これらのＡＮＤ素子８６Ｅ−１〜８６Ｅ−４の出力
側に接続され、セレクタ９１の８個のアナログスイッチ
Ｓ１１〜Ｓ１８の一つをオンにするための制御信号を生
成するＮＯＲ素子８７Ｅ−１〜８７Ｅ−８と、タイミン
グ信号Ｔ７によって第１のメモリ６１〜６４から第２の
メモリ７１〜７４への最下位ビットの制御を行うゲート
回路素子ＧＤと、上記最下位ビットの次の桁のビットの
制御を行うゲート回路素子ＧＮとを有している。
【０１０１】ゲート回路素子ＧＤは、上記最下位ビット
に相当するデータラインの充電の最初の期間では、デコ
ーダ８１Ｅ〜８４Ｅからセレクタ９１〜９４への表示デ
ータ信号の出力を禁止する。さらに、上記最下位ビット
に相当するデータラインの充電の期間が充分でない場
合、上記最下位ビットの次の桁のビットに相当するデー
タラインの充電の期間を設定し、デコーダ８１Ｅ〜８４
Ｅからセレクタ９１〜９４への表示データ信号の出力を
禁止したままにする。その後、上記ビット以外の桁に相
当する後半の期間では、上記デコーダ８１Ｅ〜８４Ｅか
らセレクタ部９１〜９４への表示データ信号の出力を可
能にするように論理動作を行う。
に相当するデータラインの充電の最初の期間では、デコ
ーダ８１Ｅ〜８４Ｅからセレクタ９１〜９４への表示デ
ータ信号の出力を禁止する。さらに、上記最下位ビット
に相当するデータラインの充電の期間が充分でない場
合、上記最下位ビットの次の桁のビットに相当するデー
タラインの充電の期間を設定し、デコーダ８１Ｅ〜８４
Ｅからセレクタ９１〜９４への表示データ信号の出力を
禁止したままにする。その後、上記ビット以外の桁に相
当する後半の期間では、上記デコーダ８１Ｅ〜８４Ｅか
らセレクタ部９１〜９４への表示データ信号の出力を可
能にするように論理動作を行う。
【０１０２】図３０における基準電源部５６Ａは、一つ
の供給電源ＶＲから３種の第１の基準電圧を作り出すた
めの３個の分割抵抗ＲＦ〜ＲＨと、これらの分割抵抗Ｒ
Ｆ〜ＲＨの各接続点に接続される３個のバッファアンプ
５６Ａ−１〜５６Ａ−３とを備えている。また一方で、
抵抗分割回路部５８Ａは、３個のバッファアンプ５６Ａ
−１〜５６Ａ−３からの出力電圧を分圧して８種の基準
電圧Ｖ１〜Ｖ８を最終的に生成し、セレクタ９１に送出
するための８個の分割抵抗Ｒ１〜Ｒ８を備えている。
の供給電源ＶＲから３種の第１の基準電圧を作り出すた
めの３個の分割抵抗ＲＦ〜ＲＨと、これらの分割抵抗Ｒ
Ｆ〜ＲＨの各接続点に接続される３個のバッファアンプ
５６Ａ−１〜５６Ａ−３とを備えている。また一方で、
抵抗分割回路部５８Ａは、３個のバッファアンプ５６Ａ
−１〜５６Ａ−３からの出力電圧を分圧して８種の基準
電圧Ｖ１〜Ｖ８を最終的に生成し、セレクタ９１に送出
するための８個の分割抵抗Ｒ１〜Ｒ８を備えている。
【０１０３】図３２および図３３は、本発明の第５実施
例の構成を示す回路ブロック図（その１およびその２）
である。図２３および図２４に示す本発明の第５実施例
は、図３１（「発明を解決するための手段」の項で説明
済み）の本発明の第２の原理に基づく実施例に相当す
る。図３２においては、図３１の第３の原理の制御回路
部４Ｂとして、各種の制御信号に基づき、データドライ
バ部２０Ｄ、およびスキャンドライバ部３０を含むすべ
ての駆動回路の動作を制御する制御回路部４０Ｄが設け
られている。この制御回路部４０Ｄの構成は、従来技術
の項で説明した制御回路部４００（図３６）の構成と概
ね同じである。
例の構成を示す回路ブロック図（その１およびその２）
である。図２３および図２４に示す本発明の第５実施例
は、図３１（「発明を解決するための手段」の項で説明
済み）の本発明の第２の原理に基づく実施例に相当す
る。図３２においては、図３１の第３の原理の制御回路
部４Ｂとして、各種の制御信号に基づき、データドライ
バ部２０Ｄ、およびスキャンドライバ部３０を含むすべ
ての駆動回路の動作を制御する制御回路部４０Ｄが設け
られている。この制御回路部４０Ｄの構成は、従来技術
の項で説明した制御回路部４００（図３６）の構成と概
ね同じである。
【０１０４】この制御回路部４０Ｄには、画像データを
表示する際の走査の周期を示す水平同期信号ＨＳ、およ
び、データライン上で選択された画像データに対し書き
込み電圧を供給するための垂直同期信号ＶＳが入力され
る。さらに、上記制御回路部４０Ｄに入力されるＤ１〜
ＤＮは２進数の画像データを表し、Ｎは階調表示を行う
ためのビット数を表している。さらにまた、上記制御回
路部４０Ｄに入力されるＣＬＫは、画像データと同期し
て与えられるクロック信号を表している。このクロック
信号により、画像データＤ１〜ＤＮの書き込み用のタイ
ミングが設定される。
表示する際の走査の周期を示す水平同期信号ＨＳ、およ
び、データライン上で選択された画像データに対し書き
込み電圧を供給するための垂直同期信号ＶＳが入力され
る。さらに、上記制御回路部４０Ｄに入力されるＤ１〜
ＤＮは２進数の画像データを表し、Ｎは階調表示を行う
ためのビット数を表している。さらにまた、上記制御回
路部４０Ｄに入力されるＣＬＫは、画像データと同期し
て与えられるクロック信号を表している。このクロック
信号により、画像データＤ１〜ＤＮの書き込み用のタイ
ミングが設定される。
【０１０５】さらに、図３２においては、図３１の第３
の原理のデコーダ部２５として、上記制御回路部４０Ｄ
から送出される表示データを、データラインの各々に対
応する表示データ信号に変換してセレクタ９１〜９４に
供給する複数のデコーダ８１Ｅ〜８４Ｅが、データドラ
イバ部２０Ｄ内に設けられている。さらに、図３２にお
いて、データドライバ部２０Ｄ内のデコーダ８１Ｅ〜８
４Ｄの部分は、前述の第１実施例（図５）のデータドラ
イバ部２０と同じ構成を有する。さらに詳しく説明する
と、データドライバ部２０Ｄはシフトレジスタ２１を含
む。このシフトレジスタ２１では、１ライン毎の画像デ
ータの表示開始を示すスタート信号Ｔ１、および、レジ
スタ歩進用のクロックＣＫ１が、１ライン毎に制御回路
４０Ｃから送出されたときに、第１のメモリ６１〜６４
からなる記憶部内に表示用のデータを順次書き込むため
のタイミング信号ＴＳ１〜ＴＳ４が生成される。これら
の第１のメモリ６１〜６４は、それぞれＮビットの容量
を持つメモリから構成されており、Ｎビットの並列形式
の画像データＤＴ１〜ＤＴＮが第１のメモリ６１〜６４
内にそれぞれ記憶される。第２のメモリ７１〜７４から
なる記憶部もまた、それぞれＮビットの容量をもつメモ
リから構成される。このような構成では、第１のメモリ
６１〜６４に並列形式の画像データが書き込まれた後、
次のスキャンバスラインのデータが到来する前に、第１
のメモリ６１〜６４に蓄積されたデータが、書き込み制
御信号Ｔ２により書き込まれる。
の原理のデコーダ部２５として、上記制御回路部４０Ｄ
から送出される表示データを、データラインの各々に対
応する表示データ信号に変換してセレクタ９１〜９４に
供給する複数のデコーダ８１Ｅ〜８４Ｅが、データドラ
イバ部２０Ｄ内に設けられている。さらに、図３２にお
いて、データドライバ部２０Ｄ内のデコーダ８１Ｅ〜８
４Ｄの部分は、前述の第１実施例（図５）のデータドラ
イバ部２０と同じ構成を有する。さらに詳しく説明する
と、データドライバ部２０Ｄはシフトレジスタ２１を含
む。このシフトレジスタ２１では、１ライン毎の画像デ
ータの表示開始を示すスタート信号Ｔ１、および、レジ
スタ歩進用のクロックＣＫ１が、１ライン毎に制御回路
４０Ｃから送出されたときに、第１のメモリ６１〜６４
からなる記憶部内に表示用のデータを順次書き込むため
のタイミング信号ＴＳ１〜ＴＳ４が生成される。これら
の第１のメモリ６１〜６４は、それぞれＮビットの容量
を持つメモリから構成されており、Ｎビットの並列形式
の画像データＤＴ１〜ＤＴＮが第１のメモリ６１〜６４
内にそれぞれ記憶される。第２のメモリ７１〜７４から
なる記憶部もまた、それぞれＮビットの容量をもつメモ
リから構成される。このような構成では、第１のメモリ
６１〜６４に並列形式の画像データが書き込まれた後、
次のスキャンバスラインのデータが到来する前に、第１
のメモリ６１〜６４に蓄積されたデータが、書き込み制
御信号Ｔ２により書き込まれる。
【０１０６】さらに、図３２におけるセレクタ９１〜９
４は、図３１の第３の原理のセレクタ部２７の機能を有
している。これらのセレクタ９１〜９４は、第２のメモ
リ７１〜７４に蓄積されたディジタル・データに対応す
るアナログ信号を発生させるための一種のディジタル・
アナログ変換回路である。さらに、図３２において、複
数の分割抵抗により、任意の供給電源から複数の第１の
基準電圧を作り出す基準電源部５７が設けられている。
さらに、図３２において、上記基準電源部５７から出力
される第１の基準電圧に基づき、複数の分割抵抗により
分圧することによって複数種の基準電圧を最終的に生成
してセレクタ９１〜９４に送出する抵抗分割回路部５９
が設けられている。
４は、図３１の第３の原理のセレクタ部２７の機能を有
している。これらのセレクタ９１〜９４は、第２のメモ
リ７１〜７４に蓄積されたディジタル・データに対応す
るアナログ信号を発生させるための一種のディジタル・
アナログ変換回路である。さらに、図３２において、複
数の分割抵抗により、任意の供給電源から複数の第１の
基準電圧を作り出す基準電源部５７が設けられている。
さらに、図３２において、上記基準電源部５７から出力
される第１の基準電圧に基づき、複数の分割抵抗により
分圧することによって複数種の基準電圧を最終的に生成
してセレクタ９１〜９４に送出する抵抗分割回路部５９
が設けられている。
【０１０７】さらに、この抵抗分割回路部５９は、複数
の分割抵抗の接続部とセレクタ部２７との間に配置され
る複数のバッファアンプ５９−１〜５９−２（図３１）
から構成されるバッファ回路手段５９Ｐとを有してい
る。この場合、第２のバスラインに上記第２の基準電圧
を印加する期間を２つの期間に分け、最初の期間では、
バッファ回路手段５９Ｐ内の複数のバッファアンプをそ
れぞれ通した出力電圧を第２のバスラインに供給し、後
半の期間では、画像データを表示するための駆動電圧に
対応する第２の基準電圧を第２のバスラインに供給する
ように制御回路部４０Ｄが動作する。
の分割抵抗の接続部とセレクタ部２７との間に配置され
る複数のバッファアンプ５９−１〜５９−２（図３１）
から構成されるバッファ回路手段５９Ｐとを有してい
る。この場合、第２のバスラインに上記第２の基準電圧
を印加する期間を２つの期間に分け、最初の期間では、
バッファ回路手段５９Ｐ内の複数のバッファアンプをそ
れぞれ通した出力電圧を第２のバスラインに供給し、後
半の期間では、画像データを表示するための駆動電圧に
対応する第２の基準電圧を第２のバスラインに供給する
ように制御回路部４０Ｄが動作する。
【０１０８】上記のシフトレジスタ２１、第１のメモリ
６１〜６４、第２のメモリ７１〜７４、デコーダ８１Ｅ
〜８４Ｅ、セレクタ９１〜９４、および抵抗分割回路部
５９の部分を含む回路全体は、データドライバ部２０Ｄ
としてＩＣ化されることが好ましい。図３３におけるス
キャンドライバ部３０は、スタート信号Ｔ３により動作
を開始しクロックＣＫ２により歩進するシフトレジスタ
３１と、このシフトレジスタ３１の出力信号をスキャン
バスラインＹ１〜Ｙ４にそれぞれ送出する複数のドライ
バユニットＤＶ１〜ＤＶ４とにより構成される。上記の
スキャンドライバ部３０は、前述の従来の図３７のスキ
ャンドライバ部と同様の構成を有しているので、ここで
は、その詳細な説明を省略することとする。
６１〜６４、第２のメモリ７１〜７４、デコーダ８１Ｅ
〜８４Ｅ、セレクタ９１〜９４、および抵抗分割回路部
５９の部分を含む回路全体は、データドライバ部２０Ｄ
としてＩＣ化されることが好ましい。図３３におけるス
キャンドライバ部３０は、スタート信号Ｔ３により動作
を開始しクロックＣＫ２により歩進するシフトレジスタ
３１と、このシフトレジスタ３１の出力信号をスキャン
バスラインＹ１〜Ｙ４にそれぞれ送出する複数のドライ
バユニットＤＶ１〜ＤＶ４とにより構成される。上記の
スキャンドライバ部３０は、前述の従来の図３７のスキ
ャンドライバ部と同様の構成を有しているので、ここで
は、その詳細な説明を省略することとする。
【０１０９】上記の第５実施例によれば、複数の分割抵
抗の接続部とセレクタ部との間に低出力抵抗のバッファ
アンプを設けることにより、分割抵抗の値を大きくする
ことができるので、本発明の目的とする低消費電力化を
容易に実現することができる。ただし、上記の第５実施
例においては、バッファアンプとして利用可能な電源と
して、基準電源部５７から与えられるデータラインへ充
電する基準電圧の電源、またはデータドライバ内の論理
回路素子を動作させる電源しかないことに注意すべきで
ある。さらに、このような電源の電圧は一般に５Ｖであ
るのに対し、バッファアンプの出力可能な電圧は、１．
５〜３．５Ｖ程度と高いので、すべての分割抵抗に対し
てバッファアンプを設けることは実用上困難であること
にも注意すべきである。
抗の接続部とセレクタ部との間に低出力抵抗のバッファ
アンプを設けることにより、分割抵抗の値を大きくする
ことができるので、本発明の目的とする低消費電力化を
容易に実現することができる。ただし、上記の第５実施
例においては、バッファアンプとして利用可能な電源と
して、基準電源部５７から与えられるデータラインへ充
電する基準電圧の電源、またはデータドライバ内の論理
回路素子を動作させる電源しかないことに注意すべきで
ある。さらに、このような電源の電圧は一般に５Ｖであ
るのに対し、バッファアンプの出力可能な電圧は、１．
５〜３．５Ｖ程度と高いので、すべての分割抵抗に対し
てバッファアンプを設けることは実用上困難であること
にも注意すべきである。
【０１１０】図３４は、本発明の第５実施例の主要部の
第１例を示す回路ブロック図である。ここでは、第５実
施例の主要部の第１例として、基準電源部５７および抵
抗分割回路部５９が示されている。この場合、抵抗分割
回路部５９内の複数の分割抵抗Ｒ１１〜Ｒ４１間の接続
点とセレクタ部２７との間に設けられる複数のバッファ
アンプＡＡ１〜ＡＣ１の電源は、基準電源部５７から取
るような構成になっている。
第１例を示す回路ブロック図である。ここでは、第５実
施例の主要部の第１例として、基準電源部５７および抵
抗分割回路部５９が示されている。この場合、抵抗分割
回路部５９内の複数の分割抵抗Ｒ１１〜Ｒ４１間の接続
点とセレクタ部２７との間に設けられる複数のバッファ
アンプＡＡ１〜ＡＣ１の電源は、基準電源部５７から取
るような構成になっている。
【０１１１】図３４において、基準電源部５７は、一つ
の供給電源ＶＲ１から複数の第１の基準電圧を作り出す
ための複数の分割抵抗ＲＡ１〜ＲＥ１と、これらの分割
抵抗ＲＡ１〜ＲＥ１から得られる第１の基準電圧を抵抗
分割回路部５９に送出するか、または、直接セレクタ部
２７に送出する複数のバッファアンプＡ１１〜Ａ５１と
を有している。さらに、図３４において、抵抗分割回路
部５９は、上記基準電源部５７から出力される第１の基
準電圧に基づき、上記の分割抵抗Ｒ１１〜Ｒ４１により
分圧することによって複数種の基準電圧Ｖ２〜Ｖ５を最
終的に生成し、上記のバッファアンプＡＡ１〜ＡＣ１を
介してセレクタ９１〜９４に送出する機能を有する。な
お、基準電圧Ｖ１、Ｖ２、およびＶ６〜Ｖ８は、基準電
源部５７内のバッファアンプＡ１１〜Ａ５１からセレク
タ９１〜９４に送出することにより、基準電源部５７か
ら抵抗分割回路部５９内のバッファアンプＡＡ１〜ＡＣ
１に供給すべき電源の負荷を軽減するようにしている。
の供給電源ＶＲ１から複数の第１の基準電圧を作り出す
ための複数の分割抵抗ＲＡ１〜ＲＥ１と、これらの分割
抵抗ＲＡ１〜ＲＥ１から得られる第１の基準電圧を抵抗
分割回路部５９に送出するか、または、直接セレクタ部
２７に送出する複数のバッファアンプＡ１１〜Ａ５１と
を有している。さらに、図３４において、抵抗分割回路
部５９は、上記基準電源部５７から出力される第１の基
準電圧に基づき、上記の分割抵抗Ｒ１１〜Ｒ４１により
分圧することによって複数種の基準電圧Ｖ２〜Ｖ５を最
終的に生成し、上記のバッファアンプＡＡ１〜ＡＣ１を
介してセレクタ９１〜９４に送出する機能を有する。な
お、基準電圧Ｖ１、Ｖ２、およびＶ６〜Ｖ８は、基準電
源部５７内のバッファアンプＡ１１〜Ａ５１からセレク
タ９１〜９４に送出することにより、基準電源部５７か
ら抵抗分割回路部５９内のバッファアンプＡＡ１〜ＡＣ
１に供給すべき電源の負荷を軽減するようにしている。
【０１１２】図３５は、本発明の第５実施例の主要部の
第２例を示す回路ブロック図である。ここでは、第５実
施例の主要部の第２例として、基準電源部５７Ａおよび
抵抗分割回路部５９Ａが示されている。この場合、抵抗
分割回路部５９Ａ内の複数の分割抵抗Ｒ１２〜Ｒ４２間
の接続点とセレクタ部２７との間に設けられる複数のバ
ッファアンプＡＡ２〜ＡＣ２の電源は、ＩＣ化されたデ
ータドライバ部内のの論理回路素子用の電源ＶＣＣから
取るような構成になっている。
第２例を示す回路ブロック図である。ここでは、第５実
施例の主要部の第２例として、基準電源部５７Ａおよび
抵抗分割回路部５９Ａが示されている。この場合、抵抗
分割回路部５９Ａ内の複数の分割抵抗Ｒ１２〜Ｒ４２間
の接続点とセレクタ部２７との間に設けられる複数のバ
ッファアンプＡＡ２〜ＡＣ２の電源は、ＩＣ化されたデ
ータドライバ部内のの論理回路素子用の電源ＶＣＣから
取るような構成になっている。
【０１１３】図３５において、基準電源部５７Ａは、一
つの供給電源ＶＲ２から複数の第１の基準電圧を作り出
すための複数の分割抵抗ＲＡ２〜ＲＥ２と、これらの分
割抵抗ＲＡ２〜ＲＥ２から得られる第１の基準電圧を抵
抗分割回路部５９Ａに送出するか、または、直接セレク
タ部２７Ａに送出する複数のバッファアンプＡ１２〜Ａ
５２とを有している。
つの供給電源ＶＲ２から複数の第１の基準電圧を作り出
すための複数の分割抵抗ＲＡ２〜ＲＥ２と、これらの分
割抵抗ＲＡ２〜ＲＥ２から得られる第１の基準電圧を抵
抗分割回路部５９Ａに送出するか、または、直接セレク
タ部２７Ａに送出する複数のバッファアンプＡ１２〜Ａ
５２とを有している。
【０１１４】さらに、図３５において、抵抗分割回路部
５９Ａは、上記基準電源部５７Ａから出力される第１の
基準電圧に基づき、上記の分割抵抗Ｒ１２〜Ｒ４２によ
り分圧することによって複数種の基準電圧Ｖ２〜Ｖ５を
最終的に生成し、上記のバッファアンプＡＡ２〜ＡＣ２
を介してセレクタ９１〜９４に送出する機能を有する。
なお、基準電圧Ｖ１、Ｖ２、およびＶ６〜Ｖ８は、基準
電源部５７Ａ内のバッファアンプＡ１２〜Ａ５２からセ
レクタ９１〜９４に送出することにより、図３４の場合
と同じように、論理回路素子用の電源の負荷を軽減する
ようにしている。
５９Ａは、上記基準電源部５７Ａから出力される第１の
基準電圧に基づき、上記の分割抵抗Ｒ１２〜Ｒ４２によ
り分圧することによって複数種の基準電圧Ｖ２〜Ｖ５を
最終的に生成し、上記のバッファアンプＡＡ２〜ＡＣ２
を介してセレクタ９１〜９４に送出する機能を有する。
なお、基準電圧Ｖ１、Ｖ２、およびＶ６〜Ｖ８は、基準
電源部５７Ａ内のバッファアンプＡ１２〜Ａ５２からセ
レクタ９１〜９４に送出することにより、図３４の場合
と同じように、論理回路素子用の電源の負荷を軽減する
ようにしている。
【０１１５】
【発明の効果】以上説明したように本発明によれば、第
１に、液晶表示装置の駆動回路によって、選択された基
準電圧に対応する駆動電圧が第２のバスラインに書き込
まれた後は、基準電圧選択手段内のセレクタ部等のスイ
ッチをすべてオフとし、基準電圧生成用の複数の分割抵
抗に流れる定常電流を遮断するようにしているので、第
２のバスラインの充電の速度を速くために分割抵抗の抵
抗値を比較的小さくした場合でも、分割抵抗内の定常電
流による回路内での消費電力の節減が図れ、多階調表示
に有利で表示品質の優れた液晶表示パネルを実現するこ
とが可能になる。
１に、液晶表示装置の駆動回路によって、選択された基
準電圧に対応する駆動電圧が第２のバスラインに書き込
まれた後は、基準電圧選択手段内のセレクタ部等のスイ
ッチをすべてオフとし、基準電圧生成用の複数の分割抵
抗に流れる定常電流を遮断するようにしているので、第
２のバスラインの充電の速度を速くために分割抵抗の抵
抗値を比較的小さくした場合でも、分割抵抗内の定常電
流による回路内での消費電力の節減が図れ、多階調表示
に有利で表示品質の優れた液晶表示パネルを実現するこ
とが可能になる。
【０１１６】さらに、本発明によれば、第２に、基準電
圧選択手段内のスイッチをオフにするタイミング、第２
のバスラインへの駆動電圧供給開始および供給停止のタ
イミング、ならびに、複数の分割抵抗への電圧供給停止
のタイミングを従来とほぼ同じ構成の制御回路部により
発生させるようにしているので、簡単な回路構成でもっ
て駆動回路の消費電力の節減が図れると共に、第２のバ
スラインの充電の速度を速くすることができる。
圧選択手段内のスイッチをオフにするタイミング、第２
のバスラインへの駆動電圧供給開始および供給停止のタ
イミング、ならびに、複数の分割抵抗への電圧供給停止
のタイミングを従来とほぼ同じ構成の制御回路部により
発生させるようにしているので、簡単な回路構成でもっ
て駆動回路の消費電力の節減が図れると共に、第２のバ
スラインの充電の速度を速くすることができる。
【０１１７】さらに、本発明によれば、第３に、駆動電
圧が第２のバスラインに書き込まれた後に、基準電圧選
択手段内のセレクタ部等のスイッチをすべてオフとする
手段を複数のスイッチ素子により構成し、基準電圧生成
用の複数の分割抵抗に流れる定常電流を遮断する手段を
一つのスイッチ素子により構成しているので、これらの
スイッチ素子を容易に集積回路化することにより液晶表
示装置の額縁部分の小さく保ちつつ駆動回路の低消費電
力化を実現することが可能になる。
圧が第２のバスラインに書き込まれた後に、基準電圧選
択手段内のセレクタ部等のスイッチをすべてオフとする
手段を複数のスイッチ素子により構成し、基準電圧生成
用の複数の分割抵抗に流れる定常電流を遮断する手段を
一つのスイッチ素子により構成しているので、これらの
スイッチ素子を容易に集積回路化することにより液晶表
示装置の額縁部分の小さく保ちつつ駆動回路の低消費電
力化を実現することが可能になる。
【０１１８】さらに、本発明によれば、第４に、駆動電
圧が第２のバスラインに書き込まれた後に基準電圧生成
用の複数の分割抵抗に流れる定常電流を遮断する手段と
して、ＶＭＯＳとよばれるオン抵抗の小さな低価格のア
ナログスイッチ等の電力制御用半導体素子を基準電源部
と複数の分割抵抗との間にそれぞれ配置しているので、
液晶表示装置の小型化が図れると共に、駆動回路の低消
費電力化が図れる。
圧が第２のバスラインに書き込まれた後に基準電圧生成
用の複数の分割抵抗に流れる定常電流を遮断する手段と
して、ＶＭＯＳとよばれるオン抵抗の小さな低価格のア
ナログスイッチ等の電力制御用半導体素子を基準電源部
と複数の分割抵抗との間にそれぞれ配置しているので、
液晶表示装置の小型化が図れると共に、駆動回路の低消
費電力化が図れる。
【０１１９】さらに、本発明によれば、第５に、駆動電
圧が第２のバスラインに書き込まれた後に基準電圧生成
用の複数の分割抵抗に流れる定常電流を遮断する手段、
例えば、スイッチ素子を、供給電源のアース端子側に接
続するようにしているので、第２のデータライン間の電
圧が同電位となり、分割抵抗には電流が流れなくなる。
圧が第２のバスラインに書き込まれた後に基準電圧生成
用の複数の分割抵抗に流れる定常電流を遮断する手段、
例えば、スイッチ素子を、供給電源のアース端子側に接
続するようにしているので、第２のデータライン間の電
圧が同電位となり、分割抵抗には電流が流れなくなる。
【０１２０】さらに、本発明によれば、第６に、駆動電
圧が第２のバスラインに書き込まれた後に基準電圧生成
用の複数の分割抵抗に流れる定常電流を遮断する手段、
例えば、スイッチ素子を、供給電源のアース端子側に接
続し、バッファ素子を介して制御回路部からの制御信号
を上記スイッチ素子に供給しているので、同等の機能を
もたせることができる。
圧が第２のバスラインに書き込まれた後に基準電圧生成
用の複数の分割抵抗に流れる定常電流を遮断する手段、
例えば、スイッチ素子を、供給電源のアース端子側に接
続し、バッファ素子を介して制御回路部からの制御信号
を上記スイッチ素子に供給しているので、同等の機能を
もたせることができる。
【０１２１】さらに、本発明によれば、第７に、駆動電
圧が第２のバスラインに書き込まれた後に基準電圧選択
手段内のセレクタ部等のスイッチをすべてオフとする機
能を、アナログスイッチの代わりにデコーダに持たせて
いるので、第２のバスラインを充電する時定数がアナロ
グスイッチのオン抵抗の影響を受けなくなり、第２のバ
スラインの充電の速度が比較的速くなって表示品質の優
れた液晶表示パネルを実現することが可能になる。
圧が第２のバスラインに書き込まれた後に基準電圧選択
手段内のセレクタ部等のスイッチをすべてオフとする機
能を、アナログスイッチの代わりにデコーダに持たせて
いるので、第２のバスラインを充電する時定数がアナロ
グスイッチのオン抵抗の影響を受けなくなり、第２のバ
スラインの充電の速度が比較的速くなって表示品質の優
れた液晶表示パネルを実現することが可能になる。
【０１２２】さらに、本発明によれば、第８に、駆動電
圧が第２のバスラインに書き込まれた後に基準電圧選択
手段内のセレクタ部等のスイッチをすべてオフとする機
能を、アナログスイッチの代わりにデコーダに持たせ、
かつ、デコーダから表示データ信号が出力された時点
で、制御回路部からの制御信号に基づいて複数の記憶部
をリセットするようにしているので、簡単な回路構成で
もってセレクタ部等のスイッチのオン・オフ動作が誤り
なく実行されると共に回路の低消費電力化が図れる。
圧が第２のバスラインに書き込まれた後に基準電圧選択
手段内のセレクタ部等のスイッチをすべてオフとする機
能を、アナログスイッチの代わりにデコーダに持たせ、
かつ、デコーダから表示データ信号が出力された時点
で、制御回路部からの制御信号に基づいて複数の記憶部
をリセットするようにしているので、簡単な回路構成で
もってセレクタ部等のスイッチのオン・オフ動作が誤り
なく実行されると共に回路の低消費電力化が図れる。
【０１２３】さらに、本発明によれば、第９に、第２の
バスラインの充電を２つの期間に分けて行い、最初の期
間で、後半の期間に印加される電圧の値そのものか、ま
たはそれに近い値を選択して低出力抵抗であるバッファ
アンプの出力でもって高速に充電するようにしているの
で、分割抵抗の抵抗値を大きくしても、駆動回路の消費
電力の節減が図れると共に、液晶表示速度の高速化を実
現することが可能になる。
バスラインの充電を２つの期間に分けて行い、最初の期
間で、後半の期間に印加される電圧の値そのものか、ま
たはそれに近い値を選択して低出力抵抗であるバッファ
アンプの出力でもって高速に充電するようにしているの
で、分割抵抗の抵抗値を大きくしても、駆動回路の消費
電力の節減が図れると共に、液晶表示速度の高速化を実
現することが可能になる。
【０１２４】さらに、本発明によれば、第１０に、第２
のバスラインの充電を２つの期間に分けて行う場合、表
示データ用の記憶部からデコーダへの最下位ビットをゲ
ート回路素子により制御し、この最下位ビットに相当す
る最初の期間で、デコーダ部からセレクタ部への表示デ
ータ信号の供給を抑止するようにしているので、簡単な
論理回路素子を追加するのみで、駆動回路の低消費電力
化を実現することが可能になる。
のバスラインの充電を２つの期間に分けて行う場合、表
示データ用の記憶部からデコーダへの最下位ビットをゲ
ート回路素子により制御し、この最下位ビットに相当す
る最初の期間で、デコーダ部からセレクタ部への表示デ
ータ信号の供給を抑止するようにしているので、簡単な
論理回路素子を追加するのみで、駆動回路の低消費電力
化を実現することが可能になる。
【０１２５】さらに、本発明によれば、第１１に、複数
の基準電圧を生成するための複数の分割抵抗の後部に集
積化が容易でかつ低出力抵抗のバッファアンプを設けて
データラインを充電するようにしているので、分割抵抗
の抵抗値をかなり大きくした場合でも、液晶表示パネル
の額縁部分の面積を小さく保ちつつ駆動回路の低消費電
力化および液晶表示速度の高速化を実現することが可能
になる。
の基準電圧を生成するための複数の分割抵抗の後部に集
積化が容易でかつ低出力抵抗のバッファアンプを設けて
データラインを充電するようにしているので、分割抵抗
の抵抗値をかなり大きくした場合でも、液晶表示パネル
の額縁部分の面積を小さく保ちつつ駆動回路の低消費電
力化および液晶表示速度の高速化を実現することが可能
になる。
【０１２６】さらに、本発明によれば、第１２に、複数
の基準電圧を生成するための複数の分割抵抗の後部に低
出力抵抗の複数のバッファアンプを設け、第２のバスラ
イン充電の最初の期間ではバッファアンプをそれぞれ通
した出力電圧を第２のバスラインに供給し、後半の期間
では、画像データを表示するための駆動電圧に対応する
基準電圧を第２のバスラインに供給するようにしている
ので、分割抵抗の抵抗値をかなり大きくした場合でも、
簡単な回路構成でもって駆動回路の低消費電力化および
液晶表示速度の高速化を実現することが可能になる。
の基準電圧を生成するための複数の分割抵抗の後部に低
出力抵抗の複数のバッファアンプを設け、第２のバスラ
イン充電の最初の期間ではバッファアンプをそれぞれ通
した出力電圧を第２のバスラインに供給し、後半の期間
では、画像データを表示するための駆動電圧に対応する
基準電圧を第２のバスラインに供給するようにしている
ので、分割抵抗の抵抗値をかなり大きくした場合でも、
簡単な回路構成でもって駆動回路の低消費電力化および
液晶表示速度の高速化を実現することが可能になる。
【０１２７】さらに、本発明によれば、第１３に、複数
のバッファアンプの電源電圧が、複数の基準電圧を生成
する基準電源部から供給されるようになっているので、
電源の簡略化および液晶表示装置の小型化が図れる。さ
らに、本発明によれば、第１４に、複数のバッファアン
プの電源電圧が、駆動回路を構成する他の論理回路素子
と共用の電源から供給されるようになっているので、駆
動回路の集積化を容易に実現することができ、実用的な
価値は大きいものとなる。
のバッファアンプの電源電圧が、複数の基準電圧を生成
する基準電源部から供給されるようになっているので、
電源の簡略化および液晶表示装置の小型化が図れる。さ
らに、本発明によれば、第１４に、複数のバッファアン
プの電源電圧が、駆動回路を構成する他の論理回路素子
と共用の電源から供給されるようになっているので、駆
動回路の集積化を容易に実現することができ、実用的な
価値は大きいものとなる。
【図１】本発明の第１の原理構成を示すブロック図であ
る。
る。
【図２】本発明の第１の原理構成を変形した例を示すブ
ロック図である。
ロック図である。
【図３】本発明の第１の原理を説明するためのデータラ
インの等価回路を示す回路図である。
インの等価回路を示す回路図である。
【図４】本発明の第１の原理を説明するための電荷移動
の等価回路を示す回路図である。
の等価回路を示す回路図である。
【図５】本発明の第１実施例の構成を示す回路ブロック
図（その１）である。
図（その１）である。
【図６】本発明の第１実施例の構成を示す回路ブロック
図（その２）である。
図（その２）である。
【図７】本発明の第１実施例における基準電源部の第１
例を示す回路ブロック図（その１）である。
例を示す回路ブロック図（その１）である。
【図８】本発明の第１実施例における基準電源部の第１
例を示す回路ブロック図（その２）である。
例を示す回路ブロック図（その２）である。
【図９】本発明の第１実施例における基準電源部の第２
例を示す回路ブロック図である。
例を示す回路ブロック図である。
【図１０】本発明の第１実施例における基準電源部の第
３例を示す回路ブロック図である。
３例を示す回路ブロック図である。
【図１１】本発明の第１実施例における基準電源部の第
４例を示す回路ブロック図である。
４例を示す回路ブロック図である。
【図１２】本発明の第１実施例の動作を説明するための
タイミングチャート（その１）である。
タイミングチャート（その１）である。
【図１３】本発明の第１実施例の動作を説明するための
タイミングチャート（その２）である。
タイミングチャート（その２）である。
【図１４】本発明の第２実施例の構成を示す回路ブロッ
ク図（その１）である。
ク図（その１）である。
【図１５】本発明の第２実施例の構成を示す回路ブロッ
ク図（その２）である。
ク図（その２）である。
【図１６】本発明の第２実施例の主要部を示す回路ブロ
ック図（その１）である。
ック図（その１）である。
【図１７】本発明の第２実施例の主要部を示す回路ブロ
ック図（その２）である。
ック図（その２）である。
【図１８】本発明の第３実施例の構成を示す回路ブロッ
ク図（その１）である。
ク図（その１）である。
【図１９】本発明の第３実施例の構成を示す回路ブロッ
ク図（その２）である。
ク図（その２）である。
【図２０】本発明の第３実施例の主要部を示す回路ブロ
ック図（その１）である。
ック図（その１）である。
【図２１】本発明の第３実施例の主要部を示す回路ブロ
ック図（その２）である。
ック図（その２）である。
【図２２】本発明の第２の原理構成を示すブロック図で
ある。
ある。
【図２３】本発明の第４実施例の構成を示す回路ブロッ
ク図（その１）である。
ク図（その１）である。
【図２４】本発明の第４実施例の構成を示す回路ブロッ
ク図（その２）である。
ク図（その２）である。
【図２５】本発明の第４実施例の主要部の第１例を示す
回路ブロック図（その１）である。
回路ブロック図（その１）である。
【図２６】本発明の第４実施例の主要部の第１例を示す
回路ブロック図（その２）である。
回路ブロック図（その２）である。
【図２７】本発明の第４実施例の動作を説明するための
タイミングチャート（その１）である。
タイミングチャート（その１）である。
【図２８】本発明の第４実施例の動作を説明するための
タイミングチャート（その２）である。
タイミングチャート（その２）である。
【図２９】本発明の第４実施例の主要部の第２例を示す
回路ブロック図（その１）である。
回路ブロック図（その１）である。
【図３０】本発明の第４実施例の主要部の第２例を示す
回路ブロック図（その２）である。
回路ブロック図（その２）である。
【図３１】本発明の第３の原理構成を示すブロック図で
ある。
ある。
【図３２】本発明の第５実施例の構成を示す回路ブロッ
ク図（その１）である。
ク図（その１）である。
【図３３】本発明の第５実施例の構成を示す回路ブロッ
ク図（その２）である。
ク図（その２）である。
【図３４】本発明の第５実施例の主要部の第１例を示す
回路ブロック図である。
回路ブロック図である。
【図３５】本発明の第５実施例の主要部の第２例を示す
回路ブロック図である。
回路ブロック図である。
【図３６】従来の液晶表示装置の構成を示す回路ブロッ
ク図（その１）である。
ク図（その１）である。
【図３７】従来の液晶表示装置の構成を示す回路ブロッ
ク図（その２）である。
ク図（その２）である。
【図３８】従来の液晶表示装置の主要部を示す回路ブロ
ック図（その１）である。
ック図（その１）である。
【図３９】従来の液晶表示装置の主要部を示す回路ブロ
ック図（その２）である。
ック図（その２）である。
【図４０】図３７の液晶表示パネルの詳細例を示す回路
図である。
図である。
【図４１】従来の液晶表示装置の駆動回路の問題点を説
明するための回路図（その１）である。
明するための回路図（その１）である。
【図４２】従来の液晶表示装置の駆動回路の問題点を説
明するための回路図（その２）である。
明するための回路図（その２）である。
【図４３】従来の液晶表示装置の駆動回路の問題点を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図４４】従来方式の問題点をより詳細に説明するため
の等価回路図（その１）である。
の等価回路図（その１）である。
【図４５】従来方式の問題点をより詳細に説明するため
の等価回路図（その２）である。
の等価回路図（その２）である。
【図４６】従来方式の問題点をより詳細に説明するため
のタイミングチャートである。
のタイミングチャートである。
【図４７】一般の液晶表示装置における額縁部分の構成
を示すブロック図である。
を示すブロック図である。
１…液晶表示装置 ２…表示データ信号タイミング設定部 ３…スキャンバスライン駆動部 ４、４Ａ、４Ｂ…制御回路部 ５…基準電圧生成手段第 ６…電源供給制御手段 ７、７′…基準電圧選択制御手段 ９…基準電圧選択手段 １０…液晶表示パネル ２０、２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄ…データド
ライバ部 ２１…シフトレジスタ ２４、２５…デコーダ部 ２６、２７…セレクタ部 ３０…スキャンドライバ部 ３１…シフトレジスタ ４０、４０Ａ、４０Ｂ、４０Ｃおよび４０Ｄ…制御回路
部 ５０Ａ、５０Ｂ、５０Ｃおよび５０Ｄ…基準電源部 ５１…抵抗分割回路部 ５２…基準電圧作成回路部 ５３…バッファアンプ部 ５４…抵抗分割回路手段 ５７…基準電源部 ５８…抵抗分割回路部 ５９…抵抗分割回路部 ５９Ｐ…バッファ回路手段 ６１〜６４…第１のメモリ ７１〜７４…第２のメモリ ８１〜８４、８１Ａ〜８４Ａおよび８１Ｂ〜８４Ｂ…デ
コーダ ８１Ｃ〜８４Ｃ、８１Ｄ〜８４Ｄおよび８１Ｅ〜８４Ｅ
…デコーダ ９１〜９４…セレクタ Ｐ１１〜Ｐ４４…画素 Ｘ１〜Ｘｍ…データライン Ｙ１〜Ｙｎ…スキャンバスライン
ライバ部 ２１…シフトレジスタ ２４、２５…デコーダ部 ２６、２７…セレクタ部 ３０…スキャンドライバ部 ３１…シフトレジスタ ４０、４０Ａ、４０Ｂ、４０Ｃおよび４０Ｄ…制御回路
部 ５０Ａ、５０Ｂ、５０Ｃおよび５０Ｄ…基準電源部 ５１…抵抗分割回路部 ５２…基準電圧作成回路部 ５３…バッファアンプ部 ５４…抵抗分割回路手段 ５７…基準電源部 ５８…抵抗分割回路部 ５９…抵抗分割回路部 ５９Ｐ…バッファ回路手段 ６１〜６４…第１のメモリ ７１〜７４…第２のメモリ ８１〜８４、８１Ａ〜８４Ａおよび８１Ｂ〜８４Ｂ…デ
コーダ ８１Ｃ〜８４Ｃ、８１Ｄ〜８４Ｄおよび８１Ｅ〜８４Ｅ
…デコーダ ９１〜９４…セレクタ Ｐ１１〜Ｐ４４…画素 Ｘ１〜Ｘｍ…データライン Ｙ１〜Ｙｎ…スキャンバスライン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１０月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項１２
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】従来の液晶表示装置の駆動回路において、
特に問題となることは、抵抗分割回路部に定常的に流れ
る電流によって余分な電力消費が生ずることである。具
体的には、図４１および図４２に示すように、抵抗分割
回路部から液晶表示パネルへ流入する電流Ｉｔはデータ
ライン（例えば、Ｘ１）の分布容量ｃ１１〜ｃ４１への
充電を終えると、零となる過渡電流である。これに対
し、基準電源部から抵抗分割回路部に供給される電流Ｉ
ｓは定常電流であり、一定値のままである。これらの過
渡電流Ｉｔと定常電流Ｉｓ、および、データラインＸ１
上の電圧ＶＸ１（以後、単にＶＸと称する）が、水平同
期信号ＨＳや、スキャンバスラインＹ１〜Ｙ４に供給さ
れるスキャン信号や、書き込み制御信号Ｔ２に対して変
化する様子を図４３に示す。定常電流Ｉｓの電流値は、
分割抵抗の分割抵抗値を大きくすれば、それに反比例し
て小さくすることができるが、上記の分割抵抗値を大き
くした場合、図４６に示すように、電圧充電の時定数が
大きくなり、スキャンバスラインＹ１〜Ｙ４にスキャン
電圧が供給される期間内に、正確な階調電圧を液晶容量
に書き込むことができなくなる。
特に問題となることは、抵抗分割回路部に定常的に流れ
る電流によって余分な電力消費が生ずることである。具
体的には、図４１および図４２に示すように、抵抗分割
回路部から液晶表示パネルへ流入する電流Ｉｔはデータ
ライン（例えば、Ｘ１）の分布容量ｃ１１〜ｃ４１への
充電を終えると、零となる過渡電流である。これに対
し、基準電源部から抵抗分割回路部に供給される電流Ｉ
ｓは定常電流であり、一定値のままである。これらの過
渡電流Ｉｔと定常電流Ｉｓ、および、データラインＸ１
上の電圧ＶＸ１（以後、単にＶＸと称する）が、水平同
期信号ＨＳや、スキャンバスラインＹ１〜Ｙ４に供給さ
れるスキャン信号や、書き込み制御信号Ｔ２に対して変
化する様子を図４３に示す。定常電流Ｉｓの電流値は、
分割抵抗の分割抵抗値を大きくすれば、それに反比例し
て小さくすることができるが、上記の分割抵抗値を大き
くした場合、図４６に示すように、電圧充電の時定数が
大きくなり、スキャンバスラインＹ１〜Ｙ４にスキャン
電圧が供給される期間内に、正確な階調電圧を液晶容量
に書き込むことができなくなる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】さらに、図１の駆動回路においては、基準
電圧選択制御手段７は、基準電圧選択手段９に対し直列
に設けられている。また一方で、図１の駆動回路におい
ては、基準電圧選択制御手段７′は、基準電圧選択手段
９に対し並列に設けられている。この基準電圧選択制御
手段７′は、上記の基準電圧選択制御手段７と等価な機
能を有している。
電圧選択制御手段７は、基準電圧選択手段９に対し直列
に設けられている。また一方で、図１の駆動回路におい
ては、基準電圧選択制御手段７′は、基準電圧選択手段
９に対し並列に設けられている。この基準電圧選択制御
手段７′は、上記の基準電圧選択制御手段７と等価な機
能を有している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】さらに、図１および図２においては、第１
のバスラインの１ライン毎に画素を走査するための電圧
を供給するスキャンバスライン駆動部３が設けられてい
る。このスキャンバスライン駆動部３による１ライン毎
の走査のタイミングは、制御回路部４からの制御信号Ｓ
ｃｙによって決定される。さらに、好ましくは、上記基
準電圧選択制御手段７（または７′）は、上記駆動電圧
に対応する基準電圧を選択して第２のバスラインにそれ
ぞれ供給する複数のセレクタにより構成される。さら
に、上記基準電圧選択制御手段７は、これらのセレクタ
と第２のバスラインとの間に設けられ、かつ、制御回路
部４からの制御信号に基づいて上記セレクタ９１〜９４
から第２のバスラインへ基準電圧を供給するか否かを制
御する複数のスイッチ素子により構成される。さらにま
た、上記供給電源制御手段６は、供給電源Ｅの電源端子
側に接続され、かつ、制御回路部４からの制御信号に基
づいて供給電源Ｅから複数の分割抵抗へ電圧を供給する
か否かを制御するスイッチ素子により構成される。
のバスラインの１ライン毎に画素を走査するための電圧
を供給するスキャンバスライン駆動部３が設けられてい
る。このスキャンバスライン駆動部３による１ライン毎
の走査のタイミングは、制御回路部４からの制御信号Ｓ
ｃｙによって決定される。さらに、好ましくは、上記基
準電圧選択制御手段７（または７′）は、上記駆動電圧
に対応する基準電圧を選択して第２のバスラインにそれ
ぞれ供給する複数のセレクタにより構成される。さら
に、上記基準電圧選択制御手段７は、これらのセレクタ
と第２のバスラインとの間に設けられ、かつ、制御回路
部４からの制御信号に基づいて上記セレクタ９１〜９４
から第２のバスラインへ基準電圧を供給するか否かを制
御する複数のスイッチ素子により構成される。さらにま
た、上記供給電源制御手段６は、供給電源Ｅの電源端子
側に接続され、かつ、制御回路部４からの制御信号に基
づいて供給電源Ｅから複数の分割抵抗へ電圧を供給する
か否かを制御するスイッチ素子により構成される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】さらに、好ましくは、本発明の駆動回路で
は、制御回路部４から出力される表示データを第１のバ
スラインの走査期間毎に表示するために、この表示デー
タを一時的に保持する複数の記憶部と、制御回路部４か
らの制御信号に基づいて上記複数の記憶部から読み出さ
れる表示データを、上記第２のバスラインの各々に対応
する表示データ信号に変換して複数のセレクタに供給す
る複数のデコーダとが設けられている。さらに、これら
の複数のデコーダは、制御回路部４からの制御信号に基
づいて上記セレクタから第２のバスラインへ基準電圧を
供給するか否かを制御する機能を有している。
は、制御回路部４から出力される表示データを第１のバ
スラインの走査期間毎に表示するために、この表示デー
タを一時的に保持する複数の記憶部と、制御回路部４か
らの制御信号に基づいて上記複数の記憶部から読み出さ
れる表示データを、上記第２のバスラインの各々に対応
する表示データ信号に変換して複数のセレクタに供給す
る複数のデコーダとが設けられている。さらに、これら
の複数のデコーダは、制御回路部４からの制御信号に基
づいて上記セレクタから第２のバスラインへ基準電圧を
供給するか否かを制御する機能を有している。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】また一方で、図２２および図３１に基づ
き、本発明の第２の原理および第３の原理を説明するこ
ととする。図２２に示すように、本発明の第２の原理に
よる液晶表示装置１の駆動回路は、任意の供給電源を複
数の分割抵抗により分圧することによって複数の第１の
基準電圧を作成する基準電圧作成回路部５２と、この基
準電圧作成回路部５２から出力される複数の第１の基準
電圧をさらに分圧し（例えば、複数の分割抵抗５４−１
〜５４−４等により分圧し）、すべての大きさの駆動電
圧を含む複数の第２の基準電圧を生成する抵抗分割回路
手段５４と、この抵抗分割回路手段５４から出力される
複数の第２の基準電圧から、所定の画像データを表示す
るための駆動電圧に対応する第２の基準電圧を選択して
第２のバスラインに供給する複数のアナログスイッチＳ
１Ａ〜Ｓ１Ｅを含むセレクタ部２６と、上記基準電圧作
成回路部５２と上記抵抗分割回路手段５４との間に配置
される複数のバッファアンプ（すなわち、ドライバユニ
ット）５３−１〜５３−３から構成されるバッファアン
プ部５３とを備えており、第２のバスラインに上記第２
の基準電圧を印加する期間を少なくとも２つの期間に分
け、第１番目の期間では、上記バッファアンプ部５３内
の複数のバッファアンプをそれぞれ通した出力電圧を第
２のバスラインに供給し、第２番目の期間では、上記所
定の画像データを表示するための駆動電圧に対応する第
２の基準電圧を第２のバスラインに供給するようにして
いる。
き、本発明の第２の原理および第３の原理を説明するこ
ととする。図２２に示すように、本発明の第２の原理に
よる液晶表示装置１の駆動回路は、任意の供給電源を複
数の分割抵抗により分圧することによって複数の第１の
基準電圧を作成する基準電圧作成回路部５２と、この基
準電圧作成回路部５２から出力される複数の第１の基準
電圧をさらに分圧し（例えば、複数の分割抵抗５４−１
〜５４−４等により分圧し）、すべての大きさの駆動電
圧を含む複数の第２の基準電圧を生成する抵抗分割回路
手段５４と、この抵抗分割回路手段５４から出力される
複数の第２の基準電圧から、所定の画像データを表示す
るための駆動電圧に対応する第２の基準電圧を選択して
第２のバスラインに供給する複数のアナログスイッチＳ
１Ａ〜Ｓ１Ｅを含むセレクタ部２６と、上記基準電圧作
成回路部５２と上記抵抗分割回路手段５４との間に配置
される複数のバッファアンプ（すなわち、ドライバユニ
ット）５３−１〜５３−３から構成されるバッファアン
プ部５３とを備えており、第２のバスラインに上記第２
の基準電圧を印加する期間を少なくとも２つの期間に分
け、第１番目の期間では、上記バッファアンプ部５３内
の複数のバッファアンプをそれぞれ通した出力電圧を第
２のバスラインに供給し、第２番目の期間では、上記所
定の画像データを表示するための駆動電圧に対応する第
２の基準電圧を第２のバスラインに供給するようにして
いる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】さらに、好ましくは、本発明の第３の原理
による駆動回路は、複数の画素の走査のタイミング、お
よび、上記の選択された画素への画像データ表示のタイ
ミングを制御する制御回路部４Ｂと、この制御回路部４
Ｂからの制御信号に基づき、上記制御回路部４Ｂから送
出される表示データを、第２のバスラインの各々に対応
する表示データ信号に変換して上記セレクタ部２７に供
給するデコーダ部２５とを備えており、上記第１番目の
期間では、上記制御回路部４Ｂからの制御信号によって
上記デコーダ部２５から上記セレクタ部２７への表示デ
ータ信号の供給を抑止し、上記第２番目の期間では、上
記デコーダ部２５から上記セレクタ部２７への表示デー
タ信号の供給を可能にする。
による駆動回路は、複数の画素の走査のタイミング、お
よび、上記の選択された画素への画像データ表示のタイ
ミングを制御する制御回路部４Ｂと、この制御回路部４
Ｂからの制御信号に基づき、上記制御回路部４Ｂから送
出される表示データを、第２のバスラインの各々に対応
する表示データ信号に変換して上記セレクタ部２７に供
給するデコーダ部２５とを備えており、上記第１番目の
期間では、上記制御回路部４Ｂからの制御信号によって
上記デコーダ部２５から上記セレクタ部２７への表示デ
ータ信号の供給を抑止し、上記第２番目の期間では、上
記デコーダ部２５から上記セレクタ部２７への表示デー
タ信号の供給を可能にする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正内容】
【００６３】
【実施例】以下添付図面（図５〜図３５）を用いて本発
明の好ましい実施例を詳細に説明する。図５および図６
は、本発明の第１実施例の構成を示す回路ブロック図
（その１およびその２）であり、図７および図８は、本
発明の第１実施例における基準電源部の第１例を示す回
路ブロック図（その１およびその２）である。図５およ
び図６に示す本発明の第１実施例は、図１の本発明の第
１の原理に基づく第１番目の実施例に相当する。
明の好ましい実施例を詳細に説明する。図５および図６
は、本発明の第１実施例の構成を示す回路ブロック図
（その１およびその２）であり、図７および図８は、本
発明の第１実施例における基準電源部の第１例を示す回
路ブロック図（その１およびその２）である。図５およ
び図６に示す本発明の第１実施例は、図１の本発明の第
１の原理に基づく第１番目の実施例に相当する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正内容】
【００８４】図２０および図２１には、本発明の第３実
施例の主要部として、デコーダ８１Ｃ、セレクタ９１、
基準電源部５０Ａおよび抵抗分割回路部５１が示されて
いる。本発明の第３実施例では、制御回路４０Ｂからの
タイミング信号Ｔ５によってセレクタ９１〜９４内のす
べてのスイッチをオフにする機能を持たせる。具体的に
は、デコーダ８１Ｃ内にゲート回路素子（ＯＲ素子）Ｇ
Ｃを新たに組み入れることにより、タイミング信号Ｔ５
によりデコーダ８１Ｃのデコード出力を停止させるよう
な構成になっている。
施例の主要部として、デコーダ８１Ｃ、セレクタ９１、
基準電源部５０Ａおよび抵抗分割回路部５１が示されて
いる。本発明の第３実施例では、制御回路４０Ｂからの
タイミング信号Ｔ５によってセレクタ９１〜９４内のす
べてのスイッチをオフにする機能を持たせる。具体的に
は、デコーダ８１Ｃ内にゲート回路素子（ＯＲ素子）Ｇ
Ｃを新たに組み入れることにより、タイミング信号Ｔ５
によりデコーダ８１Ｃのデコード出力を停止させるよう
な構成になっている。
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図４３
【補正方法】変更
【補正内容】
【図４３】
Claims (20)
- 【請求項１】 液晶表示装置の液晶表示パネル（１０）
を構成する複数の画素に対し、該画素を順次走査するた
めの第１のバスラインと、該第１のバスライン上の選択
された画素へ所定の画像データを表示するための駆動電
圧を供給する第２のバスラインとを配置してなる液晶表
示装置の駆動回路において、 任意の供給電源を複数の分割抵抗により分圧することに
よって生成される複数の基準電圧から、前記駆動電圧に
対応する基準電圧を選択して前記第２のバスラインに供
給する基準電圧選択手段（９）と、 該第２のバスラインに対し、前記駆動電圧が予め定めら
れた期間だけ印加された後は、前記基準電圧選択手段
（９）による前記駆動電圧の供給を停止する基準電圧選
択制御手段（７）と、 前記第２のバスラインに対し、前記駆動電圧が予め定め
られた期間だけ印加された後は、前記供給電源から前記
分割抵抗への電圧供給を停止する供給電源制御手段
（６）とを備えることを特徴とする液晶表示装置の駆動
回路。 - 【請求項２】 前記駆動回路が、さらに、前記画素の走
査のタイミング、および、前記の選択された画素への画
像データ表示のタイミングを制御する制御回路部（４）
を備えており、 前記基準電圧選択手段（９）による前記第２のバスライ
ンへの前記駆動電圧供給開始のタイミング、前記基準電
圧選択制御手段（７）による前記駆動電圧の供給停止の
タイミング、および、前記供給電源制御手段（６）によ
る前記分割抵抗への電圧供給停止のタイミングは、前記
制御回路部（４）から送出される制御信号により決定さ
れる請求項１記載の駆動回路。 - 【請求項３】 前記基準電圧選択手段（７）が、前記駆
動電圧に対応する基準電圧を選択して該第２のバスライ
ンにそれぞれ供給する複数のセレクタ（９１〜９４）に
より構成され、 前記基準電圧選択制御手段（７）が、該セレクタ（９１
〜９４）と前記第２のバスラインとの間に設けられ、か
つ、前記制御回路部（４）からの制御信号に基づいて該
セレクタ（９１〜９４）から前記第２のバスラインへ前
記基準電圧を供給するか否かを制御する複数のスイッチ
素子（Ｓ１〜Ｓ４）により構成され、 前記供給電源制御手段（６）が、前記供給電源の電源端
子側に接続され、かつ、前記制御回路部（４）からの制
御信号に基づいて該供給電源から前記複数の分割抵抗へ
電圧を供給するか否かを制御するスイッチ素子（ＳＡ）
により構成される請求項２記載の駆動回路。 - 【請求項４】 前記基準電圧選択手段（７）が、前記駆
動電圧に対応する基準電圧を選択して該第２のバスライ
ンにそれぞれ供給する複数のセレクタ（９１〜９４）に
より構成され、 前記基準電圧選択制御手段（７）が、該セレクタ（９１
〜９４）と前記第２のバスラインとの間に設けられ、か
つ、前記制御回路部（４）からの制御信号に基づいて該
セレクタ（９１〜９４）から前記第２のバスラインへ前
記基準電圧を供給するか否かをそれぞれ制御する複数の
スイッチ素子（Ｓ１〜Ｓ４）により構成され、 前記供給電源制御手段（６）が、前記複数の分割抵抗と
共に実装され、かつ、前記制御回路部（４）からの制御
信号に基づいて前記複数の分割抵抗から前記基準電圧選
択手段（７）へ前記基準電圧を供給するか否かを制御す
るアナログスイッチ（ＳＡＡ〜ＳＡＥ）により構成され
る請求項２記載の駆動回路。 - 【請求項５】 前記基準電圧選択手段（７）が、前記駆
動電圧に対応する基準電圧を選択して該第２のバスライ
ンにそれぞれ供給する複数のセレクタ（９１〜９４）に
より構成され、 前記基準電圧選択制御手段（７）が、該セレクタ（９１
〜９４）と前記第２のバスラインとの間に設けられ、か
つ、前記制御回路部（４）からの制御信号に基づいて該
セレクタ（９１〜９４）から前記第２のバスラインへ前
記基準電圧を供給するか否かをそれぞれ制御する複数の
スイッチ素子（Ｓ１〜Ｓ４）により構成され、 前記供給電源制御手段（６）が、前記供給電源のアース
端子側に接続され、かつ、前記制御回路部（４）からの
制御信号に基づいて該供給電源から前記複数の分割抵抗
へ電圧を供給するか否かを制御するスイッチ素子（Ｓ
Ｂ）により構成される請求項２記載の駆動回路。 - 【請求項６】 前記基準電圧選択手段（７）が、前記駆
動電圧に対応する基準電圧を選択して該第２のバスライ
ンにそれぞれ供給する複数のセレクタ（９１〜９４）に
より構成され、 前記基準電圧選択制御手段（７）が、該セレクタ（９１
〜９４）と前記第２のバスラインとの間に設けられ、か
つ、前記制御回路部（４）からの制御信号に基づいて該
セレクタ（９１〜９４）から前記第２のバスラインへ前
記基準電圧を供給するか否かをそれぞれ制御する複数の
スイッチ素子（Ｓ１〜Ｓ４）により構成され、 前記供給電源制御手段（６）が、前記供給電源のアース
端子側に接続され、かつ、前記制御回路部（４）からの
制御信号に基づいて該供給電源から前記複数の分割抵抗
へ電圧を供給するか否かを制御するスイッチ素子（Ｓ
Ｃ）により構成され、 前記制御回路部（４）からの制御信号は、バッファ素子
を介して該スイッチ素子（ＳＣ）に供給される請求項２
記載の駆動回路。 - 【請求項７】 前記基準電圧選択手段（７）が、前記駆
動電圧に対応する基準電圧を選択して該第２のバスライ
ンにそれぞれ供給する複数のセレクタ（９１〜９４）に
より構成され、 前記制御回路部（４）から出力される表示データを前記
第１のラインの走査期間毎に表示するために、該表示デ
ータを一時的に保持する複数の記憶部と、 前記制御回路部（４）からの制御信号に基づいて該複数
の記憶部から読み出される表示データを、前記第２のバ
スラインの各々に対応する表示データ信号に変換して該
複数のセレクタ（９１〜９４）に供給する複数のデコー
ダ（８１Ａ〜８４Ａ）とが設けられ、 該複数のデコーダ（８１Ａ〜８４Ａ）は、前記制御回路
部（４）からの制御信号に基づいて該セレクタ（９１〜
９４）から前記第２のバスラインへ前記基準電圧を供給
するか否かを制御する機能を有する請求項２記載の駆動
回路。 - 【請求項８】 前記基準電圧選択手段（７）が、前記駆
動電圧に対応する基準電圧を選択して該第２のバスライ
ンにそれぞれ供給する複数のセレクタ（９１〜９４）に
より構成され、 前記制御回路部（４）から出力される表示データを前記
第１のラインの走査期間毎に表示するために、該表示デ
ータを一時的に保持する複数の記憶部と、 該複数の記憶部から読み出される表示データを、前記第
２のバスラインの各々に対応する表示データ信号に変換
して該複数のセレクタ（９１〜９４）に供給する複数の
デコーダ（８１Ａ〜８４Ａ）とが設けられ、 該複数のデコーダ（８１Ａ〜８４Ａ）は、前記制御回路
部（４）からの制御信号に基づいて該セレクタ（９１〜
９４）から前記第２のバスラインへ前記基準電圧を供給
するか否かを制御する機能を有しており、 前記複数のデコーダ（８１Ａ〜８４Ａ）から前記表示デ
ータ信号が出力された時点で、前記制御回路部（４）か
らの制御信号に基づいて前記複数の記憶部がリセットさ
れる請求項２記載の駆動回路。 - 【請求項９】 液晶表示装置の液晶表示パネル（１０）
を構成する複数の画素に対し、該画素を順次走査するた
めの第１のバスラインと、該第１のバスライン上の選択
された画素へ所定の画像データを表示するための駆動電
圧を供給する第２のバスラインとを配置してなる液晶表
示装置の駆動回路において、 任意の供給電源を複数の分割抵抗により分圧することに
よって複数の第１の基準電圧を作成する基準電圧作成回
路部（５２）と、 該基準電圧作成回路部（５２）から出力される複数の第
１の基準電圧をさらに分圧し、すべての大きさの駆動電
圧を含む複数の第２の基準電圧を生成する抵抗分割回路
手段（５４）と、 該抵抗分割回路手段（５４）から出力される複数の第２
の基準電圧から、前記所定の画像データを表示するため
の駆動電圧に対応する第２の基準電圧を選択して前記第
２のバスラインに供給するセレクタ部（２６）と、 前記基準電圧作成回路部（５２）と前記抵抗分割回路手
段（５４）との間に配置される複数のバッファアンプか
ら構成されるバッファアンプ部（５３）とを備え、 前記第２のバスラインに前記第２の基準電圧を印加する
期間を少なくとも２つの期間に分け、第１番目の期間で
は、前記バッファアンプ部（５３）内の複数のバッファ
アンプをそれぞれ通した出力電圧を前記第２のバスライ
ンに供給し、第２番目の期間では、前記所定の画像デー
タを表示するための駆動電圧に対応する第２の基準電圧
を前記第２のバスラインに供給することを特徴とする液
晶表示装置の駆動回路。 - 【請求項１０】 前記駆動回路が、さらに、 前記画素の走査のタイミング、および、前記の選択され
た画素への画像データ表示のタイミングを制御する制御
回路部（４Ａ）と、 前記制御回路部（４Ａ）からの制御信号に基づき、前記
制御回路部（４Ａ）から送出される表示データを、前記
第２のバスラインの各々に対応する表示データ信号に変
換して前記セレクタ部（２６）に供給するデコーダ部
（２４）とを備え、 前記第１番目の期間では、前記制御回路部（４Ａ）から
の制御信号によって該デコーダ部（２４）から前記セレ
クタ部（２６）への前記表示データ信号の供給を抑止
し、前記第２番目の期間では、該デコーダ部（２４）か
ら前記セレクタ部（２６）への前記表示データ信号の供
給を可能にする請求項９記載の駆動回路。 - 【請求項１１】 液晶表示装置の液晶表示パネル（１
０）を構成する複数の画素に対し、該画素を順次走査す
るための第１のバスラインと、該第１のバスライン上の
選択された画素へ所定の画像データを表示するための駆
動電圧を供給する第２のバスラインとを配置してなる液
晶表示装置の駆動回路において、 任意の供給電源を複数の分割抵抗により分圧することに
よって複数の第１の基準電圧を作成する基準電源部（５
７）と、 該基準基準電源部（５７）から出力される複数の第１の
基準電圧をさらに分圧し、すべての大きさの駆動電圧を
含む複数の第２の基準電圧を生成する抵抗分割回路部
（５９）と、 該抵抗分割回路部（５９）から出力される複数の第２の
基準電圧から、前記所定の画像データを表示するための
駆動電圧に対応する第２の基準電圧を選択して前記第２
のバスラインに供給するセレクタ部（２７）とを備え、 前記抵抗分割回路部（５９）は、前記複数の第２の基準
電圧を出力するための複数の分割抵抗と、該複数の分割
抵抗の接続部と前記セレクタ部（２７）との間に配置さ
れる複数のバッファアンプから構成されるバッファ回路
手段（５９Ｐ）とを含み、 前記第２のバスラインに前記第２の基準電圧を印加する
期間を少なくとも２つの期間に分け、第１番目の期間で
は、バッファ回路手段（５９Ｐ）内の複数のバッファア
ンプをそれぞれ通した出力電圧を前記第２のバスライン
に供給し、第２番目の期間では、前記所定の画像データ
を表示するための駆動電圧に対応する第２の基準電圧を
前記第２のバスラインに供給することを特徴とする液晶
表示装置の駆動回路。 - 【請求項１２】 前記駆動回路が、さらに、 前記画素の走査のタイミング、および、前記の選択され
た画素への画像データ表示のタイミングを制御する制御
回路部（４Ｂ）と、 前記制御回路部（４Ｂ）からの制御信号に基づき、前記
制御回路部（４Ｂ）から送出される表示データを、前記
第２のバスラインの各々に対応する表示データ信号に変
換して前記セレクタ部（２７）に供給するデコーダ部
（２５）と備え、 前記第１番目の期間では、前記制御回路部（４Ｂ）から
の制御信号によって該デコーダ部（２５）から前記セレ
クタ部（２７）への前記表示データ信号の供給を抑止
し、前記第２番目の期間では、該デコーダ部（２５）か
ら前記セレクタ部（２７）への前記表示データ信号の供
給を可能にする請求項１１記載の駆動回路。 - 【請求項１３】 前記バッファ回路手段（５９Ｐ）内の
複数のバッファアンプの電源電圧が、前記基準電源部
（５７）から供給される請求項１１または１２記載の駆
動回路。 - 【請求項１４】 前記バッファ回路手段（５９Ｐ）内の
複数のバッファアンプの電源電圧が、前記駆動回路を構
成する他の論理回路素子と共用の電源から供給される請
求項１１または１２記載の駆動回路。 - 【請求項１５】 複数の画素と、該画素を順次走査する
ための第１のバスラインと、該第１のバスライン上の選
択された画素へ所定の画像データを表示するための駆動
電圧を供給する第２のバスラインとを有する液晶表示パ
ネル（１０）と、 前記第１のバスラインおよび第２のバスラインを駆動す
る駆動回路とを備える液晶表示装置であって、 該駆動回路は、 任意の供給電源を複数の分割抵抗により分圧することに
よって生成される複数の基準電圧から、前記駆動電圧に
対応する基準電圧を選択して前記第２のバスラインに供
給する基準電圧選択手段（９）と、 該第２のバスラインに対し、前記駆動電圧が予め定めら
れた期間だけ印加された後は、前記基準電圧選択手段
（９）による前記駆動電圧の供給を停止する基準電圧選
択制御手段（７）と、 前記第２のバスラインに対し、前記駆動電圧が予め定め
られた期間だけ印加された後は、前記供給電源から前記
分割抵抗への電圧供給を停止する供給電源制御手段
（６）とを含むことを特徴とする液晶表示装置。 - 【請求項１６】 複数の画素と、該画素を順次走査する
ための第１のバスラインと、該第１のバスライン上の選
択された画素へ所定の画像データを表示するための駆動
電圧を供給する第２のバスラインとを有する液晶表示パ
ネル（１０）と、 前記第１のバスラインおよび第２のバスラインを駆動す
る駆動回路とを備える液晶表示装置であって、 該駆動回路は、 任意の供給電源を複数の分割抵抗により分圧することに
よって複数の第１の基準電圧を作成する基準電圧作成回
路部（５２）と、 該基準電圧作成回路部（５２）から出力される複数の第
１の基準電圧をさらに分圧し、すべての大きさの駆動電
圧を含む複数の第２の基準電圧を生成する抵抗分割回路
手段（５４）と、 該抵抗分割回路手段（５４）から出力される複数の第２
の基準電圧から、前記所定の画像データを表示するため
の駆動電圧に対応する第２の基準電圧を選択して前記第
２のバスラインに供給するセレクタ部（２６）と、 前記基準電圧作成回路部（５２）と前記抵抗分割回路手
段（５４）との間に配置される複数のバッファアンプか
ら構成されるバッファアンプ部（５３）とを含むことを
特徴とする液晶表示装置。 - 【請求項１７】 複数の画素と、該画素を順次走査する
ための第１のバスラインと、該第１のバスライン上の選
択された画素へ所定の画像データを表示するための駆動
電圧を供給する第２のバスラインとを有する液晶表示パ
ネル（１０）と、 前記第１のバスラインおよび第２のバスラインを駆動す
る駆動回路とを備える液晶表示装置であって、 該駆動回路は、 任意の供給電源を複数の分割抵抗により分圧することに
よって複数の第１の基準電圧を作成する基準電源部（５
７）と、 該基準電源部（５７）から出力される複数の第１の基準
電圧をさらに分圧し、すべての大きさの駆動電圧を含む
複数の第２の基準電圧を生成する抵抗分割回路部（５
９）と、 該抵抗分割回路部（５９）から出力される複数の第２の
基準電圧から、前記所定の画像データを表示するための
駆動電圧に対応する第２の基準電圧を選択して前記第２
のバスラインに供給するセレクタ部（２７）とを含むこ
とを特徴とする液晶表示装置。 - 【請求項１８】 複数の画素と、該画素を順次走査する
ための第１のバスラインと、該第１のバスライン上の選
択された画素へ所定の画像データを表示するための駆動
電圧を供給する第２のバスラインとを配置してなる液晶
表示装置の駆動方法であって、 任意の供給電源を複数の分割抵抗により分圧することに
よって生成される複数の基準電圧から前記所定の画像デ
ータに対応する駆動電圧を選択し、前記第２のバスライ
ンに対し前記駆動電圧を予め定められた期間だけ印加し
た後に、前記第２のバスラインへの前記駆動電圧の供給
を停止すると共に、 前記第２のバスラインに対し前記駆動電圧を予め定めら
れた期間だけ印加した後に、前記供給電源から前記分割
抵抗への電圧供給を停止することを特徴とする液晶表示
装置の駆動方法。 - 【請求項１９】 複数の画素と、該画素を順次走査する
ための第１のバスラインと、該第１のバスライン上の選
択された画素へ所定の画像データを表示するための駆動
電圧を供給する第２のバスラインとを配置してなる液晶
表示装置の駆動方法であって、 任意の供給電源を複数の分割抵抗により分圧することに
よって複数の第１の基準電圧を生成してバッファアンプ
を通して出力し、前記第１の基準電圧をさらに複数の分
割抵抗により分圧して第２の基準電圧を生成すると共
に、 前記第２のバスラインに前記第２の基準電圧を印加する
期間を少なくとも２つの期間に分け、第１番目の期間で
は、前記バッファアンプを通した出力電圧を前記第２の
バスラインに供給し、第２番目の期間では、前記所定の
画像データを表示するための駆動電圧に対応する第２の
基準電圧を前記第２のバスラインに供給することを特徴
とする液晶表示装置の駆動方法。 - 【請求項２０】 複数の画素と、該画素を順次走査する
ための第１のバスラインと、該第１のバスライン上の選
択された画素へ所定の画像データを表示するための駆動
電圧を供給する第２のバスラインとを配置してなる液晶
表示装置の駆動方法であって、 任意の供給電源を複数の分割抵抗により分圧することに
よって複数の第１の基準電圧を生成し、前記第１の基準
電圧をさらに複数の分割抵抗により分圧して第２の基準
電圧を生成すると共に、該第２の基準電圧のうち前記分
割抵抗の接続点からの出力をバッファアンプを通して出
力し、 前記第２のバスラインに前記第２の基準電圧を印加する
期間を少なくとも２つの期間に分け、第１番目の期間で
は、前記バッファアンプを通した出力電圧を前記第２の
バスラインに供給し、第２番目の期間では、前記所定の
画像データを表示するための駆動電圧に対応する第２の
基準電圧を前記第２のバスラインに供給することを特徴
とする液晶表示装置の駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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| JPH09127918A true JPH09127918A (ja) | 1997-05-16 |
Family
ID=17719753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP7287632A Pending JPH09127918A (ja) | 1995-11-06 | 1995-11-06 | 液晶表示装置の駆動回路、液晶表示装置、ならびに液晶表示装置の駆動方法 |
Country Status (4)
| Country | Link |
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| US (1) | US6107981A (ja) |
| JP (1) | JPH09127918A (ja) |
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| WO2012005071A1 (ja) * | 2010-07-09 | 2012-01-12 | シャープ株式会社 | 液晶制御装置、液晶パネル駆動装置、液晶表示装置および液晶パネルの駆動方法 |
| JP2014119750A (ja) * | 2012-12-12 | 2014-06-30 | Samsung Display Co Ltd | 表示装置及びその駆動方法 |
| JP2018533041A (ja) * | 2015-08-26 | 2018-11-08 | 深▲せん▼市華星光電技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． | ソース駆動回路及び液晶表示パネル |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100248838B1 (ko) | 2000-03-15 |
| TW305988B (ja) | 1997-05-21 |
| US6107981A (en) | 2000-08-22 |
| KR970029304A (ko) | 1997-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050329 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050530 |
|
| A711 | Notification of change in applicant |
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|
| A711 | Notification of change in applicant |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| A02 | Decision of refusal |
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