JPH09128997A - 多重ビットテスト用のメモリテストシステム - Google Patents
多重ビットテスト用のメモリテストシステムInfo
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- JPH09128997A JPH09128997A JP8232343A JP23234396A JPH09128997A JP H09128997 A JPH09128997 A JP H09128997A JP 8232343 A JP8232343 A JP 8232343A JP 23234396 A JP23234396 A JP 23234396A JP H09128997 A JPH09128997 A JP H09128997A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 いかなる場合でも正確な多重ビットテストを
行えるパターン発生器を有したメモリテストシステムを
提供し、フォルトカバレージを向上させる。 【解決手段】 被試験メモリ１３にアドレスを供給する
アドレス発生手段２１と、被試験メモリ１３に書込デー
タを供給するデータ発生手段２２，２３，２６と、被試
験メモリ１３に制御クロックを供給するクロック発生手
段２４と、これらの制御手段２５と、制御信号ＭＢＴに
応答して書込データの相補論理の期待データＥＤを出力
する論理回路４１と、を備えたパターン発生器１１を有
し、被試験メモリ１３からの読出データと期待データＥ
Ｄとを論理比較器１５により比較するテストシステムと
する。多重ビットテストで被試験メモリ１３への書込デ
ータと比較対象の期待データＥＤとが論理一致している
と正確な不良判断を行えない場合があるが、論理回路４
１を設けたことで、このような場合には両者の論理を反
対にすることが可能になり、正確な不良判断を行える。
行えるパターン発生器を有したメモリテストシステムを
提供し、フォルトカバレージを向上させる。 【解決手段】 被試験メモリ１３にアドレスを供給する
アドレス発生手段２１と、被試験メモリ１３に書込デー
タを供給するデータ発生手段２２，２３，２６と、被試
験メモリ１３に制御クロックを供給するクロック発生手
段２４と、これらの制御手段２５と、制御信号ＭＢＴに
応答して書込データの相補論理の期待データＥＤを出力
する論理回路４１と、を備えたパターン発生器１１を有
し、被試験メモリ１３からの読出データと期待データＥ
Ｄとを論理比較器１５により比較するテストシステムと
する。多重ビットテストで被試験メモリ１３への書込デ
ータと比較対象の期待データＥＤとが論理一致している
と正確な不良判断を行えない場合があるが、論理回路４
１を設けたことで、このような場合には両者の論理を反
対にすることが可能になり、正確な不良判断を行える。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリのテ
ストシステムに関し、特に、多重ビット(Multi bit) テ
スト可能なメモリテストシステムのパターン発生器に関
する。
ストシステムに関し、特に、多重ビット(Multi bit) テ
スト可能なメモリテストシステムのパターン発生器に関
する。
【０００２】
【従来の技術】半導体メモリの容量が増してテスト時間
が増加していくにつれて多様なテスト方法が提案されて
いる。その中の一つの方法として、多重ビットテスト方
法が利用されている。即ち、通常のテスト方法によれ
ば、１つのメモリセルにテストデータの１ビットを書込
んだ後にこれを読出して論理比較器(logic comparator)
で書込データと読出データとを比較判別することでメモ
リセルの不良を判断しているが、これに対して多重ビッ
トテスト方法は、テストデータの１ビットを多数のメモ
リセルに同時に書込んだ後にこれらを一斉に読出し、そ
してチップ内の周辺回路に備えた比較器を通じて比較し
た比較結果ビットを出力バッファを通じテストシステム
の論理比較器へ印加する。最終的に論理比較器の結果を
検査することでメモリセルの不良が判断される。このよ
うな多重ビットのテスト方法においては、多様なテスト
データを利用したテストを適用することに限界がある。
これは、テストシステムのパターン発生器によるもので
ある。
が増加していくにつれて多様なテスト方法が提案されて
いる。その中の一つの方法として、多重ビットテスト方
法が利用されている。即ち、通常のテスト方法によれ
ば、１つのメモリセルにテストデータの１ビットを書込
んだ後にこれを読出して論理比較器(logic comparator)
で書込データと読出データとを比較判別することでメモ
リセルの不良を判断しているが、これに対して多重ビッ
トテスト方法は、テストデータの１ビットを多数のメモ
リセルに同時に書込んだ後にこれらを一斉に読出し、そ
してチップ内の周辺回路に備えた比較器を通じて比較し
た比較結果ビットを出力バッファを通じテストシステム
の論理比較器へ印加する。最終的に論理比較器の結果を
検査することでメモリセルの不良が判断される。このよ
うな多重ビットのテスト方法においては、多様なテスト
データを利用したテストを適用することに限界がある。
これは、テストシステムのパターン発生器によるもので
ある。
【０００３】図１は、メモリテストシステムのパターン
発生器及び論理比較器を示すブロック図であって、米国
特許第４，８３５，７７４号に開示されている。図示の
ようにこのメモリテストシステムは、被試験メモリ１３
にテストパターンを供給するパターン発生器１１と、被
試験メモリ１３から出力される読出データとパターン発
生器１１から提供される期待データ(expected data) Ｅ
Ｄとを比較してメモリの不良を判断する論理比較器１５
と、から構成される。被試験メモリ(Memory under tes
t) １３は、パターン発生器１１による書込データをテ
スト対象のメモリセルに書込み、そして書込んだデータ
を読出して論理比較器１５へ出力する。
発生器及び論理比較器を示すブロック図であって、米国
特許第４，８３５，７７４号に開示されている。図示の
ようにこのメモリテストシステムは、被試験メモリ１３
にテストパターンを供給するパターン発生器１１と、被
試験メモリ１３から出力される読出データとパターン発
生器１１から提供される期待データ(expected data) Ｅ
Ｄとを比較してメモリの不良を判断する論理比較器１５
と、から構成される。被試験メモリ(Memory under tes
t) １３は、パターン発生器１１による書込データをテ
スト対象のメモリセルに書込み、そして書込んだデータ
を読出して論理比較器１５へ出力する。
【０００４】パターン発生器１１は、所定のアドレス信
号を発生してアドレスバス１２を通じ被試験メモリ１３
へ提供するアドレス発生手段２１と、テスト用の書込デ
ータを連続的に又は反復的に順次発生するデータジェネ
レータ２２、メモリセルの位相(topology)を読取って書
込データを発生するデータメモリ２３、及びデータジェ
ネレータ２２の出力とデータメモリ２３の出力とを組合
せて被試験メモリ１３への書込データをデータ端子１４
を通じ出力するデータセレクタとしてのマルチプレクサ
２６からなるデータ発生手段（２２，２３，２６）と、
被試験メモリ１３に制御クロックを供給して動作させる
クロック発生手段２４と、アドレス発生手段２１、デー
タジェネレータ２２、データメモリ２３、及びクロック
発生手段２４を制御する制御信号発生器の制御手段２５
と、から構成される。
号を発生してアドレスバス１２を通じ被試験メモリ１３
へ提供するアドレス発生手段２１と、テスト用の書込デ
ータを連続的に又は反復的に順次発生するデータジェネ
レータ２２、メモリセルの位相(topology)を読取って書
込データを発生するデータメモリ２３、及びデータジェ
ネレータ２２の出力とデータメモリ２３の出力とを組合
せて被試験メモリ１３への書込データをデータ端子１４
を通じ出力するデータセレクタとしてのマルチプレクサ
２６からなるデータ発生手段（２２，２３，２６）と、
被試験メモリ１３に制御クロックを供給して動作させる
クロック発生手段２４と、アドレス発生手段２１、デー
タジェネレータ２２、データメモリ２３、及びクロック
発生手段２４を制御する制御信号発生器の制御手段２５
と、から構成される。
【０００５】メモリセル位相は、メモリチップ内のセル
とデータラインとの接続関係のようなチップの内部構造
により真正(true)及び相補で決定される。データメモリ
２３は、アドレス発生手段２１から発生したアドレス信
号に応じてメモリセルの位相に従う論理“０”又は
“１”を出力する。例えば、入力されるアドレス信号の
最下位ビットが“０”であれば、このアドレス信号によ
り選択されるメモリセルは真正の位相を有し、そうでな
ければ相補の位相を有する。真正位相を有するメモリセ
ルは、データバス１４を通じて印加されるデータと同一
なデータを記憶し、相補位相を有するメモリセルは反対
のデータを記憶する。データメモリ２３は、メモリセル
位相が真正である場合は“０”を出力し、相補である場
合は“１”を出力する。
とデータラインとの接続関係のようなチップの内部構造
により真正(true)及び相補で決定される。データメモリ
２３は、アドレス発生手段２１から発生したアドレス信
号に応じてメモリセルの位相に従う論理“０”又は
“１”を出力する。例えば、入力されるアドレス信号の
最下位ビットが“０”であれば、このアドレス信号によ
り選択されるメモリセルは真正の位相を有し、そうでな
ければ相補の位相を有する。真正位相を有するメモリセ
ルは、データバス１４を通じて印加されるデータと同一
なデータを記憶し、相補位相を有するメモリセルは反対
のデータを記憶する。データメモリ２３は、メモリセル
位相が真正である場合は“０”を出力し、相補である場
合は“１”を出力する。
【０００６】このようなパターン発生器１１を有するテ
ストシステムでの一般的なテスト動作を例をあげて説明
すれば次のようになる。
ストシステムでの一般的なテスト動作を例をあげて説明
すれば次のようになる。
【０００７】一番目の場合は、真正位相のメモリセルに
データ“１”を書込んでセルの不良をテストする場合で
ある。この場合、データジェネレータ２２は、制御手段
２５の制御により論理“１”を出力し、データメモリ２
３は論理“０”を出力する。従って、データジェネレー
タ２２及びデータメモリ２３の出力を受けるマルチプレ
クサ２６は、論理“１”を、データ端子１４を通じて被
試験メモリ１３へ供給すると共に期待データＥＤとして
論理比較器１５へ供給する。即ち、マルチプレクサ２６
は排他的論理和ゲート (exclusive OR Gate:ＥＸＯＲゲ
ート) で実施可能であり、これによれば、２つの入力が
相異するとき論理“１”が出力される。また、論理比較
器１５へ供給される期待データＥＤは、被試験メモリ１
３から出力される読出データのエラーを判断するための
基準データとして利用される。従って、被試験メモリ１
３から出力された読出データが“１”であればパス、
“０”であれば不良(fail)が判断される。
データ“１”を書込んでセルの不良をテストする場合で
ある。この場合、データジェネレータ２２は、制御手段
２５の制御により論理“１”を出力し、データメモリ２
３は論理“０”を出力する。従って、データジェネレー
タ２２及びデータメモリ２３の出力を受けるマルチプレ
クサ２６は、論理“１”を、データ端子１４を通じて被
試験メモリ１３へ供給すると共に期待データＥＤとして
論理比較器１５へ供給する。即ち、マルチプレクサ２６
は排他的論理和ゲート (exclusive OR Gate:ＥＸＯＲゲ
ート) で実施可能であり、これによれば、２つの入力が
相異するとき論理“１”が出力される。また、論理比較
器１５へ供給される期待データＥＤは、被試験メモリ１
３から出力される読出データのエラーを判断するための
基準データとして利用される。従って、被試験メモリ１
３から出力された読出データが“１”であればパス、
“０”であれば不良(fail)が判断される。
【０００８】二番目の場合は、真正位相のメモリセルに
データ“０”を書込んでセルの不良をテストする場合で
ある。この場合、データジェネレータ２２は論理“０”
を出力し、データメモリ２３も論理“０”を出力する。
従って、マルチプレクサ２６は論理“０”を、データ端
子１４を通じて被試験メモリ１３へ供給すると共に論理
比較器１５へ供給する。そして論理比較器１５において
期待データ“０”と被試験メモリ１３から出力された読
出データとが比較され、同じであればパス、異なってい
れば不良と判断される。
データ“０”を書込んでセルの不良をテストする場合で
ある。この場合、データジェネレータ２２は論理“０”
を出力し、データメモリ２３も論理“０”を出力する。
従って、マルチプレクサ２６は論理“０”を、データ端
子１４を通じて被試験メモリ１３へ供給すると共に論理
比較器１５へ供給する。そして論理比較器１５において
期待データ“０”と被試験メモリ１３から出力された読
出データとが比較され、同じであればパス、異なってい
れば不良と判断される。
【０００９】三番目の場合は、相補位相のメモリセルに
データ“１”を書込んでセルの不良をテストする場合で
ある。この場合、データジェネレータ２２は論理“１”
を出力し、データメモリ２３も論理“１”を出力する。
これによりマルチプレクサ２６は論理“０”を、データ
端子１４を通じて被試験メモリ１３へ供給すると共に論
理比較器１５へ供給する。そして論理比較器１５におい
て期待データ“０”と被試験メモリ１３から出力された
読出データとが比較され、同じであればパス、異なって
いれば不良と判断される。
データ“１”を書込んでセルの不良をテストする場合で
ある。この場合、データジェネレータ２２は論理“１”
を出力し、データメモリ２３も論理“１”を出力する。
これによりマルチプレクサ２６は論理“０”を、データ
端子１４を通じて被試験メモリ１３へ供給すると共に論
理比較器１５へ供給する。そして論理比較器１５におい
て期待データ“０”と被試験メモリ１３から出力された
読出データとが比較され、同じであればパス、異なって
いれば不良と判断される。
【００１０】四番目の場合は、相補位相のメモリセルに
データ“０”を書込んでセルの不良をテストする場合で
ある。この場合、データジェネレータ２２は論理“０”
を出力し、データメモリ２３は論理“１”を出力する。
これによりマルチプレクサ２６は論理“１”を、データ
端子１４を通じて被試験メモリ１３へ供給すると共に論
理比較器１５へ供給する。そして論理比較器１５におい
て期待データ“１”と被試験メモリ１３から出力された
読出データとが比較され、一致していればパス、異なっ
ていれば不良と判断される。
データ“０”を書込んでセルの不良をテストする場合で
ある。この場合、データジェネレータ２２は論理“０”
を出力し、データメモリ２３は論理“１”を出力する。
これによりマルチプレクサ２６は論理“１”を、データ
端子１４を通じて被試験メモリ１３へ供給すると共に論
理比較器１５へ供給する。そして論理比較器１５におい
て期待データ“１”と被試験メモリ１３から出力された
読出データとが比較され、一致していればパス、異なっ
ていれば不良と判断される。
【００１１】
【発明が解決しようとする課題】上記４つの場合のよう
なテストにおいて、通常のテスト方法の適用であれば従
来のパターン発生器でも正常に比較が行われ特に問題な
かったが、多重ビットテスト方法の適用に際しては、次
のような制約条件が発生する。
なテストにおいて、通常のテスト方法の適用であれば従
来のパターン発生器でも正常に比較が行われ特に問題な
かったが、多重ビットテスト方法の適用に際しては、次
のような制約条件が発生する。
【００１２】多重ビットテストでは、チップの周辺回路
に備えられる多重ビットテストに関連した論理構成に応
じて違いはあるが、メモリセルから読出された多数のビ
ットを論理比較した結果、全ビットが一致していれば論
理“１”を出力し、１つでも一致しないビットがあれば
論理“０”を出力するように構成する一般的な場合、上
記二番目と三番目のような場合にテストが正確に行われ
ないという問題がある。
に備えられる多重ビットテストに関連した論理構成に応
じて違いはあるが、メモリセルから読出された多数のビ
ットを論理比較した結果、全ビットが一致していれば論
理“１”を出力し、１つでも一致しないビットがあれば
論理“０”を出力するように構成する一般的な場合、上
記二番目と三番目のような場合にテストが正確に行われ
ないという問題がある。
【００１３】即ち、二番目の場合を例にあげると、デー
タジェネレータ２２は制御手段２５の制御により論理
“０”を出力し、データメモリ２３はアドレス発生手段
２１のアドレス信号により論理“０”を出力する。この
ときデータジェネレータ２２及びデータメモリ２３の出
力を受けるマルチプレクサ２６は、２つのデータを比較
して論理“０”を、被試験メモリ１３へ供給すると共に
期待データＥＤとして論理比較器１５へ供給する。そし
て論理比較器１５は、期待データ“０”と被試験メモリ
１３から出力された読出データとを比較して、一致して
いればパスとして次のデータビットをテストし、異なっ
ていれば不良と判断する。しかし、多重ビットテストで
ある場合、被試験メモリ１３から出力される読出データ
は、パスの場合“１”で、不良の場合“０”になるの
で、論理比較器１５で正確なデータ比較が行えないこと
になり、誤ったテスト結果が生じる。これは三番目の場
合においても同様で、即ち多重ビットテストの状態で三
番目の場合、被試験メモリ１３から出力される読出デー
タは、パスの場合“１”、不良の場合“０”となり、論
理比較器１５で正確なテスト結果が得られない。
タジェネレータ２２は制御手段２５の制御により論理
“０”を出力し、データメモリ２３はアドレス発生手段
２１のアドレス信号により論理“０”を出力する。この
ときデータジェネレータ２２及びデータメモリ２３の出
力を受けるマルチプレクサ２６は、２つのデータを比較
して論理“０”を、被試験メモリ１３へ供給すると共に
期待データＥＤとして論理比較器１５へ供給する。そし
て論理比較器１５は、期待データ“０”と被試験メモリ
１３から出力された読出データとを比較して、一致して
いればパスとして次のデータビットをテストし、異なっ
ていれば不良と判断する。しかし、多重ビットテストで
ある場合、被試験メモリ１３から出力される読出データ
は、パスの場合“１”で、不良の場合“０”になるの
で、論理比較器１５で正確なデータ比較が行えないこと
になり、誤ったテスト結果が生じる。これは三番目の場
合においても同様で、即ち多重ビットテストの状態で三
番目の場合、被試験メモリ１３から出力される読出デー
タは、パスの場合“１”、不良の場合“０”となり、論
理比較器１５で正確なテスト結果が得られない。
【００１４】従って本発明の目的は、いかなる場合でも
正確な多重ビットテストを行えるパターン発生器を有し
たメモリテストシステムを提供することにある。つま
り、フォルトカバレージ(fault coverage)の性能がより
良いメモリテストシステムを提供するものである。
正確な多重ビットテストを行えるパターン発生器を有し
たメモリテストシステムを提供することにある。つま
り、フォルトカバレージ(fault coverage)の性能がより
良いメモリテストシステムを提供するものである。
【００１５】
【課題を解決するための手段】このような目的のために
本発明では、被試験メモリにデータを書込んでこれを読
出し、その書込データに基づく期待データと読出データ
との一致判断によりメモリセルの異常をテストするメモ
リテストシステムにおいて、被試験メモリのアドレス信
号を発生するアドレス発生手段と、書込データを発生し
て被試験メモリへ供給するデータ発生手段と、被試験メ
モリの動作制御を行う制御クロックを発生するクロック
発生手段と、これらアドレス発生手段、データ発生手
段、クロック発生手段を制御する制御手段と、多重ビッ
トテストのときに前記データ発生手段の発生する書込デ
ータとは異なる論理の期待データを発生する期待データ
発生手段と、を備えたパターン発生器を有することを特
徴とする。
本発明では、被試験メモリにデータを書込んでこれを読
出し、その書込データに基づく期待データと読出データ
との一致判断によりメモリセルの異常をテストするメモ
リテストシステムにおいて、被試験メモリのアドレス信
号を発生するアドレス発生手段と、書込データを発生し
て被試験メモリへ供給するデータ発生手段と、被試験メ
モリの動作制御を行う制御クロックを発生するクロック
発生手段と、これらアドレス発生手段、データ発生手
段、クロック発生手段を制御する制御手段と、多重ビッ
トテストのときに前記データ発生手段の発生する書込デ
ータとは異なる論理の期待データを発生する期待データ
発生手段と、を備えたパターン発生器を有することを特
徴とする。
【００１６】データ発生手段は、書込データを順次発生
するデータジェネレータと、アドレス発生手段の出力に
応じて被試験メモリのメモリセル位相に従う書込データ
を発生するデータメモリと、これらデータジェネレータ
及びデータメモリによる書込データのいずれかを選択し
て被試験メモリへ供給するデータセレクタと、から構成
することができる。期待データ発生手段は、所定の論理
で提供される制御信号と書込データとを論理演算して期
待データを発生する論理回路とするとよい。具体的に
は、期待データ発生手段は、所定の論理で提供される制
御信号とデータセレクタの出力とを演算して期待データ
を発生するＯＲゲートで構成する、或いは、データジェ
ネレータの出力及びデータメモリの出力を演算する第１
ＥＸＯＲゲートと、この第１ＥＸＯＲゲートの出力及び
所定の論理で提供される制御信号を演算する第２ＥＸＯ
Ｒゲートと、この第２ＥＸＯＲゲートの出力及びデータ
セレクタの出力を演算して期待データを発生する第３Ｅ
ＸＯＲゲートと、から構成するとよい。
するデータジェネレータと、アドレス発生手段の出力に
応じて被試験メモリのメモリセル位相に従う書込データ
を発生するデータメモリと、これらデータジェネレータ
及びデータメモリによる書込データのいずれかを選択し
て被試験メモリへ供給するデータセレクタと、から構成
することができる。期待データ発生手段は、所定の論理
で提供される制御信号と書込データとを論理演算して期
待データを発生する論理回路とするとよい。具体的に
は、期待データ発生手段は、所定の論理で提供される制
御信号とデータセレクタの出力とを演算して期待データ
を発生するＯＲゲートで構成する、或いは、データジェ
ネレータの出力及びデータメモリの出力を演算する第１
ＥＸＯＲゲートと、この第１ＥＸＯＲゲートの出力及び
所定の論理で提供される制御信号を演算する第２ＥＸＯ
Ｒゲートと、この第２ＥＸＯＲゲートの出力及びデータ
セレクタの出力を演算して期待データを発生する第３Ｅ
ＸＯＲゲートと、から構成するとよい。
【００１７】本発明による半導体メモリのメモリテスト
システムは、被試験メモリにアドレスを供給するアドレ
ス発生手段と、被試験メモリに書込データを供給するデ
ータ発生手段と、被試験メモリに制御クロックを供給す
るクロック発生手段と、これらアドレス発生手段、デー
タ発生手段、クロック発生手段を制御する制御手段と、
所定の制御信号に応答して前記データ発生手段による書
込データの相補論理の期待データを出力する論理回路
と、を備えてなるパターン発生器を有し、被試験メモリ
からの読出データと前記期待データとを論理比較器によ
り比較して不良を判断するようになっていることを特徴
とする。
システムは、被試験メモリにアドレスを供給するアドレ
ス発生手段と、被試験メモリに書込データを供給するデ
ータ発生手段と、被試験メモリに制御クロックを供給す
るクロック発生手段と、これらアドレス発生手段、デー
タ発生手段、クロック発生手段を制御する制御手段と、
所定の制御信号に応答して前記データ発生手段による書
込データの相補論理の期待データを出力する論理回路
と、を備えてなるパターン発生器を有し、被試験メモリ
からの読出データと前記期待データとを論理比較器によ
り比較して不良を判断するようになっていることを特徴
とする。
【００１８】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。尚、“フォルトカバ
レージ”とはテストパターン印加後の不良検出率を意味
し、フォルトカバレージを高めることは、多数の不良検
出に最小限のテストパターン印加ですませられることに
なるものである。
付図面を参照して詳細に説明する。尚、“フォルトカバ
レージ”とはテストパターン印加後の不良検出率を意味
し、フォルトカバレージを高めることは、多数の不良検
出に最小限のテストパターン印加ですませられることに
なるものである。
【００１９】図２に、メモリテストシステムの実施形態
をブロック図で示す。このメモリテストシステムのパタ
ーン発生器１１には、期待データＥＤの発生に関する期
待データ発生手段として論理回路４１が加えられてい
る。この論理回路４１は、データジェネレータ２２の出
力とデータメモリ２３の出力とを比較出力する第１ＥＸ
ＯＲゲート４０と、この第１ＥＸＯＲゲート４０の出力
と制御信号ＭＢＴとを比較出力する第２ＥＸＯＲゲート
４２と、マルチプレクサ２６の出力と第２ＥＸＯＲゲー
ト４２の出力とを比較出力し、期待データＥＤとして論
理比較器１５へ供給する第３ＥＸＯＲゲート４４と、か
ら構成される。
をブロック図で示す。このメモリテストシステムのパタ
ーン発生器１１には、期待データＥＤの発生に関する期
待データ発生手段として論理回路４１が加えられてい
る。この論理回路４１は、データジェネレータ２２の出
力とデータメモリ２３の出力とを比較出力する第１ＥＸ
ＯＲゲート４０と、この第１ＥＸＯＲゲート４０の出力
と制御信号ＭＢＴとを比較出力する第２ＥＸＯＲゲート
４２と、マルチプレクサ２６の出力と第２ＥＸＯＲゲー
ト４２の出力とを比較出力し、期待データＥＤとして論
理比較器１５へ供給する第３ＥＸＯＲゲート４４と、か
ら構成される。
【００２０】この図２に示すパターン発生器１１の動作
について、前述の問題となる場合としてあげた二番目と
三番目の場合のテストで説明する。
について、前述の問題となる場合としてあげた二番目と
三番目の場合のテストで説明する。
【００２１】二番目の場合の多重ビットテストでは、真
正位相を有するメモリセルにデータ“０”を書込むの
で、データジェネレータ２２の出力は論理“０”、デー
タメモリ２３の出力も論理“０”である。従ってマルチ
プレクサ２６は、論理“０”を被試験メモリ１３へ供給
する。被試験メモリ１３は、マルチプレクサ２６から出
力される論理“０”の書込データをアドレス発生手段２
１によるアドレス信号に従って指定メモリセルへ書込
み、そしてこれを読出し論理比較器１５へ供給する。
正位相を有するメモリセルにデータ“０”を書込むの
で、データジェネレータ２２の出力は論理“０”、デー
タメモリ２３の出力も論理“０”である。従ってマルチ
プレクサ２６は、論理“０”を被試験メモリ１３へ供給
する。被試験メモリ１３は、マルチプレクサ２６から出
力される論理“０”の書込データをアドレス発生手段２
１によるアドレス信号に従って指定メモリセルへ書込
み、そしてこれを読出し論理比較器１５へ供給する。
【００２２】このとき一方で、データジェネレータ２２
及びデータメモリ２３の各出力を第１ＥＸＯＲゲート４
０が比較し、論理“０”を出力する。多重ビットテスト
であれば制御信号ＭＢＴを論理“１”で提供することに
より、第１ＥＸＯＲゲート４０の出力を受ける第２ＥＸ
ＯＲゲート４２の出力は論理“１”になる。第３ＥＸＯ
Ｒゲート４４は、第２ＥＸＯＲゲート４２の出力論理
“１”とマルチプレクサ２６の出力論理“０”とを演算
するので、論理“１”を期待データＥＤとして論理比較
器１５へ供給する。従って論理比較器１５では、被試験
メモリ１３から出力される読出データと第３ＥＸＯＲゲ
ート４４から出力される期待データＥＤとを比較して正
確な判断を行える。即ち、被試験メモリ１３の読出デー
タが“１”であればパス、“０”であれば不良と判断す
る。
及びデータメモリ２３の各出力を第１ＥＸＯＲゲート４
０が比較し、論理“０”を出力する。多重ビットテスト
であれば制御信号ＭＢＴを論理“１”で提供することに
より、第１ＥＸＯＲゲート４０の出力を受ける第２ＥＸ
ＯＲゲート４２の出力は論理“１”になる。第３ＥＸＯ
Ｒゲート４４は、第２ＥＸＯＲゲート４２の出力論理
“１”とマルチプレクサ２６の出力論理“０”とを演算
するので、論理“１”を期待データＥＤとして論理比較
器１５へ供給する。従って論理比較器１５では、被試験
メモリ１３から出力される読出データと第３ＥＸＯＲゲ
ート４４から出力される期待データＥＤとを比較して正
確な判断を行える。即ち、被試験メモリ１３の読出デー
タが“１”であればパス、“０”であれば不良と判断す
る。
【００２３】もし多重ビットテストでなければ制御信号
ＭＢＴを論理“０”にすることで、第３ＥＸＯＲゲート
４４の出力は論理“０”、つまり期待データＥＤは論理
“０”になるので、このときにも正確な判断を行える。
このように、制御信号ＭＢＴを場合に応じて適当に印加
することにより、常に正確なテストを実施することがで
きる。
ＭＢＴを論理“０”にすることで、第３ＥＸＯＲゲート
４４の出力は論理“０”、つまり期待データＥＤは論理
“０”になるので、このときにも正確な判断を行える。
このように、制御信号ＭＢＴを場合に応じて適当に印加
することにより、常に正確なテストを実施することがで
きる。
【００２４】三番目の場合は、相補位相を有するメモリ
セルにデータ“１”を書込むので、データジェネレータ
２２の出力は論理“１”、データメモリ２３の出力も論
理“１である。従って被試験メモリ１３は、マルチプレ
クサ２６から出力される論理“０”の書込データを、ア
ドレス発生手段２１によるアドレス信号に従い指定メモ
リセルに書込み、そして読出して論理比較器１５へ出力
する。このとき第１ＥＸＯＲゲート４０の出力は論理
“０”となり、論理“１”の制御信号ＭＢＴと第２ＥＸ
ＯＲゲート４２で比較される結果論理“１”が出力され
る。そして、マルチプレクサ２６の出力は論理“０”、
第２ＥＸＯＲゲート４２の出力は論理“１”になるの
で、第３ＥＸＯＲゲート４４が論理“１”を出力し、期
待データＥＤとして論理比較器１５へ供給される。これ
により論理比較器１５は、被試験メモリ１３から出力さ
れる読出データが“１”であればパス、“０”であれば
不良として正確な判断を行える。
セルにデータ“１”を書込むので、データジェネレータ
２２の出力は論理“１”、データメモリ２３の出力も論
理“１である。従って被試験メモリ１３は、マルチプレ
クサ２６から出力される論理“０”の書込データを、ア
ドレス発生手段２１によるアドレス信号に従い指定メモ
リセルに書込み、そして読出して論理比較器１５へ出力
する。このとき第１ＥＸＯＲゲート４０の出力は論理
“０”となり、論理“１”の制御信号ＭＢＴと第２ＥＸ
ＯＲゲート４２で比較される結果論理“１”が出力され
る。そして、マルチプレクサ２６の出力は論理“０”、
第２ＥＸＯＲゲート４２の出力は論理“１”になるの
で、第３ＥＸＯＲゲート４４が論理“１”を出力し、期
待データＥＤとして論理比較器１５へ供給される。これ
により論理比較器１５は、被試験メモリ１３から出力さ
れる読出データが“１”であればパス、“０”であれば
不良として正確な判断を行える。
【００２５】このように、真正位相のメモリセルに論理
“０”のデータを書込んでテストする場合、及び相補位
相のメモリセルに論理“１”のデータを書込んでテスト
する場合において、期待データ発生手段４１の働きによ
り、多重ビットテストに際しては被試験メモリ１３へ供
給する書込データとは異なる論理で期待データＥＤを供
給することが可能であるので、不良検出を正確に行える
ようになる。
“０”のデータを書込んでテストする場合、及び相補位
相のメモリセルに論理“１”のデータを書込んでテスト
する場合において、期待データ発生手段４１の働きによ
り、多重ビットテストに際しては被試験メモリ１３へ供
給する書込データとは異なる論理で期待データＥＤを供
給することが可能であるので、不良検出を正確に行える
ようになる。
【００２６】図３に、パターン発生器１１の他の実施形
態を示す。この実施形態では、期待データ発生手段とし
てＯＲゲート５０で構成した論理回路５１をパターン発
生器１１に備えることで、図２の場合と同様の機能を持
たせている。ＯＲゲート５０は、マルチプレクサ２６の
出力と制御信号ＭＢＴ１とを演算して論理比較器１５へ
期待データＥＤを供給する。制御信号ＭＢＴ１は、真正
位相を有するメモリセルに論理“０”のデータを書込む
場合、相補位相を有するメモリセルに論理“１”のデー
タを書込む場合に、多重ビットテストで論理“１”セッ
ティングとなる。この図３に示す実施形態の動作につい
て、図２同様に前述の二番目及び三番目の場合のテスト
で説明する。
態を示す。この実施形態では、期待データ発生手段とし
てＯＲゲート５０で構成した論理回路５１をパターン発
生器１１に備えることで、図２の場合と同様の機能を持
たせている。ＯＲゲート５０は、マルチプレクサ２６の
出力と制御信号ＭＢＴ１とを演算して論理比較器１５へ
期待データＥＤを供給する。制御信号ＭＢＴ１は、真正
位相を有するメモリセルに論理“０”のデータを書込む
場合、相補位相を有するメモリセルに論理“１”のデー
タを書込む場合に、多重ビットテストで論理“１”セッ
ティングとなる。この図３に示す実施形態の動作につい
て、図２同様に前述の二番目及び三番目の場合のテスト
で説明する。
【００２７】二番目の場合、真正位相を有するメモリセ
ルに論理“０”のデータを書込むので、データジェネレ
ータ２２の出力は論理“０”、データメモリ２３の出力
も論理“０”である。従って、マルチプレクサ２６は論
理“０”を出力し、被試験メモリ１３へ供給する。被試
験メモリ１３は、アドレス発生手段２１から出力される
アドレス信号に従い指定メモリセルに論理“０”の書込
データを書込んだ後に読出して論理比較器１５へ出力す
る。
ルに論理“０”のデータを書込むので、データジェネレ
ータ２２の出力は論理“０”、データメモリ２３の出力
も論理“０”である。従って、マルチプレクサ２６は論
理“０”を出力し、被試験メモリ１３へ供給する。被試
験メモリ１３は、アドレス発生手段２１から出力される
アドレス信号に従い指定メモリセルに論理“０”の書込
データを書込んだ後に読出して論理比較器１５へ出力す
る。
【００２８】一方、多重ビットテストであれば、マルチ
プレクサ２６から出力された論理“０”のデータを受け
たＯＲゲート５０は、論理“１”にセットされる制御信
号ＭＢＴ１とで演算を実行し、その結果論理“１”を期
待データＥＤとして論理比較器１５へ供給する。従って
論理比較器１５は、被試験メモリ１３から出力された読
出データを正確に判断することができる。即ち、被試験
メモリ１３の読出データが“１”であればパス、“０”
であれば不良の判断を行える。
プレクサ２６から出力された論理“０”のデータを受け
たＯＲゲート５０は、論理“１”にセットされる制御信
号ＭＢＴ１とで演算を実行し、その結果論理“１”を期
待データＥＤとして論理比較器１５へ供給する。従って
論理比較器１５は、被試験メモリ１３から出力された読
出データを正確に判断することができる。即ち、被試験
メモリ１３の読出データが“１”であればパス、“０”
であれば不良の判断を行える。
【００２９】三番目の場合に多重ビットテストであれ
ば、相補位相を有するメモリセルにデータ“１”を書込
むので、データジェネレータ２２の出力は論理“１”、
データメモリ２３の出力も論理“１”である。従って、
マルチプレクサ２６の出力は論理“０”になり、これと
論理“１”で供給される制御信号ＭＢＴ１とを演算する
結果、ＯＲゲート５０の出力は論理“１”になる。これ
により論理比較器１５は、被試験メモリ１３から出力さ
れる読出データと期待データＥＤの論理“１”とで正確
な判断を行うことができる。即ち、被試験メモリ１３の
読出データが“１”であればパス、“０”であれば不良
と判断する。
ば、相補位相を有するメモリセルにデータ“１”を書込
むので、データジェネレータ２２の出力は論理“１”、
データメモリ２３の出力も論理“１”である。従って、
マルチプレクサ２６の出力は論理“０”になり、これと
論理“１”で供給される制御信号ＭＢＴ１とを演算する
結果、ＯＲゲート５０の出力は論理“１”になる。これ
により論理比較器１５は、被試験メモリ１３から出力さ
れる読出データと期待データＥＤの論理“１”とで正確
な判断を行うことができる。即ち、被試験メモリ１３の
読出データが“１”であればパス、“０”であれば不良
と判断する。
【００３０】図２及び図３に示した実施形態によれば、
いかなる場合でも論理比較器１５へ正確な比較基準の期
待データＥＤを提供可能なパターン発生器を実現でき
る。尚、これら実施形態は本発明における技術的思想に
従う一例であり、その他にも多様に実施できる。
いかなる場合でも論理比較器１５へ正確な比較基準の期
待データＥＤを提供可能なパターン発生器を実現でき
る。尚、これら実施形態は本発明における技術的思想に
従う一例であり、その他にも多様に実施できる。
【００３１】
【発明の効果】本発明によるパターン発生器を有するメ
モリテストシステムは、多重ビットテスト時に従来のメ
モリテストシステムにあった不具合を解消し、フォルト
カバレージを高められるという長所がある。
モリテストシステムは、多重ビットテスト時に従来のメ
モリテストシステムにあった不具合を解消し、フォルト
カバレージを高められるという長所がある。
【図１】従来のメモリテストシステムを示すブロック
図。
図。
【図２】本発明によるメモリテストシステムの実施形態
を示すブロック図。
を示すブロック図。
【図３】本発明によるメモリテストシステムの他の実施
形態を示すブロック図。
形態を示すブロック図。
１１ パターン発生器 １３ 被試験メモリ １５ 論理比較器 ２１ アドレス発生手段 ２２ データジェネレータ ２３ データメモリ ２４ クロック発生手段 ２５ 制御手段 ２６ マルチプレクサ（データセレクタ） ４１，５１ 論理回路（期待データ発生手段） ＭＢＴ，ＭＢＴ１ 制御信号 ＥＤ 期待データ
Claims (6)
- 【請求項１】 被試験メモリにデータを書込んでこれを
読出し、その書込データに基づく期待データと読出デー
タとの一致判断によりメモリセルの異常をテストするメ
モリテストシステムにおいて、 被試験メモリのアドレス信号を発生するアドレス発生手
段と、書込データを発生して被試験メモリへ供給するデ
ータ発生手段と、被試験メモリの動作制御を行う制御ク
ロックを発生するクロック発生手段と、これらアドレス
発生手段、データ発生手段、クロック発生手段を制御す
る制御手段と、多重ビットテストのときに前記データ発
生手段の発生する書込データとは異なる論理の期待デー
タを発生する期待データ発生手段と、を備えたパターン
発生器を有することを特徴とするメモリテストシステ
ム。 - 【請求項２】 データ発生手段は、書込データを順次発
生するデータジェネレータと、アドレス発生手段の出力
に応じて被試験メモリのメモリセル位相に従う書込デー
タを発生するデータメモリと、これらデータジェネレー
タ及びデータメモリによる書込データのいずれかを選択
して被試験メモリへ供給するデータセレクタと、から構
成される請求項１記載のメモリテストシステム。 - 【請求項３】 期待データ発生手段は、所定の論理で提
供される制御信号と書込データとを論理演算して期待デ
ータを発生する論理回路である請求項２記載のメモリテ
ストシステム。 - 【請求項４】 期待データ発生手段は、所定の論理で提
供される制御信号とデータセレクタの出力とを演算して
期待データを発生するＯＲゲートで構成される請求項３
記載のメモリテストシステム。 - 【請求項５】 期待データ発生手段は、データジェネレ
ータの出力及びデータメモリの出力を演算する第１ＥＸ
ＯＲゲートと、この第１ＥＸＯＲゲートの出力及び所定
の論理で提供される制御信号を演算する第２ＥＸＯＲゲ
ートと、この第２ＥＸＯＲゲートの出力及びデータセレ
クタの出力を演算して期待データを発生する第３ＥＸＯ
Ｒゲートと、から構成される請求項３記載のメモリテス
トシステム。 - 【請求項６】 被試験メモリにアドレスを供給するアド
レス発生手段と、被試験メモリに書込データを供給する
データ発生手段と、被試験メモリに制御クロックを供給
するクロック発生手段と、これらアドレス発生手段、デ
ータ発生手段、クロック発生手段を制御する制御手段
と、所定の制御信号に応答して前記データ発生手段によ
る書込データの相補論理の期待データを出力する論理回
路と、を備えてなるパターン発生器を有し、被試験メモ
リからの読出データと前記期待データとを論理比較器に
より比較して不良を判断するようになっていることを特
徴とする半導体メモリのメモリテストシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P28409 | 1995-08-31 | ||
| KR1019950028409A KR0167677B1 (ko) | 1995-08-31 | 1995-08-31 | 다중 비트 테스트를 위한 패턴 발생기를 가지는 메모리 테스트 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09128997A true JPH09128997A (ja) | 1997-05-16 |
| JP3811528B2 JP3811528B2 (ja) | 2006-08-23 |
Family
ID=19425751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23234396A Expired - Fee Related JP3811528B2 (ja) | 1995-08-31 | 1996-09-02 | 多重ビットテスト用のメモリテストシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5659549A (ja) |
| JP (1) | JP3811528B2 (ja) |
| KR (1) | KR0167677B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742513A (en) * | 1996-05-15 | 1998-04-21 | Abb Power T&D Company Inc. | Methods and systems for automatic testing of a relay |
| US5940874A (en) * | 1996-08-16 | 1999-08-17 | Hughes Electronics Corporation | Memory device speed tester |
| US6243779B1 (en) * | 1996-11-21 | 2001-06-05 | Integrated Device Technology, Inc. | Noise reduction system and method for reducing switching noise in an interface to a large width bus |
| US6324666B1 (en) * | 1998-04-20 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Memory test device and method capable of achieving fast memory test without increasing chip pin number |
| US6324657B1 (en) * | 1998-06-11 | 2001-11-27 | Micron Technology, Inc. | On-clip testing circuit and method for improving testing of integrated circuits |
| DK1820516T3 (da) * | 1999-02-22 | 2013-10-28 | Univ Connecticut | Nye albuminfrie faktor VIII-præparater |
| KR100435215B1 (ko) * | 1999-12-30 | 2004-06-09 | 삼성전자주식회사 | 버스 인코딩/디코딩 장치 및 그 방법 |
| US6539508B1 (en) | 2000-03-15 | 2003-03-25 | Xilinx, Inc. | Methods and circuits for testing programmable logic |
| DE10025561A1 (de) | 2000-05-24 | 2001-12-06 | Siemens Ag | Energieautarker Hochfrequenzsender |
| KR100384890B1 (ko) * | 2000-12-27 | 2003-05-22 | 한국전자통신연구원 | 반도체소자 회로내부의 메모리를 그 외부에서 자동으로시험하는데 사용하는 시험장치 |
| KR100421955B1 (ko) * | 2001-08-31 | 2004-03-11 | 엘지전자 주식회사 | 램테스팅 장치 |
| JP2004185691A (ja) * | 2002-11-29 | 2004-07-02 | Nec Electronics Corp | 半導体記憶装置のテスト方法、半導体記憶装置のテスト回路、半導体記憶装置及び半導体装置 |
| US7075822B2 (en) * | 2002-12-31 | 2006-07-11 | Intel Corporation | High bandwidth datapath load and test of multi-level memory cells |
| US8949694B2 (en) | 2011-09-23 | 2015-02-03 | International Business Machines Corporation | Address error detection |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2527935B2 (ja) * | 1986-05-19 | 1996-08-28 | 株式会社 アドバンテスト | 半導体メモリ試験装置 |
-
1995
- 1995-08-31 KR KR1019950028409A patent/KR0167677B1/ko not_active Expired - Fee Related
-
1996
- 1996-08-26 US US08/702,929 patent/US5659549A/en not_active Expired - Lifetime
- 1996-09-02 JP JP23234396A patent/JP3811528B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0167677B1 (ko) | 1999-02-01 |
| JP3811528B2 (ja) | 2006-08-23 |
| US5659549A (en) | 1997-08-19 |
| KR970012786A (ko) | 1997-03-29 |
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